JP6074077B2 - 半導体装置 - Google Patents

Description

本発明は、表示装置に関する。

部分的に画像を書き換えることにより、消費電力を削減することができる表示装置が開
発されている。このような表示装置は、部分的に画像を書き換えるために、一部の走査線
のみを駆動すること（部分駆動ともいう）が可能な走査線駆動回路を有する。

特許文献１では、部分駆動を実現することができる走査線駆動回路（ゲート駆動部）が
開示されている。具体的には、特許文献１で開示される走査線駆動回路（ゲート駆動部）
は、複数の群に分割されている。そして、分割された各群は、それぞれ異なるスタートパ
ルス（走査開始信号）によって動作が制御される。すなわち、特許文献１で開示される走
査線駆動回路（ゲート駆動部）は、各群に入力されるスタートパルス（走査開始信号）を
制御することで部分駆動を実現している。

特開２００７−００４１７６号公報

しかしながら、特許文献１で開示される表示装置では、どの領域に対して画像の書き換
えを行うかは、あらかじめ分割される群毎に選択することしかできない。すなわち、任意
の走査線（例えば、走査線毎）に対して画像の書き換えを選択することはできない。また
、特許文献１で開示される表示装置では、走査線駆動回路の駆動に必要な信号数が、当該
走査線駆動回路が分割される群の数に応じて増加する。すなわち、当該走査線駆動回路を
構成する配線数が、当該群の数に応じて増加することになる。また、走査線駆動回路が画
素部と同じ基板に形成される場合、当該群の数に応じて画素部が形成される基板と外部回
路との接続点数が増加することになる。

上述した課題に鑑み、本発明の一形態は、任意の領域のみに対して画像の書き換えが可
能な表示装置を提供することを課題の一とする。また、本発明の一態様は、部分駆動が可
能な表示装置において、配線を含めた回路の構成を簡略化することを課題の一とする。な
お、本発明の一態様は、上記課題の少なくとも一を課題とする。

上述した課題は、走査線駆動回路が複数の走査線のそれぞれに対して選択的に選択信号
を供給することで解決することできる。例えば、走査線駆動回路が複数のパルス出力回路
によって構成されるシフトレジスタを有する場合、当該パルス出力回路がクロック信号を
用いて後段のパルス出力回路に対して選択信号をシフトすると共に、当該クロック信号及
び固定電位を選択的に用いて走査線に対して信号を供給する構成とすることで複数の走査
線に対して選択的に選択信号を供給することが可能である。すなわち、走査線に対する信
号が、クロック信号を用いる場合は選択信号となり、固定電位である場合は非選択信号と
なるように設計することで、走査線に対する選択信号の供給を制御することが可能である
。

具体的には、本発明の一態様は、ｍ行ｎ列に配設された複数の画素と、前記複数の画素
のうち１行目に配設されたｎ個の画素に電気的に接続された第１の走査線、乃至、前記複
数の画素のうちｍ行目に配設されたｎ個の画素に電気的に接続された第ｍの走査線と、前
記第１の走査線に電気的に接続された第１のパルス出力回路、乃至、前記第ｍの走査線に
電気的に接続された第ｍのパルス出力回路と、を有し、前記第ｋのパルス出力回路（ｋは
、２以上ｍ未満の自然数）は、ソース及びドレインの一方がクロック信号を供給する配線
に電気的に接続され、ソース及びドレインの他方が前記第ｋ＋１のパルス出力回路に電気
的に接続された第１のトランジスタと、ソース及びドレインの一方が前記クロック信号又
は固定電位を供給する配線に電気的に接続され、ソース及びドレインの他方が前記第ｋの
走査線に電気的に接続された第２のトランジスタと、前記第ｋ−１のパルス出力回路から
入力される信号に応じて、前記第１のトランジスタのゲートの電位及び前記第２のトラン
ジスタのゲートの電位を制御する制御回路と、を有する表示装置である。

なお、本明細書等において、明示的に単数として記載されているものについては、単数
であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様
に、明示的に複数として記載されているものについては、複数であることが望ましい。た
だし、これに限定されず、単数であることも可能である。

本明細書等において、第１、第２、第３などの語句は、様々な要素、部材、領域、層、
区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの
語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば
、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。

本発明の一形態の表示装置は、走査線駆動回路が有するシフトレジスタにおける選択信
号のシフトと、走査線に対する選択信号の供給とを独立に制御することが可能である。そ
のため、複数の走査線のそれぞれに対して選択的に選択信号を供給することが可能である
。すなわち、本発明の一態様の表示装置は、任意の領域のみに対して画像の書き換えを行
うことが可能である。

また、本発明の一態様の表示装置は、上記の動作を、クロック信号又は固定電位を示す
信号を供給する配線を設けることによって実現することが可能である。そのため、本発明
の一態様の表示装置は、部分駆動が可能な表示装置でありながら、配線を含めた回路の構
成を簡略化することが可能である。

（Ａ）表示装置の一例を示す図、（Ｂ）画素の一例を示す回路図。 （Ａ）走査線駆動回路の構成例を示す図、（Ｂ）走査線駆動回路の動作例を示すタイミングチャート、（Ｃ）パルス出力回路の構成例を示す図。 （Ａ）パルス出力回路の一例を示す回路図、（Ｂ）、（Ｃ）パルス出力回路の動作の一例を示すタイミングチャート。 コントローラの構成例を示す図。 トランジスタの一例を示す断面図。 トランジスタの特性を示す図。 トランジスタの特性評価用素子の回路図。 トランジスタの特性評価用素子のタイミングチャート。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 （Ａ）、（Ｂ）パルス出力回路の一例を示す回路図。 （Ａ）、（Ｂ）パルス出力回路の一例を示す回路図。 （Ａ）、（Ｂ）パルス出力回路の一例を示す回路図。 （Ａ）〜（Ｃ）トランジスタの一例を示す断面図。 （Ａ）〜（Ｆ）電子機器の一例を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（表示装置の一例について）
以下では、本発明の一態様の表示装置について図１〜図１６を参照して説明する。

図１（Ａ）は、表示装置の構成例を示す図である。図１（Ａ）に示す表示装置は、画素
部１０と、走査線駆動回路１１と、信号線駆動回路１２と、コントローラ１３と、各々が
平行又は略平行に配列され、且つ走査線駆動回路１１によって電位が制御されるｍ本（ｍ
は、２以上の自然数）の走査線１４と、各々が平行又は略平行に配設され、且つ信号線駆
動回路１２によって電位が制御されるｎ本（ｎは、２以上の自然数）の信号線１５と、を
有する。さらに、画素部１０は、マトリクス状（ｍ行ｎ列）に配設された複数の画素１６
を有する。なお、各走査線１４は、マトリクス状に配設された複数の画素１６のうち、い
ずれかの行に配設された複数の画素１６に電気的に接続され、各信号線１５は、マトリク
ス状に配設された複数の画素１６のうち、いずれかの列に配設された複数の画素１６に電
気的に接続される。また、走査線駆動回路１１には、コントローラ１３から走査線駆動回
路用スタート信号（ＧＳＰ）、走査線駆動回路用クロック信号（ＧＣＫ）、走査線駆動回
路用部分クロック信号（ＰＧＣＫ）などの信号、及び高電源電位（Ｖｄｄ）、低電源電位
（Ｖｓｓ）などの駆動用電源が入力される。また、信号線駆動回路１２には、コントロー
ラ１３から信号線駆動回路用スタート信号（ＳＰ）、信号線駆動回路用クロック信号（Ｓ
ＣＫ）、データ信号（ＤＡＴＡ）などの信号、及び高電源電位（Ｖｄｄ）、低電源電位（
Ｖｓｓ）などの駆動用電源が入力される。

図１（Ｂ）は、図１（Ａ）に示す表示装置が有する画素１６の回路図の一例を示す図で
ある。図１（Ｂ）に示す画素１６は、ゲートが走査線１４に電気的に接続され、ソース及
びドレインの一方が信号線１５に電気的に接続されたトランジスタ１７と、一方の電極が
トランジスタ１７のソース及びドレインの他方に電気的に接続され、他方の電極が容量電
位を供給する配線（容量線ともいう）に電気的に接続された容量素子１８と、一方の電極
（画素電極ともいう）がトランジスタ１７のソース及びドレインの他方及び容量素子１８
の一方の電極に電気的に接続され、他方の電極（対向電極ともいう）が対向電位を供給す
る配線に電気的に接続された液晶素子１９と、を有する。なお、トランジスタ１７は、ｎ
チャネル型のトランジスタである。また、容量電位と対向電位を同一の電位とすることが
可能である。

（走査線駆動回路１１の構成例）
図２（Ａ）は、図１（Ａ）に示す表示装置が有する走査線駆動回路１１の構成例を示す
図である。図２（Ａ）に示す走査線駆動回路１１は、第１の走査線駆動回路用クロック信
号（ＧＣＫ１）を供給する配線乃至第４の走査線駆動回路用クロック信号（ＧＣＫ４）を
供給する配線と、第１の走査線駆動回路用部分クロック信号（ＰＧＣＫ１）を供給する配
線乃至第４の走査線駆動回路用部分クロック信号（ＰＧＣＫ４）を供給する配線と、１行
目に配設された走査線１４に電気的に接続された第１のパルス出力回路２０＿１、乃至、
ｍ行目に配設された走査線１４に電気的に接続された第ｍのパルス出力回路２０＿ｍと、
を有する。

図２（Ｂ）は、上記信号の具体的な波形の一例を示す図である。図２（Ｂ）に示す第１
の走査線駆動回路用クロック信号（ＧＣＫ１）は、周期的にハイレベルの電位（図２（Ｂ
）では、高電源電位（Ｖｄｄ）と等電位）とロウレベルの電位（図２（Ｂ）では、低電源
電位（Ｖｓｓ）と等電位）を繰り返す、デューティー比が１／２の信号である。また、第
２の走査線駆動回路用クロック信号（ＧＣＫ２）は、第１の走査線駆動回路用クロック信
号（ＧＣＫ１）から１／４周期分位相がずれた信号である。また、第３の走査線駆動回路
用クロック信号（ＧＣＫ３）は、第１の走査線駆動回路用クロック信号（ＧＣＫ１）から
１／２周期位相がずれた信号である（すなわち、第１の走査線駆動回路用クロック信号（
ＧＣＫ１）の反転信号である）。また、第４の走査線駆動回路用クロック信号（ＧＣＫ４
）は、第１の走査線駆動回路用クロック信号（ＧＣＫ１）から３／４周期位相がずれた信
号である（すなわち、第２の走査線駆動回路用クロック信号（ＧＣＫ２）の反転信号であ
る）。第１の走査線駆動回路用部分クロック信号（ＰＧＣＫ１）は、第１の走査線駆動回
路用クロック信号（ＧＣＫ１）及び固定電位（図２（Ｂ）では、低電源電位（Ｖｓｓ）と
等電位）のいずれかを選択的に示す信号である。なお、第１の走査線駆動回路用部分クロ
ック信号（ＰＧＣＫ１）がいずれの信号（ＧＣＫ１又は固定電位）を示すかは、コントロ
ーラ１３によって制御される。同様に、第２の走査線駆動回路用部分クロック信号（ＰＧ
ＣＫ２）は、第２の走査線駆動回路用クロック信号（ＧＣＫ２）及び固定電位のいずれか
を選択的に示す信号であり、第３の走査線駆動回路用部分クロック信号（ＰＧＣＫ３）は
、第３の走査線駆動回路用クロック信号（ＧＣＫ３）及び固定電位のいずれかを選択的に
示す信号であり、第４の走査線駆動回路用部分クロック信号（ＰＧＣＫ４）は、第４の走
査線駆動回路用クロック信号（ＧＣＫ４）及び固定電位のいずれかを選択的に示す信号で
ある。

上述した表示装置においては、第１のパルス出力回路２０＿１乃至第ｍのパルス出力回
路２０＿ｍは、同一の構成を有する回路を適用することができる。ただし、パルス出力回
路が有する複数の端子の電気的な接続関係は、パルス出力回路毎に異なる。具体的な接続
関係について図２（Ａ）、（Ｃ）を参照して説明する。

第１のパルス出力回路２０＿１乃至第ｍのパルス出力回路２０＿ｍのそれぞれは、端子
２１〜端子２８を有する。なお、端子２１〜端子２５及び端子２７は入力端子であり、端
子２６及び端子２８は出力端子である。

まず、端子２１について述べる。第１のパルス出力回路２０＿１の端子２１は、走査線
駆動回路用スタート信号（ＧＳＰ）を供給する配線に電気的に接続され、第２のパルス出
力回路２０＿２〜第ｍのパルス出力回路２０＿ｍの端子２１は、前段のパルス出力回路の
端子２８に電気的に接続される。

次いで、端子２２について述べる。第４ａ＋１のパルス出力回路（ａ＝０、１、２・・
（ｍ−４）／４）の端子２２は、第１の走査線駆動回路用クロック信号（ＧＣＫ１）を供
給する配線に電気的に接続され、第４ａ＋２のパルス出力回路の端子２２は、第２の走査
線駆動回路用クロック信号（ＧＣＫ２）を供給する配線に電気的に接続され、第４ａ＋３
のパルス出力回路の端子２２は、第３の走査線駆動回路用クロック信号（ＧＣＫ３）を供
給する配線に電気的に接続され、第４ａ＋４のパルス出力回路の端子２２は、第４の走査
線駆動回路用クロック信号（ＧＣＫ４）を供給する配線に電気的に接続される。

次いで、端子２３について述べる。第４ａ＋１のパルス出力回路の端子２３は、第２の
走査線駆動回路用クロック信号（ＧＣＫ２）を供給する配線に電気的に接続され、第４ａ
＋２のパルス出力回路の端子２３は、第３の走査線駆動回路用クロック信号（ＧＣＫ３）
を供給する配線に電気的に接続され、第４ａ＋３のパルス出力回路の端子２３は、第４の
走査線駆動回路用クロック信号（ＧＣＫ４）を供給する配線に電気的に接続され、第４ａ
＋４のパルス出力回路の端子２３は、第１の走査線駆動回路用クロック信号（ＧＣＫ１）
を供給する配線に電気的に接続される。

次いで、端子２４について述べる。第４ａ＋１のパルス出力回路の端子２４は、第３の
走査線駆動回路用クロック信号（ＧＣＫ３）を供給する配線に電気的に接続され、第４ａ
＋２のパルス出力回路の端子２４は、第４の走査線駆動回路用クロック信号（ＧＣＫ４）
を供給する配線に電気的に接続され、第４ａ＋３のパルス出力回路の端子２４は、第１の
走査線駆動回路用クロック信号（ＧＣＫ１）を供給する配線に電気的に接続され、第４ａ
＋４のパルス出力回路の端子２４は、第２の走査線駆動回路用クロック信号（ＧＣＫ２）
を供給する配線に電気的に接続される。

次いで、端子２５について述べる。第４ａ＋１のパルス出力回路の端子２５は、第１の
走査線駆動回路用部分クロック信号（ＰＧＣＫ１）を供給する配線に電気的に接続され、
第４ａ＋２のパルス出力回路の端子２５は、第２の走査線駆動回路用部分クロック信号（
ＰＧＣＫ２）を供給する配線に電気的に接続され、第４ａ＋３のパルス出力回路の端子２
５は、第３の走査線駆動回路用部分クロック信号（ＰＧＣＫ３）を供給する配線に電気的
に接続され、第４ａ＋４のパルス出力回路の端子２５は、第４の走査線駆動回路用部分ク
ロック信号（ＰＧＣＫ４）を供給する配線に電気的に接続される。

次いで、端子２６について述べる。第ｘのパルス出力回路（ｘは、１以上ｍ以下の自然
数）の端子２６は、ｘ行目に配設された走査線１４に電気的に接続される。

次いで、端子２７について述べる。第ｂのパルス出力回路（ｂは、１以上ｍ−２以下の
自然数）の端子２７は、第ｂ＋２のパルス出力回路の端子２８に電気的に接続され、第ｍ
−１のパルス出力回路の端子２７は、第１の走査線駆動回路用ストップ信号（ＧＳＴＰ１
）を供給する配線に電気的に接続され、第ｍのパルス出力回路の端子２７は、第２の走査
線駆動回路用ストップ信号（ＧＳＴＰ２）を供給する配線に電気的に接続される。なお、
第１の走査線駆動回路用ストップ信号（ＧＳＴＰ１）は、仮に第ｍ＋１のパルス出力回路
が設けられていれば、当該第ｍ＋１のパルス出力回路の端子２８から出力される信号に相
当する信号である。同様に、第２の走査線駆動回路用ストップ信号（ＧＳＴＰ２）は、仮
に第ｍ＋２のパルス出力回路が設けられていれば、当該第ｍ＋２のパルス出力回路の端子
２８から出力される信号に相当する信号である。具体的には、これらの信号は、実際にダ
ミー回路として第ｍ＋１のパルス出力回路及び第ｍ＋２のパルス出力回路を設けること、
又はコントローラ１３が当該信号を直接出力することなどによって走査線駆動回路１１に
供給することができる。

各パルス出力回路の端子２８の接続関係は既出である。そのため、ここでは前述の説明
を援用することとする。

（パルス出力回路の構成例）
図３（Ａ）は、図２（Ａ）、（Ｃ）に示すパルス出力回路の構成例を示す図である。図
３（Ａ）に示すパルス出力回路は、トランジスタ３１乃至トランジスタ４１を有する。

トランジスタ３１は、ソース及びドレインの一方が高電源電位（Ｖｄｄ）を供給する配
線（以下、高電源電位線ともいう）に電気的に接続され、ゲートが端子２１に電気的に接
続される。

トランジスタ３２は、ソース及びドレインの一方が低電源電位（Ｖｓｓ）を供給する配
線（以下、低電源電位線ともいう）に電気的に接続され、ソース及びドレインの他方がト
ランジスタ３１のソース及びドレインの他方に電気的に接続される。

トランジスタ３３は、ソース及びドレインの一方が端子２２に電気的に接続され、ソー
ス及びドレインの他方が端子２８に電気的に接続される。

トランジスタ３４は、ソース及びドレインの一方が低電源電位線に電気的に接続され、
ソース及びドレインの他方が端子２８に電気的に接続され、ゲートがトランジスタ３２の
ゲートに電気的に接続される。

トランジスタ３５は、ソース及びドレインの一方が低電源電位線に電気的に接続され、
ソース及びドレインの他方がトランジスタ３２のゲート及びトランジスタ３４のゲートに
電気的に接続され、ゲートが端子２１に電気的に接続される。

トランジスタ３６は、ソース及びドレインの一方が高電源電位線に電気的に接続され、
ソース及びドレインの他方がトランジスタ３２のゲート、トランジスタ３４のゲート、並
びにトランジスタ３５のソース及びドレインの他方に電気的に接続され、ゲートが端子２
７に電気的に接続される。なお、トランジスタ３６のソース及びドレインの一方が、低電
源電位（Ｖｓｓ）よりも高電位であり且つ高電源電位（Ｖｄｄ）よりも低電位である電源
電位（Ｖｃｃ）を供給する配線に電気的に接続される構成とすることもできる。

トランジスタ３７は、ソース及びドレインの一方が高電源電位線に電気的に接続され、
ゲートが端子２４に電気的に接続される。なお、トランジスタ３７のソース及びドレイン
の一方が、電源電位（Ｖｃｃ）を供給する配線に電気的に接続される構成とすることもで
きる。

トランジスタ３８は、ソース及びドレインの一方がトランジスタ３２のゲート、トラン
ジスタ３４のゲート、トランジスタ３５のソース及びドレインの他方、並びにトランジス
タ３６のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方がト
ランジスタ３７のソース及びドレインの他方に電気的に接続され、ゲートが端子２３に電
気的に接続される。

トランジスタ３９は、ソース及びドレインの一方がトランジスタ３１のソース及びドレ
インの他方並びにトランジスタ３２のソース及びドレインの他方に電気的に接続され、ソ
ース及びドレインの他方がトランジスタ３３のゲートに電気的に接続され、ゲートが高電
源電位線に電気的に接続される。

トランジスタ４０は、ソース及びドレインの一方が端子２５に電気的に接続され、ソー
ス及びドレインの他方が端子２６に電気的に接続され、ゲートがトランジスタ３３のゲー
ト並びにトランジスタ３９のソース及びドレインの他方に電気的に接続される。

トランジスタ４１は、ソース及びドレインの一方が低電源電位線に電気的に接続され、
ソース及びドレインの他方が端子２６に電気的に接続され、ゲートがトランジスタ３２の
ゲート、トランジスタ３４のゲート、トランジスタ３５のソース及びドレインの他方、ト
ランジスタ３６のソース及びドレインの他方、並びにトランジスタ３８のソース及びドレ
インの一方に電気的に接続される。

なお、以下においては、トランジスタ３３のゲート、トランジスタ３９のソース及びド
レインの他方、並びにトランジスタ４０のゲートが電気的に接続するノードをノードＡと
し、トランジスタ３２のゲート、トランジスタ３４のゲート、トランジスタ３５のソース
及びドレインの他方、トランジスタ３６のソース及びドレインの他方、トランジスタ３８
のソース及びドレインの一方、並びにトランジスタ４１のゲートが電気的に接続するノー
ドをノードＢとして説明する。

（パルス出力回路の動作例）
上述したパルス出力回路の動作例について図３（Ｂ）、（Ｃ）を参照して説明する。な
お、図３（Ｂ）は、当該パルス出力回路の端子２５に入力される、第１の走査線駆動回路
用部分クロック信号（ＰＧＣＫ１）〜第４の走査線駆動回路用部分クロック信号（ＰＧＣ
Ｋ４）のいずれか一が、第１の走査線駆動回路用クロック信号（ＧＣＫ１）〜第４の走査
線駆動回路用クロック信号（ＧＣＫ４）のいずれか一となる場合におけるパルス出力回路
の各端子に入力される信号の電位、並びにノードＡ及びノードＢの電位を示しており、図
３（Ｃ）は、当該パルス出力回路の端子２５に入力される、第１の走査線駆動回路用部分
クロック信号（ＰＧＣＫ１）〜第４の走査線駆動回路用部分クロック信号（ＰＧＣＫ４）
のいずれか一が、固定電位（低電源電位Ｖｓｓ）となる場合におけるパルス出力回路の各
端子に入力される信号の電位、並びにノードＡ及びノードＢの電位を示している。加えて
、図３（Ｂ）、（Ｃ）では、それぞれの条件下において第１のパルス出力回路２０＿１の
各端子に入力される信号並びに第１のパルス出力回路２０＿１の端子２６から出力される
信号（Ｇｏｕｔ１）及び端子２８から出力される信号（ＳＲｏｕｔ１）を括弧書きで付記
している。また、第２のパルス出力回路２０＿２の端子２６の出力信号（Ｇｏｕｔ２）及
び端子２８の出力信号（ＳＲｏｕｔ２）、並びに第３のパルス出力回路２０＿３の端子２
６の出力信号（Ｇｏｕｔ３）及び端子２８の出力信号（ＳＲｏｕｔ３＝第１のパルス出力
回路２０＿１の端子２７の入力信号）も付記している。なお、図中において、Ｇｏｕｔは
、パルス出力回路の走査線に対する出力信号を表し、ＳＲｏｕｔは、当該パルス出力回路
の、後段のパルス出力回路に対する出力信号を表している。

まず、図３（Ｂ）を参照して、当該パルス出力回路の端子２５に入力される、第１の走
査線駆動回路用部分クロック信号（ＰＧＣＫ１）〜第４の走査線駆動回路用部分クロック
信号（ＰＧＣＫ４）のいずれか一が、第１の走査線駆動回路用クロック信号（ＧＣＫ１）
〜第４の走査線駆動回路用クロック信号（ＧＣＫ４）のいずれか一となる場合について説
明する。

期間ｔ１において、パルス出力回路の端子２１に高電源電位（Ｖｄｄ）が入力される。
これにより、トランジスタ３１、３５がオン状態となる。そのため、ノードＡの電位がハ
イレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ３１又はトランジスタ３９のし
きい値電圧分下降した電位）に上昇し、且つノードＢの電位が低電源電位（Ｖｓｓ）に下
降する。これに付随して、トランジスタ３３、４０がオン状態となり、トランジスタ３２
、３４、４１がオフ状態となる。以上により、期間ｔ１において、当該パルス出力回路の
端子２８から出力される信号は、端子２２に入力される信号となり、端子２６から出力さ
れる信号は、端子２５に入力される信号となる。ここで、期間ｔ１において、当該パルス
出力回路の端子２２及び端子２５に入力される信号は、共に低電源電位（Ｖｓｓ）である
。そのため、期間ｔ１において、当該パルス出力回路は、後段のパルス出力回路の端子２
１、及び端子２６に電気的に接続された走査線に低電源電位（Ｖｓｓ）を出力する。なお
、期間ｔ１における当該パルス出力回路の出力信号には直接関与しないが、端子２３に低
電源電位（Ｖｓｓ）が入力されるためトランジスタ３８はオフ状態となり、端子２４に高
電源電位（Ｖｄｄ）が入力されるためトランジスタ３７はオン状態となり、端子２７に低
電源電位（Ｖｓｓ）が入力されるためトランジスタ３６はオフ状態となる。

期間ｔ２において、パルス出力回路の端子２２及び端子２５に高電源電位（Ｖｄｄ）が
入力される。なお、ノードＡの電位（トランジスタ３９のソースの電位）は、期間ｔ１に
おいてハイレベルの電位まで上昇している。そのため、トランジスタ３９はオフ状態とな
っている。この時、端子２２及び端子２５に高電源電位（Ｖｄｄ）が入力されることで、
トランジスタ３３のソースとゲート及びトランジスタ４０のソースとゲートの容量結合に
よって、ノードＡの電位（トランジスタ３３のゲート及びトランジスタ４０のゲートの電
位）がさらに上昇する（ブートストラップ動作）。また、当該ブートストラップ動作を行
うことによって、端子２８及び端子２６から出力される電位を低下させることなく、高電
源電位（Ｖｄｄ）とすることができる。そのため、期間ｔ２において、当該パルス出力回
路は、後段のパルス出力回路の端子２１、及び端子２６に電気的に接続された走査線に高
電源電位（Ｖｄｄ）を出力する。なお、期間ｔ２における当該パルス出力回路の出力信号
には直接関与しないが、端子２４に低電源電位（Ｖｓｓ）が入力されるためトランジスタ
３７はオフ状態となる。

期間ｔ３において、パルス出力回路の端子２１に低電源電位（Ｖｓｓ）が入力される。
これにより、トランジスタ３１、３５がオフ状態となる。この時、ノードＡは浮遊状態を
維持する。そのため、トランジスタ３３及びトランジスタ４０がオン状態を維持する。以
上により、期間ｔ３において、当該パルス出力回路の端子２８から出力される信号は、端
子２２に入力される信号となり、端子２６から出力される信号は、端子２５に入力される
信号となる。ここで、期間ｔ３において、当該パルス出力回路の端子２２及び端子２５に
は、共に高電源電位（Ｖｄｄ）が入力される。そのため、期間ｔ３において、当該パルス
出力回路は、後段のパルス出力回路の端子２１、及び端子２６に電気的に接続された走査
線に高電源電位（Ｖｄｄ）を出力する。なお、期間ｔ３における当該パルス出力回路の出
力信号には直接関与しないが、端子２３に高電源電位（Ｖｄｄ）が入力されるためトラン
ジスタ３８はオン状態となる。

期間ｔ４において、パルス出力回路の端子２４及び端子２７に高電源電位（Ｖｄｄ）が
入力される。これにより、トランジスタ３６、３７がオン状態となる。そのため、ノード
Ｂの電位がハイレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ３６、トランジス
タ３７、又はトランジスタ３８のしきい値電圧分下降した電位）に上昇する。これに付随
して、トランジスタ３２、３４、４１がオン状態となる。さらに、トランジスタ３２がオ
ン状態になることにより、トランジスタ３９のソース（ソース及びドレインの一方）の電
位が低電源電位（Ｖｓｓ）となる。これにより、トランジスタ３９がオン状態となる。そ
のため、ノードＡの電位が低電源電位（Ｖｓｓ）に下降する。これに付随して、トランジ
スタ３３、４０がオフ状態となる。以上により、期間ｔ４において、当該パルス出力回路
の端子２８から出力される信号及び端子２６から出力される信号は、低電源電位（Ｖｓｓ
）となる。そのため、期間ｔ４において、当該パルス出力回路は、後段のパルス出力回路
の端子２１、及び端子２６に電気的に接続された走査線に低電源電位（Ｖｓｓ）を出力す
る。

期間ｔ５以降において、当該パルス出力回路の端子２１に高電源電位（Ｖｄｄ）が入力
されるまで、ノードＡが低電源電位（Ｖｓｓ）を維持し、ノードＢがハイレベルの電位を
維持する。そのため、当該期間において、当該パルス出力回路は、後段のパルス出力回路
の端子２１、及び端子２６に電気的に接続された走査線に低電源電位（Ｖｓｓ）を出力す
る。

次いで、図３（Ｃ）を参照して、当該パルス出力回路の端子２５に入力される、第１の
走査線駆動回路用部分クロック信号（ＰＧＣＫ１）〜第４の走査線駆動回路用部分クロッ
ク信号（ＰＧＣＫ４）のいずれか一が、固定電位（低電源電位Ｖｓｓ）となる場合につい
て説明する。

期間ｔ１において、パルス出力回路の端子２１に高電源電位（Ｖｄｄ）が入力される。
上述したように、期間ｔ１において、当該パルス出力回路の端子２８から出力される信号
は、端子２２に入力される信号となり、端子２６から出力される信号は、端子２５に入力
される信号となる。ここで、期間ｔ１において、当該パルス出力回路の端子２２及び端子
２５に入力される信号は、共に低電源電位（Ｖｓｓ）である。そのため、期間ｔ１におい
て、当該パルス出力回路は、後段のパルス出力回路の端子２１、及び端子２６に電気的に
接続された走査線に低電源電位（Ｖｓｓ）を出力する。

期間ｔ２において、パルス出力回路の端子２２に高電源電位（Ｖｄｄ）が入力される。
上述したように、ブートストラップ動作を行うことによって、端子２８から出力される電
位を低下させることなく、高電源電位（Ｖｄｄ）とすることができる。ただし、上述した
説明とは異なり、端子２５に入力される信号は低電源電位（Ｖｓｓ）から変化しない。そ
のため、当該パルス出力回路の端子２６から出力される信号は低電源電位（Ｖｓｓ）のま
まである。

期間ｔ３において、パルス出力回路の端子２１に低電源電位（Ｖｓｓ）が入力される。
上述したように、期間ｔ３において、当該パルス出力回路の端子２８から出力される信号
は、端子２２に入力される信号となり、端子２６から出力される信号は、端子２５に入力
される信号となる。ここで、期間ｔ３において、当該パルス出力回路の端子２２には高電
源電位（Ｖｄｄ）が入力され、端子２５には低電源電位（Ｖｓｓ）が入力される。そのた
め、期間ｔ３において、当該パルス出力回路は、後段のパルス出力回路の端子２１に高電
源電位（Ｖｄｄ）を出力し、端子２６に電気的に接続された走査線に低電源電位（Ｖｓｓ
）を出力する。

期間ｔ４において、パルス出力回路の端子２４及び端子２７に高電源電位（Ｖｄｄ）が
入力される。上述したように、期間ｔ４において、当該パルス出力回路の端子２８から出
力される信号及び端子２６から出力される信号は、低電源電位（Ｖｓｓ）となる。そのた
め、期間ｔ４において、当該パルス出力回路は、後段のパルス出力回路の端子２１、及び
端子２６に電気的に接続された走査線に低電源電位（Ｖｓｓ）を出力する。

期間ｔ５以降において、当該パルス出力回路の端子２１に高電源電位（Ｖｄｄ）が入力
されるまで、ノードＡが低電源電位（Ｖｓｓ）を維持し、ノードＢがハイレベルの電位を
維持する。そのため、当該期間において、当該パルス出力回路は、後段のパルス出力回路
の端子２１、及び端子２６に電気的に接続された走査線に低電源電位（Ｖｓｓ）を出力す
る。

（パルス出力回路及び該パルス出力回路を有する走査線駆動回路について）
上述したパルス出力回路では、端子２５に入力される信号に応じて、期間ｔ２及び期間
ｔ３において走査線に選択信号（高電源電位（Ｖｄｄ））を出力するか否かが選択される
。具体的には、当該パルス出力回路は、端子２５に入力される信号が第１の走査線駆動回
路用クロック信号である場合は、選択信号を出力し、固定電位（低電源電位（Ｖｓｓ））
である場合は、非選択信号を出力する回路である。また、当該パルス出力回路は、上記の
動作とは無関係に選択信号を後段のパルス出力回路へとシフトする機能をも有する。すな
わち、当該パルス出力回路を複数用いることでシフトレジスタを構成することが可能であ
る。

本明細書で開示される表示装置は、走査線駆動回路が当該シフトレジスタを有する。そ
のため、当該表示装置は、選択信号の供給を走査線毎に制御することが可能である。すな
わち、本明細書で開示される表示装置は、任意の領域のみに対して画像の書き換えを行う
ことが可能な表示装置である。

また、本明細書で開示される表示装置は、上記の動作を、第１の走査線駆動回路用クロ
ック信号（ＧＣＫ１）又は固定電位（低電源電位（Ｖｓｓ））を示す信号を供給する配線
〜第４の走査線駆動回路用クロック信号（ＧＣＫ４）又は固定電位（低電源電位（Ｖｓｓ
））を示す信号を供給する配線を設けることによって実現することが可能である。そのた
め、本明細書で開示される表示装置は、部分駆動が可能な表示装置でありながら、配線を
含めた回路の構成を簡略化することが可能な表示装置である。

なお、当該配線にクロック信号及び固定電位のいずれを供給するかは、コントローラ１
３によって制御される。以下に、コントローラ１３の具体的な構成及び当該配線に対して
出力する信号の選択方法の一例について示す。

（コントローラ１３の構成例）
図４は、通常モード、部分駆動モード、及び待機モードの３つのモードを有するコント
ローラ１３の構成例を示す図である。なお、通常モードとは、上述した第１の走査線駆動
回路用部分クロック信号（ＰＧＣＫ１）〜第４の走査線駆動回路用部分クロック信号（Ｐ
ＧＣＫ４）が期間によらず、第１の走査線駆動回路用クロック信号（ＧＣＫ１）〜第４の
走査線駆動回路用クロック信号（ＧＣＫ４）と同一の信号となるモードである。また、部
分駆動モードとは、上述した第１の走査線駆動回路用部分クロック信号（ＰＧＣＫ１）〜
第４の走査線駆動回路用部分クロック信号（ＰＧＣＫ４）が、第１の走査線駆動回路用ク
ロック信号（ＧＣＫ１）〜第４の走査線駆動回路用クロック信号（ＧＣＫ４）と同一の信
号又は固定電位となるモードである。また、待機モードとは、走査線駆動回路１１及び信
号線駆動回路１２に対してクロック信号などが供給されないモードである。図４に示すコ
ントローラ１３は、信号生成回路１３１と、記憶回路１３２と、比較回路１３３と、選択
回路１３４と、表示制御回路１３５とを有する。

信号生成回路１３１は、走査線駆動回路１１及び信号線駆動回路１２を動作させ、画素
部１０に画像を形成するための信号を生成する回路である。具体的には、画素部１０にマ
トリクス状に配列された複数の画素に対して入力される画像信号（Ｄａｔａ）、走査線駆
動回路１１又は信号線駆動回路１２の動作を制御する信号（例えば、スタート信号（ＳＰ
）、クロック信号（ＣＫ）など）、並びに電源電圧である高電源電位（Ｖｄｄ）及び低電
源電位（Ｖｓｓ）などを生成し、出力する回路である。なお、図４に示すコントローラ１
３においては、信号生成回路１３１は、記憶回路１３２に対して画像信号（Ｄａｔａ）を
出力し、表示制御回路１３５に対して走査線駆動回路１１又は信号線駆動回路１２の動作
を制御する信号を出力する。また、信号生成回路１３１から記憶回路１３２に対して出力
される画像信号（Ｄａｔａ）がアナログ信号である場合には、Ａ／Ｄコンバータなどを介
して、当該画像信号（Ｄａｔａ）をデジタル信号に変換することもできる。

記憶回路１３２は、画素部１０において、第１の画像を形成するための画像信号乃至第
ｎの画像（ｎは、自然数）を形成するための画像信号を記憶するための複数のメモリ１３
６を有する。なお、メモリ１３６は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）などの記憶素子を用いて構成すればよい。また、メモリ１３６は、画素部１０
において形成される画像毎に画像信号を記憶する構成であればよく、メモリ１３６の数は
、特定の数に限定されない。加えて、複数のメモリ１３６が記憶する画像信号は、比較回
路１３３及び選択回路１３４により選択的に読み出される。

比較回路１３３は、記憶回路１３２に記憶された第ｋの画像（ｋは、１以上ｎ未満の自
然数）を形成するための画像信号及び第ｋ＋１の画像を形成するための画像信号を選択的
に読み出して、当該画像信号の比較を行い、差分を検出する回路である。なお、第ｋの画
像及び第ｋ＋１の画像は、画素部１０において連続して表示される画像である。比較回路
１３３での画像信号の比較により、差分を検出する。当該差分に応じて、コントローラ１
３のモードが通常モード、部分駆動モード、及び待機モードのいずれとなるかが判断され
る。

選択回路１３４は、比較回路１３３で検出された差分を基に、画素部１０への画像信号
の出力を選択する回路である。具体的には、選択回路１３４は、比較回路１３３で、通常
モードと判断された場合は１フレーム分の画像信号を出力し、部分駆動モードと判断され
た場合は選択的に画像信号を出力し、待機モードと判断された場合は画像信号を出力しな
い回路である。

表示制御回路１３５は、スタート信号（ＳＰ）、クロック信号（ＣＫ）、高電源電位（
Ｖｄｄ）、及び低電源電位（Ｖｓｓ）などの制御信号の走査線駆動回路１１及び信号線駆
動回路１２への供給を制御する回路である。

具体的には、比較回路１３３により通常モードと判断された場合には、選択回路１３４
から供給された画像信号（Ｄａｔａ）を信号線駆動回路１２に出力するとともに、走査線
駆動回路１１及び信号線駆動回路１２に対して、制御信号（スタート信号（ＳＰ）、クロ
ック信号（ＣＫ）、高電源電位（Ｖｄｄ）、及び低電源電位（Ｖｓｓ）など）を供給する
。なお、この時に、走査線駆動回路１１に供給される第１の走査線駆動回路用部分クロッ
ク信号（ＰＧＣＫ１）〜第４の走査線駆動回路用部分クロック信号（ＰＧＣＫ４）は、第
１の走査線駆動回路用クロック信号（ＧＣＫ１）〜第４の走査線駆動用クロック信号（Ｇ
ＣＫ４）と同一の信号となる。

また、比較回路１３３により部分駆動モードと判断された場合には、選択回路１３４か
ら供給された画像信号（Ｄａｔａ）を信号線駆動回路１２に選択的に出力するとともに、
走査線駆動回路１１及び信号線駆動回路１２に対して、制御信号（スタート信号（ＳＰ）
、クロック信号（ＣＫ）、高電源電位（Ｖｄｄ）、及び低電源電位（Ｖｓｓ）など）を供
給する。なお、この時に、走査線駆動回路１１に供給される第１の走査線駆動回路用部分
クロック信号（ＰＧＣＫ１）〜第４の走査線駆動回路用部分クロック信号（ＰＧＣＫ４）
は、選択的に出力される画像信号（Ｄａｔａ）に応じて、第１の走査線駆動回路用クロッ
ク信号（ＧＣＫ１）〜第４の走査線駆動回路用クロック信号（ＧＣＫ４）と同一の信号又
は固定電位を選択的に示す信号となる。

また、比較回路１３３により待機モードと判断された場合には、選択回路１３４から画
像信号（Ｄａｔａ）が供給されないとともに、走査線駆動回路１１及び信号線駆動回路１
２に対して、制御信号（スタートパルス信号（ＳＰ）、クロック信号（ＣＫ）、高電源電
位（Ｖｄｄ）、及び低電源電位（Ｖｓｓ）など）を供給しない。すなわち、比較回路１３
３により待機モードと判断された場合には、走査線駆動回路１１及び信号線駆動回路１２
の動作を完全に停止させる。

ただし、待機モードと判断される期間が短い場合には、高電源電位（Ｖｄｄ）及び低電
源電位（Ｖｓｓ）を供給し続ける構成とすることもできる。なお、高電源電位（Ｖｄｄ）
及び低電源電位（Ｖｓｓ）が供給されるとは、ある配線の電位が高電源電位（Ｖｄｄ）又
は低電源電位（Ｖｓｓ）に固定されることである。そのため、ある電位状態にある当該配
線が、高電源電位（Ｖｄｄ）又は低電源電位（Ｖｓｓ）に変化することになる。当該電位
の変化には電力消費が伴うため、頻繁に高電源電位（Ｖｄｄ）及び低電源電位（Ｖｓｓ）
の供給の停止及び再供給を行うことで、結果的に、消費電力が増大する可能性がある。そ
のような場合には、高電源電位（Ｖｄｄ）及び低電源電位（Ｖｓｓ）を供給し続ける構成
とすることが好ましい。なお、上述した説明において、信号を「供給しない」とは、当該
信号を供給する配線において所定の電位とは異なる電位が供給される、又は当該配線に電
気的に接続されるノードが浮遊状態になることを指すこととする。

また、待機モードが長期化する、又は部分駆動モードにおいて特定の領域に含まれる走
査線が長期間に渡って非選択状態となる場合は、液晶素子１９に対して長期間に渡って直
流の電圧が印加され続けることになる。これは、焼き付けの原因となりかねない。そのた
め、モードによらず所定のフレーム毎又は所定の期間毎に液晶素子に印加される電圧の極
性を反転することが好ましい。

コントローラ１３において、上述したように走査線駆動回路１１及び信号線駆動回路１
２の動作を制御することで表示装置の消費電力を低減することが可能である。

（画素１６に設けられるトランジスタ１７の一例）
上述した表示装置の画素１６に設けられるトランジスタ１７は、長期間に渡ってオフ状
態を維持する可能性がある。そのため、トランジスタ１７として、オフ特性に優れる（オ
フ電流が少ない）トランジスタが好ましい。以下では、トランジスタ１７として好ましい
トランジスタの一例について図５を参照して説明する。具体的には、酸化物半導体層を具
備するトランジスタについて説明する。当該トランジスタは、当該酸化物半導体層を高純
度化することで、オフ電流を極めて少なくすることが可能である（以下に詳述する）。そ
のため、特定の画素に対して長期間画像信号が入力されない可能性がある本明細書で開示
される表示装置の画素１６に設けられるトランジスタ１７として好ましいトランジスタで
ある。また、当該トランジスタを用いて上述のパルス出力回路を構成することもできる。
すなわち、トランジスタ３１〜４１として当該トランジスタを適用することもできる。そ
の場合、製造プロセス数の低減によるコストの低減及び歩留まりの向上が図れる。

図５に示すトランジスタ２１１は、絶縁表面を有する基板２２０上に設けられたゲート
層２２１と、ゲート層２２１上に設けられたゲート絶縁層２２２と、ゲート絶縁層２２２
上に設けられた酸化物半導体層２２３と、酸化物半導体層２２３上に設けられたソース層
２２４ａ及びドレイン層２２４ｂとを有する。また、図５においては、トランジスタ２１
１を覆い、酸化物半導体層２２３に接する絶縁層２２５と、絶縁層２２５上に設けられた
保護絶縁層２２６とが図示されている。

図５に示すトランジスタ２１１は、上記の通り、半導体層として酸化物半導体層２２３
を具備する。酸化物半導体層２２３に用いる酸化物半導体としては、四元系金属酸化物で
あるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇ
ａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、
Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍ
ｇ−Ｏ系、または単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用
いることができる。また、上記酸化物半導体にＳｉＯ_２を含んでもよい。ここで、例えば
、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎを含む酸化物
であり、その組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよ
い。

また、酸化物半導体層２２３は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記され
る薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた
一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、
またはＧａ及びＣｏなどを選択することができる。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ
_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）
とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分
、水酸基又は水素化物（水素化合物ともいう）などの不純物を意図的に排除することで高
純度化し、電気的にＩ型（真性）化された酸化物半導体である。

よって酸化物半導体中の水素は少なければ少ないほどよい。また、高純度化された酸化
物半導体層中には水素や酸素欠損等に由来するキャリアが極めて少なく（ゼロに近い）、
キャリア密度は１×１０^１２／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満である
。即ち、酸化物半導体層の水素や酸素欠損等に由来するキャリア密度を限りなくゼロに近
くする。酸化物半導体層中に水素や酸素欠損等に由来するキャリアが極めて少ないため、
トランジスタがオフ状態のときのリーク電流（オフ電流）を少なくすることができる。ま
た、水素や酸素欠損等に由来する不純物準位が少ないことにより、光照射、温度変化、バ
イアス印加等による電気特性の変動及び劣化を少なくすることができる。なお、オフ電流
は少なければ少ないほど好ましい。上記酸化物半導体を半導体層として用いたトランジス
タは、チャネル幅（ｗ）１μｍあたりの電流値が１００ｚＡ（ゼプトアンペア）以下、好
ましくは１０ｚＡ以下、更に好ましくは１ｚＡ以下である。さらに、ｐｎ接合がなく、ホ
ットキャリア劣化がないため、トランジスタの電気的特性がこれら要因の影響を受けない
。

このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化され
た酸化物半導体をチャネル形成領域に用いたトランジスタは、オフ電流を極めて小さくす
ることができる。つまり、トランジスタの非導通状態において、酸化物半導体層は絶縁体
とみなせて回路設計を行うことができる。一方で、酸化物半導体層は、トランジスタの導
通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込
むことができる。

絶縁表面を有する基板２２０として、例えば、バリウムホウケイ酸ガラスやアルミノホ
ウケイ酸ガラスなどのガラス基板を用いることができる。

トランジスタ２１１において、下地膜となる絶縁膜を基板２２０とゲート層２２１の間
に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シ
リコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた
一又は複数の膜による積層構造により形成することができる。

ゲート層２２１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ア
ルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金
材料を用いて、単層でまたは積層して形成することができる。

ゲート絶縁層２２２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリ
コン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム
層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化
ハフニウム層を単層で又は積層して形成することができる。例えば、第１のゲート絶縁層
としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（Ｓｉ
Ｎ_ｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎ
ｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯ_ｘ（ｘ＞０））を積層することができる
。

ソース層２２４ａ、ドレイン層２２４ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ
、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金
か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ、Ｃｕなど
の金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層さ
せた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する元
素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させ
ることが可能となる。

また、ソース層２２４ａ、ドレイン層２２４ｂ（これらと同じ層で形成される配線層を
含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物
としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、
酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸化インジ
ウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコン
を含ませたものを用いることができる。

絶縁層２２５は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム
膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。

保護絶縁層２２６は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒
化酸化アルミニウム膜などの無機絶縁膜を用いることができる。

また、保護絶縁層２２６上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁
膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテ
ン等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ
−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁膜を形成してもよい。

＜トランジスタのオフ電流について＞
次いで、高純度化された酸化物半導体層を具備するトランジスタのオフ電流を求めた結
果について説明する。

まず、高純度化された酸化物半導体層を具備するトランジスタのオフ電流が十分に小さ
いことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流
の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図６に
示す。図６において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン
電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲で
は、トランジスタのオフ電流は、検出限界である１×１０^−１２Ａ以下であることがわか
った。また、トランジスタのオフ電流（ここでは、チャネル幅１μｍあたりの値）は１ａ
Ａ／μｍ（１×１０^−１８Ａ／μｍ）以下となることがわかった。

次に、高純度化された酸化物半導体層を具備するトランジスタのオフ電流をさらに正確
に求めた結果について説明する。上述したように、高純度化された酸化物半導体層を具備
するトランジスタのオフ電流は、測定器の検出限界である１×１０^−１２Ａ以下であるこ
とがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定に
おける測定器の検出限界以下の値）を求めた結果について説明する。

はじめに、電流測定方法に用いた特性評価用素子について、図７を参照して説明する。

図７に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、高純度
化された酸化物半導体層を具備するトランジスタを適用した。

測定系８００において、トランジスタ８０４のソース及びドレインの一方と、容量素子
８０２の一方の端子と、トランジスタ８０５のソース及びドレインの一方は、電源（Ｖ２
を与える電源）に接続されている。また、トランジスタ８０４のソース及びドレインの他
方と、トランジスタ８０８のソース及びドレインの一方と、容量素子８０２の他方の端子
と、トランジスタ８０５のゲートとは、電気的に接続されている。また、トランジスタ８
０８のソース及びドレインの他方と、トランジスタ８０６のソース及びドレインの一方と
、トランジスタ８０６のゲートとは、電源（Ｖ１を与える電源）に電気的に接続されてい
る。また、トランジスタ８０５のソース及びドレインの他方と、トランジスタ８０６のソ
ース及びドレインの他方とは、出力端子に電気的に接続されている。

なお、トランジスタ８０４のゲートには、トランジスタ８０４のオン状態と、オフ状態
を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲートには、トランジ
スタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、
出力端子からは電位Ｖｏｕｔが出力される。

次に、上記の特性評価用素子を用いた電流測定方法について説明する。

まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。
初期期間においては、トランジスタ８０８のゲートに、トランジスタ８０８をオン状態と
する電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース及びドレインの他方と
電気的に接続されるノード（つまり、トランジスタ８０８のソース及びドレインの一方、
容量素子８０２の他方の端子、及びトランジスタ８０５のゲートに電気的に接続されるノ
ード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。
また、トランジスタ８０４はオフ状態としておく。

その後、トランジスタ８０８のゲートに、トランジスタ８０８をオフ状態とする電位Ｖ
ｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８を
オフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状
態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終
了する。初期期間が終了した状態では、ノードＡとトランジスタ８０４のソース及びドレ
インの一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース及びド
レインの他方との間に電位差が生じることになるため、トランジスタ８０４及びトランジ
スタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。

次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジス
タ８０４のソース及びドレインの一方の電位（Ｖ２）、並びにトランジスタ８０８のソー
ス及びドレインの他方の電位（Ｖ１）は低電位に固定しておく。一方で、測定期間中は、
上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジ
スタ８０４、トランジスタ８０８に電荷が流れ、時間の経過と共にノードＡに保持される
電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電
位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。

上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図８に示す。

初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後
、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）と
して、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、ト
ランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノード
Ａの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トラン
ジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティ
ング状態となり、初期期間が終了する。

その後の測定期間においては、電位Ｖ１及び電位Ｖ２を、ノードＡに電荷が流れ込む、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１及び電位Ｖ２
を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては
、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすること
がある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期
間とする。

上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡ
に保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トラン
ジスタ８０５のゲートの電位が変動することを意味するから、時間の経過と共に、出力端
子の出力電位Ｖｏｕｔの電位も変化することとなる。

得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。

オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求め
ておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。
上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表
すことができる。

また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、
定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容
量ＣＡは、容量素子８０２の容量と他の容量の和である。

ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出す電荷）
の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。

このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノ
ードＡの電流ＩＡを求めることができる。

以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れる
リーク電流（オフ電流）を測定することができる。

ここでは、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化された酸化
物半導体層を具備するトランジスタ８０４、高純度化された酸化物半導体層を具備するト
ランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０
２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。

なお、上述した測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間におい
ては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの
期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられ
るΔｔは、約３００００ｓｅｃとした。

図９に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図９より、時間の経過にしたがって、電位が変化している様子が確認できる。

図１０には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す
。なお、図１０は、トランジスタ８０４又はトランジスタ８０８のソース−ドレイン電圧
Ｖと、オフ電流Ｉとの関係を表すものである。図１０から、ソース−ドレイン電圧が４Ｖ
の条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ド
レイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分か
った。なお、１ｚＡは１０^−２１Ａを表す。

さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流につい
て図１１に示す。図１１は、８５℃の温度環境下におけるトランジスタ８０４又はトラン
ジスタ８０８のソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１
１から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ
以下であることが分かった。

以上により、高純度化された酸化物半導体層を具備するトランジスタでは、オフ電流が
十分に小さくなることが確認された。

（表示装置の変形例）
上述した構成を有する表示装置は、本発明の一態様であり、当該表示装置と異なる点を
有する表示装置も本発明には含まれる。

＜パルス出力回路の変形例＞
例えば、パルス出力回路として、図３（Ａ）に示したパルス出力回路に、ソース及びド
レインの一方が高電源電位線に電気的に接続され、ソース及びドレインの他方がトランジ
スタ３２のゲート、トランジスタ３４のゲート、トランジスタ３５のソース及びドレイン
の他方、トランジスタ３６のソース及びドレインの他方、トランジスタ３８のソース及び
ドレインの一方、並びにトランジスタ４１のゲートに電気的に接続され、ゲートがリセッ
ト端子（Ｒｅｓｅｔ）に電気的に接続されたトランジスタ５０を付加した構成（図１２（
Ａ）参照）を適用することが可能である。なお、当該リセット端子には、垂直帰線期間に
おいてハイレベルの電位が入力され、その他の期間においてはロウレベルの電位が入力さ
れる。すなわち、トランジスタ５０は、垂直帰線期間においてオン状態となるトランジス
タである。これにより、垂直帰線期間において、各ノードの電位を初期化することができ
るので、誤動作を防止することが可能となる。

また、パルス出力回路として、図３（Ａ）に示したパルス出力回路から、トランジスタ
３６を削除した構成（図１２（Ｂ）参照）を適用することも可能である。これにより、パ
ルス出力回路を構成するトランジスタ数を低減することができる。そのため、当該パルス
出力回路のレイアウト面積の縮小、歩留まりの向上などを図ることができる。

また、パルス出力回路として、図３（Ａ）に示したパルス出力回路から、トランジスタ
３９を削除した構成（図１３（Ａ）参照）を適用することも可能である。これにより、パ
ルス出力回路を構成するトランジスタ数を低減することができる。そのため、当該パルス
出力回路のレイアウト面積の縮小、歩留まりの向上などを図ることができる。

また、パルス出力回路として、図３（Ａ）に示したパルス出力回路に、ソース及びドレ
インの一方がトランジスタ３３のゲート並びにトランジスタ３９のソース及びドレインの
他方に電気的に接続され、ソース及びドレインの他方がトランジスタ４０のゲートに電気
的に接続され、ゲートが高電源電位線に電気的に接続されたトランジスタ５１を付加した
構成（図１３（Ｂ）参照）を適用することが可能である。なお、トランジスタ５１は、図
３（Ｂ）、（Ｃ）に示した期間ｔ２、ｔ３においてオフ状態となる。そのため、トランジ
スタ５１を付加した構成とすることで、期間ｔ２、ｔ３において、トランジスタ３３のゲ
ートとトランジスタ４０のゲートの電気的な接続を遮断することが可能となる。以下に、
当該パルス出力回路にトランジスタ５１が設けられる構成（図１３（Ｂ）参照）と設けら
れない構成（図３（Ａ）参照）を比較し、前者の構成の利点を詳述する。

まず、トランジスタ５１が設けられない場合について説明する。端子２５に入力される
信号が高電源電位（Ｖｄｄ）と低電源電位（Ｖｓｓ）を繰り返す場合は、期間ｔ２、ｔ３
において、端子２８の出力信号及び端子２６の出力信号は、共に高電源電位（Ｖｄｄ）と
なる。この際、トランジスタ３３、４０のゲートの電位（ノードＡの電位）は、トランジ
スタ３３のソースとゲートの容量結合及びトランジスタ４０のソースとゲートの容量結合
によって、高電源電位（Ｖｄｄ）よりも高電位となる。一方、端子２５に入力される信号
が低電源電位（Ｖｓｓ）に固定される場合は、期間ｔ２、ｔ３において、端子２８の出力
信号は、高電源電位（Ｖｄｄ）となり、端子２６の出力信号は、低電源電位（Ｖｓｓ）と
なる。この際、トランジスタ３３、４０のゲートの電位（ノードＡの電位）は、トランジ
スタ３３のソースとゲートの容量結合のみによって、高電源電位（Ｖｄｄ）よりも高電位
となる必要がある。加えて、トランジスタ４０は、走査線を駆動するため、トランジスタ
３６と比較してチャネル幅が大きくなるように設計されることが多い。すなわち、トラン
ジスタ４０のゲートは、当該容量結合によって電位を上昇させる際に大きな負荷となる。
そのため、パルス出力回路を動作させるためには、トランジスタ３３のチャネル長に対す
るチャネル幅（Ｗ／Ｌ）を大きくする必要がある。

これに対し、トランジスタ５１が設けられる場合、期間ｔ２、ｔ３においてトランジス
タ３３のゲートとトランジスタ４０のゲートの電気的な接続が遮断される。そのため、ト
ランジスタ３３のゲートの電位のみを容量結合によって上昇させることができる。すなわ
ち、当該容量結合における負荷を低減することができる。そのため、パルス出力回路を良
好に動作させることが可能になる。また、トランジスタ３６のチャネル長に対するチャネ
ル幅（Ｗ／Ｌ）を大きくする必要がないので、レイアウト面積の縮小を図ることができる
。

なお、図１３（Ｂ）では、トランジスタ５１のゲートが高電源電位線に電気的に接続さ
れる構成について示したが、当該ゲートがブロック端子（Ｂｌｏｃｋ）に電気的に接続さ
れる構成（図１４（Ａ）参照）又は端子２５に電気的に接続される構成（図１４（Ｂ）参
照）とすることが可能である。なお、ブロック端子（Ｂｌｏｃｋ）には、端子２５に、第
１の走査線駆動回路用クロック信号（ＧＣＫ１）〜第４の走査線駆動回路用クロック信号
（ＧＣＫ４）のいずれかと同一の信号が入力される際に、ハイレベルの電位が入力され、
固定電位（低電源電位（Ｖｓｓ））が入力される際に、ロウレベルの電位が入力されると
よい。すなわち、トランジスタ５１は、端子２５に、第１の走査線駆動回路用クロック信
号（ＧＣＫ１）〜第４の走査線駆動回路用クロック信号（ＧＣＫ４）のいずれかと同一の
信号が入力される際にオン状態となり、固定電位（低電源電位（Ｖｓｓ））が入力される
際にオフ状態となるように制御すればよい。これにより、トランジスタ３３ゲートとトラ
ンジスタ４０のゲートの電気的な接続が遮断されるタイミングを早くすることができる。
また、トランジスタ５１のゲートが端子２５に電気的に接続される構成（図１４（Ｂ）参
照）は、信号を新たに追加する必要がない点が好ましい。

＜トランジスタの変形例＞
また、上述した表示装置においては、画素１６に設けられるトランジスタ１７として、
チャネルエッチ型と呼ばれるボトムゲート構造のトランジスタ２１１を適用する構成（図
５参照）について示したが、トランジスタ１７は当該構成に限定されない。例えば、図１
５（Ａ）〜（Ｃ）に示すトランジスタを適用することが可能である。

図１５（Ａ）に示すトランジスタ５１０は、チャネル保護型（チャネルストップ型とも
いう）と呼ばれるボトムゲート構造の一つである。

トランジスタ５１０は、絶縁表面を有する基板２２０上に、ゲート層２２１、ゲート絶
縁層２２２、酸化物半導体層２２３、酸化物半導体層２２３のチャネル形成領域を覆うチ
ャネル保護層として機能する絶縁層５１１、ソース層２２４ａ、及びドレイン層２２４ｂ
を含む。また、ソース層２２４ａ、ドレイン層２２４ｂ、及び絶縁層５１１を覆い、保護
絶縁層２２６が形成されている。

図１５（Ｂ）に示すトランジスタ５２０はボトムゲート型のトランジスタであり、絶縁
表面を有する基板である基板２２０上に、ゲート層２２１、ゲート絶縁層２２２、ソース
層２２４ａ、ドレイン層２２４ｂ、及び酸化物半導体層２２３を含む。また、ソース層２
２４ａ及びドレイン層２２４ｂを覆い、酸化物半導体層２２３に接する絶縁層２２５が設
けられている。絶縁層２２５上にはさらに保護絶縁層２２６が形成されている。

トランジスタ５２０においては、ゲート絶縁層２２２は基板２２０及びゲート層２２１
上に接して設けられ、ゲート絶縁層２２２上にソース層２２４ａ、ドレイン層２２４ｂが
接して設けられている。そして、ゲート絶縁層２２２、及びソース層２２４ａ、ドレイン
層２２４ｂ上に酸化物半導体層２２３が設けられている。

図１５（Ｃ）に示すトランジスタ５３０は、トップゲート構造のトランジスタの一つで
ある。トランジスタ５３０は、絶縁表面を有する基板２２０上に、絶縁層５３１、酸化物
半導体層２２３、ソース層２２４ａ、及びドレイン層２２４ｂ、ゲート絶縁層２２２、ゲ
ート層２２１を含み、ソース層２２４ａ、ドレイン層２２４ｂにそれぞれ配線層５３２ａ
、配線層５３２ｂが接して設けられ電気的に接続している。

なお、絶縁層５１１、５３１は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸
化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができ
る。また、配線層５３２ａ、配線層５３２ｂに用いる導電膜としては、例えば、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合
金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ、Ｃｕな
どの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層
させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する
元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上さ
せることが可能となる。

（表示装置を搭載した各種電子機器について）
以下では、本明細書で開示される表示装置を搭載した電子機器の例について図１６を参
照して説明する。

図１６（Ａ）は、ノート型のパーソナルコンピュータを示す図であり、本体２２０１、
筐体２２０２、表示部２２０３、キーボード２２０４などによって構成されている。

図１６（Ｂ）は、携帯情報端末（ＰＤＡ）を示す図であり、本体２２１１には表示部２
２１３と、外部インターフェイス２２１５と、操作ボタン２２１４等が設けられている。
また、操作用の付属品としてスタイラス２２１２がある。

図１６（Ｃ）は、電子ペーパーの一例として、電子書籍２２２０を示す図である。電子
書籍２２２０は、筐体２２２１および筐体２２２３の２つの筐体で構成されている。筐体
２２２１および筐体２２２３は、軸部２２３７により一体とされており、該軸部２２３７
を軸として開閉動作を行うことができる。このような構成により、電子書籍２２２０は、
紙の書籍のように用いることが可能である。

筐体２２２１には表示部２２２５が組み込まれ、筐体２２２３には表示部２２２７が組
み込まれている。表示部２２２５および表示部２２２７は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部（図１６（Ｃ）では表示部２２２５）に文章を表示し、左側
の表示部（図１６（Ｃ）では表示部２２２７）に画像を表示することができる。

また、図１６（Ｃ）では、筐体２２２１に操作部などを備えた例を示している。例えば
、筐体２２２１は、電源２２３１、操作キー２２３３、スピーカー２２３５などを備えて
いる。操作キー２２３３により、頁を送ることができる。なお、筐体の表示部と同一面に
キーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面
や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成としてもよい。さらに、電子書籍２２２０は、電子辞書としての機能を持たせた構成と
してもよい。

また、電子書籍２２２０は、無線で情報を送受信できる構成としてもよい。無線により
、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とするこ
とも可能である。

なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可
能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジ
ットカード等の各種カードにおける表示などに適用することができる。

図１６（Ｄ）は、携帯電話機を示す図である。当該携帯電話機は、筐体２２４０および
筐体２２４１の二つの筐体で構成されている。筐体２２４１は、表示パネル２２４２、ス
ピーカー２２４３、マイクロフォン２２４４、ポインティングデバイス２２４６、カメラ
用レンズ２２４７、外部接続端子２２４８などを備えている。また、筐体２２４０は、当
該携帯電話機の充電を行う太陽電池セル２２４９、外部メモリスロット２２５０などを備
えている。また、アンテナは筐体２２４１内部に内蔵されている。

表示パネル２２４２はタッチパネル機能を備えており、図１６（Ｄ）には映像表示され
ている複数の操作キー２２４５を点線で示している。なお、当該携帯電話は、太陽電池セ
ル２２４９から出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装し
ている。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成
とすることもできる。

表示パネル２２４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル２２４２と同一面上にカメラ用レンズ２２４７を備えているため、テレビ電話が可能で
ある。スピーカー２２４３およびマイクロフォン２２４４は音声通話に限らず、テレビ電
話、録音、再生などが可能である。さらに、筐体２２４０と筐体２２４１はスライドし、
図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。

外部接続端子２２４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電やデータ通信が可能になっている。また、外部メモリスロット２２５０に記
録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加
えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。

図１６（Ｅ）は、デジタルカメラを示す図である。当該デジタルカメラは、本体２２６
１、表示部（Ａ）２２６７、接眼部２２６３、操作スイッチ２２６４、表示部（Ｂ）２２
６５、バッテリー２２６６などによって構成されている。

図１６（Ｆ）は、テレビジョン装置を示す図である。テレビジョン装置２２７０では、
筐体２２７１に表示部２２７３が組み込まれている。表示部２２７３により、映像を表示
することが可能である。なお、ここでは、スタンド２２７５により筐体２２７１を支持し
た構成を示している。

テレビジョン装置２２７０の操作は、筐体２２７１が備える操作スイッチや、別体のリ
モコン操作機２２８０により行うことができる。リモコン操作機２２８０が備える操作キ
ー２２７９により、チャンネルや音量の操作を行うことができ、表示部２２７３に表示さ
れる映像を操作することができる。また、リモコン操作機２２８０に、当該リモコン操作
機２２８０から出力する情報を表示する表示部２２７７を設ける構成としてもよい。

なお、テレビジョン装置２２７０は、受信機やモデムなどを備えた構成とするのが好適
である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介
して有線または無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行
うことが可能である。

１０ 画素部
１１ 走査線駆動回路
１２ 信号線駆動回路
１３ コントローラ
１４ 走査線
１５ 信号線
１６ 画素
１７ トランジスタ
１８ 容量素子
１９ 液晶素子
２０＿１〜２０＿ｍ パルス出力回路
２０＿ｘ パルス出力回路
２１〜２８ 端子
３１〜４１ トランジスタ
５０、５１ トランジスタ
１３１ 信号生成回路
１３２ 記憶回路
１３３ 比較回路
１３４ 選択回路
１３５ 表示制御回路
１３６ メモリ
２１１ トランジスタ
２２０ 基板
２２１ ゲート層
２２２ ゲート絶縁層
２２３ 酸化物半導体層
２２４ａ ソース層
２２４ｂ ドレイン層
２２５ 絶縁層
２２６ 保護絶縁層
５１０ トランジスタ
５１１ 絶縁層
５２０ トランジスタ
５３０ トランジスタ
５３１ 絶縁層
５３２ａ 配線層
５３２ｂ 配線層
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２１１ 本体
２２１２ スタイラス
２２１３ 表示部
２２１４ 操作ボタン
２２１５ 外部インターフェイス
２２２０ 電子書籍
２２２１ 筐体
２２２３ 筐体
２２２５ 表示部
２２２７ 表示部
２２３１ 電源
２２３３ 操作キー
２２３５ スピーカー
２２３７ 軸部
２２４０ 筐体
２２４１ 筐体
２２４２ 表示パネル
２２４３ スピーカー
２２４４ マイクロフォン
２２４５ 操作キー
２２４６ ポインティングデバイス
２２４７ カメラ用レンズ
２２４８ 外部接続端子
２２４９ 太陽電池セル
２２５０ 外部メモリスロット
２２６１ 本体
２２６３ 接眼部
２２６４ 操作スイッチ
２２６５ 表示部（Ｂ）
２２６６ バッテリー
２２６７ 表示部（Ａ）
２２７０ テレビジョン装置
２２７１ 筐体
２２７３ 表示部
２２７５ スタンド
２２７７ 表示部
２２７９ 操作キー
２２８０ リモコン操作機

Claims (4)

1. 複数のパルス出力回路を有し、
   前記複数のパルス出力回路の一は、第１乃至第１０のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、ゲート信号線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、後段のパルス出力回路と電気的に接続され、
   前記第５のトランジスタのゲート及び前記第８のトランジスタのゲートは、前段のパルス出力回路と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
   前記第７のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第９のトランジスタのゲートは、第４の配線と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方と前記第９のトランジスタのソース又はドレインの他方と前記第１０のトランジスタのゲートとに、第１の電圧が入力され、
   前記第２のトランジスタのソース又はドレインの他方と前記第４のトランジスタのソース又はドレインの他方と前記第６のトランジスタのソース又はドレインの他方と前記第８のトランジスタのソース又はドレインの他方とに、第２の電圧が入力されることを特徴とする半導体装置。
2. 複数のパルス出力回路を有し、
   前記複数のパルス出力回路の一は、第１乃至第１１のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、ゲート信号線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、後段のパルス出力回路と電気的に接続され、
   前記第１１のトランジスタのゲートは、後段のパルス出力回路と電気的に接続され、
   前記第５のトランジスタのゲート及び前記第８のトランジスタのゲートは、前段のパルス出力回路と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
   前記第７のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第９のトランジスタのゲートは、第４の配線と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方と前記第９のトランジスタのソース又はドレインの他方と前記第１０のトランジスタのゲートと前記第１１のトランジスタのソース又はドレインの他方とに、第１の電圧が入力され、
   前記第２のトランジスタのソース又はドレインの他方と前記第４のトランジスタのソース又はドレインの他方と前記第６のトランジスタのソース又はドレインの他方と前記第８のトランジスタのソース又はドレインの他方とに、第２の電圧が入力されることを特徴とする半導体装置。
3. 複数のパルス出力回路を有し、
   前記複数のパルス出力回路の一は、第１乃至第１１のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、ゲート信号線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、後段のパルス出力回路と電気的に接続され、
   前記第１１のトランジスタのゲートは、リセット端子と電気的に接続され、
   前記第５のトランジスタのゲート及び前記第８のトランジスタのゲートは、前段のパルス出力回路と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
   前記第７のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第９のトランジスタのゲートは、第４の配線と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方と前記第９のトランジスタのソース又はドレインの他方と前記第１０のトランジスタのゲートと前記第１１のトランジスタのソース又はドレインの他方とに、第１の電圧が入力され、
   前記第２のトランジスタのソース又はドレインの他方と前記第４のトランジスタのソース又はドレインの他方と前記第６のトランジスタのソース又はドレインの他方と前記第８のトランジスタのソース又はドレインの他方とに、第２の電圧が入力されることを特徴とする半導体装置。
4. 複数のパルス出力回路を有し、
   前記複数のパルス出力回路の一は、第１乃至第１２のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１１のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１２のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、ゲート信号線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、後段のパルス出力回路と電気的に接続され、
   前記第１１のトランジスタのゲートは、後段のパルス出力回路と電気的に接続され、
   前記第１２のトランジスタのゲートは、リセット端子と電気的に接続され、
   前記第５のトランジスタのゲート及び前記第８のトランジスタのゲートは、前段のパルス出力回路と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
   前記第７のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第９のトランジスタのゲートは、第４の配線と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方と前記第９のトランジスタのソース又はドレインの他方と前記第１０のトランジスタのゲートと前記第１１のトランジスタのソース又はドレインの他方と前記第１２のトランジスタのソース又はドレインの他方とに、第１の電圧が入力され、
   前記第２のトランジスタのソース又はドレインの他方と前記第４のトランジスタのソース又はドレインの他方と前記第６のトランジスタのソース又はドレインの他方と前記第８のトランジスタのソース又はドレインの他方とに、第２の電圧が入力されることを特徴とする半導体装置。