TWI654614B - 半導體裝置 - Google Patents

半導體裝置

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TWI654614B
TWI654614B TW107102753A TW107102753A TWI654614B TW I654614 B TWI654614 B TW I654614B TW 107102753 A TW107102753 A TW 107102753A TW 107102753 A TW107102753 A TW 107102753A TW I654614 B TWI654614 B TW I654614B
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TW
Taiwan
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transistor
wiring
source
drain
potential
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Application number
TW107102753A
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TW201820344A (zh
Inventor
豊高耕平
小山潤
三宅博之
Original Assignee
日商半導體能源研究所股份有限公司
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    • G09G3/3611—Control of matrices with row and column drivers
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    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Abstract

一種半導體裝置，包括具有同一導電類型的第一及第二電晶體和電路，其中第一電晶體的源極和汲極中的一方與第二電晶體的源極和汲極中的一方電連接，將第一及第三電位分別藉由第一及第二佈線供應到電路，將第二電位和第一時脈信號分別供應到第一及第二電晶體的源極和汲極中的另一方，將第二時脈信號供應到電路，第三電位高於第二電位，該第二電位高於第一電位，第四電位等於或高於第三電位，第一時脈信號交替呈現第二電位和第四電位，第二時脈信號交替呈現第一電位和第三電位，電路控制第一及第二電晶體的閘極與第一及第二佈線之間的電連接。

Description

半導體裝置
本發明的一實施方式係關於一種半導體裝置。本發明的一實施方式特別係關於一種諸如使用具有同一導電類型的電晶體的時序電路、使用上述時序電路的半導體顯示裝置等半導體裝置。
驅動電路由具有同一導電類型的電晶體構成的半導體顯示裝置可以降低製造成本，因此是較佳的。以下專利文獻1及專利文獻2公開了一種由具有同一導電類型的電晶體構成用於半導體顯示裝置的驅動電路的反相器、移位暫存器等各種電路的技術。
[專利文獻1]日本專利申請公開第2001-325798號公報
[專利文獻2]日本專利申請公開第2010-277652號公報
具有同一導電類型的電晶體因為各種原因而具有臨界電壓容易負向漂移而容易成為常開啟(normally- on)的傾向。在由具有同一導電類型的電晶體構成的半導體裝置的驅動電路中，如果輸出脈衝信號的時序電路中的電晶體的臨界電壓負向漂移，則所輸出的信號的電位振幅變小，使得驅動電路無法正常地工作。或者，即使能夠正常地工作，驅動電路的耗電量也會增大。
例如，在專利文獻2的圖10所示的電路中，電晶體Q2的源極被固定為低電位VSS。在電晶體Q2為常關閉(normally-off)的情況下，當電晶體Q2的閘極被施加低電位VSS時電晶體Q2變為非導通狀態(截止)。與此相反，在電晶體Q2為常開啟的情況下，即使電晶體Q2的閘極被施加低電位VSS，以源極的電位為基準的閘極-源極間電壓，即，閘極電壓仍高於電晶體Q2的臨界電壓。因此，電晶體Q2不會變為截止而變為導通狀態(導通)。
當電晶體Q2在應該為截止的時候變為導通時，電路中流過不需要的電流而導致消耗電流增大。並且，由於上述不需要的電流，用來對電路提供電位(例如，專利文獻2的圖10中的低位準電位VSS或時脈信號CLKA的高位準電位VDD及低位準電位VSS)的佈線中流過的電流增加。由於上述佈線的電阻，被提供電位VDD的佈線的電位下降，而被提供電位VSS的佈線的電位上升。其結果是，從電路輸出的電位的振幅小於電位VDD與電位VSS的電位差(理想的電位差)。
另外，在控制被供應時脈信號的佈線與輸出 端子之間的電連接的電晶體(例如，專利文獻2的圖10中的電晶體Q1)為常開啟時，輸出端子藉由電晶體Q1充放電，由此電路的耗電量增大。
尤其是，在半導體顯示裝置的像素部中，當對諸如掃描線或信號線等與多個像素連接的被稱為匯流排線的佈線提供從電路輸出的電位時，要求控制從電路輸出電位的電晶體(例如，專利文獻2的圖10中的電晶體Q1及Q2)具有較大的電流供給能力。因此，大部分情況下，該電晶體的通道寬度W的值大於電路內其他電晶體的通道寬度W。但是，電晶體的汲極電流與通道寬度W成正比。由此，當增大常開啟電晶體的通道寬度W時，在應該處於截止時該電晶體中流過的電流比其他電晶體的電流大。因此，電路中流過的不需要的電流增大而顯著容易引起耗電量增大或輸出的電位的振幅變小等現象。
鑒於上述問題，本發明的目的之一是：提供一種低耗電量的半導體裝置；提供一種能夠防止輸出的電位的振幅變小的半導體裝置。
本發明的一實施方式是一種時序電路，包括：控制對輸出端子供應電源電位的第一電晶體；控制對輸出端子供應時脈信號的電位的第二電晶體；以及控制第一電晶體的閘極及第二電晶體的閘極與一對電源電位供應線之間的電連接的電路，其中，藉由第一電晶體的源極及 汲極供應到輸出端子的電源電位藉由從與一對電源電位供應線不同的佈線供應到時序電路。
根據上述結構，可以電分離第一電晶體的閘極與第一電晶體的源極和汲極中的一方。由此，藉由分別控制供應到第一電晶體的源極和汲極中的一方的電源電位和供應到第一電晶體的閘極的電源電位，可以以使第一電晶體截止的方式控制其閘極電壓。因此，即使第一電晶體為常開啟，也可以在該第一電晶體應該為截止的時候使其截止。
在本發明的一實施方式中，在第一電晶體及第二電晶體為n通道型電晶體時，上述時脈信號所具有的兩個電位中的近於藉由第一電晶體的源極及汲極供應到輸出端子的電源電位的一個電位等於或高於上述電源電位。在第一電晶體及第二電晶體為p通道型電晶體時，上述時脈信號所具有的兩個電位中的近於藉由第一電晶體的源極及汲極供應到輸出端子的電源電位的一個電位等於或低於上述電源電位。
根據上述結構，即使第二電晶體為常開啟，也可以在該第二電晶體應該為截止的時候使其截止。由此，防止輸出端子藉由第二電晶體充放電，而可以降低電路的耗電量。
明確地說，本發明的一實施方式是一種半導體裝置，包括：被供應第一電位(VSS)的第一佈線；被供應高於第一電位的第二電位(VEE)的第二佈線；被供 應高於第二電位的第三電位(VDD)的第三佈線；被供應交替呈現等於或高於第三電位的第四電位(VCC)和第二電位的第一時脈信號(CLKB)的第四佈線；具有同一導電類型的第一電晶體及第二電晶體；以及根據交替呈現第一電位和第三電位的第二時脈信號及輸入信號(Vin)控制第一電晶體的閘極或第二電晶體的閘極與第一佈線或第三佈線之間的電連接的電路，其中，第一電晶體的源極和汲極中的一方與第二佈線電連接，第二電晶體的源極和汲極中的一方與第四佈線電連接，並且，第一電晶體的源極和汲極中的另一方與第二電晶體的源極和汲極中的另一方電連接。
本發明的一實施方式可以提供：一種使用具有同一導電類型的電晶體的低耗電量半導體裝置；一種能夠防止輸出的電位的振幅變小的半導體裝置。
10‧‧‧時序電路
10_j‧‧‧時序電路
10_j-1‧‧‧時序電路
10_y‧‧‧時序電路
10_y-1‧‧‧時序電路
10_1‧‧‧時序電路
10_4m‧‧‧時序電路
11‧‧‧電路
12‧‧‧電晶體
13‧‧‧電晶體
14‧‧‧佈線
15‧‧‧佈線
16‧‧‧佈線
17‧‧‧佈線
18‧‧‧佈線
19‧‧‧佈線
20‧‧‧輸出端子
22‧‧‧絕緣膜
26‧‧‧絕緣膜
27‧‧‧絕緣膜
28‧‧‧氮化物絕緣膜
29‧‧‧絕緣膜
31‧‧‧基板
40‧‧‧導電膜
41‧‧‧氧化物半導體膜
41a‧‧‧氧化物半導體膜
41b‧‧‧氧化物半導體膜
41c‧‧‧氧化物半導體膜
42‧‧‧金屬氧化物膜
43‧‧‧導電膜
44‧‧‧導電膜
45‧‧‧導電膜
46‧‧‧基板
47‧‧‧遮蔽膜
48‧‧‧著色層
50‧‧‧樹脂膜
51‧‧‧配向膜
52‧‧‧配向膜
53‧‧‧液晶層
55‧‧‧像素
56‧‧‧電晶體
57‧‧‧電容元件
58‧‧‧開口部
59‧‧‧導電膜
60‧‧‧液晶元件
61‧‧‧導電膜
62‧‧‧開口部
70‧‧‧半導體顯示裝置
71‧‧‧像素部
72‧‧‧驅動電路
73‧‧‧驅動電路
75‧‧‧移位暫存器
76‧‧‧移位暫存器
77‧‧‧開關電路
95‧‧‧電晶體
96‧‧‧電晶體
97‧‧‧電容元件
98‧‧‧發光元件
101‧‧‧電晶體
102‧‧‧電晶體
110‧‧‧佈線
111‧‧‧佈線
112‧‧‧佈線
113‧‧‧佈線
114‧‧‧佈線
115‧‧‧佈線
116‧‧‧佈線
117‧‧‧佈線
118‧‧‧佈線
119‧‧‧佈線
120‧‧‧佈線
130‧‧‧電晶體
131‧‧‧電晶體
132‧‧‧電晶體
133‧‧‧電晶體
134‧‧‧電晶體
135‧‧‧電晶體
136‧‧‧電晶體
137‧‧‧電晶體
138‧‧‧電晶體
139‧‧‧電晶體
313‧‧‧電晶體
314‧‧‧電晶體
315‧‧‧電晶體
316‧‧‧電晶體
317‧‧‧電晶體
318‧‧‧電晶體
319‧‧‧電晶體
344‧‧‧電晶體
345‧‧‧電晶體
346‧‧‧電晶體
347‧‧‧電晶體
348‧‧‧電晶體
349‧‧‧電晶體
350‧‧‧電晶體
351‧‧‧電晶體
374‧‧‧電晶體
375‧‧‧電晶體
376‧‧‧電晶體
377‧‧‧電晶體
378‧‧‧電晶體
379‧‧‧電晶體
380‧‧‧電晶體
381‧‧‧電晶體
414‧‧‧電晶體
415‧‧‧電晶體
416‧‧‧電晶體
417‧‧‧電晶體
418‧‧‧電晶體
419‧‧‧電晶體
420‧‧‧電晶體
421‧‧‧電晶體
422‧‧‧電晶體
438‧‧‧佈線
444‧‧‧電晶體
445‧‧‧電晶體
446‧‧‧電晶體
447‧‧‧電晶體
448‧‧‧電晶體
449‧‧‧電晶體
450‧‧‧電晶體
451‧‧‧電晶體
452‧‧‧電晶體
4001‧‧‧基板
4002‧‧‧像素部
4003‧‧‧驅動電路
4004‧‧‧驅動電路
4005‧‧‧密封材料
4006‧‧‧基板
4010‧‧‧電晶體
4018‧‧‧FPC
4020‧‧‧絕緣膜
4021‧‧‧像素電極
4023‧‧‧液晶元件
4028‧‧‧液晶層
4030‧‧‧佈線
4050‧‧‧導電膜
4059‧‧‧樹脂膜
4060‧‧‧共用電極
4061‧‧‧導電粒子
4062‧‧‧樹脂膜
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5201‧‧‧外殼
5202‧‧‧顯示部
5203‧‧‧操作按鈕
5204‧‧‧手錶帶
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
5901‧‧‧外殼
5902‧‧‧顯示部
5903‧‧‧攝像頭
5904‧‧‧揚聲器
5905‧‧‧按鈕
5906‧‧‧外部連接部
5907‧‧‧麥克風
在圖式中：圖1A和1B是示出時序電路的結構的圖和示出時脈信號的電位波形的圖；圖2是示出時序電路的結構的圖；圖3是示出時序電路的工作的時序圖；圖4是示出移位暫存器的結構的圖；圖5是示出移位暫存器的工作的時序圖； 圖6是第j時序電路10_j的示意圖；圖7A和7B是示出時序電路的結構的圖；圖8A和8B是示出時序電路的結構的圖；圖9是示出時序電路的結構的圖；圖10A至10C是示出半導體顯示裝置的結構的圖；圖11是像素的俯視圖；圖12是像素的剖面圖；圖13A和圖13B是示出電晶體的剖面結構的圖；圖14是液晶顯示裝置的俯視圖；圖15是液晶顯示裝置的剖面圖；圖16A至16F是示出電子裝置的圖。
以下，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
本發明在其範疇內包括所有利用電晶體的半導體裝置，例如，積體電路、RF標籤、以及半導體顯示裝置等。積體電路在其範疇內包括：包括微處理器、影像處理電路、DSP(數位訊號處理器)、微控制器等LSI(大型積體電路)；FPGA(現場可程式邏輯閘陣列)、 CPLD(複合可程式邏輯裝置)等可程式邏輯裝置(PLD)。半導體顯示裝置在其範疇內包括液晶顯示裝置、在每個像素中具備以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(數位微鏡裝置)、PDP(電漿顯示面板)、FED(場致發射顯示器)等在驅動電路中具有使用半導體膜的電路元件的半導體顯示裝置。
在本說明書中，半導體顯示裝置在其範疇內還包括各像素中形成有液晶元件或發光元件等顯示元件的面板及對該面板安裝了包括控制器的IC等的模組。
在本說明書中，“連接”是指電連接，並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，“連接”的狀態不一定是指直接連接的狀態，而在其範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、電阻、二極體、電晶體等電路元件電連接的狀態。
電晶體的源極是指用作活化層的半導體膜的一部分的源極區或與上述半導體膜電連接的源極電極。同樣地，電晶體的汲極是指用作活化層的半導體膜的一部分的汲極區或與上述半導體膜電連接的汲極電極。閘極是指閘極電極。
電晶體所具有的“源極”和“汲極”的術語根據電晶體的通道型及施加到各端子的電位的高低互換使用。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。在p通道型電晶體中，將被施加低電位的端子稱為汲極，而將 被施加高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假定源極和汲極是固定的來說明電晶體的連接關係，但是實際上，“源極”和“汲極”的術語根據上述電位關係而互換使用。
<時序電路的結構例>
圖1A示出根據本發明的一實施方式的時序電路的電路結構的一個例子。圖1A所示的時序電路10包括具有多個電晶體的電路11、電晶體12以及電晶體13。在圖1A所示的時序電路10中，至少電晶體12和電晶體13具有同一導電類型。圖1A示出電晶體12和電晶體13都是n通道型電晶體的情況。
對電路11，藉由佈線14供應高位準電源電位VDD，並藉由佈線15供應低位準電源電位VSS。另外，對電路11，藉由佈線17供應輸入信號Vin的電位，並藉由多個佈線18供應多個時脈信號CLKA的電位。
電路11具有根據輸入信號Vin的電位及多個時脈信號CLKA的電位控制佈線14或佈線15與電晶體12的閘極或電晶體13的閘極之間的電連接的功能。
電晶體12具有控制被供應低位準電源電位VEE的佈線16與輸出端子20之間的電連接的功能，而電晶體13具有控制被供應時脈信號CLKB的佈線19與輸出端子20之間的電連接的功能。
明確地說，電晶體12的源極和汲極中的一方 與佈線16電連接，而電晶體12的源極和汲極中的另一方與輸出端子20電連接。電晶體13的源極和汲極中的一方與佈線19電連接，而電晶體13的源極和汲極中的另一方與輸出端子20電連接。
另外，還可以將具有保持電晶體13的閘極電壓的功能的電容元件連接到電晶體13的閘極。但是，在如下情況下不一定必須設置電容元件：電晶體13的閘極所具有的寄生電容大等即使不設置電容元件也能保持其閘極電壓的情況。
當對與多個像素連接的被稱為匯流排線的佈線提供從時序電路10的輸出端子20輸出的電位Vout時，要求控制上述電位Vout的輸出的電晶體12及13具有較大的電流供給能力。因此，較佳為將該電晶體12及13的通道寬度W設定為大於電路11內的電晶體的通道寬度W。
電源電位VEE較佳為低於電源電位VDD且高於電源電位VSS的電位。
在本發明的一實施方式中，時脈信號CLKB反復呈現兩個電位，其中近於電源電位VSS的一個低位準電位等於或高於電源電位VEE。圖1B示出交替呈現電源電位VSS和電源電位VDD的時脈信號CLKA的電位波形及交替呈現電源電位VEE和高於電源電位VDD的電源電位VCC的時脈信號CLKB的電位波形的例子。注意，雖然圖1B示出時脈信號CLKB的高位準電位為高於電源 電位VDD的電源電位VCC的情況的例子，但是時脈信號CLKB的高位準電位只要為等於或高於電源電位VDD的電位，即可。
在電晶體13為n通道型電晶體的情況下，當高於電源電位VDD的電位從電路11供應到電晶體13的閘極時，供應到電晶體13的源極和汲極中的一方的時脈信號CLKB的高位準電位VCC藉由導通的電晶體13供應到輸出端子20。當電源電位VSS從電路11供應到電晶體13的閘極且時脈信號CLKB的低位準電位VEE供應到電晶體13的源極和汲極中的一方時，電晶體13的閘極電壓成為電位VSS-VEE。藉由將電位VEE設定為滿足電位VSS-VEEVth的電位，即使電晶體13為常開啟也可以使電晶體13截止，而可以防止由於佈線18藉由電晶體13充放電導致的耗電量增大。
在電晶體12為n通道型電晶體的情況下，當電源電位VDD或比電源電位VDD低出用於電路11的電晶體的臨界電壓的電位從電路11供應到電晶體12的閘極時，電晶體12導通。當電源電位VSS從電路11供應到電晶體12的閘極時，電晶體12的閘極電壓Vgs成為電位VSS-VEE。藉由將電位VEE設定為滿足電位VSS-VEEVth的電位，即使電晶體12為常開啟也可以使電晶體12截止，而可以防止耗電量的增高。
與電晶體12同樣，在電路11的電晶體為常開啟時，電流藉由電路11的電晶體流到佈線15，使得佈 線15的電位上升。因為佈線15的電位藉由電路11供應到電晶體12的閘極，所以隨著佈線15的電位上升供應到電晶體12的閘極的電位也從電源電位VSS上升到電位VSS+Vα。
即使供應到電晶體12的閘極的電位上升，只要閘極電壓Vgs=VSS+Vα-VEEVth，則電晶體12保持截止狀態。因此，只要考慮到佈線15的電位上升將電源電位VSS和電源電位VEE設定為滿足VgsVth的電位，即使電晶體12為常開啟也可以在該電晶體12應該為截止的時候使其幾乎截止。
當對與多個像素連接的被稱為匯流排線的佈線提供從時序電路10的輸出端子20輸出的電位Vout時，要求電晶體12及13具有較大的電流供給能力，但是對電路11的電晶體的電流供給能力的要求沒有電晶體12及13那麼大。因此，可以將該電路11的電晶體的通道寬度W設定為小於電晶體12及13的通道寬度W。由此，即使電路11的電晶體為常開啟且其閘極電壓稍微大於臨界電壓，也可以使藉由電路11的電晶體流到佈線15的電流小於在電晶體12的閘極電壓稍微大於臨界電壓時流到佈線16的電流。因此，將相當於佈線15的電位變化量的電壓Vα抑制為小是比較容易的。
像這樣，在根據本發明的一實施方式的時序電路10中，藉由採用電連接於位於輸出一側的電晶體12的源極和汲極中的一方的佈線16與電連接於電路11的電 晶體的佈線15電分離的結構，可以分別控制供應到電晶體12的源極和汲極中的一方的電源電位VEE和供應到電晶體12的閘極的電源電位VSS。由此，即使電晶體12為常開啟，也可以以在電晶體12應該為截止的時候使其截止的方式控制其閘極電壓。因此，可以實現時序電路10的低耗電量，而可以防止從時序電路10輸出的電位Vout的振幅變小。
雖然圖1A示出電晶體12和電晶體13都是n通道型電晶體的例子，但是電晶體12和電晶體13也可以都是p通道型電晶體。注意，在此情況下，連接於電路11的佈線15及連接於電晶體12的源極和汲極中的一方的佈線16被供應高於佈線14的電位，且佈線16的電位低於佈線15。
<時序電路的具體結構例1>
將說明時序電路10的具體的結構例子。圖2示出根據本發明的一實施方式的時序電路的一個例子。
圖2所示的時序電路10具有電路11、電晶體101以及電晶體102。電晶體101相當於圖1A的電晶體12，而電晶體102相當於圖1A的電晶體13。在時序電路10中，藉由佈線110至112分別供應各種電源電位，藉由佈線113至115分別供應時脈信號CLKA1至CLKA3，藉由佈線116供應時脈信號CLKB，藉由佈線117供應輸入信號LIN，並藉由佈線118供應輸入信號RIN。從時序 電路10，藉由佈線119輸出輸出信號SROUT，藉由佈線120輸出輸出信號GOUT。
在圖2所示的時序電路10中，電路11具有電晶體130至電晶體139。
藉由多級連接上述時序電路10可以構成移位暫存器。
在電晶體101及102、電晶體130至139都是n通道型電晶體的情況下，明確地說，將電源電位VDD、電源電位VSS以及電源電位VEE分別供應到佈線110、佈線111以及佈線112。另外，將輸入信號LIN和輸入信號RIN分別供應到佈線117和佈線118。輸入信號LIN和輸入信號RIN相當於圖1A所示的時序電路10中的輸入信號Vin。
電晶體130的閘極與電晶體136及電晶體101的閘極連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體137的源極和汲極中的一方以及電晶體139的源極和汲極中的一方連接。電晶體136的源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與佈線119連接。電晶體101的源極和汲極中的一方與佈線112連接，並且其源極和汲極中的另一方與佈線120連接。
電晶體131的閘極與佈線117連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體130的源極和汲極中的另一方連接。電晶 體134的閘極與佈線114連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體133的源極和汲極中的一方連接。電晶體135的閘極與佈線118連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體130、電晶體136以及電晶體101的閘極連接。
電晶體133的閘極與佈線115連接，並且其源極和汲極中的另一方與電晶體130、電晶體136以及電晶體101的閘極連接。電晶體132的閘極與佈線117連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體130、電晶體136以及電晶體101的閘極連接。電晶體137的閘極與佈線110連接，其源極和汲極中的一方與電晶體131的源極和汲極中的另一方及電晶體130的源極和汲極中的另一方連接，並且其源極和汲極中的另一方與電晶體138的閘極連接。電晶體138的源極和汲極中的一方與佈線113連接，並且其源極和汲極中的另一方與佈線119連接。
電晶體139的閘極與佈線110連接，其源極和汲極中的一方與電晶體131的源極和汲極中的另一方及電晶體130的源極和汲極中的另一方連接，並且其源極和汲極中的另一方與電晶體102的閘極連接。電晶體102的源極和汲極中的一方與佈線116連接，並且其源極和汲極中的另一方與佈線120連接。
以下使用圖3所示的時序圖對圖2所示的時 序電路10的工作進行說明。
如圖3所示，在期間t1中，供應到佈線113的時脈信號CLKA1為電位VSS，供應到佈線114的時脈信號CLKA2為電位VDD，供應到佈線115的時脈信號CLKA3為電位VDD，供應到佈線116的時脈信號CLKB為電位VEE，供應到佈線117的輸入信號LIN為電位VSS，並且供應到佈線118的輸入信號RIN為電位VSS。
因此，在期間t1中，在時序電路10中，電晶體101、電晶體130、電晶體133、電晶體134、電晶體136、電晶體137以及電晶體139導通，而電晶體131、電晶體132、電晶體135、電晶體138以及電晶體102截止。由此，作為輸出信號GOUT的電位從佈線120輸出佈線112的電源電位VEE，而作為輸出信號SROUT的電位從佈線119輸出佈線111的電源電位VSS。
接著，如圖3所示，在期間t2中，供應到佈線113的時脈信號CLKA1為電位VSS，供應到佈線114的時脈信號CLKA2為電位VSS，供應到佈線115的時脈信號CLKA3為電位VDD，供應到佈線116的時脈信號CLKB為電位VEE，供應到佈線117的輸入信號LIN為電位VDD，並且供應到佈線118的輸入信號RIN為電位VSS。
因此，在期間t2中，在時序電路10中，電晶體131至133、電晶體137至139以及電晶體102導通，而電晶體101、電晶體130以及電晶體134至136截止。 由此，作為輸出信號GOUT的電位從佈線120輸出佈線116的時脈信號CLKB的電位VEE，而作為輸出信號SROUT的電位從佈線119輸出佈線113的時脈信號CLKA1的電位VSS。
接著，如圖3所示，在期間t3中，供應到佈線113的時脈信號CLKA1為電位VDD，供應到佈線114的時脈信號CLKA2為電位VSS，供應到佈線115的時脈信號CLKA3為電位VSS，供應到佈線116的時脈信號CLKB為電位VCC，供應到佈線117的輸入信號LIN為電位VDD，並且供應到佈線118的輸入信號RIN為電位VSS。
因此，在期間t3中，在時序電路10中，電晶體131、電晶體132、電晶體138以及電晶體102導通，而電晶體101、電晶體130、電晶體133至137以及電晶體139截止。由此，作為輸出信號GOUT的電位從佈線120輸出佈線116的時脈信號CLKB的電位VCC，而作為輸出信號SROUT的電位從佈線119輸出佈線113的時脈信號CLKA1的電位VDD。
接著，如圖3所示，在期間t4中，供應到佈線113的時脈信號CLKA1為電位VDD，供應到佈線114的時脈信號CLKA2為電位VDD，供應到佈線115的時脈信號CLKA3為電位VSS，供應到佈線116的時脈信號CLKB為電位VCC，供應到佈線117的輸入信號LIN為電位VSS，並且供應到佈線118的輸入信號RIN為電位 VSS。
因此，在期間t4中，在時序電路10中，電晶體134、電晶體138以及電晶體102導通，而電晶體101、電晶體130至133、電晶體135至137以及電晶體139截止。由此，作為輸出信號GOUT的電位從佈線120輸出佈線116的時脈信號CLKB的電位VCC，而作為輸出信號SROUT的電位從佈線119輸出佈線113的時脈信號CLKA1的電位VDD。
接著，如圖3所示，在期間t5中，供應到佈線113的時脈信號CLKA1為電位VSS，供應到佈線114的時脈信號CLKA2為電位VDD，供應到佈線115的時脈信號CLKA3為電位VDD，供應到佈線116的時脈信號CLKB為電位VEE，供應到佈線117的輸入信號LIN為電位VSS，並且供應到佈線118的輸入信號RIN為電位VDD。
因此，在期間t5中，在時序電路10中，電晶體101、電晶體130、電晶體136、電晶體133至135、電晶體137以及電晶體139導通，而電晶體131、電晶體132、電晶體138以及電晶體102截止。由此，作為輸出信號GOUT的電位從佈線120輸出佈線112的電源電位VEE，而作為輸出信號SROUT的電位從佈線119輸出佈線111的電源電位VSS。
在上述工作中，電晶體101在期間t2至期間t4中截止。尤其是在期間t3及期間t4中，因為供應到佈 線116的時脈信號CLKB為高位準電位VCC，所以若在電晶體101導通時，則藉由電晶體101及電晶體102佈線116與佈線112之間形成電流。但是，在本發明的一實施方式中，電晶體101的閘極與其源極和汲極中的一方電分離。明確地說，可以將佈線111的電源電位VSS和佈線112的電源電位VEE分別供應到電晶體101的閘極和電晶體101的源極和汲極中的一方，以使電晶體101截止。由此，即使佈線116與佈線112之間形成電流，由於該電流使佈線112的電位電位VEE上升而使電晶體101的閘極電壓Vgs近於臨界電壓Vth，由此也可以最終使電晶體101截止。
在上述工作中，電晶體102在期間t1及期間t5中截止。在這些期間中，電晶體102的閘極被供應佈線111的電源電位VSS。但是，電晶體102的源極和汲極中的一方被供應高於電源電位VSS的時脈信號CLKB的電位VEE，所以可以使電晶體102的閘極電壓低於臨界電壓Vth。明確地說，電位VEE較佳為高於從電位VSS減去臨界電壓Vth的電位。
圖4示出藉由多級連接上述時序電路10構成的移位暫存器的例子。
圖4所示的移位暫存器具有時序電路10_1至10_y(y為自然數)。時序電路10_1至10_y的每一個具有與圖2所示的時序電路10相同的結構。注意，將時脈信號CLKA1至CLKA4中的任何三個時脈信號作為時脈信 號CLKA1至CLKA3分別供應到圖2所示的佈線113至115。將時脈信號CLKB1至CLKB4中的任何一個時脈信號作為時脈信號CLKB供應到圖2所示的佈線116。
明確地說，在時序電路10_4m+1中，佈線113、佈線114以及佈線115分別被供應時脈信號CLKA1、時脈信號CLKA2以及時脈信號CLKA3。在時序電路10_4m+2中，佈線113、佈線114以及佈線115分別被供應時脈信號CLKA2、時脈信號CLKA3以及時脈信號CLKA4。在時序電路10_4m+3中，佈線113、佈線114以及佈線115分別被供應時脈信號CLKA3、時脈信號CLKA4以及時脈信號CLKA1。在時序電路10_4m+4中，佈線113、佈線114以及佈線115分別被供應時脈信號CLKA4、時脈信號CLKA1以及時脈信號CLKA2。注意，m是滿足時序電路10的總數為y的任意整數。
另外，明確地說，在時序電路10_4m+1中，佈線116被供應時脈信號CLKB1。在時序電路10_4m+2中，佈線116被供應時脈信號CLKB4。在時序電路10_4m+3中，佈線116被供應時脈信號CLKB3。在時序電路10_4m+4中，佈線116被供應時脈信號CLKB2。
圖6示出圖4所示的移位暫存器中的時序電路10_j(j為y以下的自然數)所具有的的佈線113至佈線120的位置的示意圖。由圖4及圖6可知，時序電路10_j的佈線117被供應從前一級時序電路10_j-1的佈線119輸出的輸出信號SROUT_j-1作為輸入信號LIN。注 意，第一級時序電路10_1的佈線117被供應起動脈衝信號SP的電位。
時序電路10_j的佈線118被供應從下一級之後的級的時序電路10_j+2的佈線119輸出的輸出信號SROUT_j+2作為輸入信號RIN。注意，第y-1級時序電路10_y-1的佈線118被供應輸入信號RIN_y-1，而第y級時序電路10_y的佈線118被供應輸入信號RIN_y。輸入信號RIN_y-1是在假設存在有時序電路10_y+1的情況下會從該時序電路10_y+1輸出的輸出信號SROUTy+1。輸入信號RIN_y是在假設存在有時序電路10_y+2的情況下會從該時序電路10_y+2輸出的輸出信號SROUTy+2。
從時序電路10_j的佈線120輸出輸出信號GOUTj。
圖5示出時脈信號CLKA1至CLKA4的電位、起動脈衝信號SP的電位、輸出信號GOUT1至GOUT3的電位的時序圖。時脈信號CLKA1至CLKA4呈現電位上升定時每以四分之一週期向後推移的波形。圖4所示的移位暫存器根據上述信號進行工作，並輸出輸出信號GOUT1至GOUTy，該輸出信號GOUT1至GOUTy的脈衝寬度為上述時脈信號的二分之一週期且輸出信號GOUT1至GOUTy呈現脈衝每以上述時脈信號的四分之一週期向後推移的波形。
例如，當對與半導體顯示裝置中的多個像素連接的被稱為匯流排線的佈線使用圖4所示的移位暫存器 供應輸出信號GOUT1至GOUTy時，要求時序電路10_1至10_y所具有的輸出一側的電晶體101及102具有較大的電流供給能力。因此，在大多情況下，將電晶體101及102的通道寬度W設定為大於電晶體101及102以外的電晶體的通道寬度W。因此，當電晶體101及102為常開啟時，顯著容易引起移位暫存器的耗電量增大或輸出的輸出信號GOUT1至GOUTy的振幅變小等現象。但是，在本發明的一實施方式中，即使在時序電路10_1至10_y分別具有的輸出一側的電晶體101及電晶體102為常開啟的情況下，也可以在該電晶體101及102應該為截止時使其截止。
因此，使用上述時序電路的根據本發明的一實施方式的半導體裝置可以實現低耗電量，並可以防止輸出的輸出信號GOUT1至GOUTy的振幅變小。再者，使用上述移位暫存器的根據本發明的一實施方式的半導體顯示裝置的耗電量低，由此可以防止因對匯流排線供應的信號的振幅小而引起的顯示不良。
<時序電路的具體結構例2>
將說明根據本發明的一實施方式的時序電路的其他結構例子。
圖7A所示的時序電路10具有電路11、電晶體101以及電晶體102。電晶體101相當於圖1A的電晶體12，而電晶體102相當於圖1A的電晶體13。在時序電 路10中，藉由佈線110至112分別供應各種電源電位，藉由佈線113及114分別供應時脈信號CLKA1及CLKA2，藉由佈線116供應時脈信號CLKB，藉由佈線117供應輸入信號LIN，並藉由佈線118供應輸入信號RIN。從時序電路10，藉由佈線119輸出輸出信號SROUT，藉由佈線120輸出輸出信號GOUT。
在圖7A所示的時序電路10中，電路11具有電晶體313至電晶體319。
藉由多級連接上述時序電路10可以構成移位暫存器。
電晶體313的閘極與電晶體314及電晶體101的閘極連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體319的閘極及電晶體102的閘極連接。電晶體314的源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與佈線119連接。電晶體101的源極和汲極中的一方與佈線112連接，並且其源極和汲極中的另一方與佈線120連接。
電晶體315的閘極與佈線117連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體319的閘極及電晶體102的閘極連接。電晶體316的閘極與佈線114連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體313、電晶體314以及電晶體101的閘極連接。電晶體317的閘極與佈線118連接，其源極和汲極中的一方與佈 線110連接，並且其源極和汲極中的另一方與電晶體313、電晶體314以及電晶體101的閘極連接。
電晶體318的閘極與佈線117連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體313、電晶體314以及電晶體101的閘極連接。電晶體319的閘極與電晶體102的閘極連接，其源極和汲極中的一方與佈線113連接，並且其源極和汲極中的另一方與佈線119連接。電晶體102的閘極與電晶體319的閘極連接，其源極和汲極中的一方與佈線116連接，並且其源極和汲極中的另一方與佈線120連接。
在圖7A所示的時序電路10中，示出所有電晶體都是n通道型電晶體的情況。明確地說，圖7A示出將電源電位VDD、電源電位VSS以及電源電位VEE分別供應到佈線110、佈線111以及佈線112的情況。
圖7A所示的時序電路10可以電分離輸出一側的電晶體101的閘極與電晶體101的源極和汲極中的一方。由此，即使電晶體101為常開啟，使得用來對該電晶體101的源極和汲極中的一方供應電位的佈線112的電位上升，也可以在電晶體101應該為截止的時候使其截止。另外，電晶體102的源極和汲極中的一方被供應高於電源電位VSS的時脈信號CLKB的電位VEE，所以可以使電晶體102的閘極電壓低於臨界電壓Vth。由此，即使電晶體102為常開啟，也可以在電晶體102應該為截止的時候使其截止。
圖7B所示的時序電路10具有電路11、電晶體101以及電晶體102。電晶體101相當於圖1A的電晶體12，而電晶體102相當於圖1A的電晶體13。在時序電路10中，藉由佈線110至112分別供應各種電源電位，藉由佈線113至115分別供應時脈信號CLKA1至CLKA3，藉由佈線116供應時脈信號CLKB，藉由佈線117供應輸入信號LIN，並藉由佈線118供應輸入信號RIN。從時序電路10，藉由佈線119輸出輸出信號SROUT，藉由佈線120輸出輸出信號GOUT。
在圖7B所示的時序電路10中，電路11具有電晶體344至電晶體351。
藉由多級連接上述時序電路10可以構成移位暫存器。
電晶體344的閘極與電晶體345及電晶體101的閘極連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體351的閘極及電晶體102的閘極連接。電晶體345的源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與佈線119連接。電晶體101的源極和汲極中的一方與佈線112連接，並且其源極和汲極中的另一方與佈線120連接。
電晶體346的閘極與佈線117連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體351的閘極及電晶體102的閘極連接。電晶體347的閘極與佈線114連接，其源極和汲極中的一方 與佈線110連接，並且其源極和汲極中的另一方與電晶體344、電晶體345以及電晶體101的閘極連接。電晶體348的閘極與佈線115連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體344、電晶體345以及電晶體101的閘極連接。電晶體349的閘極與佈線117連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體344、電晶體345以及電晶體101的閘極連接。
電晶體350的閘極與佈線118連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體344、電晶體345以及電晶體101的閘極連接。電晶體351的閘極與電晶體102的閘極連接，其源極和汲極中的一方與佈線113連接，並且其源極和汲極中的另一方與佈線119連接。電晶體102的閘極與電晶體351的閘極連接，其源極和汲極中的一方與佈線116連接，並且其源極和汲極中的另一方與佈線120連接。
在圖7B所示的時序電路10中，示出所有電晶體都是n通道型電晶體的情況。明確地說，圖7B示出將電源電位VDD、電源電位VSS以及電源電位VEE分別供應到佈線110、佈線111以及佈線112的情況。
圖7B所示的時序電路10可以電分離輸出一側的電晶體101的閘極與電晶體101的源極和汲極中的一方。由此，即使電晶體101為常開啟，使得用來對該電晶體101的源極和汲極中的一方供應電位的佈線112的電位 上升，也可以在電晶體101應該為截止的時候使其截止。另外，電晶體102的源極和汲極中的一方被供應高於電源電位VSS的時脈信號CLKB的電位VEE，所以可以使電晶體102的閘極電壓低於臨界電壓Vth。由此，即使電晶體102為常開啟，也可以在電晶體102應該為截止的時候使其截止。
圖8A所示的時序電路10具有電路11、電晶體101以及電晶體102。電晶體101相當於圖1A的電晶體12，而電晶體102相當於圖1A的電晶體13。在時序電路10中，藉由佈線110至112分別供應各種電源電位，藉由佈線113及114分別供應時脈信號CLKA1及CLKA2，藉由佈線116供應時脈信號CLKB，藉由佈線117供應輸入信號LIN，並藉由佈線118供應輸入信號RIN。從時序電路10，藉由佈線119輸出輸出信號SROUT，藉由佈線120輸出輸出信號GOUT。
在圖8A所示的時序電路10中，電路11具有電晶體374至電晶體381。
藉由多級連接上述時序電路10可以構成移位暫存器。
電晶體374的閘極與電晶體375及電晶體101的閘極連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體377的源極和汲極中的一方連接。電晶體375的源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與佈線119連 接。電晶體101的源極和汲極中的一方與佈線112連接，並且其源極和汲極中的另一方與佈線120連接。
電晶體376的閘極與佈線117連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體377的源極和汲極中的一方連接。電晶體377的閘極與佈線110連接，並且其源極和汲極中的另一方與電晶體381及電晶體102的閘極連接。電晶體378的閘極與佈線114連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體374、電晶體375以及電晶體101的閘極連接。
電晶體379的閘極與佈線117連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體374、電晶體375以及電晶體101的閘極連接。電晶體380的閘極與佈線118連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體374、電晶體375以及電晶體101的閘極連接。電晶體381的源極和汲極中的一方與佈線113連接，並且其源極和汲極中的另一方與佈線119連接。電晶體102的源極和汲極中的一方與佈線116連接，並且其源極和汲極中的另一方與佈線120連接。
在圖8A所示的時序電路10中，示出所有電晶體都是n通道型電晶體的情況。明確地說，圖8A示出將電源電位VDD、電源電位VSS以及電源電位VEE分別供應到佈線110、佈線111以及佈線112的情況。
圖8A所示的時序電路10可以電分離輸出一側的電晶體101的閘極與電晶體101的源極和汲極中的一方。由此，即使電晶體101為常開啟，使得用來對該電晶體101的源極和汲極中的一方供應電位的佈線112的電位上升，也可以在電晶體101應該為截止的時候使其截止。另外，電晶體102的源極和汲極中的一方被供應高於電源電位VSS的時脈信號CLKB的電位VEE，所以可以使電晶體102的閘極電壓低於臨界電壓Vth。由此，即使電晶體102為常開啟，也可以在電晶體102應該為截止的時候使其截止。
圖8B所示的時序電路10具有電路11、電晶體101以及電晶體102。電晶體101相當於圖1A的電晶體12，而電晶體102相當於圖1A的電晶體13。在時序電路10中，藉由佈線110至112分別供應各種電源電位，藉由佈線113及114分別供應時脈信號CLKA1及CLKA2，藉由佈線116供應時脈信號CLKB，藉由佈線117供應輸入信號LIN，並藉由佈線118供應輸入信號RIN。從時序電路10，藉由佈線119輸出輸出信號SROUT，藉由佈線120輸出輸出信號GOUT。
在圖8B所示的時序電路10中，電路11具有電晶體414至電晶體422。
藉由多級連接上述時序電路10可以構成移位暫存器。
電晶體414的閘極與電晶體415及電晶體101 的閘極連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體417的源極和汲極中的一方連接。電晶體415的源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與佈線119連接。電晶體101的源極和汲極中的一方與佈線112連接，並且其源極和汲極中的另一方與佈線120連接。
電晶體416的閘極與佈線117連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體417的源極和汲極中的一方連接。電晶體417的閘極與佈線110連接，並且其源極和汲極中的另一方與電晶體421的閘極連接。電晶體418的閘極與佈線114連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體414、電晶體415以及電晶體101的閘極連接。電晶體419的閘極與佈線117連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體414、電晶體415以及電晶體101的閘極連接。電晶體420的閘極與佈線118連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體414、電晶體415以及電晶體101的閘極連接。電晶體421的源極和汲極中的一方與佈線113連接，並且其源極和汲極中的另一方與佈線119連接。電晶體422的閘極與佈線110連接，其源極和汲極中的一方與電晶體421的閘極及電晶體417的源極和汲極中的另一方連接，並且其源極和汲極中的另一方與電晶體102的閘 極連接。電晶體102的源極和汲極中的一方與佈線116連接，並且其源極和汲極中的另一方與佈線120連接。
在圖8B所示的時序電路10中，示出所有電晶體都是n通道型電晶體的情況。明確地說，圖8B示出將電源電位VDD、電源電位VSS以及電源電位VEE分別供應到佈線110、佈線111以及佈線112的情況。
圖8B所示的時序電路10可以電分離輸出一側的電晶體101的閘極與電晶體101的源極和汲極中的一方。由此，即使電晶體101為常開啟，使得用來對該電晶體101的源極和汲極中的一方供應電位的佈線112的電位上升，也可以在電晶體101應該為截止的時候使其截止。另外，電晶體102的源極和汲極中的一方被供應高於電源電位VSS的時脈信號CLKB的電位VEE，所以可以使電晶體102的閘極電壓低於臨界電壓Vth。由此，即使電晶體102為常開啟，也可以在電晶體102應該為截止的時候使其截止。
圖9所示的時序電路10具有電路11、電晶體101以及電晶體102。電晶體101相當於圖1A的電晶體12，而電晶體102相當於圖1A的電晶體13。在時序電路10中，藉由佈線110至112分別供應各種電源電位，藉由佈線113及114分別供應時脈信號CLKA1及CLKA2，藉由佈線116供應時脈信號CLKB，藉由佈線117供應輸入信號LIN，並藉由佈線118供應輸入信號RIN。從時序電路10，藉由佈線119輸出輸出信號SROUT，藉由佈線 120輸出輸出信號GOUT。
在圖9所示的時序電路10中，電路11具有電晶體444至電晶體452。
藉由多級連接上述時序電路10可以構成移位暫存器。
電晶體444的閘極與電晶體445及電晶體101的閘極連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體452的源極和汲極中的一方連接。電晶體445的源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與佈線119連接。電晶體101的源極和汲極中的一方與佈線112連接，並且其源極和汲極中的另一方與佈線120連接。
電晶體446的閘極與佈線117連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體452的源極和汲極中的一方連接。電晶體447的閘極與佈線114連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體444、電晶體445以及電晶體101的閘極連接。電晶體448的閘極與佈線118連接，其源極和汲極中的一方與佈線110連接，並且其源極和汲極中的另一方與電晶體444、電晶體445以及電晶體101的閘極連接。電晶體449的閘極與佈線117連接，其源極和汲極中的一方與佈線111連接，並且其源極和汲極中的另一方與電晶體444、電晶體445以及電晶體101的閘極連接。電晶體 450的閘極與佈線110連接，其源極和汲極中的一方與電晶體452的源極和汲極中的一方連接，並且其源極和汲極中的另一方與電晶體451的閘極連接。電晶體451的源極和汲極中的一方與佈線113連接，並且其源極和汲極中的另一方與佈線119連接。電晶體452的閘極與佈線110連接，並且其源極和汲極中的另一方與電晶體102的閘極連接。電晶體102的源極和汲極中的一方與佈線116連接，並且其源極和汲極中的另一方與佈線120連接。
在圖9所示的時序電路10中，示出所有電晶體都是n通道型電晶體的情況。明確地說，圖9示出將電源電位VDD、電源電位VSS以及電源電位VEE分別供應到佈線110、佈線111以及佈線112的情況。
圖9所示的時序電路10可以電分離輸出一側的電晶體101的閘極與電晶體101的源極和汲極中的一方。由此，即使電晶體101為常開啟，使得用來對該電晶體101的源極和汲極中的一方供應電位的佈線112的電位上升，也可以在電晶體101應該為截止的時候使其截止。另外，電晶體102的源極和汲極中的一方被供應高於電源電位VSS的時脈信號CLKB的電位VEE，所以可以使電晶體102的閘極電壓低於臨界電壓Vth。由此，即使電晶體102為常開啟，也可以在電晶體102應該為截止的時候使其截止。
<半導體顯示裝置的結構例子>
接著，對根據本發明的一實施方式的半導體顯示裝置的結構例子進行說明。
圖10A所示的半導體顯示裝置70中的像素部71包括：多個像素55；按行選擇像素55的相當於匯流排的以佈線GL1至佈線GLy(y是自然數)表示的佈線GL；以及對所選擇的像素55供應影像信號的以佈線SL1至佈線SLx(x是自然數)表示的佈線SL。由驅動電路72控制信號向佈線GL的輸入。由驅動電路73控制影像信號向佈線SL的輸入。多個像素55的每一個與佈線GL中的至少一個及佈線SL中的至少一個連接。
明確地說，驅動電路72具有產生用來依次選擇佈線GL1至佈線GLy的信號的移位暫存器75，而驅動電路73具有依次產生脈衝信號的移位暫存器76及根據移位暫存器76所產生的信號控制對佈線SL1至佈線SLx供應影像信號的開關電路77。
根據本發明的一實施方式的時序電路可以應用於移位暫存器75和移位暫存器76中的一者或兩者。
另外，設置在像素部71中的佈線的種類及個數可以根據像素55的結構、個數及配置而決定。明確而言，在圖10A所示的像素部71中例示出x列×y行的像素55被配置為矩陣狀，且佈線SL1至佈線SLx及佈線GL1至佈線GLy設置在像素部71中的情況。
另外，雖然圖10A例示出驅動電路72及驅動電路73與像素部71一起形成在同一個基板上的情況，但 是，驅動電路72及驅動電路73也可以形成在與像素部71不同的基板上。
另外，圖10B示出像素55的結構的一個例子。各像素55包括：液晶元件60；控制對該液晶元件60供應影像信號的電晶體56；以及用來保持液晶元件60的像素電極與共用電極之間的電壓的電容元件57。液晶元件60包括：像素電極；共用電極；以及被施加像素電極與共用電極之間的電壓的包含液晶材料的液晶層。
電晶體56控制是否對液晶元件60的像素電極供應佈線SL的電位。規定的電位被施加到液晶元件60的共用電極。
下面，對電晶體56與液晶元件60的具體連接結構進行說明。在圖10B中，電晶體56的閘極連接到佈線GL1至佈線GLy中的任一個。電晶體56的源極及汲極中的一方連接到佈線SL1至佈線SLx中的任一個，電晶體56的源極及汲極中的另一方連接到液晶元件60的像素電極。
在液晶元件60中，根據被施加到像素電極與共用電極之間的電壓的值，包含在液晶層中的液晶分子的配向變化，且穿透率也變化。因此，在液晶元件60中，根據被施加到像素電極的影像信號的電位控制其穿透率，由此可以顯示灰階。並且，在像素部71所具有的多個像素55的每一個中，根據具有影像資訊的影像信號調整液晶元件60的灰階，由此可以在像素部71中顯示影像。
圖10B示出，在像素55中，作為控制影像信號的向像素55輸入的開關使用一個電晶體56的情況的例子。但是，也可以將用作一個開關的多個電晶體用於像素55。
在本發明的一實施方式中，較佳為將關態電流(off-state current)顯著小的電晶體56用作控制對像素55輸入影像信號的開關。在電晶體56的關態電流小時，能夠防止電荷藉由電晶體56洩漏。由此，能夠確實地保持供應到液晶元件60及電容元件57的影像信號的電位，從而防止在一個圖框期間內因電荷的洩漏而使液晶元件60的穿透率發生變化，由此，能夠提高所顯示的影像的品質。此外，在電晶體56的關態電流小的情況下，能夠防止電荷藉由電晶體56洩漏，由此在顯示靜態影像的期間中，也可以停止對驅動電路72及驅動電路73供應電源電位或信號。藉由採用上述結構，可以減少向像素部71寫入影像信號的次數，來減少半導體顯示裝置的功耗。
例如，在半導體膜中包括氧化物半導體的電晶體中，關態電流顯著小，所以較佳為將該電晶體用作電晶體56。
另外，在圖10B中，電晶體56也可以具有隔著半導體膜重疊的一對閘極電極。該一對閘極電極電連接。在本發明的一實施方式中，藉由採用上述結構，可以增大電晶體56的通態電流(on-state current)，並且可以 提高電晶體56的可靠性。
接著，圖10C示出像素55的其他一個例子。像素55包括：控制對像素55輸入影像信號的電晶體95；發光元件98；根據影像信號控制供應到發光元件98的電流值的電晶體96；用來保持影像信號的電位的電容元件97。
發光元件98將LED(Light Emitting Diode：發光二極體)或OLED(Organic Light Emitting Diode：有機發光二極體)等由電流或電壓控制亮度的元件包括在其範疇內。例如，OLED至少包括EL層、陽極及陰極。EL層由設置在陽極與陰極之間的單層或多層構成，這些層中至少包括含有發光物質的發光層。
另外，在EL層中，當陰極與陽極之間的電位差為發光元件98的臨界電壓以上時，電流被供應到發光元件98，由此可以得到電致發光。電致發光包括從單重激發態回到基態時的發光(螢光)以及從三重激發態回到基態時的發光(磷光)。
發光元件98的陽極和陰極中的一方的電位由輸入到像素55的影像信號控制。以陽極和陰極的根據影像信號被控制其電位的一個電極為像素電極，以另一個電極為共用電極。規定的電位被供應到發光元件98的共用電極，發光元件98的亮度由像素電極與共用電極之間的電位差決定。因此，發光元件98可以藉由根據影像信號的電位被控制其亮度來顯示灰階。並且，藉由根據具有影 像資料的影像信號調整像素部所包含的多個像素55的每一個中的發光元件98的灰階，在像素部71中顯示影像。
接著，對像素55所包括的電晶體95、電晶體96、電容元件97、以及發光元件98的連接結構進行說明。
電晶體95的源極及汲極中的一方與佈線SL連接，而源極及汲極中的另一方與電晶體96的閘極連接。電晶體95的閘極與佈線GL連接。電晶體96的源極及汲極中的一方與電源線VL連接，而源極及汲極中的另一方與發光元件98連接。明確而言，電晶體96的源極及汲極中的另一方與發光元件98的陽極和陰極中的一方連接。規定的電位施加到發光元件98的陽極和陰極中的另一方。
在圖10C中，電晶體96也可以具有隔著半導體膜重疊的一對閘極電極。該一對閘極電極電連接。在本發明的一實施方式中，藉由採用上述結構，可以增大電晶體96的通態電流，並且可以提高電晶體96的可靠性。
<像素的結構>
下面，對像素55的結構例子進行說明，該像素55包括在作為圖10A所示的半導體顯示裝置70之一個例子的液晶顯示裝置中。圖11示出像素55的俯視圖的一個例子。另外，在圖11中，為了明確表示像素55的佈局，省略各種絕緣膜。此外，圖12示出使用具有圖11所示的像 素55的元件基板形成的液晶顯示裝置的剖面圖。圖12所示的液晶顯示裝置中的包括基板31的元件基板相當於沿著圖11的虛線B1-B2的剖面圖。
圖11及圖12所示的像素55具有電晶體56和電容元件57。再者，圖12所示的像素55具有液晶元件60。
電晶體56在具有絕緣表面的基板31上包括：用作閘極電極的導電膜40；用作閘極絕緣膜且位於導電膜40上的絕緣膜22；在絕緣膜22上與導電膜40重疊的氧化物半導體膜41；以及與氧化物半導體膜41電連接且用作源極電極或汲極電極的導電膜43及導電膜44。導電膜40用作圖10B所示的佈線GL。另外，導電膜43用作圖10B所示的佈線SL。
此外，像素55在絕緣膜22上具有金屬氧化物膜42。金屬氧化物膜42是使可見光透過的導電膜。並且，在金屬氧化物膜42上設置有與金屬氧化物膜42電連接的導電膜61，該導電膜61具有對金屬氧化物膜42供應規定的電位的佈線的功能。
作為絕緣膜22，使用含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜，並以單層或疊層形成，即可。注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含 量多於氧含量的材料。
另外，在圖12中，在氧化物半導體膜41、導電膜43和導電膜44上以及在金屬氧化物膜42和導電膜61上依次層疊有絕緣膜26及絕緣膜27。電晶體56也可以包括絕緣膜26及絕緣膜27作為其構成要素。另外，雖然圖12例示出依次層疊的絕緣膜26及絕緣膜27，但是也可以使用單層的絕緣膜或三層以上的絕緣膜的疊層代替絕緣膜26及絕緣膜27。
並且，絕緣膜26及絕緣膜27具有與金屬氧化物膜42重疊的開口部58。開口部58設置在與形成有氧化物半導體膜41、導電膜43及導電膜44的區域不同且重疊於金屬氧化物膜42的區域中。
另外，在圖12中，在絕緣膜26和絕緣膜27上以及在開口部58中的金屬氧化物膜42上依次層疊有氮化物絕緣膜28和絕緣膜29。
另外，藉由在絕緣膜22上形成氧化物半導體膜，且以與該氧化物半導體膜接觸的方式形成氮化物絕緣膜28，可以提高上述氧化物半導體膜的導電性。並且，可以將導電性得到提高的氧化物半導體膜用作金屬氧化物膜42。氧化物半導體膜的導電性得到提高可以認為是因為如下緣故：在形成開口部58時，或者，在形成氮化物絕緣膜28時，在氧化物半導體膜中形成氧缺陷，從氮化物絕緣膜28擴散的氫與該氧缺陷鍵合，由此生成施體。明確而言，金屬氧化物膜42的電阻率典型地為1×10-3 Ωcm以上且低於1×104Ωcm，較佳為1×10-3Ωcm以上且低於1×10-1Ωcm。
金屬氧化物膜42的氫濃度較佳為比氧化物半導體膜41高。在金屬氧化物膜42中，藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的氫濃度為8×1019atoms/cm3以上，較佳為1×1020atoms/cm3以上，更佳為5×1020atoms/cm3以上。在氧化物半導體膜41中，藉由二次離子質譜分析法得到的氫濃度為低於5×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為1×1018atoms/cm3以下，進一步佳為5×1017atoms/cm3以下，更進一步佳為1×1016atoms/cm3以下。
作為氮化物絕緣膜28，例如可以使用氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。與氧化矽或氧化鋁等氧化物絕緣膜相比，使用上述材料的氮化物絕緣膜28可以防止來自外部的雜質諸如水、鹼金屬、鹼土金屬等擴散到氧化物半導體膜41中。
另外，在氮化物絕緣膜28及絕緣膜29中設置有與導電膜44重疊的開口部62。並且，在氮化物絕緣膜28及絕緣膜29上設置有使可見光透過且用作像素電極的導電膜45。導電膜45在開口部62中與導電膜44電連接。此外，導電膜45在開口部58中與金屬氧化物膜42重疊。導電膜45隔著氮化物絕緣膜28及絕緣膜29與金屬氧化物膜42重疊的部分用作電容元件57。
在電容元件57中，用作一對電極的金屬氧化物膜42和導電膜45以及用作介電膜的氮化物絕緣膜28和絕緣膜29使可見光透過。因此，電容元件57使可見光透過，與電容元件的對可見光的透光性低的像素相比，可以提高像素55的孔徑比。因此，可以在確保為了得到高影像品質所需要的電容值的同時，降低面板內的光損失而降低半導體裝置的耗電量。
另外，如上所述，不一定必須要設置絕緣膜29，但是藉由將使用相對介電常數比氮化物絕緣膜28低的絕緣物的絕緣膜29與氮化物絕緣膜28一起用作介電膜，可以將電容元件57的介電膜的介電常數設定為所希望的值，而不增大氮化物絕緣膜28的厚度。
在導電膜45上設置有配向膜52。
另外，以與基板31對置的方式設置有基板46。在基板46上設置有具有遮蔽可見光的功能的遮蔽膜47以及透過特定的波長範圍的可見光的著色層48。在遮蔽膜47及著色層48上設置有樹脂膜50，在樹脂膜50上設置有用作共用電極的導電膜59。此外，在導電膜59上設置有配向膜51。
並且，在基板31與基板46之間，以夾在配向膜52與配向膜51之間的方式設置有包含液晶材料的液晶層53。液晶元件60包括導電膜45、導電膜59及液晶層53。
此外，在圖11及圖12中，雖然例示出作為 液晶的驅動方法採用TN(Twisted Nematic：扭轉向列)模式的情況，但是也可以採用FFS(Fringe Field Switching：邊緣場切換)模式、STN(Super Twisted Nematic：超扭曲向列)模式、VA(Vertical Alignment：垂直配向)模式、MVA(Multi-domain Vertical Alignment：多域垂直配向)模式、IPS(In-Plane Switching：平面內切換)模式、OCB(Optically Compensated Birefringence：光學補償雙折射)模式、藍相模式、TBA(Transverse Bend Alignment：橫向彎曲配向)模式、VA-IPS模式、ECB(Electrically Controlled Birefringence：電控雙折射)模式、FLC(Ferroelectric Liquid Crystal：鐵電液晶)模式、AFLC(AntiFerroelectric Liquid Crystal：反鐵電液晶)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散型液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物網路型液晶)模式、賓主模式、ASV(Advanced Super View：高級超視覺)模式等。
另外，在根據本發明的一實施方式的液晶顯示裝置中，作為液晶層，例如可以使用被分類為熱致液晶或溶致液晶的液晶材料。或者，作為液晶層，例如可以使用被分類為向列型液晶、層列型液晶、膽固醇型液晶或盤狀液晶的液晶材料。或者，作為液晶層，例如可以使用被分類為鐵電液晶、反鐵電液晶的液晶材料。或者，作為液晶層，例如可以使用被分類為主鏈型高分子液晶、側鏈型 高分子液晶或複合型高分子液晶等的高分子液晶或者低分子液晶的液晶材料。或者，作為液晶層，例如可以使用被分類為高分子分散型液晶(PDLC)的液晶材料。
另外，也可以將不使用配向膜的呈現藍相的液晶用於液晶層。藍相是液晶相的一種，是指當使膽固醇型液晶的溫度上升時即將從膽固醇相轉變到均質相之前出現的相。由於藍相只出現在較窄的溫度範圍內，所以添加手性試劑或紫外線硬化性樹脂來改善溫度範圍。由於包含呈現藍相的液晶和手性試劑的液晶組成物的回應速度快，即為1msec以下，並且其具有光學各向同性，所以不需要配向處理且視角依賴性小，因此是較佳的。
另外，雖然在圖12中例示出藉由利用濾色片顯示彩色影像的液晶顯示裝置，但是根據本發明的一實施方式的液晶顯示裝置也可以具有藉由依次使發射不同顏色的多個光源點亮來顯示彩色影像的結構。
電晶體56的氧化物半導體膜41不侷限於由單膜的氧化物半導體膜構成，也可以由多個氧化物半導體膜的疊層構成。圖13A例示出氧化物半導體膜41由三層的氧化物半導體膜的疊層構成的情況。明確而言，在圖13A所示的電晶體56中，作為氧化物半導體膜41，從絕緣膜22一側依次層疊有氧化物半導體膜41a至氧化物半導體膜41c。
並且，氧化物半導體膜41a及氧化物半導體膜41c是如下氧化物膜：包含構成氧化物半導體膜41b的 金屬元素中的至少一種作為其構成要素，並且是其導帶底能量比氧化物半導體膜41b近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物膜。此外，氧化物半導體膜41b較佳為至少包含銦，因為載子移動率得到提高。
另外，如圖13B所示，氧化物半導體膜41c也可以以在導電膜43及導電膜44上與絕緣膜22重疊的方式設置。
<半導體顯示裝置的俯視圖和剖面圖>
下面，以液晶顯示裝置為例，參考圖14來說明根據本發明的一實施方式的半導體顯示裝置的外觀。圖14是利用密封材料4005黏合基板4001和基板4006而成的液晶顯示裝置的俯視圖。此外，圖15相當於圖14的虛線C1-C2的剖面圖。
以圍繞設置在基板4001上的像素部4002和一對驅動電路4004的方式設置有密封材料4005。此外，在像素部4002和驅動電路4004上設置有基板4006。因此，像素部4002和驅動電路4004由基板4001、密封材料4005和基板4006密封。
另外，在基板4001上的與由密封材料4005圍繞的區域不同的區域中安裝有驅動電路4003。
此外，設置在基板4001上的像素部4002和 驅動電路4004包括多個電晶體。圖15例示出像素部4002所包括的電晶體4010。在電晶體4010上設置有由包括氧化物絕緣膜的各種絕緣膜構成的絕緣膜4020及由包括氮化物絕緣膜的各種絕緣膜構成的絕緣膜4022，電晶體4010在設置於絕緣膜4020及絕緣膜4022中的開口部中與絕緣膜4022上的像素電極4021連接。
另外，在基板4006上設置有樹脂膜4059，在樹脂膜4059上設置有共用電極4060。另外，在基板4001與基板4006之間，以夾在像素電極4021與共用電極4060之間的方式設置有液晶層4028。液晶元件4023包括像素電極4021、共用電極4060及液晶層4028。
在液晶元件4023中，包含在液晶層4028中的液晶分子的配向根據供應到像素電極4021與共用電極4060之間的電壓的值而發生變化，使穿透率發生變化。因此，藉由根據輸入到像素電極4021的影像信號的電位控制液晶元件4023的穿透率，液晶元件4023可以顯示灰階。
如圖15所示，在本發明的一實施方式中，絕緣膜4020及絕緣膜4022在面板邊緣被去除。另外，在被去除絕緣膜4020及絕緣膜4022的區域中形成有導電膜4050。可以藉由對一個導電膜進行蝕刻來形成導電膜4050和用作電晶體4010的源極或汲極的導電膜。
並且，在基板4001與基板4006之間設置有分散導電粒子4061的樹脂膜4062。導電膜4050隔著導 電粒子4061與共用電極4060電連接。換言之，在面板的邊緣，共用電極4060藉由導電粒子4061與導電膜4050電連接。樹脂膜4062可以使用熱固性樹脂或紫外線硬化性樹脂。另外，導電粒子4061例如可以使用由薄膜狀的金屬諸如Au、Ni、Co等覆蓋的球狀的有機樹脂的粒子。
另外，雖然在圖15中未圖示配向膜，但是在像素電極4021、共用電極4060上設置配向膜的情況下，為了將共用電極4060、導電粒子4061與導電膜4050電連接，在與共用電極4060重疊的部分去除配向膜的一部分，在與導電膜4050重疊的部分去除配向膜的一部分即可。
另外，在根據本發明的一實施方式的液晶顯示裝置中，既可以利用濾色片顯示彩色影像，又可以藉由依次使發射不同顏色的光的多個光源點亮來顯示彩色影像。
另外，來自驅動電路4003的影像信號或來自FPC4018的各種控制信號及電位藉由引線4030及引線4031被供應到驅動電路4004或像素部4002。
<關於半導體膜>
因為其中的載子發生源少，所以藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified Oxide Semiconductor)可以是i型(本質半導體)或無限趨近於i型。因此，在被高 度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流極小且可靠性高。並且，在該氧化物半導體膜中形成有通道形成區的電晶體容易具有臨界電壓為正的電特性(也稱為常關閉特性)。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流小。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容元件與電晶體連接且由該電晶體控制流入電容元件或從電容元件流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流小得多。
另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。另外，作為降低使用該氧化物半導體的電晶體的 電特性的不均勻的穩定劑，除了上述元素以外較佳為還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn類氧化物、In-Sn-Zn類氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有量產性高等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn類氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，可以對應於基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化 物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Ce-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
注意，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，In-Sn-Zn類氧化物比較容易得到高移動率。但是，使用In-Ga-Zn類氧化物也可以藉由降低塊體內缺陷密度而提高移動率。
下面，對氧化物半導體膜的結構進行說明。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角 度為80°以上且100°以下，因此也包括角度為85°以上且95°以下的情況。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM圖像及平面TEM圖像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到 明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜時或在進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由於CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
另外，為了形成CAAC-OS膜，較佳為採用如下條件。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。當平板狀或顆粒狀的濺射粒子到達基板時，藉由增高成膜時的基板加熱溫度使平板狀或顆粒狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
下面，作為靶材的一個例子示出In-Ga-Zn類氧化物靶材。
將InOX粉末、GaOY粉末以及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn類氧化物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的靶材適當地改變。
另外，因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的鍵合或擠進其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常導通化、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016/cm3以下，更佳為1×1016/cm3以下，進一步佳為1×1015/cm3以下。同樣地，Li濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。同樣地，K濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。
另外，在使用包含銦的金屬氧化物的情況下，與氧的鍵能比銦大的矽或碳有時切斷銦與氧的鍵合而形成氧缺陷。由此，在矽或碳混入到氧化物半導體膜時，與鹼金屬或鹼土金屬同樣，容易發生電晶體的電特性的劣化。因此，較佳為降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法的C濃度的測量值或Si濃度的測量值較佳為1×1018/cm3以下。藉由採用上述結構，可以防止電晶體的電特性的劣化而可以提高半導體裝置的可靠性。
另外，根據用於源極電極及汲極電極的導電材料有時源極電極及汲極電極中的金屬從氧化物半導體膜抽出氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而n型化。
因為被n型化的區域用作源極區或汲極區，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。因此，藉由形成n型化的區域，可以增大電晶體的移動率及通態電流，從而可以實現使用電晶體的半導體裝置的高速工作。
另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。
另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成被n型化的區域。作為上 述導電材料，例如可以舉出Al、Cr、Cu、Ta、Ti、Mo或W等。
此外，氧化物半導體膜既可以使用一個金屬氧化物膜構成，又可以使用被層疊的多個金屬氧化物膜構成。例如，在依次層疊有第一至第三金屬氧化物膜的半導體膜中，第一金屬氧化物膜及第三金屬氧化物膜是作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一個的氧化物膜，其導帶底能量比第二金屬氧化物膜近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，第二金屬氧化物膜較佳為至少包含銦，以使載子移動率得到提高。
在電晶體包括上述結構的半導體膜的情況下，當對閘極電極施加電壓而電場施加到半導體膜時，通道區形成在半導體膜中的導帶底能量低的第二金屬氧化物膜中。換言之，藉由在第二金屬氧化物膜與閘極絕緣膜之間設置第三金屬氧化物膜，能夠將通道區形成在與閘極絕緣膜隔離的第二金屬氧化物膜中。
另外，由於第三金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第三金屬氧化物膜之間的介面不容易發生介面散射。因此，在該介面載子的遷移不易被妨礙，因此電晶體的場效移動率得到提高。
另外，當在第二金屬氧化物膜與第一金屬氧 化物膜之間的介面形成介面能階時，通道區還形成在介面附近的區域，因此電晶體的臨界電壓會發生變動。然而，由於第一金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第一金屬氧化物膜之間的介面不容易形成介面能階。由此，藉由採用上述結構，能夠降低電晶體的臨界電壓等電特性的偏差。
此外，較佳的是，以防止因雜質存在於金屬氧化物膜之間而在各膜之間的介面形成妨礙載子的遷移的介面能階的方式層疊多個金屬氧化物膜。這是因為當雜質存在於層疊的金屬氧化物膜之間時，金屬氧化物膜之間的導帶底能量失去連續性，從而在介面附近載子會被俘獲或因複合而消失。藉由減少各膜之間的雜質，與只是層疊作為主成分至少包含相同一種金屬的多個金屬氧化物膜的情況相比，更容易形成連續結合(在此尤其是指各膜的導帶底能量連續變化的U型井(U-shape well)結構的狀態)。
為了形成連續結合，需要使用具備負載鎖定室的多室成膜裝置(濺射裝置)以不暴露於大氣的方式連續地層疊各膜。在濺射裝置中的各室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)來盡可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止氣體從排氣系統倒流到各室內。
為了獲得高度純化本質的氧化物半導體，不僅需要對各室進行高真空抽氣，而且濺射氣體的高度純化也是重要的。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，來使所使用的氣體高度純化，能夠盡可能地防止水分等混入氧化物半導體膜。明確而言，在第二金屬氧化物膜為In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)的情況下，在用於形成第二金屬氧化物膜的靶材中，在將金屬元素的原子數比設定為In：M：Zn=x1：y1：z1時，x1/y1較佳為1/3以上且6以下，更佳為1以上且6以下，z1/y1較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z1/y1設定為1以上且6以下，作為第二金屬氧化物膜容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=3：1：2等。
明確而言，在第一金屬氧化物、第三金屬氧化物膜為In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)的情況下，在用於形成第一金屬氧化物膜、第三金屬氧化物膜的靶材中，在將金屬元素的原子數比設定為In：M：Zn=x2：y2：z2時，滿足x2/y2<x1/y1，z2/y2較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z2/y2設定為1以上且6以下，作為第一金屬氧化物膜、第三金屬氧化物膜容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2、 In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8等。
此外，將第一金屬氧化物膜及第三金屬氧化物膜的厚度設定為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，第二金屬氧化物膜的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，第一金屬氧化物膜至第三金屬氧化物膜有可能為非晶或晶體。注意，當形成有通道區的第二金屬氧化物膜為晶體時，能夠使電晶體具有穩定的電特性，因此較佳為第二金屬氧化物膜為晶體。
另外，通道形成區是指電晶體的半導體膜中的重疊於閘極電極且夾在源極電極與汲極電極之間的區域。另外，通道區是指通道形成區中的電流主要流過的區域。
例如，當第一金屬氧化物膜及第三金屬氧化物膜使用利用濺射法形成的In-Ga-Zn類氧化物膜時，第一金屬氧化物膜及第三金屬氧化物膜可以使用In-Ga-Zn類氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材形成。成膜條件例如可以為如下：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體；壓力為0.4Pa；基板溫度為200℃；DC功率為0.5kW。
另外，當第二金屬氧化物膜為CAAC-OS膜 時，第二金屬氧化物膜較佳為使用包含多晶的In-Ga-Zn類氧化物(In：Ga：Zn=1：1：1[原子數比])的靶材形成。成膜條件例如可以為如下：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體；圧力為0.4Pa；基板溫度為300℃；DC功率為0.5kW。
此外，電晶體既可以具有半導體膜的端部傾斜的結構，又可以具有半導體膜的端部為圓形的結構。
此外，當將包括被層疊的多個金屬氧化物膜的半導體膜用於電晶體時也可以使接觸於源極電極及汲極電極的區域n型化。藉由採用上述結構，可以增大電晶體的移動率及通態電流，從而可以實現使用電晶體的半導體裝置的高速工作。再者，當將包括被層疊的多個金屬氧化物膜的半導體膜用於電晶體時，為了增大電晶體的移動率及通態電流以實現半導體裝置的更高速的工作，被n型化的區域更佳為到達用作通道區的第二金屬氧化物膜。
<使用半導體裝置的電子裝置的結構例子>
根據本發明的一實施方式的半導體裝置可以用於顯示裝置、個人電腦、具備儲存介質的影像再現裝置(典型地是，能夠再現如DVD(Digital Versatile Disc：數位影音光碟)等儲存介質並具有能夠顯示其影像的顯示器的裝置)。除此之外，作為能夠使用本發明的一實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、個人數位助理、電子書閱讀器、攝影機、數位相 機等相機、護目鏡型顯示器(頭戴顯示裝置)、導航系統、音頻再生装置(車載音響、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機等。在圖16A至圖16F中示出這些電子裝置的具體例子。
圖16A是一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將根據本發明的一實施方式的半導體裝置用於顯示部5003、顯示部5004或其他積體電路。注意，雖然圖16A所示的可攜式遊戲機包括兩個顯示部5003和顯示部5004，但是可攜式遊戲機所包括的顯示部的個數不限於兩個。
圖16B是個人數位助理，該個人數位助理包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601與第二外殼5602藉由連接部5605連接，第一外殼5601與第二外殼5602之間的角度可以藉由連接部5605改變。第一顯示部5603中的影像也可以根據在連接部5605處的第一外殼5601和第二外殼5602之間的角度切換。可以將根據本發明的一實施方式的半導體置用於第一顯示部5603、第二顯示部5604或其他積體電路。
圖16C是筆記本式個人電腦，該筆記本式個人電腦包括外殼5401、顯示部5402、鍵盤5403以及指向裝置5404等。可以將根據本發明的一實施方式的半導體裝置用於顯示部5402或其他積體電路。
圖16D是手錶，包括外殼5201、顯示部5202、操作按鈕5203和手錶帶5204等。可以將根據本發明的一實施方式的半導體裝置用於顯示部5202或其他積體電路。
圖16E是攝影機，該攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801與第二外殼5802藉由連接部5806連接，第一外殼5801與第二外殼5802之間的角度可以藉由連接部5806改變。顯示部5803的影像也可以根據在連接部5806處的第一外殼5801和第二外殼5802之間的角度切換。可以將根據本發明的一實施方式的半導體裝置用於顯示部5803或其他積體電路。
圖16F是行動電話，在外殼5901中設置有顯示部5902、麥克風5907、揚聲器5904、攝像頭5903、外部連接部5906以及操作用的按鈕5905。可以將根據本發明的一實施方式的半導體裝置用於顯示部5902或其他積體電路。另外，在將根據本發明的一實施方式的半導體裝置形成在具有撓性的基板上時，可以將該半導體裝置應用 於具有如圖16F所示的具有曲面的顯示部5902中。

Claims (8)

  1. 一種半導體裝置，包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；被供應第一電位的第一佈線；被供應第二電位的第二佈線；以及被供應第三電位的第三佈線，其中，該第一電晶體的源極和汲極中的一個電連接至該第二電晶體的源極和汲極中的一個，其中，該第三電晶體的閘極電連接至該第一電晶體的閘極，其中，該第三電晶體的源極和汲極中的一個電連接至該第四電晶體的源極和汲極中的一個，其中，該第五電晶體的源極和汲極中的一個電連接至該第二電晶體的閘極，其中，該第五電晶體的該源極和該汲極中的另一個電連接至該第三電晶體的該源極和該汲極中的該一個與該第四電晶體的該源極和該汲極中的該一個，其中，該第三電晶體的該源極和該汲極中的另一個電連接至該第一佈線，其中，該第一電晶體的該源極和該汲極中的另一個電連接至該第二佈線，其中，該第四電晶體的該源極和該汲極中的另一個電連接至該第三佈線，其中，該第五電晶體的閘極電連接至該第三佈線，其中，該第二電位高於該第一電位，其中，該第三電位高於該第二電位，並且其中，該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體和該第五電晶體都是n型通道電晶體。
  2. 一種半導體裝置，包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；被供應第一電位的第一佈線；被供應第二電位的第二佈線；以及被供應第三電位的第三佈線，其中，該第一電晶體的源極和汲極中的一個電連接至該第二電晶體的源極和汲極中的一個，其中，該第三電晶體的閘極電連接至該第一電晶體的閘極，其中，該第三電晶體的源極和汲極中的一個電連接至該第四電晶體的源極和汲極中的一個，其中，該第五電晶體的源極和汲極中的一個電連接至該第二電晶體的閘極，其中，該第五電晶體的該源極和該汲極中的另一個電連接至該第三電晶體的該源極和該汲極中的該一個與該第四電晶體的該源極和該汲極中的該一個，其中，該第三電晶體的該源極和該汲極中的另一個電連接至該第一佈線，其中，該第一電晶體的該源極和該汲極中的另一個電連接至該第二佈線，其中，該第四電晶體的該源極和該汲極中的另一個電連接至該第三佈線，其中，該第五電晶體的閘極電連接至該第三佈線，其中，該第二電位高於該第一電位，其中，該第三電位高於該第二電位，並且其中，該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體和該第五電晶體都包括包含通道形成區的氧化物半導體膜。
  3. 根據申請專利範圍第1或2項之半導體裝置，還包括第六電晶體和第七電晶體，其中，該第六電晶體的源極和汲極中的一個電連接至該第七電晶體的源極和汲極中的一個，其中，該第六電晶體的該源極和該汲極中的另一個電連接至該第一佈線，其中，該第六電晶體的閘極電連接至該第一電晶體的該閘極與該第三電晶體的該閘極，並且其中，該第七電晶體的閘極電連接至該第三電晶體的該源極和該汲極中的該一個、該第四電晶體的該源極和該汲極中的該一個與該第五電晶體的該源極和該汲極中的該另一個。
  4. 根據申請專利範圍第3項之半導體裝置，還包括第八電晶體，其中，該第八電晶體的源極和汲極中的一個電連接至該第一電晶體的該閘極、該第三電晶體的該閘極與該第六電晶體的該閘極，其中，該第八電晶體的閘極電連接至該第四電晶體的閘極，並且其中，該第八電晶體的該源極和該汲極中的另一個電連接至該第一佈線。
  5. 根據申請專利範圍第4項之半導體裝置，還包括第九電晶體，其中，該第九電晶體的源極和汲極中的一個電連接至該第一電晶體的該閘極、該第三電晶體的該閘極、該第六電晶體的該閘極與該第八電晶體的該源極和該汲極中的該一個，並且其中，該第九電晶體的該源極和該汲極中的另一個電連接至該第三佈線。
  6. 根據申請專利範圍第5項之半導體裝置，還包括第十電晶體，其中，該第十電晶體的源極和汲極中的一個電連接至該第一電晶體的該閘極、該第三電晶體的該閘極、該第六電晶體的該閘極、該第八電晶體的該源極和該汲極中的該一個與該第九電晶體的該源極和該汲極中的該另一個，並且其中，該第十電晶體的該源極和該汲極中的另一個電連接至該第三佈線。
  7. 根據申請專利範圍第6項之半導體裝置，還包括第十一電晶體，其中，該第十一電晶體的源極和汲極中的一個電連接至該第七電晶體的該閘極，其中，該第十一電晶體的該源極和該汲極中的另一個電連接至該第三電晶體的該源極和該汲極中的該一個、該第四電晶體的該源極和該汲極中的該一個與該第五電晶體的該源極和該汲極中的該另一個，並且其中，該第十一電晶體的閘極電連接至該第三佈線。
  8. 根據申請專利範圍第6項之半導體裝置，還包括第十二電晶體，其中，該第十二電晶體的源極和汲極中的一個電連接至該第五電晶體的該源極和該汲極中的該另一個與該第七電晶體的該閘極，其中，該第十二電晶體的該源極和該汲極中的另一個電連接至該第三電晶體的該源極和該汲極中的該一個與該第四電晶體的該源極和該汲極中的該一個，並且其中，該第十二電晶體的閘極電連接至該第三佈線。
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