JP6374244B2 - 半導体装置 - Google Patents

Description

本発明の一態様は、半導体装置に関する。特に、本発明の一態様は、単極性のトランジスタを用いた順序回路、上記順序回路を用いた半導体表示装置などの、半導体装置に関する。

駆動回路が単極性のトランジスタで構成されている半導体表示装置は、作製に要するコストを下げられるので望ましい。以下の特許文献１及び特許文献２では、半導体表示装置の駆動回路に用いられる、インバータやシフトレジスタなどの各種回路を、単極性のトランジスタで構成する技術について開示されている。

特開２００１−３２５７９８号公報 特開２０１０−２７７６５２号公報

単極性のトランジスタは様々な要因により閾値電圧がマイナスにシフトしやすく、ノーマリオンになりやすい傾向を有する。単極性のトランジスタで構成される半導体表示装置の駆動回路では、パルスを有する信号を出力する順序回路において、トランジスタの閾値電圧がマイナスにシフトすると、出力される信号の電位の振幅が小さくなり、駆動回路が正常に動作しなくなる。或いは、正常な動作が確保できたとしても、駆動回路の消費電力が増大してしまう。

例えば、特許文献２の図１０に記載されている回路において、トランジスタＱ２は、そのソースが低電位ＶＳＳに固定されている。トランジスタＱ２がノーマリオフであるならば、トランジスタＱ２は、そのゲートに低電位ＶＳＳが与えられると非導通状態（オフ）になる。しかし、トランジスタＱ２がノーマリオンだと、トランジスタＱ２は、そのゲートに低電位ＶＳＳが与えられても、ソースの電位を基準としたときのゲートとソース間の電圧であるゲート電圧が、トランジスタＱ２の閾値電圧よりも高いままである。そのため、トランジスタＱ２はオフにはならず、導通状態（オン）となる。

トランジスタＱ２がオフであるべきところ、オンになってしまうと、回路内に不要な電流が流れ、消費電流が大きくなる。さらには、上記不要な電流によって、回路に電位（例えば、特許文献２の図１０の場合、ローレベルの電位ＶＳＳ、或いはクロック信号ＣＬＫＡのハイレベルの電位ＶＤＤ及びローレベルの電位ＶＳＳ）の供給を行うための配線に流れる電流が増加する。そして、上記配線が有する抵抗により、電位ＶＤＤが供給される配線の電位が下降、電位ＶＳＳが供給される配線の電位が上昇する。その結果、回路から出力される電位の振幅が、理想的な電位差である、電位ＶＤＤと電位ＶＳＳの電位差よりも、小さくなってしまう。

また、クロック信号が供給される配線と出力端子との電気的な接続を制御するトランジスタ（例えば、特許文献２の図１０の場合、トランジスタＱ１）がノーマリオンだと、トランジスタＱ１を介して出力端子が充放電されるため、回路の消費電力が嵩んでしまう。

特に、半導体表示装置の画素部において、複数の画素に接続されたバスラインと呼ばれる配線、例えば走査線や信号線などに、回路から出力される電位を供給する場合、回路からの電位の出力を制御するトランジスタ（例えば、特許文献２の図１０の場合、トランジスタＱ１、トランジスタＱ２）には、大きな電流供給能力が求められる。そのため、当該トランジスタのチャネル幅Ｗは、回路内の他のトランジスタのチャネル幅Ｗよりも、大きい値に設計されることが多い。しかし、トランジスタのドレイン電流は、チャネル幅Ｗに比例する。よって、ノーマリオンであるトランジスタのチャネル幅Ｗを大きくすると、オフとすべきときに当該トランジスタに流れる電流が、他のトランジスタよりも大きくなる。従って、回路に流れる不要な電流が増大し、消費電力が増大する、或いは、出力される電位の振幅が小さくなる、といった上述したような現象が、顕著に起こりやすい。

上述したような技術的背景のもと、本発明では、消費電力が小さく抑えられる半導体装置の提供を、課題の一つとする。或いは、本発明では、出力される電位の振幅が小さくなるのを防ぐことができる半導体装置の提供を、課題の一つとする。

本発明の一態様では、出力端子への電源電位の供給を制御する第１トランジスタと、出力端子へのクロック信号の電位の供給を制御する第２トランジスタと、第１トランジスタのゲート及び第２トランジスタのゲートと、一対の電源電位が供給される配線との電気的な接続を制御する回路とを有する。そして、第１トランジスタのソースとドレインの間を介して出力端子に供給される電源電位は、一対の電源電位が供給される配線とは、異なる配線を介して順序回路に供給されるものとする。

上記構成により、第１トランジスタのゲートと、第１トランジスタのソース及びドレインの一方とを電気的に分離することができる。よって、第１トランジスタのソース及びドレインの一方に供給される電源電位と、第１トランジスタのゲートに供給される電源電位とをそれぞれ制御することで、第１トランジスタがオフとなるようにそのゲート電圧を制御することができる。そのため、第１トランジスタがノーマリオンであったとしても、第１トランジスタをオフにすべきときに、オフにすることができる。

また、本発明の一態様では、第１トランジスタ及び第２トランジスタがｎチャネル型である場合、上記クロック信号が有する二値の電位のうち、第１トランジスタのソースとドレインの間を介して出力端子に供給される電源電位に近い方の電位は、上記電源電位と同じかそれよりも高いものとする。また、第１トランジスタ及び第２トランジスタがｐチャネル型である場合、上記クロック信号が有する二値の電位のうち、第１トランジスタのソースとドレインの間を介して出力端子に供給される電源電位に近い方の電位は、上記電源電位と同じかそれよりも低いものとする。

上記構成により、第２トランジスタがノーマリオンであっても、第２トランジスタをオフにすべきときに、オフにすることができる。よって、第２トランジスタを介して出力端子が充放電されるのを防ぎ、回路の消費電力を低く抑えることができる。

具体的に、本発明の一態様にかかる半導体装置は、第１電位（ＶＳＳ）が供給される第１配線と、第１電位よりも高い第２電位（ＶＥＥ）が供給される第２配線と、第２電位よりも高い第３電位（ＶＤＤ）が供給される第３配線と、第３電位と同じかそれよりも高い第４電位（ＶＣＣ）と、第２電位とが順に繰り返される第１クロック信号（ＣＬＫＢ）が、供給される第４配線と、同じ極性を有する第１トランジスタ及び第２トランジスタと、第１トランジスタのゲートまたは第２トランジスタのゲートと、第１配線または第３配線との電気的な接続を、第１電位と第３電位とが順に繰り返される第２クロック信号と、入力信号（Ｖｉｎ）とに従って制御する回路と、を有し、第１トランジスタのソース及びドレインの一方は、第２配線に電気的に接続されており、第２トランジスタのソース及びドレインの一方は、第４配線に電気的に接続されており、第１トランジスタのソース及びドレインの他方と、第２トランジスタのソース及びドレインの他方とは、互いに電気的に接続されている。

本発明の一態様では、消費電力が小さく抑えられる、単極性のトランジスタを用いた半導体装置を提供することができる。或いは、本発明の一態様では、出力される電位の振幅が小さくなるのを防ぐことができる半導体装置を提供することができる。

順序回路の構成を示す図と、クロック信号の電位の波形を示す図。 順序回路の構成を示す図。 順序回路の動作を示すタイミングチャート。 シフトレジスタの構成を示す図。 シフトレジスタの動作を示すタイミングチャート。 第ｊの順序回路１０＿ｊを、模式的に示した図。 順序回路の構成を示す図。 順序回路の構成を示す図。 順序回路の構成を示す図。 半導体表示装置の構成を示す図。 画素の上面図。 画素の断面図。 トランジスタの断面構造を示す図。 液晶表示装置の上面図。 液晶表示装置の断面図。 電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。

なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを、その範疇に含む。

また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

〈順序回路の構成例〉
図１（Ａ）に、本発明の一態様に係る順序回路の、回路構成の一例を示す。図１（Ａ）に示す順序回路１０は、複数のトランジスタを有する回路１１と、トランジスタ１２と、トランジスタ１３とを有する。図１（Ａ）に示した順序回路１０において、少なくともトランジスタ１２とトランジスタ１３は、同じ極性を有する。図１（Ａ）では、トランジスタ１２と、トランジスタ１３とが、共にｎチャネル型である場合を例示している。

回路１１には、配線１４を介してハイレベルの電源電位ＶＤＤが、配線１５を介してローレベルの電源電位ＶＳＳが、それぞれ供給される。また、回路１１には、配線１７を介して入力信号Ｖｉｎの電位が供給され、複数の配線１８を介して複数のクロック信号ＣＬＫＡの電位がそれぞれ供給される。

回路１１は、入力信号Ｖｉｎの電位及び複数のクロック信号ＣＬＫＡの電位に従って、配線１４または配線１５と、トランジスタ１２のゲートまたはトランジスタ１３のゲートとの電気的な接続を制御する機能を有する。

また、トランジスタ１２は、ローレベルの電源電位ＶＥＥが供給される配線１６と、出力端子２０との電気的な接続を制御する機能を有する。また、トランジスタ１３は、クロック信号ＣＬＫＢが供給される配線１９と、出力端子２０との電気的な接続を制御する機能を有する。

具体的に、トランジスタ１２は、ソース及びドレインの一方が配線１６に電気的に接続されており、ソース及びドレインの他方が出力端子２０に電気的に接続されている。トランジスタ１３は、ソース及びドレインの一方が配線１９に電気的に接続されており、ソース及びドレインの他方が出力端子２０に電気的に接続されている。

なお、トランジスタ１３のゲート電圧を保持する機能を有する容量素子を、トランジスタ１３のゲートに接続しても良い。ただし、トランジスタ１３のゲートが有する寄生容量が大きい場合など、容量素子を設けずともそのゲート電圧を保持できる場合は、必ずしも容量素子を設ける必要はない。

複数の画素に接続されたバスラインと呼ばれる配線に、順序回路１０の出力端子２０から出力される電位Ｖｏｕｔを供給する場合、上記電位Ｖｏｕｔの出力を制御するトランジスタ１２及びトランジスタ１３には、大きな電流供給能力が求められる。そのため、当該トランジスタ１２及びトランジスタ１３のチャネル幅Ｗは、回路１１内のトランジスタよりも、大きい値に設定することが望ましい。

そして、電源電位ＶＥＥは電源電位ＶＤＤよりも低く、電源電位ＶＳＳより高い電位であることが望ましい。

また、本発明の一態様では、クロック信号ＣＬＫＢは二値の電位が繰り返されており、電源電位ＶＳＳに近い側のローレベルの電位は、電源電位ＶＥＥと同じか、それより高いものとする。図１（Ｂ）に、電源電位ＶＳＳと電源電位ＶＤＤとが順に繰り返されるクロック信号ＣＬＫＡの電位の波形と、電源電位ＶＥＥと電源電位ＶＤＤよりも高い電源電位ＶＣＣとが順に繰り返されるクロック信号ＣＬＫＢの電位の波形とを、例示する。なお、図１（Ｂ）では、クロック信号ＣＬＫＢのハイレベルの電位が、電源電位ＶＤＤよりも高い電源電位ＶＣＣである場合を例示しているが、クロック信号ＣＬＫＢのハイレベルの電位は、電源電位ＶＤＤと同じか、それ以上の高さを有していれば良い。

トランジスタ１３がｎチャネル型である場合、回路１１からトランジスタ１３のゲートに電源電位ＶＤＤより高い電位が供給されると、トランジスタ１３のソース及びドレインの一方に供給されるクロック信号ＣＬＫＢのハイレベルの電位ＶＣＣが、オンのトランジスタ１３を介して出力端子２０に供給される。次いで、回路１１からトランジスタ１３のゲートに電源電位ＶＳＳが供給され、トランジスタ１３のソース及びドレインの一方にクロック信号ＣＬＫＢのローレベルの電位ＶＥＥが供給されると、トランジスタ１３のゲート電圧は、電位ＶＳＳ−ＶＥＥとなる。電位ＶＳＳ−ＶＥＥ≦Ｖｔｈとなるように、電位ＶＥＥの高さを設定することで、トランジスタ１３がノーマリオンであっても、トランジスタ１３をオフにすることができ、トランジスタ１３を介して配線１８が充放電されることで消費電力が嵩むのを防ぐことができる。

また、トランジスタ１２がｎチャネル型である場合、トランジスタ１２は、回路１１からそのゲートに電源電位ＶＤＤまたは、回路１１に用いられているトランジスタの閾値電圧分だけ電源電位ＶＤＤより低い電位が供給されると、オンになる。また、トランジスタ１２は、そのゲートに回路１１から電源電位ＶＳＳが供給されると、ゲート電圧ＶｇｓはＶＳＳ−ＶＥＥとなる。電位ＶＳＳ−ＶＥＥ≦Ｖｔｈとなるように、電位ＶＥＥの高さを設定することで、トランジスタ１２がノーマリオンであっても、トランジスタ１２をオフにすることができ、消費電力が嵩むのを防ぐことができる。

なお、回路１１のトランジスタも、トランジスタ１２と同様にノーマリオンであるとき、回路１１のトランジスタを介して配線１５に電流が流れ、配線１５の電位が上昇する。配線１５の電位は、回路１１を介してトランジスタ１２のゲートに供給されるため、配線１５の電位の上昇により、トランジスタ１２のゲートに供給される電位も電源電位ＶＳＳから電位ＶＳＳ＋Ｖαまで上昇する。

トランジスタ１２のゲートに供給される電位が上昇しても、ゲート電圧Ｖｇｓ＝ＶＳＳ＋Ｖα−ＶＥＥ≦Ｖｔｈであれば、トランジスタ１２はオフのままである。よって、ゲート電圧Ｖｇｓ≦Ｖｔｈを満たすように、配線１５の電位の上昇分を見越して、電源電位ＶＳＳと電源電位ＶＥＥの高さを定めれば、トランジスタ１２がノーマリオンであっても、当該トランジスタ１２をオフにすべきときに、オフに近い状態にすることができる。

なお、複数の画素に接続されたバスラインと呼ばれる配線に、順序回路１０の出力端子２０から出力される電位Ｖｏｕｔを供給する場合、トランジスタ１２及びトランジスタ１３には大きな電流供給能力が求められるが、回路１１のトランジスタにはトランジスタ１２及びトランジスタ１３ほど大きな電流供給能力は求められない。よって、回路１１のトランジスタのチャネル幅Ｗは、トランジスタ１２及びトランジスタ１３のチャネル幅Ｗよりも小さくすることができる。そのため、回路１１のトランジスタがノーマリオンであり、そのゲート電圧が閾値電圧より多少大きかったとしても、回路１１のトランジスタを介して配線１５に流れる電流は、トランジスタ１２のゲート電圧が閾値電圧より多少大きかったときに配線１６に流れる電流よりも、小さくすることができる。したがって、配線１５の電位の変化分に相当する電圧Ｖαを小さく抑えることは、比較的容易である。

この様に、本発明の一態様に係る順序回路１０では、出力側に位置するトランジスタ１２のソース及びドレインの一方に電気的に接続された配線１６と、回路１１のトランジスタに電気的に接続された配線１５とを、電気的に分離させる構成とすることで、トランジスタ１２のソース及びドレインの一方に供給される電源電位ＶＥＥと、トランジスタ１２のゲートに供給される電源電位ＶＳＳとをそれぞれ別個に制御することができる。それにより、トランジスタ１２がノーマリオンであったとしても、トランジスタ１２をオフにすべきときにトランジスタ１２がオフとなるように、そのゲート電圧を制御することができる。よって、順序回路１０の消費電力を小さく抑えることができ、また、順序回路１０から出力される電位Ｖｏｕｔの振幅が小さくなるのを防ぐことができる。

なお、図１（Ａ）では、トランジスタ１２と、トランジスタ１３とが、共にｎチャネル型である場合を例示しているが、トランジスタ１２と、トランジスタ１３とは、共にｐチャネル型であっても良い。ただし、この場合、回路１１に接続された配線１５と、トランジスタ１２のソース及びドレインの一方に接続された配線１６とには、配線１４よりも高い電位が供給される構成とする。さらに、配線１６の電位は、配線１５の電位よりも低いものとする。

〈順序回路の具体的な構成例１〉
次いで、順序回路１０の具体的な構成例について説明する。図２に、本発明の一態様に係る順序回路の一例を示す。

図２に示す順序回路１０は、回路１１と、トランジスタ１０１及びトランジスタ１０２とを有する。トランジスタ１０１は、図１（Ａ）のトランジスタ１２に相当し、トランジスタ１０２は、図１（Ａ）のトランジスタ１３に相当する。また、順序回路１０には、配線１１０乃至配線１１２を介して各種電源電位が供給され、配線１１３乃至配線１１５を介してクロック信号ＣＬＫＡ１乃至クロック信号ＣＬＫＡ３が、それぞれが供給されている。また、配線１１６を介してクロック信号ＣＬＫＢが供給され、配線１１７を介して入力信号ＬＩＮが供給され、配線１１８を介して入力信号ＲＩＮが供給される。また、順序回路１０では、出力信号ＳＲＯＵＴが配線１１９を介して出力され、出力信号ＧＯＵＴが配線１２０を介して出力される。

また、図２に示す順序回路１０では、回路１１が、トランジスタ１３０乃至トランジスタ１３９を有している。

上記順序回路１０を複数段接続させることで、シフトレジスタを構成することができる。

トランジスタ１０１及びトランジスタ１０２と、トランジスタ１３０乃至トランジスタ１３９とがｎチャネル型である場合、具体的に、配線１１０には電源電位ＶＤＤが供給され、配線１１１には電源電位ＶＳＳが供給され、配線１１２には電源電位ＶＥＥが供給される。また、配線１１７には入力信号ＬＩＮが供給され、配線１１８には入力信号ＲＩＮが供給される。入力信号ＬＩＮ及び入力信号ＲＩＮは、図１（Ａ）に示す順序回路１０における入力信号Ｖｉｎに相当する。

トランジスタ１３０は、そのゲートがトランジスタ１３６及びトランジスタ１０１のゲートに接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ１３７のソース及びドレインの一方と、トランジスタ１３９のソース及びドレインの一方とに接続されている。トランジスタ１３６は、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０１は、そのソース及びドレインの一方が配線１１２に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

また、トランジスタ１３１は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ１３０のソース及びドレインの他方に接続されている。トランジスタ１３４は、そのゲートが配線１１４に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ１３３のソース及びドレインの一方に接続されている。トランジスタ１３５は、そのゲートが配線１１８に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ１３０、トランジスタ１３６、及びトランジスタ１０１のゲートに接続されている。

トランジスタ１３３は、そのゲートが配線１１５に接続され、そのソース及びドレインの他方がトランジスタ１３０、トランジスタ１３６、及びトランジスタ１０１のゲートに接続されている。トランジスタ１３２は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ１３０、トランジスタ１３６、及びトランジスタ１０１のゲートに接続されている。トランジスタ１３７は、そのゲートが配線１１０に接続され、そのソース及びドレインの一方がトランジスタ１３１のソース及びドレインの他方及びトランジスタ１３０のソース及びドレインの他方に接続され、そのソース及びドレインの他方がトランジスタ１３８のゲートに接続されている。トランジスタ１３８は、そのソース及びドレインの一方が配線１１３に接続され、そのソース及びドレインの他方が配線１１９に接続されている。

トランジスタ１３９は、そのゲートが配線１１０に接続され、そのソース及びドレインの一方がトランジスタ１３１のソース及びドレインの他方及びトランジスタ１３０のソース及びドレインの他方に接続され、そのソース及びドレインの他方がトランジスタ１０２のゲートに接続されている。トランジスタ１０２は、そのソース及びドレインの一方が配線１１６に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

図２に示した順序回路１０の動作について、図３に示したタイミングチャートを用いて説明する。

図３に示すように、期間ｔ１において、配線１１３に供給されるクロック信号ＣＬＫＡ１は電位ＶＳＳ、配線１１４に供給されるクロック信号ＣＬＫＡ２は電位ＶＤＤ、配線１１５に供給されるクロック信号ＣＬＫＡ３は電位ＶＤＤ、配線１１６に供給されるクロック信号ＣＬＫＢは電位ＶＥＥ、配線１１７に供給される入力信号ＬＩＮは電位ＶＳＳ、配線１１８に供給される入力信号ＲＩＮは電位ＶＳＳとなる。

よって、期間ｔ１において、順序回路１０では、トランジスタ１０１、トランジスタ１３０、トランジスタ１３３、トランジスタ１３４、トランジスタ１３６、トランジスタ１３７、トランジスタ１３９がオンとなる。また、トランジスタ１３１、トランジスタ１３２、トランジスタ１３５、トランジスタ１３８、トランジスタ１０２がオフとなる。したがって、配線１１２の電源電位ＶＥＥが、出力信号ＧＯＵＴの電位として配線１２０から出力される。また、配線１１１の電源電位ＶＳＳが、出力信号ＳＲＯＵＴの電位として配線１１９から出力される。

次いで、図３に示すように、期間ｔ２において、配線１１３に供給されるクロック信号ＣＬＫＡ１は電位ＶＳＳ、配線１１４に供給されるクロック信号ＣＬＫＡ２は電位ＶＳＳ、配線１１５に供給されるクロック信号ＣＬＫＡ３は電位ＶＤＤ、配線１１６に供給されるクロック信号ＣＬＫＢは電位ＶＥＥ、配線１１７に供給される入力信号ＬＩＮは電位ＶＤＤ、配線１１８に供給される入力信号ＲＩＮは電位ＶＳＳとなる。

よって、期間ｔ２において、順序回路１０では、トランジスタ１３１乃至トランジスタ１３３、トランジスタ１３７乃至トランジスタ１３９、トランジスタ１０２がオンとなる。また、トランジスタ１０１、トランジスタ１３０、トランジスタ１３４乃至トランジスタ１３６がオフとなる。したがって、配線１１６のクロック信号ＣＬＫＢの電位ＶＣＣが、出力信号ＧＯＵＴの電位として配線１２０から出力され、配線１１３のクロック信号ＣＬＫＡ１の電位ＶＳＳが、出力信号ＳＲＯＵＴの電位として配線１１９から出力される。

次いで、図３に示すように、期間ｔ３において、配線１１３に供給されるクロック信号ＣＬＫＡ１は電位ＶＤＤ、配線１１４に供給されるクロック信号ＣＬＫＡ２は電位ＶＳＳ、配線１１５に供給されるクロック信号ＣＬＫＡ３は電位ＶＳＳ、配線１１６に供給されるクロック信号ＣＬＫＢは電位ＶＣＣ、配線１１７に供給される入力信号ＬＩＮは電位ＶＤＤ、配線１１８に供給される入力信号ＲＩＮは電位ＶＳＳとなる。

よって、期間ｔ３において、順序回路１０では、トランジスタ１３１、トランジスタ１３２、トランジスタ１３８、トランジスタ１０２がオンとなる。また、トランジスタ１０１、トランジスタ１３０、トランジスタ１３３乃至トランジスタ１３７、トランジスタ１３９がオフとなる。したがって、配線１１６のクロック信号ＣＬＫＢの電位ＶＣＣが、出力信号ＧＯＵＴの電位として配線１２０から出力され、配線１１３のクロック信号ＣＬＫＡ１の電位ＶＤＤが、出力信号ＳＲＯＵＴの電位として配線１１９から出力される。

次いで、図３に示すように、期間ｔ４において、配線１１３に供給されるクロック信号ＣＬＫＡ１は電位ＶＤＤ、配線１１４に供給されるクロック信号ＣＬＫＡ２は電位ＶＤＤ、配線１１５に供給されるクロック信号ＣＬＫＡ３は電位ＶＳＳ、配線１１６に供給されるクロック信号ＣＬＫＢは電位ＶＣＣ、配線１１７に供給される入力信号ＬＩＮは電位ＶＳＳ、配線１１８に供給される入力信号ＲＩＮは電位ＶＳＳとなる。

よって、期間ｔ４において、順序回路１０では、トランジスタ１３４、トランジスタ１３８、トランジスタ１０２がオンとなる。また、トランジスタ１０１、トランジスタ１３０乃至トランジスタ１３３、トランジスタ１３５乃至トランジスタ１３７、トランジスタ１３９がオフとなる。したがって、配線１１６のクロック信号ＣＬＫＢの電位ＶＣＣが、出力信号ＧＯＵＴの電位として配線１２０から出力され、配線１１３のクロック信号ＣＬＫＡ１の電位ＶＤＤが、出力信号ＳＲＯＵＴの電位として配線１１９から出力される。

次いで、図３に示すように、期間ｔ５において、配線１１３に供給されるクロック信号ＣＬＫＡ１は電位ＶＳＳ、配線１１４に供給されるクロック信号ＣＬＫＡ２は電位ＶＤＤ、配線１１５に供給されるクロック信号ＣＬＫＡ３は電位ＶＤＤ、配線１１６に供給されるクロック信号ＣＬＫＢは電位ＶＥＥ、配線１１７に供給される入力信号ＬＩＮは電位ＶＳＳ、配線１１８に供給される入力信号ＲＩＮは電位ＶＤＤとなる。

よって、期間ｔ５において、順序回路１０では、トランジスタ１０１、トランジスタ１３０、トランジスタ１３６、トランジスタ１３３乃至トランジスタ１３５、トランジスタ１３７、トランジスタ１３９がオンとなる。また、トランジスタ１３１、トランジスタ１３２、トランジスタ１３８、トランジスタ１０２がオフとなる。したがって、配線１１２の電源電位ＶＥＥが、出力信号ＧＯＵＴの電位として配線１２０から出力される。また、配線１１１の電源電位ＶＳＳが、出力信号ＳＲＯＵＴの電位として配線１１９から出力される。

なお、上記動作において、トランジスタ１０１がオフになるのは、期間ｔ２乃至期間ｔ４である。特に期間ｔ３及び期間ｔ４では、配線１１６に与えられるクロック信号ＣＬＫＢがハイレベルの電位ＶＣＣであるため、トランジスタ１０１がオンであると、トランジスタ１０１及びトランジスタ１０２を介して、配線１１６と配線１１２の間に電流が流れる。しかし、本発明の一態様では、トランジスタ１０１のゲートと、ソース及びドレインの一方とが、電気的に分離している。具体的には、トランジスタ１０１をオフとするとき、トランジスタ１０１のゲートには配線１１１の電源電位ＶＳＳを与え、トランジスタ１０１のソース及びドレインの一方には、配線１１２の電源電位ＶＥＥを与えることができる。よって、配線１１６と配線１１２の間に電流が流れても、その電流によって配線１１２の電源電位ＶＥＥが上昇し、トランジスタ１０１のゲート電圧Ｖｇｓが閾値電圧Ｖｔｈに近づくため、最終的にトランジスタ１０１をオフにすることができる。

また、上記動作において、トランジスタ１０２がオフになるのは、期間ｔ１及び期間ｔ５であり、これらの期間では、トランジスタ１０２のゲートには配線１１１の電源電位ＶＳＳが供給されている。しかし、トランジスタ１０２のソース及びドレインの一方には、電源電位ＶＳＳよりも高い、クロック信号ＣＬＫＢの電位ＶＥＥが供給されるため、トランジスタ１０２のゲート電圧を閾値電圧Ｖｔｈよりも低くすることができる。具体的に、電位ＶＥＥは、電位ＶＳＳから閾値電圧Ｖｔｈを差し引いた電位よりも高いことが望ましい。

図４に、上記順序回路１０を複数段接続させることで構成されるシフトレジスタを、一例として示す。

図４に示すシフトレジスタは、順序回路１０＿１乃至順序回路１０＿ｙ（ｙは自然数）を有する。順序回路１０＿１乃至順序回路１０＿ｙは、それぞれ、図２に示した順序回路１０と同じ構成を有する。ただし、図２に示した配線１１３乃至配線１１５には、クロック信号ＣＬＫＡ１乃至ＣＬＫＡ４のうち、いずれか３つのクロック信号が、クロック信号ＣＬＫＡ１乃至クロック信号ＣＬＫＡ３として、それぞれ供給される。また、配線１１６には、クロック信号ＣＬＫＢ１乃至ＣＬＫＢ４のうち、いずれか１つのクロック信号が、クロック信号ＣＬＫＢとして供給される。

具体的に、順序回路１０＿４ｍ＋１では、配線１１３にクロック信号ＣＬＫＡ１、配線１１４にクロック信号ＣＬＫＡ２、配線１１５にクロック信号ＣＬＫＡ３が供給される。順序回路１０＿４ｍ＋２では、配線１１３にクロック信号ＣＬＫＡ２、配線１１４にクロック信号ＣＬＫＡ３、配線１１５にクロック信号ＣＬＫＡ４が供給される。順序回路１０＿４ｍ＋３では、配線１１３にクロック信号ＣＬＫＡ３、配線１１４にクロック信号ＣＬＫＡ４、配線１１５にクロック信号ＣＬＫＡ１が供給される。順序回路１０＿４ｍ＋４では、配線１１３にクロック信号ＣＬＫＡ４、配線１１４にクロック信号ＣＬＫＡ１、配線１１５にクロック信号ＣＬＫＡ２が供給される。ただし、ｍは、順序回路１０の総数がｙであることを満たす、任意の整数とする。

また、具体的に、順序回路１０＿４ｍ＋１では、配線１１６にクロック信号ＣＬＫＢ１が供給される。順序回路１０＿４ｍ＋２では、配線１１６にクロック信号ＣＬＫＢ４が供給される。順序回路１０＿４ｍ＋３では、配線１１６にクロック信号ＣＬＫＢ３が供給される。順序回路１０＿４ｍ＋４では、配線１１６にクロック信号ＣＬＫＢ２が供給される。

図４に示したシフトレジスタにおいて、順序回路１０＿ｊ（ｊは、ｙ以下の自然数）が有する配線１１３乃至配線１２０の位置を、図６に模式的に示す。図４と図６から分かるように、順序回路１０＿ｊの配線１１７には、前段の順序回路１０＿ｊ−１の配線１１９から出力された出力信号ＳＲＯＵＴｊ−１が、入力信号ＬＩＮとして供給される。ただし、１段目の順序回路１０＿１の配線１１７には、スタートパルス信号ＳＰの電位が供給される構成とする。

また、順序回路１０＿ｊの配線１１８には、２つ後段の順序回路１０＿ｊ＋２の配線１１９から出力された出力信号ＳＲＯＵＴｊ＋２が、入力信号ＲＩＮとして供給される。ただし、ｙ−１段目の順序回路１０＿ｙ−１の配線１１８には、入力信号ＲＩＮ＿ｙ−１が供給され、ｙ段目の順序回路１０＿ｙの配線１１８には、入力信号ＲＩＮ＿ｙが供給される構成とする。入力信号ＲＩＮ＿ｙ−１は、順序回路１０＿ｙ＋１が存在すると仮定したときに、当該順序回路１０＿ｙ＋１から出力されるであろう出力信号ＳＲＯＵＴｙ＋１を想定している。また、入力信号ＲＩＮ＿ｙは、順序回路１０＿ｙ＋２が存在すると仮定したときに、当該順序回路１０＿ｙ＋２から出力されるであろう出力信号ＳＲＯＵＴｙ＋２を想定している。

順序回路１０＿ｊの配線１２０からは、出力信号ＧＯＵＴｊが出力される。

図５に、クロック信号ＣＬＫＡ１乃至クロック信号ＣＬＫＡ４の電位と、スタートパルス信号ＳＰの電位と、出力信号ＧＯＵＴ１乃至出力信号ＧＯＵＴ３の電位のタイミングチャートを示す。クロック信号ＣＬＫＡ１乃至クロック信号ＣＬＫＡ４は、電位の立ち上がりのタイミングが４分の１周期ずつ後ろにシフトした波形を有している。図４に示したシフトレジスタは、上記信号に従って動作する。そして、パルス幅が上記クロック信号の２分の１周期分であり、なおかつ、上記クロック信号の４分の１周期分ずつパルスが後ろにシフトした波形を有する、出力信号ＧＯＵＴ１乃至出力信号ＧＯＵＴｙを出力する。

例えば、図４に示したシフトレジスタを用いて、半導体表示装置において複数の画素に接続されたバスラインと呼ばれる配線に、出力信号ＧＯＵＴ１乃至出力信号ＧＯＵＴｙを供給する場合、順序回路１０＿１乃至順序回路１０＿ｙがそれぞれ有する出力側のトランジスタ１０１及びトランジスタ１０２には、大きな電流供給能力が求められる。よって、トランジスタ１０１及びトランジスタ１０２のチャネル幅Ｗは、トランジスタ１０１及びトランジスタ１０２以外のトランジスタのチャネル幅Ｗよりも、大きい値に設計されることが多い。そのため、トランジスタ１０１及びトランジスタ１０２がノーマリオンであると、シフトレジスタの消費電力が増大する、或いは、出力される出力信号ＧＯＵＴ１乃至出力信号ＧＯＵＴｙの振幅が小さくなる、といった現象が、顕著に起こりやすい。しかし、本発明の一態様では、順序回路１０＿１乃至順序回路１０＿ｙがそれぞれ有する出力側のトランジスタ１０１及びトランジスタ１０２がノーマリオンであっても、当該トランジスタ１０１及びトランジスタ１０２をオフにすべきときに、オフにすることができる。

よって、上記シフトレジスタを用いた本発明の一態様に係る半導体装置は、消費電力が小さく抑えられ、出力される出力信号ＧＯＵＴ１乃至出力信号ＧＯＵＴｙの振幅が小さくなるのを防ぐことができる。さらに、上記シフトレジスタを用いた本発明の一態様に係る半導体表示装置は、消費電力を低く抑えられ、バスラインに供給される信号の振幅が小さいことに起因する表示不良の発生を、防ぐことができる。

〈順序回路の具体的な構成例２〉
本発明の一態様に係る順序回路の、別の構成例について説明する。

図７（Ａ）に示す順序回路１０は、回路１１と、トランジスタ１０１及びトランジスタ１０２とを有する。トランジスタ１０１は、図１（Ａ）のトランジスタ１２に相当し、トランジスタ１０２は、図１（Ａ）のトランジスタ１３に相当する。また、順序回路１０には、配線１１０乃至配線１１２を介して各種電源電位が供給され、配線１１３及び配線１１４を介してクロック信号ＣＬＫＡ１及びクロック信号ＣＬＫＡ２が、それぞれが供給されている。また、配線１１６を介してクロック信号ＣＬＫＢが供給され、配線１１７を介して入力信号ＬＩＮが供給され、配線１１８を介して入力信号ＲＩＮが供給される。また、順序回路１０では、出力信号ＳＲＯＵＴが配線１１９を介して出力され、出力信号ＧＯＵＴが配線１２０を介して出力される。

また、図７（Ａ）に示す順序回路１０では、回路１１が、トランジスタ３１３乃至トランジスタ３１９を有している。

上記順序回路１０を複数段接続させることで、シフトレジスタを構成することができる。

トランジスタ３１３は、そのゲートがトランジスタ３１４及びトランジスタ１０１のゲートに接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ３１９のゲート及びトランジスタ１０２のゲートに接続されている。トランジスタ３１４は、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０１は、そのソース及びドレインの一方が配線１１２に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

また、トランジスタ３１５は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３１９のゲート及びトランジスタ１０２のゲートに接続されている。トランジスタ３１６は、そのゲートが配線１１４に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３１３、トランジスタ３１４、及びトランジスタ１０１のゲートに接続されている。トランジスタ３１７は、そのゲートが配線１１８に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３１３、トランジスタ３１４、及びトランジスタ１０１のゲートに接続されている。

トランジスタ３１８は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ３１３、トランジスタ３１４、及びトランジスタ１０１のゲートに接続されている。トランジスタ３１９は、そのゲートがトランジスタ１０２のゲートに接続され、そのソース及びドレインの一方が配線１１３に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０２は、そのゲートがトランジスタ３１９のゲートに接続され、そのソース及びドレインの一方が配線１１６に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

図７（Ａ）に示す順序回路１０では、全てのトランジスタがｎチャネル型である場合を例示している。具体的に、図７（Ａ）では、配線１１０には電源電位ＶＤＤが供給され、配線１１１には電源電位ＶＳＳが供給され、配線１１２には電源電位ＶＥＥが供給される場合を例示している。

図７（Ａ）に示す順序回路１０は、出力側のトランジスタ１０１のゲートと、ソース及びドレインの一方とを電気的に分離することができる。よって、トランジスタ１０１がノーマリオンであったとし、それにより、当該トランジスタ１０１のソース及びドレインの一方に電位を供給するための配線１１２の電位が上昇したとしても、トランジスタ１０１をオフにすべきときに、オフにすることができる。また、トランジスタ１０２のソース及びドレインの一方には、電源電位ＶＳＳよりも高い、クロック信号ＣＬＫＢの電位ＶＥＥが供給されるため、トランジスタ１０２のゲート電圧を閾値電圧Ｖｔｈよりも低くすることができる。よって、トランジスタ１０２がノーマリオンであったとしても、トランジスタ１０２をオフにすべきときに、オフにすることができる。

図７（Ｂ）に示す順序回路１０は、回路１１と、トランジスタ１０１及びトランジスタ１０２とを有する。トランジスタ１０１は、図１（Ａ）のトランジスタ１２に相当し、トランジスタ１０２は、図１（Ａ）のトランジスタ１３に相当する。また、順序回路１０には、配線１１０乃至配線１１２を介して各種電源電位が供給され、配線１１３乃至配線１１５を介してクロック信号ＣＬＫＡ１乃至クロック信号ＣＬＫＡ３が、それぞれが供給されている。また、配線１１６を介してクロック信号ＣＬＫＢが供給され、配線１１７を介して入力信号ＬＩＮが供給され、配線１１８を介して入力信号ＲＩＮが供給される。また、順序回路１０では、出力信号ＳＲＯＵＴが配線１１９を介して出力され、出力信号ＧＯＵＴが配線１２０を介して出力される。

また、図７（Ｂ）に示す順序回路１０では、回路１１が、トランジスタ３４４乃至トランジスタ３５１を有している。

上記順序回路１０を複数段接続させることで、シフトレジスタを構成することができる。

トランジスタ３４４は、そのゲートがトランジスタ３４５及びトランジスタ１０１のゲートに接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ３５１及びトランジスタ１０２のゲートに接続されている。トランジスタ３４５は、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０１は、そのソース及びドレインの一方が配線１１２に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

また、トランジスタ３４６は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３５１及びトランジスタ１０２のゲートに接続されている。トランジスタ３４７は、そのゲートが配線１１４に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３４４、トランジスタ３４５、及びトランジスタ１０１のゲートに接続されている。トランジスタ３４８は、そのゲートが配線１１５に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３４４、トランジスタ３４５、及びトランジスタ１０１のゲートに接続されている。トランジスタ３４９は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ３４４、トランジスタ３４５、及びトランジスタ１０１のゲートに接続されている。

トランジスタ３５０は、そのゲートが配線１１８に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３４４、トランジスタ３４５、及びトランジスタ１０１のゲートに接続されている。トランジスタ３５１は、そのゲートがトランジスタ１０２のゲートに接続され、そのソース及びドレインの一方が配線１１３に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０２は、そのゲートがトランジスタ３５１のゲートに接続され、そのソース及びドレインの一方が配線１１６に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

図７（Ｂ）に示す順序回路１０では、全てのトランジスタがｎチャネル型である場合を例示している。具体的に、図７（Ｂ）では、配線１１０には電源電位ＶＤＤが供給され、配線１１１には電源電位ＶＳＳが供給され、配線１１２には電源電位ＶＥＥが供給される場合を例示している。

図７（Ｂ）に示す順序回路１０は、出力側のトランジスタ１０１のゲートと、ソース及びドレインの一方とを電気的に分離することができる。よって、トランジスタ１０１がノーマリオンであったとし、それにより、当該トランジスタ１０１のソース及びドレインの一方に電位を供給するための配線１１２の電位が上昇したとしても、トランジスタ１０１をオフにすべきときに、オフにすることができる。また、トランジスタ１０２のソース及びドレインの一方には、電源電位ＶＳＳよりも高い、クロック信号ＣＬＫＢの電位ＶＥＥが供給されるため、トランジスタ１０２のゲート電圧を閾値電圧Ｖｔｈよりも低くすることができる。よって、トランジスタ１０２がノーマリオンであったとしても、トランジスタ１０２をオフにすべきときに、オフにすることができる。

図８（Ａ）に示す順序回路１０は、回路１１と、トランジスタ１０１及びトランジスタ１０２とを有する。トランジスタ１０１は、図１（Ａ）のトランジスタ１２に相当し、トランジスタ１０２は、図１（Ａ）のトランジスタ１３に相当する。また、順序回路１０には、配線１１０乃至配線１１２を介して各種電源電位が供給され、配線１１３及び配線１１４を介してクロック信号ＣＬＫＡ１及びクロック信号ＣＬＫＡ２が、それぞれが供給されている。また、配線１１６を介してクロック信号ＣＬＫＢが供給され、配線１１７を介して入力信号ＬＩＮが供給され、配線１１８を介して入力信号ＲＩＮが供給される。また、順序回路１０では、出力信号ＳＲＯＵＴが配線１１９を介して出力され、出力信号ＧＯＵＴが配線１２０を介して出力される。

また、図８（Ａ）に示す順序回路１０では、回路１１が、トランジスタ３７４乃至トランジスタ３８１を有している。

上記順序回路１０を複数段接続させることで、シフトレジスタを構成することができる。

トランジスタ３７４は、そのゲートがトランジスタ３７５及びトランジスタ１０１のゲートに接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ３７７のソース及びドレインの一方に接続されている。トランジスタ３７５は、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０１は、そのソース及びドレインの一方が配線１１２に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

また、トランジスタ３７６は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３７７のソース及びドレインの一方に接続されている。トランジスタ３７７は、そのゲートが配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３８１及びトランジスタ１０２のゲートに接続されている。トランジスタ３７８は、そのゲートが配線１１４に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３７４、トランジスタ３７５、及びトランジスタ１０１のゲートに接続されている。

トランジスタ３７９は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ３７４、トランジスタ３７５、及びトランジスタ１０１のゲートに接続されている。トランジスタ３８０は、そのゲートが配線１１８に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ３７４、トランジスタ３７５、及びトランジスタ１０１のゲートに接続されている。トランジスタ３８１は、そのソース及びドレインの一方が配線１１３に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０２は、そのソース及びドレインの一方が配線１１６に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

図８（Ａ）に示す順序回路１０では、全てのトランジスタがｎチャネル型である場合を例示している。具体的に、図８（Ａ）では、配線１１０には電源電位ＶＤＤが供給され、配線１１１には電源電位ＶＳＳが供給され、配線１１２には電源電位ＶＥＥが供給される場合を例示している。

図８（Ａ）に示す順序回路１０は、出力側のトランジスタ１０１のゲートと、ソース及びドレインの一方とを電気的に分離することができる。よって、トランジスタ１０１がノーマリオンであったとし、それにより、当該トランジスタ１０１のソース及びドレインの一方に電位を供給するための配線１１２の電位が上昇したとしても、トランジスタ１０１をオフにすべきときに、オフにすることができる。また、トランジスタ１０２のソース及びドレインの一方には、電源電位ＶＳＳよりも高い、クロック信号ＣＬＫＢの電位ＶＥＥが供給されるため、トランジスタ１０２のゲート電圧を閾値電圧Ｖｔｈよりも低くすることができる。よって、トランジスタ１０２がノーマリオンであったとしても、トランジスタ１０２をオフにすべきときに、オフにすることができる。

図８（Ｂ）に示す順序回路１０は、回路１１と、トランジスタ１０１及びトランジスタ１０２とを有する。トランジスタ１０１は、図１（Ａ）のトランジスタ１２に相当し、トランジスタ１０２は、図１（Ａ）のトランジスタ１３に相当する。また、順序回路１０には、配線１１０乃至配線１１２を介して各種電源電位が供給され、配線１１３及び配線１１４を介してクロック信号ＣＬＫＡ１及びクロック信号ＣＬＫＡ２が、それぞれが供給されている。また、配線１１６を介してクロック信号ＣＬＫＢが供給され、配線１１７を介して入力信号ＬＩＮが供給され、配線１１８を介して入力信号ＲＩＮが供給される。また、順序回路１０では、出力信号ＳＲＯＵＴが配線１１９を介して出力され、出力信号ＧＯＵＴが配線１２０を介して出力される。

また、図８（Ｂ）に示す順序回路１０では、回路１１が、トランジスタ４１４乃至トランジスタ４２２を有している。

上記順序回路１０を複数段接続させることで、シフトレジスタを構成することができる。

トランジスタ４１４は、そのゲートがトランジスタ４１５及びトランジスタ１０１のゲートに接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ４１７のソース及びドレインの一方に接続されている。トランジスタ４１５は、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０１は、そのソース及びドレインの一方が配線１１２に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

また、トランジスタ４１６は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ４１７のソース及びドレインの一方に接続されている。トランジスタ４１７は、そのゲートが配線１１０に接続され、そのソース及びドレインの他方がトランジスタ４２１のゲートに接続されている。トランジスタ４１８は、そのゲートが配線１１４に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ４１４、トランジスタ４１５、及びトランジスタ１０１のゲートに接続されている。トランジスタ４１９は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ４１４、トランジスタ４１５、及びトランジスタ１０１のゲートに接続されている。トランジスタ４２０は、そのゲートが配線１１８に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ４１４、トランジスタ４１５、及びトランジスタ１０１のゲートに接続されている。トランジスタ４２１は、そのソース及びドレインの一方が配線１１３に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ４２２は、そのゲートが配線１１０に接続され、そのソース及びドレインの一方がトランジスタ４２１のゲート、及びトランジスタ４１７のソース及びドレインの他方に接続され、そのソース及びドレインの他方がトランジスタ１０２のゲートに接続されている。トランジスタ１０２は、そのソース及びドレインの一方が配線１１６に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

図８（Ｂ）に示す順序回路１０では、全てのトランジスタがｎチャネル型である場合を例示している。具体的に、図８（Ｂ）では、配線１１０には電源電位ＶＤＤが供給され、配線１１１には電源電位ＶＳＳが供給され、配線１１２には電源電位ＶＥＥが供給される場合を例示している。

図８（Ｂ）に示す順序回路１０は、出力側のトランジスタ１０１のゲートと、ソース及びドレインの一方とを電気的に分離することができる。よって、トランジスタ１０１がノーマリオンであったとし、それにより、当該トランジスタ１０１のソース及びドレインの一方に電位を供給するための配線１１２の電位が上昇したとしても、トランジスタ１０１をオフにすべきときに、オフにすることができる。また、トランジスタ１０２のソース及びドレインの一方には、電源電位ＶＳＳよりも高い、クロック信号ＣＬＫＢの電位ＶＥＥが供給されるため、トランジスタ１０２のゲート電圧を閾値電圧Ｖｔｈよりも低くすることができる。よって、トランジスタ１０２がノーマリオンであったとしても、トランジスタ１０２をオフにすべきときに、オフにすることができる。

図９に示す順序回路１０は、回路１１と、トランジスタ１０１及びトランジスタ１０２とを有する。トランジスタ１０１は、図１（Ａ）のトランジスタ１２に相当し、トランジスタ１０２は、図１（Ａ）のトランジスタ１３に相当する。また、順序回路１０には、配線１１０乃至配線１１２を介して各種電源電位が供給され、配線１１３及び配線１１４を介してクロック信号ＣＬＫＡ１及びクロック信号ＣＬＫＡ２が、それぞれが供給されている。また、配線１１６を介してクロック信号ＣＬＫＢが供給され、配線１１７を介して入力信号ＬＩＮが供給され、配線１１８を介して入力信号ＲＩＮが供給される。また、順序回路１０では、出力信号ＳＲＯＵＴが配線１１９を介して出力され、出力信号ＧＯＵＴが配線１２０を介して出力される。

また、図９に示す順序回路１０では、回路１１が、トランジスタ４４４乃至トランジスタ４５２を有している。

上記順序回路１０を複数段接続させることで、シフトレジスタを構成することができる。

トランジスタ４４４は、そのゲートがトランジスタ４４５及びトランジスタ１０１のゲートに接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ４５２のソース及びドレインの一方に接続されている。トランジスタ４４５は、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ１０１は、そのソース及びドレインの一方が配線１１２に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

また、トランジスタ４４６は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ４５２のソース及びドレインの一方に接続されている。トランジスタ４４７は、そのゲートが配線１１４に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ４４４、トランジスタ４４５、及びトランジスタ１０１のゲートに接続されている。トランジスタ４４８は、そのゲートが配線１１８に接続され、そのソース及びドレインの一方が配線１１０に接続され、そのソース及びドレインの他方がトランジスタ４４４、トランジスタ４４５、及びトランジスタ１０１のゲートに接続されている。トランジスタ４４９は、そのゲートが配線１１７に接続され、そのソース及びドレインの一方が配線１１１に接続され、そのソース及びドレインの他方がトランジスタ４４４、トランジスタ４４５、及びトランジスタ１０１のゲートに接続されている。トランジスタ４５０は、そのゲートが配線１１０に接続され、そのソース及びドレインの一方がトランジスタ４５２のソース及びドレインの一方に接続され、その他方がトランジスタ４５１のゲートに接続されている。トランジスタ４５１は、そのソース及びドレインの一方が配線１１３に接続され、そのソース及びドレインの他方が配線１１９に接続されている。トランジスタ４５２は、そのゲートが配線１１０に接続され、そのソース及びドレインの他方がトランジスタ１０２のゲートに接続されている。トランジスタ１０２は、そのソース及びドレインの一方が配線１１６に接続され、そのソース及びドレインの他方が配線１２０に接続されている。

図９に示す順序回路１０では、全てのトランジスタがｎチャネル型である場合を例示している。具体的に、図９では、配線１１０には電源電位ＶＤＤが供給され、配線１１１には電源電位ＶＳＳが供給され、配線１１２には電源電位ＶＥＥが供給される場合を例示している。

図９に示す順序回路１０は、出力側のトランジスタ１０１のゲートと、ソース及びドレインの一方とを電気的に分離することができる。よって、トランジスタ１０１がノーマリオンであったとし、それにより、当該トランジスタ１０１のソース及びドレインの一方に電位を供給するための配線１１２の電位が上昇したとしても、トランジスタ１０１をオフにすべきときに、オフにすることができる。また、トランジスタ１０２のソース及びドレインの一方には、電源電位ＶＳＳよりも高い、クロック信号ＣＬＫＢの電位ＶＥＥが供給されるため、トランジスタ１０２のゲート電圧を閾値電圧Ｖｔｈよりも低くすることができる。よって、トランジスタ１０２がノーマリオンであったとしても、トランジスタ１０２をオフにすべきときに、オフにすることができる。

〈半導体表示装置の構成例〉
次いで、本発明の一態様にかかる半導体表示装置の構成例について説明する。

図１０（Ａ）に示す半導体表示装置７０には、画素部７１に、複数の画素５５と、画素５５を行毎に選択するためのバスラインに相当する、配線ＧＬ１乃至配線ＧＬｙ（ｙは自然数）で示される配線ＧＬと、選択された画素５５に画像信号を供給するための、配線ＳＬ１乃至配線ＳＬｘ（ｘは自然数）で示される配線ＳＬとが、設けられている。配線ＧＬへの信号の入力は、駆動回路７２により制御されている。配線ＳＬへの画像信号の入力は、駆動回路７３により制御されている。複数の画素５５は、配線ＧＬの少なくとも一つと、配線ＳＬの少なくとも一つとに、それぞれ接続されている。

具体的に、駆動回路７２は、配線ＧＬ１乃至配線ＧＬｙを順に選択するための信号を生成するシフトレジスタ７５を有する。また、具体的に、駆動回路７３は、順にパルスを有する信号を生成するシフトレジスタ７６と、シフトレジスタ７６で生成される信号に従って、配線ＳＬ１乃至配線ＳＬｘへの画像信号の供給を制御するスイッチ回路７７とを有する。

本発明の一態様にかかる順序回路は、シフトレジスタ７５とシフトレジスタ７６の一方、または両方に用いることができる。

なお、画素部７１に設けられる配線の種類及びその数は、画素５５の構成、数及び配置によって決めることができる。具体的に、図１０（Ａ）に示す画素部７１の場合、ｘ列×ｙ行の画素５５がマトリクス状に配置されており、配線ＳＬ１乃至配線ＳＬｘ、配線ＧＬ１乃至配線ＧＬｙが、画素部７１内に配置されている場合を例示している。

なお、図１０（Ａ）では、駆動回路７２及び駆動回路７３が、画素部７１とともに一の基板上に形成されている場合を例示しているが、駆動回路７２及び駆動回路７３は、画素部７１と異なる基板上に形成されていても良い。

また、図１０（Ｂ）に、画素５５の構成を一例として示す。各画素５５は、液晶素子６０と、当該液晶素子６０への画像信号の供給を制御するトランジスタ５６と、液晶素子６０の画素電極と共通電極間の電圧を保持するための容量素子５７とを有する。液晶素子６０は、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含んだ液晶層と、を有している。

トランジスタ５６は、液晶素子６０の画素電極に、配線ＳＬの電位を与えるか否かを制御する。液晶素子６０の共通電極には、所定の電位が与えられている。

以下、トランジスタ５６と液晶素子６０の具体的な接続構成について説明する。図１０（Ｂ）では、トランジスタ５６のゲートが、配線ＧＬ１から配線ＧＬｙのいずれか１つに接続されている。トランジスタ５６のソース及びドレインの一方は、配線ＳＬ１から配線ＳＬｘのいずれか１つに接続され、トランジスタ５６のソース及びドレインの他方は、液晶素子６０の画素電極に接続されている。

液晶素子６０では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶層に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子６０は、画素電極に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。そして、画素部７１が有する複数の画素５５のそれぞれにおいて、液晶素子６０の階調が画像情報を有する画像信号に従って調整されることで、画素部７１に画像が表示される。

図１０（Ｂ）では、画素５５において、画像信号の画素５５への入力を制御するスイッチとして、一のトランジスタ５６を用いる場合を例示している。しかし、一のスイッチとして機能する、複数のトランジスタを、画素５５に用いていても良い。

本発明の一態様では、オフ電流が著しく小さいトランジスタ５６を、画像信号の画素５５への入力を制御するスイッチとして用いるのが好ましい。トランジスタ５６のオフ電流が小さいと、トランジスタ５６を介して電荷がリークするのを防ぐことができる。よって、液晶素子６０及び容量素子５７に与えられた画像信号の電位をより確実に保持することができるので、１フレーム期間内において電荷のリークにより液晶素子６０の透過率が変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、トランジスタ５６のオフ電流が小さい場合、トランジスタ５６を介して電荷がリークするのを防ぐことができるため、静止画を表示する期間において、駆動回路７２及び駆動回路７３への電源電位または信号の供給を停止しても良い。上記構成により、画素部７１への画像信号の書き込み回数を少なくし、半導体表示装置の消費電力を低減させることができる。

例えば、酸化物半導体を半導体膜に含むトランジスタはオフ電流を著しく小さくすることができるため、当該をトランジスタ５６として用いるのが適している。

なお、図１０（Ｂ）では、トランジスタ５６は、半導体膜を間に挟んで重なり合った、一対のゲート電極を有していても良い。当該一対のゲート電極は電気的に接続されている。本発明の一態様では、上記構成により、トランジスタ５６のオン電流を大きくし、なおかつトランジスタ５６の信頼性を高めることができる。

次いで、図１０（Ｃ）に、画素５５の別の一例を示す。画素５５は、画素５５への画像信号の入力を制御するトランジスタ９５と、発光素子９８と、画像信号に従って発光素子９８に供給する電流値を制御するトランジスタ９６と、画像信号の電位を保持するための容量素子９７と、を有する。

発光素子９８は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。

なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子９８の閾値電圧以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。

発光素子９８のアノードとカソードのいずれか一方は、画素５５に入力される画像信号に従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子９８の共通電極には、所定の電位が与えられており、発光素子９８の輝度は、画素電極と共通電極間の電位差によって定まる。よって、発光素子９８は、画像信号の電位に従ってその輝度が制御されることで、階調を表示することができる。そして、画素部が有する複数の画素５５のそれぞれにおいて、発光素子９８の階調が画像情報を有する画像信号に従って調整されることで、画素部７１に画像が表示される。

次いで、画素５５が有する、トランジスタ９５、トランジスタ９６、容量素子９７、発光素子９８の接続構成について説明する。

トランジスタ９５は、ソース及びドレインの一方が配線ＳＬに接続され、ソース及びドレインの他方がトランジスタ９６のゲートに接続されている。トランジスタ９５のゲートは、配線ＧＬに接続されている。トランジスタ９６は、ソース及びドレインの一方が電源線ＶＬに接続され、ソース及びドレインの他方が発光素子９８に接続されている。具体的に、トランジスタ９６のソース及びドレインの他方は、発光素子９８のアノードとカソードのいずれか一方に接続されている。発光素子９８のアノードとカソードのいずれか他方には、所定の電位が与えられる。

図１０（Ｃ）では、トランジスタ９６が、半導体膜を間に挟んで重なり合った、一対のゲート電極を有していても良い。当該一対のゲート電極は電気的に接続されている。本発明の一態様では、上記構成により、トランジスタ９６のオン電流を大きくし、なおかつトランジスタ９６の信頼性を高めることができる。

〈画素の構成〉
次いで、図１０（Ａ）に示した半導体表示装置７０の一つである液晶表示装置を例に挙げて、画素５５の構成例について説明する。図１１に、画素５５の上面図を一例として示す。なお、図１１では、画素５５のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１１に示す画素５５を有する素子基板を用いて形成された液晶表示装置の断面図を、図１２に示す。図１２に示す液晶表示装置のうち、基板３１を含む素子基板は、図１１の破線Ｂ１−Ｂ２における断面図に相当する。

図１１及び図１２に示す画素５５は、トランジスタ５６と、容量素子５７とを有する。さらに、図１２に示す画素５５は、液晶素子６０を有する。

トランジスタ５６は、絶縁表面を有する基板３１上に、ゲート電極としての機能を有する導電膜４０と、ゲート絶縁膜としての機能を有し、なおかつ導電膜４０上に位置する絶縁膜２２と、絶縁膜２２上において導電膜４０と重なる酸化物半導体膜４１と、酸化物半導体膜４１に電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜４３及び導電膜４４とを有する。導電膜４０は、図１０（Ｂ）に示す配線ＧＬとしての機能を有する。また、導電膜４３は、図１０（Ｂ）に示す配線ＳＬとしての機能を有する。

また、画素５５は、絶縁膜２２上に金属酸化物膜４２を有する。金属酸化物膜４２は、可視光に対して透光性を有する導電膜である。そして、金属酸化物膜４２上には、金属酸化物膜４２に電気的に接続された導電膜６１が設けられている、導電膜６１は、金属酸化物膜４２に所定の電位を供給する配線としての機能を有する。

絶縁膜２２としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

また、図１２では、酸化物半導体膜４１、導電膜４３及び導電膜４４上と、金属酸化物膜４２及び導電膜６１上とに、絶縁膜２６及び絶縁膜２７が、順に積層するように設けられている。トランジスタ５６は、絶縁膜２６及び絶縁膜２７をその構成要素に含んでいても良い。なお、図１２では、順に積層された絶縁膜２６及び絶縁膜２７を例示しているが、絶縁膜２６及び絶縁膜２７の代わりに、単層の絶縁膜が用いられていてもよいし、積層された３層以上の絶縁膜が用いられていてもよい。

そして、絶縁膜２６及び絶縁膜２７は、金属酸化物膜４２と重なる位置に開口部５８を有する。開口部５８は、酸化物半導体膜４１、導電膜４３及び導電膜４４とは異なる領域であって、なおかつ金属酸化物膜４２と重なる領域に設けられている。

また、図１２では、絶縁膜２６及び絶縁膜２７上と、開口部５８における金属酸化物膜４２上とに、窒化物絶縁膜２８と、絶縁膜２９とが、順に積層するように設けられている。

なお、絶縁膜２２上に酸化物半導体膜を形成し、当該酸化物半導体膜に接するように窒化物絶縁膜２８を形成することで、上記酸化物半導体膜の導電性を高めることができる。そして、導電性の高まった酸化物半導体膜を、金属酸化物膜４２として用いることができる。酸化物半導体膜の導電性が高まるのは、開口部５８の形成時、または、窒化物絶縁膜２８の形成時に酸化物半導体膜中に酸素欠損が形成され、窒化物絶縁膜２８から拡散してきた水素が当該酸素欠損に結合することでドナーが生成されるからだと考えられる。具体的に、金属酸化物膜４２の抵抗率は、代表的には１×１０^−３Ωｃｍ以上１×１０^４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０^−３Ωｃｍ以上１×１０^−１Ωｃｍ未満であるとよい。

金属酸化物膜４２は、酸化物半導体膜４１より水素濃度が高いことが好ましい。金属酸化物膜４２において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０^１９ａｔｏｍｓ／ｃｍ^３以上、好ましくは１×１０^２０ａｔｏｍｓ／ｃｍ^３以上、より好ましくは５×１０^２０ａｔｏｍｓ／ｃｍ^３以上である。酸化物半導体膜４１において、二次イオン質量分析法により得られる水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下である。

窒化物絶縁膜２８として、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることができる。上述した材料を用いた窒化物絶縁膜２８は、酸化シリコンや酸化アルミニウムなどの酸化物絶縁膜に比べて、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体膜４１に拡散するのを防ぐことができる。

また、窒化物絶縁膜２８及び絶縁膜２９には、導電膜４４と重なる位置に開口部６２が設けられている。そして、窒化物絶縁膜２８及び絶縁膜２９上には、可視光に対して透光性を有し、画素電極としての機能を有する導電膜４５が設けられている。導電膜４５は、開口部６２において、導電膜４４に電気的に接続されている。また、導電膜４５は、開口部５８において金属酸化物膜４２と重なっている。導電膜４５と金属酸化物膜４２とが、窒化物絶縁膜２８及び絶縁膜２９を間に挟んで重なる部分が、容量素子５７として機能する。

容量素子５７は、一対の電極として機能する金属酸化物膜４２及び導電膜４５と、誘電体膜として機能する窒化物絶縁膜２８及び絶縁膜２９とが、可視光に対して透光性を有している。よって、容量素子５７は可視光に対して透光性を有することとなり、容量素子の可視光に対する透光性が低い画素に比べて、画素５５の開口率を高めることができる。そのため、高い画質を得るために必要な容量値を確保しつつ、パネル内における光の損失を小さく抑えて、半導体装置の消費電力を低減させることができる。

なお、上述したように、絶縁膜２９は必ずしも設ける必要はないが、窒化物絶縁膜２８よりも比誘電率の低い絶縁物を用いた絶縁膜２９を窒化物絶縁膜２８と共に誘電体膜として用いることで、容量素子５７の誘電体膜の誘電率を、窒化物絶縁膜２８の膜厚を大きくすることなく所望の値に調整することができる。

導電膜４５上には、配向膜５２が設けられている。

また、基板３１と対向するように、基板４６が設けられている。基板４６上には、可視光を遮る機能を有する遮蔽膜４７と、特定の波長範囲の可視光を透過する着色層４８とが、設けられている。遮蔽膜４７及び着色層４８上には、樹脂膜５０が設けられており、樹脂膜５０上には共通電極としての機能を有する導電膜５９が設けられている。また、導電膜５９上には配向膜５１が設けられている。

そして、基板３１と基板４６の間には、配向膜５２と配向膜５１に挟まれるように、液晶材料を含む液晶層５３が設けられている。液晶素子６０は、導電膜４５、導電膜５９、及び液晶層５３を有する。

なお、図１１及び図１２では、液晶の駆動方法としてＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードを用いる場合を例示したが、液晶の駆動方法としては、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを適用することも可能である。

また、本発明の一態様に係る液晶表示装置において、液晶層には、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。

また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好ましい。

また、図１２では、カラーフィルタを用いることでカラーの画像を表示する液晶表示装置を例示しているが、本発明の一態様にかかる液晶表示装置は、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示する構成を有していてもよい。

なお、トランジスタ５６の酸化物半導体膜４１は、単膜の酸化物半導体膜で構成されているとは限らず、積層された複数の酸化物半導体膜で構成されていても良い。図１３（Ａ）では、酸化物半導体膜４１が、３層の積層された酸化物半導体膜で構成されている場合を、例示している。具体的に、図１３（Ａ）に示すトランジスタ５６では、酸化物半導体膜４１として、酸化物半導体膜４１ａ乃至酸化物半導体膜４１ｃが、絶縁膜２２側から順に積層されている。

そして、酸化物半導体膜４１ａ及び酸化物半導体膜４１ｃは、酸化物半導体膜４１ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜４１ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜４１ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体膜４１ｃは、図１３（Ｂ）に示すように、導電膜４３及び導電膜４４の上層で絶縁膜２２と重畳させて設ける構成としてもよい。

〈半導体表示装置の上面図と断面図〉
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体表示装置の外観について、図１４を用いて説明する。図１４は、基板４００１と基板４００６とを封止材４００５によって接着させた液晶表示装置の上面図である。また、図１５は、図１４の破線Ｃ１−Ｃ２における断面図に相当する。

基板４００１上に設けられた画素部４００２と、一対の駆動回路４００４とを囲むように、封止材４００５が設けられている。また、画素部４００２、駆動回路４００４の上に基板４００６が設けられている。よって、画素部４００２と、駆動回路４００４とは、基板４００１と封止材４００５と基板４００６とによって封止されている。

また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、駆動回路４００３が実装されている。

また、基板４００１上に設けられた画素部４００２、駆動回路４００４は、トランジスタを複数有している。図１５では、画素部４００２に含まれるトランジスタ４０１０を例示している。トランジスタ４０１０上には、酸化物絶縁膜を含む各種絶縁膜で構成される絶縁膜４０２０、窒化物絶縁膜を含む各種絶縁膜で構成される絶縁層４０２２が設けられており、トランジスタ４０１０は、絶縁膜４０２０及び絶縁層４０２２に設けられた開口部において、絶縁膜４０２２上の画素電極４０２１に接続されている。

また、基板４００６上には樹脂膜４０５９が設けられており、樹脂膜４０５９上には共通電極４０６０が設けられている。そして、基板４００１と基板４００６の間には、画素電極４０２１と共通電極４０６０の間に挟まれるように、液晶層４０２８が設けられている。液晶素子４０２３は、画素電極４０２１、共通電極４０６０、及び液晶層４０２８を有する。

液晶素子４０２３では、画素電極４０２１と共通電極４０６０の間に与えられる電圧の値に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子４０２３は、画素電極４０２１に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。

また、図１５に示すように、本発明の一態様では、絶縁膜４０２０及び絶縁層４０２２は、パネルの端部において除去されている。そして、絶縁膜４０２０及び絶縁層４０２２の除去されている領域において、導電膜４０５０が形成されている。導電膜４０５０と、トランジスタ４０１０のソースまたはドレインとして機能する導電膜とは、一の導電膜をエッチングすることで形成することができる。

そして、基板４００１と基板４００６の間には、導電性を有する導電性粒子４０６１が分散された樹脂膜４０６２が設けられている。導電膜４０５０は、共通電極４０６０と、導電性粒子４０６１を介して電気的に接続されている。すなわち、共通電極４０６０と導電膜４０５０とは、パネルの端部において、導電性粒子４０６１を介して電気的に接続されていることなる。樹脂膜４０６２には、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。また、導電性粒子４０６１には、例えば球状の有機樹脂をＡｕやＮｉ、Ｃｏ等の薄膜状の金属で被覆した粒子を用いることができる。

なお、図１５では配向膜を図示しなかったが、配向膜を画素電極４０２１及び共通電極４０６０上に設ける場合、共通電極４０６０と、導電性粒子４０６１と、導電膜４０５０とを電気的に接続するために、共通電極４０６０と重なる部分において配向膜を一部除去し、導電膜４０５０と重なる部分において配向膜を一部除去すれば良い。

なお、本発明の一態様に係る液晶表示装置では、カラーフィルタを用いることでカラーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示しても良い。

また、駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及び電位は、引き回し配線４０３０及び４０３１を介して、駆動回路４００４または画素部４００２に与えられる。

〈半導体膜について〉
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。

ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。

また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。

また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。

また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、第２の金属酸化物膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の金属酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、第２の金属酸化物膜としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、第１の金属酸化物膜、第３の金属酸化物膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の金属酸化物膜、第３の金属酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、第１の金属酸化物膜、第３の金属酸化物膜としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。

また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体装置のさらなる高速動作を実現する上で、より好ましい。

〈半導体装置を用いた電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。

図１６（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。表示部５００３または表示部５００４や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１６（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２の間の角度に従って、切り替える構成としても良い。第１表示部５６０３または第２表示部５６０４や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。

図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。

図１６（Ｄ）は腕時計であり、筐体５２０１、表示部５２０２、操作ボタン５２０３、バンド５２０４等を有する。表示部５２０２や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。

図１６（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２の間の角度に従って行う構成としても良い。表示部５８０３や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることできる。

図１６（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。表示部５９０２や、その他の集積回路に、本発明の一態様に係る半導体装置を用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板に形成した場合、図１６（Ｆ）に示すような曲面を有する表示部５９０２に当該半導体装置を適用することが可能である。

１０ 順序回路
１０＿ｊ 順序回路
１０＿ｊ−１ 順序回路
１０＿ｙ 順序回路
１０＿ｙ−１ 順序回路
１０＿１ 順序回路
１０＿４ｍ 順序回路
１１ 回路
１２ トランジスタ
１３ トランジスタ
１４ 配線
１５ 配線
１６ 配線
１７ 配線
１８ 配線
１９ 配線
２０ 出力端子
２２ 絶縁膜
２６ 絶縁膜
２７ 絶縁膜
２８ 窒化物絶縁膜
２９ 絶縁膜
３１ 基板
４０ 導電膜
４１ 酸化物半導体膜
４１ａ 酸化物半導体膜
４１ｂ 酸化物半導体膜
４１ｃ 酸化物半導体膜
４２ 金属酸化物膜
４３ 導電膜
４４ 導電膜
４５ 導電膜
４６ 基板
４７ 遮蔽膜
４８ 着色層
５０ 樹脂膜
５１ 配向膜
５２ 配向膜
５３ 液晶層
５５ 画素
５６ トランジスタ
５７ 容量素子
５８ 開口部
５９ 導電膜
６０ 液晶素子
６１ 導電膜
６２ 開口部
７０ 半導体表示装置
７１ 画素部
７２ 駆動回路
７３ 駆動回路
７５ シフトレジスタ
７６ シフトレジスタ
７７ スイッチ回路
９５ トランジスタ
９６ トランジスタ
９７ 容量素子
９８ 発光素子
１０１ トランジスタ
１０２ トランジスタ
１１０ 配線
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１６ 配線
１１７ 配線
１１８ 配線
１１９ 配線
１２０ 配線
１３０ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ トランジスタ
１３６ トランジスタ
１３７ トランジスタ
１３８ トランジスタ
１３９ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
３１５ トランジスタ
３１６ トランジスタ
３１７ トランジスタ
３１８ トランジスタ
３１９ トランジスタ
３４４ トランジスタ
３４５ トランジスタ
３４６ トランジスタ
３４７ トランジスタ
３４８ トランジスタ
３４９ トランジスタ
３５０ トランジスタ
３５１ トランジスタ
３７４ トランジスタ
３７５ トランジスタ
３７６ トランジスタ
３７７ トランジスタ
３７８ トランジスタ
３７９ トランジスタ
３８０ トランジスタ
３８１ トランジスタ
４１４ トランジスタ
４１５ トランジスタ
４１６ トランジスタ
４１７ トランジスタ
４１８ トランジスタ
４１９ トランジスタ
４２０ トランジスタ
４２１ トランジスタ
４２２ トランジスタ
４３８ 配線
４４４ トランジスタ
４４５ トランジスタ
４４６ トランジスタ
４４７ トランジスタ
４４８ トランジスタ
４４９ トランジスタ
４５０ トランジスタ
４５１ トランジスタ
４５２ トランジスタ
４００１ 基板
４００２ 画素部
４００３ 駆動回路
４００４ 駆動回路
４００５ 封止材
４００６ 基板
４０１０ トランジスタ
４０１８ ＦＰＣ
４０２０ 絶縁膜
４０２１ 画素電極
４０２３ 液晶素子
４０２８ 液晶層
４０３０ 配線
４０５０ 導電膜
４０５９ 樹脂膜
４０６０ 共通電極
４０６１ 導電性粒子
４０６２ 樹脂膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 操作ボタン
５２０４ バンド
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (1)

1. 第１乃至第６のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は第１の配線に電気的に接続されており、
   前記第１のトランジスタのソース又はドレインの他方は前記第２のトランジスタのソース又はドレインの一方に電気的に接続されており、
   前記第１のトランジスタのソース又はドレインの他方は第２の配線に電気的に接続されており、
   前記第２のトランジスタのソース又はドレインの他方は第３の配線に電気的に接続されており、
   前記第３のトランジスタのソース又はドレインの一方は第４の配線に電気的に接続されており、
   前記第３のトランジスタのソース又はドレインの他方は前記第２のトランジスタのゲートに電気的に接続されており、
   前記第３のトランジスタのソース又はドレインの他方は前記第５のトランジスタのゲートに電気的に接続されており、
   前記第４のトランジスタのソース又はドレインの一方は前記第４の配線に電気的に接続されており、
   前記第４のトランジスタのソース又はドレインの他方は前記第１のトランジスタのゲートに電気的に接続されており、
   前記第５のトランジスタのソース又はドレインの一方は第５の配線に電気的に接続されており、
   前記第５のトランジスタのソース又はドレインの他方は第６の配線に電気的に接続されており、
   前記第６のトランジスタのソース又はドレインの一方は前記第５のトランジスタのゲートに電気的に接続されており、
   前記第６のトランジスタのソース又はドレインの他方は第７の配線に電気的に接続されており、
   前記第１のトランジスタのゲートは前記第３のトランジスタのゲートに電気的に接続されており、
   前記第３の配線は第１のクロック信号を入力する機能を有し、
   前記第６の配線は第２のクロック信号を入力する機能を有し、
   前記第２の配線は第１の信号を出力する機能を有し、
   前記第５の配線は第２の信号を出力する機能を有する半導体装置であって、
   前記第１のクロック信号は第１の電位と、前記第１の電位よりも高い第２の電位とを有し、
   前記第２のクロック信号は第３の電位と、前記第３の電位よりも高い第４の電位とを有し、
   前記第１の電位は前記第３の電位よりも高く、
   前記第２の電位は前記第４の電位よりも高い半導体装置。

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