CN113744679B - 一种栅极驱动电路及显示面板 - Google Patents

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Abstract

本发明提供一种栅极驱动电路，其包括时钟信号线和N个级联的移位寄存器，第n级移位寄存器包括输出电路、置位电路和复位电路，输出电路包括第三晶体管和第四晶体管，置位电路的置位端口与另一移位寄存器的级传信号输出端相连，复位电路连接在第一控制节点和低电位端之间，其复位端口与第n+x级移位寄存器的驱动信号输出端相连。本发明还提供一种显示面板，其包括栅极驱动线、源极驱动线、像素电路阵列和上述栅极驱动电路。采用本发明的栅极驱动电路，输出电路独立地输出级传信号和栅极驱动信号，级传信号输出端上的负载相对于驱动信号输出端上的负载更小，栅极驱动电路在较宽的工作温度范围内都具有较高的响应速度以及较高的稳定性。

Description

一种栅极驱动电路及显示面板
技术领域
本发明涉及显示领域，具体涉及一种栅极驱动电路及显示面板。
背景技术
如今，薄膜晶体管(TFT，ThinFilmTransistor)集成栅极驱动电路已经成为有源矩阵显示领域的一个重要组成部分，被广泛应用于手机、电视显示屏上。对于车载显示领域，例如用于汽车的中控导航屏、倒车影像屏、信息娱乐系统屏幕和手机显示屏等各种类型的车载显示，TFT集成栅极驱动电路的实现尚有不少困难和挑战。
随着车载显示朝大尺寸、高分辨率(FHD以上)的趋势不断发展，现有技术中TFT集成栅极驱动电路的设计不仅会带来显示像素上充电率不足的问题，还会导致相邻栅极线的像素之间串扰量的增加，这些都对显示效果造成了严重的影响。
另外，对于车载显示设备和手机显示屏而言，其工作环境的温度范围较宽，温度可能从几十度到零下几十度。而实际应用中发现，温度对TFT集成栅极驱动电路的性能有明显的影响，较高或者较低的工作温度都可能引起TFT集成栅极驱动电路性能的劣化。在工作温度低的情况下(例如零下40摄氏度及以下)，栅极驱动电路存在驱动能力衰减的问题，甚至出现低温无法正常工作的问题。在较高工作温度时(例如80摄氏度及以上)，非晶硅TFT长时间工作后则容易出现较明显的Vth漂移，这将导致电路驱动能力退化以及电路功能失效。
目前的解决方案是对输出驱动信号的晶体管采用比较大宽长比(沟道宽度/沟道长度)的晶体管，沟道尺寸比较大的晶体管具有更好的驱动能力，但同时也导致晶体管的占地面积比较大，不利用集成在窄边框的显示面板上。
发明内容
本发明要解决的主要技术问题是如何采用小尺寸的晶体管提高栅极驱动电路的驱动能力。
本发明提供一种栅极驱动电路，其包括时钟信号线和N个级联的移位寄存器，N个级联的移位寄存器中第n级移位寄存器包括：输出电路，输出电路包括第三晶体管和第四晶体管，第三晶体管的第一极和第四晶体管的第一极连接到时钟信号线，用于输入时钟信号；第三晶体管的第二极作为级传信号输出端输出级传信号，第四晶体管的第二极作为驱动信号输出端输出驱动信号至对应的栅极线；第三晶体管的栅极和第四晶体管的栅极分别耦合至第一控制节点，以在第一控制节点电位的控制下导通后采用时钟信号分别对级传信号输出端和驱动信号输出端进行充电；置位电路，置位电路的置位端口与另一移位寄存器的级传信号输出端相连，在级传信号的控制下对第一控制节点进行充电，使第一控制节点的电位在移位寄存器的预充电阶段上升到第一电位，以使第三晶体管和第四晶体管导通，并在第三晶体管和第四晶体管导通后实现第一控制节点的电位自举，使第一控制节点的电位在移位寄存器的自举阶段从第一电位上升到第二电位；复位电路，复位电路连接在第一控制节点和低电位端之间，其复位端口与第n+x级移位寄存器的驱动信号输出端相连，以便在第n+x级移位寄存器的驱动信号的控制下，将第一控制节点的电位拉低，使第三晶体管和第四晶体管关断；其中，M、N、n和x为大于等于1的整数，且1≤n≤N。
本发明还提供一种显示面板，其包括N条栅极驱动线、M条源极驱动线以及N*M个显示像素电路所组成的像素电路阵列；该显示面板还包括上述栅极驱动电路，栅极驱动电路通过其N个级联的移位寄存器引出N条栅极驱动线，每条栅极驱动线分别连接至对应行的显示像素电路；其中，M为大于等于1的整数。
本发明实施例中，输出电路独立地输出级传信号和栅极驱动信号，级传信号输出端上的负载相对于驱动信号输出端上的负载更小，栅极驱动电路在低温下操作具有较高的响应速度，在高温下操作也具有较高的稳定性。
附图说明
图1为显示装置结构示意图；
图2(a)为实施例一第一种实施方案的移位寄存器电路结构示意图；
图2(b)为实施例一第二种实施方案的移位寄存器电路结构示意图；
图2(c)为实施例一第一种实施方案的栅极驱动电路结构示意图；
图2(d)为实施例一第一种实施方案的栅极驱动电路工作时序图；
图3(a)为实施例一第三种实施方案的移位寄存器电路结构示意图；
图3(b)为实施例一第三种实施方案的栅极驱动电路结构示意图；
图3(c)为实施例一第三种实施方案的栅极驱动电路工作时序图；
图4为实施例二第一种实施方案的移位寄存器电路结构示意图；
图5为实施例二第二种实施方案的移位寄存器电路结构示意图；
图6(a)为实施例二第三种实施方案的移位寄存器电路结构示意图；
图6(b)为实施例二第三种实施方案的栅极驱动电路结构示意图；
图6(c)为实施例二第三种实施方案的栅极驱动电路工作时序图；
图7为实施例三第一种实施方案的移位寄存器电路结构示意图；
图8为实施例三第二种实施方案的移位寄存器电路结构示意图；
图9为实施例四第一种实施方案的移位寄存器电路结构示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本发明能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本发明相关的一些操作并没有在说明书中显示或者描述，这是为了避免本发明的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本发明所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
需要说明的是，本文的晶体管，如无特殊说明，则其可以是任何结构的晶体管，比如双极型晶体管(BJT)或者场效应晶体管(FET)；当晶体管为双极型晶体管时，其控制极是指双极型晶体管的栅极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。
发明人在研究中发现，在低温情况下(例如零下40摄氏度)，由于TFT有源层中有效载流子浓度减少(有效载流子浓度正比于exp(-Ea/kT)，这里Ea为激活能，k为玻尔兹曼常数，T为开氏温度)，TFT的有效迁移率减少，并且阈值电压随温度的降低而增加，于是驱动TFT的驱动电流将衰减。与此同时，对于较大尺寸较高显示分辨率的TFT-LCD、AMOLED显示等有源显示产品而言，栅极驱动电路的驱动节点上又存在较大的负载电容(与显示驱动阵列中像素TFT的尺寸、栅线及数据线的交叠寄生电容等相关)和电阻(与显示阵列中驱动线的长度、厚度、驱动线的电阻率相关)。因此，低温容易导致大尺寸高分辨率显示器栅极驱动电路的TFT驱动能力显著退化，这是传统TFT栅极驱动电路低温下失效的主要原因。而在高温情况下，TFT本身的驱动能力提升，导致栅极驱动电路的电压馈通效应变得较为明显，并由此带来逻辑紊乱等问题。
本发明实施例中，通过引入时序强相关、负载量不同的栅极驱动电路输出的级传信号和驱动信号，以低负载、高速的级传信号作为输入信号，从而提升栅极驱动电路输入TFT的驱动能力，以波形稳定性较高的驱动信号作为复位控制信号，有利于抑制电压馈通效应，从而可解决电路的高温稳定性问题。
实施例一：
显示装置用于显示静态或动态的影像，如图1所示，显示装置100包括像素阵列110、栅极驱动电路120和源极驱动电路130。
像素阵列110包括阵列式排列的多个像素电路、多条数据线和多条栅极线。多条栅极线平行地在第一方向(例如水平方向)上延伸，多条数据线平行地在不同于第一方向的第二方向(例如第一方向和第二方向垂直)上延伸，每个像素电路形成于栅极线和数据线的交叉处，并与其相邻的栅极线和数据线电连接，以接入栅极线和/或数据线上的电平信号。
源极驱动电路用于将图像信号转换成与多条数据线一一对应的数据信号，以通过多条数据线将数据信号输出给像素电路，使像素电路根据数据信号改变其所在像素位置的亮度信息。
栅极驱动电路120包括与多条栅极线一一对应的多个级联的栅极驱动单元和时钟信号线，栅极驱动单元用于根据时钟信号和级传信号输出栅极驱动信号，因此栅极驱动单元又称为移位寄存器。每个移位寄存器的驱动信号输出端耦合到各自对应的栅极线，以便通过驱动信号选中该栅极线，使与该栅极线电连接的像素电路接入数据线上的数据信号。栅极驱动电路120中，每个移位寄存器的电路包括置位电路、复位电路和输出电路，置位电路和复位电路串联，其中间连接节点形成用于控制输出电路导通或关断的第一控制节点，置位电路、复位电路和输出电路之间通过相互的电连接和时序控制，以实现移位寄存器的预充电、自举和下拉。其中，置位电路用于在移位寄存器的预充电阶段对第一控制节点进行充电，使第一控制节点的电位上升到第一电位，从而控制输出电路导通，并通过开关控制，使第一控制节点在移位寄存器的自举阶段从第一电位上升到第二电位，实现第一控制节点的电位自举。输出电路在移位寄存器的自举阶段输出用于作为级传信号和栅极驱动信号用的信号。复位电路用于在移位寄存器的自举阶段后，将第一控制节点的电位拉低，使输出电路关断。
本发明的实施例中，输出电路独立地输出两路信号，一路作为级传信号，另一路作为栅极驱动信号，置位电路的置位端口与另一移位寄存器的级传信号输出端相连，采用级传信号控制对第一控制节点的充电，复位电路的复位端口与后级移位寄存器的驱动信号输出端相连，通过栅极驱动信号的控制将第一控制节点的电位下拉到低电平，从而使输出电路关断。
如图2(a)所示为本实施例第一种实施方案栅极驱动电路的移位寄存器结构示意图，以下以第n级移位寄存器为例进行说明，第n级移位寄存器的输出电路包括第三晶体管T3和第四晶体管T4，第三晶体管T3的第一极和第四晶体管T4的第一极引出第一时钟端口CK-1并连接到时钟信号线，用于输入时钟信号；第三晶体管T3的第二极作为级传信号输出端CN输出级传信号，第四晶体管T4的第二极作为驱动信号输出端GN输出驱动信号至对应的栅极线；第三晶体管T3的栅极和第四晶体管T4的栅极分别耦合至第一控制节点Q，以在第一控制节点Q电位的控制下导通后采用时钟信号分别对级传信号输出端CN和驱动信号输出端GN进行充电。
第n级移位寄存器的置位电路的第一置位端口ST1与另一移位寄存器的级传信号输出端CN相连，在级传信号的控制下对第一控制节点Q进行充电，使第一控制节点Q的电位在移位寄存器的预充电阶段上升到第一电位，以使第三晶体管T3和第四晶体管T4导通，并在第三晶体管T3和第四晶体管T4导通后实现第一控制节点Q的电位自举，使第一控制节点Q的电位在移位寄存器的自举阶段从第一电位上升到第二电位。具体地，置位电路至少包括第一晶体管T1，第一晶体管T1的控制极连接到第一置位端口ST1，第一晶体管T1的第一级在另一移位寄存器输出的级传信号为高电平时接入高电平电压端VH。
第n级移位寄存器的复位电路连接在第一控制节点Q和低电位端之间，其复位端口RST与第n+x级移位寄存器的驱动信号输出端GN相连，以便在第n+x级移位寄存器的驱动信号的控制下，将第一控制节点Q的电位拉低，使第三晶体管T3和第四晶体管T4关断。具体地，复位电路至少包括第二晶体管T2，第一晶体管T1的第二级和第二晶体管T2的第一级相连，两者的连接节点为第一控制节点Q(即自举节点)；第二晶体管T2的第二级连接低电平电压端VL，控制极与复位端口RST相连，以便在后移位寄存器的驱动信号为低电平时将第一控制节点Q的电位拉低。
采用本实施例的移位寄存器可以设计出TFT栅极驱动电路，栅极驱动电路的时钟信号线有m条时钟信号不重叠的时钟信号线，分别用于传输CK1时钟信号、CK2时钟信号、CK3时钟信号...CKm时钟信号，m个时钟信号的周期为T，有效电平时间与时钟周期的比例为k；其中，0<k<1。N个级联的移位寄存器分成若干组，每组包括m个级联的移位寄存器，m个级联的移位寄存器依次一一对应地连接到m条时钟信号线上。
具体地，第1至第m级移位寄存器的第一时钟端口CK-1依次连接至第1至第m条时钟信号线，第m+1至第2m级移位寄存器的第一时钟端口CK-1依次连接至第1至第m条时钟信号线，第2m+1至第3m级移位寄存器的第一时钟端口CK-1依次连接至第1至第m条时钟信号线，以此类推。
第n级移位寄存器输入部分的第一置位端口ST1耦合至第n-y级移位寄存器的级传信号输出端CN，在有的实施例中，第n级移位寄存器输入部分的第一置位端口ST1也可以耦合至第n+y级移位寄存器的级传信号输出端CN，优选方案中，第n级移位寄存器的第一置位端口ST1耦合至第n-1级移位寄存器的级传信号输出端CN。第n级移位寄存器输入部分的复位端口RST耦合至第n+x级移位寄存器的驱动信号输出端GN，优选方案中，第n级移位寄存器的复位端口RST耦合至第n+2级移位寄存器的驱动信号输出端GN，在其它的实施例中，第n级移位寄存器的复位端口RST也可以是耦合至第n+1级或者第n+3级移位寄存器的驱动信号输出端GN，只要输出驱动信号的时序在第一时钟端口CK-1接收下一高电平的时钟信号之前和置位端口的电位上升为高电平之前都可以。
其中，N、m和n为大于等于1的整数，且1≤n≤N，y和x为整数(正整数或负整数)。第n+x级移位寄存器是指输出栅极驱动信号在时序上比第n级晚的移位寄存器。
如图2(c)所示，本实施例取m＝4、y＝1、x＝2，以时钟信号线有4条为例进行说明，4条时钟信号线的时钟信号不重叠，4条时钟信号线分别为CK1、CK2、CK3、CK4，级联的移位寄存器也是每4个为一组，依次一一对应地连接到4条时钟信号线上，例如，第n-1级移位寄存器的第一时钟端口CK-1连接在时钟信号线CK1上，第n级移位寄存器的第一时钟端口CK-1连接在时钟信号线CK2上，第n+1级移位寄存器的第一时钟端口CK-1连接在时钟信号线CK3上，第n+2级移位寄存器的第一时钟端口CK-1连接在时钟信号线CK4上，然后开始下一组4个移位寄存器的时钟连接。
与现有技术中同时采用驱动信号作为置位控制信号和复位控制信号相比，本发明的TFT栅极驱动电路中移位寄存器具有相互独立的级传信号输出端CN和驱动信号输出端GN，级传信号输出端CN不用于连接到栅极线，而驱动信号输出端GN用于连接到栅极线，栅极线上具有等效的负载电阻R1和寄生电容C3，级传信号输出端CN相比于驱动信号输出端GN而言，负载量小，响应速度快，但驱动信号输出端GN上负载电容量大且稳压效果好，故本发明分别由移位寄存器前级的级传信号输出端CN的输出作为本级移位寄存器的置位信号，由移位寄存器后级的驱动信号输出端GN的输出作为本级移位寄存器的复位信号。
如图2(d)所示，本实施例中m＝4，以占空比为25％的四相非重叠时钟信号(CK1时钟信号、CK2时钟信号、CK3时钟信号到CK4时钟信号)为例，示例性地说明栅极驱动电路的工作周期。
具体地，对于第n级移位寄存器，其高电平和低电平分别来自高电平电压端VH和低电平电压端VL，每级移位寄存器都具有第一时钟端口CK-1、第一置位端口ST1、复位端口RST、级传信号输出端CN和驱动信号输出端GN。第n级移位寄存器的第一时钟端口CK-1耦合至四相非重叠时钟信号线(第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3到第四时钟信号线CK4)中的一个。第一置位端口ST1耦合至第n-1级移位寄存器的级传信号输出端CN(n-1)，复位端口RST耦合至第n+2级移位寄存器的驱动信号输出端GN(n+2)。以下为该方案TFT栅极驱动级联电路的工作原理。
如图2(d)所示，对于TFT栅极驱动级联电路，一个完整的显示帧包括四个连续的工作阶段，即(1)预充电阶段、(2)自举阶段、(3)下拉阶段和(4)低电平保持阶段。这四个工作阶段不仅在时间上存在先后顺序，而且相互之间存在着较强的关联性。
(1)P1阶段，即预充电阶段。
以第n级移位寄存器为例，当CN(n-1)级传信号为高电平时，第一晶体管T1被打开为第一控制节点Q提供充电电流，移位寄存器进入P1阶段。在P1阶段结束时，第一控制节点Q的电平达到VQH1＝VH-VTH1，其中VH为高电平，例如可以是固定的高电压，也可以是时钟信号的高电压，VTH1为第一晶体管T1的阈值电压。因此，驱动TFT(第三晶体管T3和第四晶体管T4)在自举阶段之前就导通。由于第一时钟端口CK-1为低电平，级传信号输出端CN和驱动信号输出端GN将保持着低电压电平。
(2)P2阶段，即自举阶段。
当CN(n-1)级传信号为低电平时，第一晶体管T1被关闭，移位寄存器进入P2阶段。与此同时，漏极连接至第一控制节点Q的第二晶体管T2也被关断，因此第一控制节点Q处于悬浮状态。第三晶体管T3和第四晶体管T4则保持着导通状态。因此，当第一时钟端口CK-1接收的CK1时钟信号的电压从低电平VL增加到高电平VH时，第三晶体管T3和第四晶体管T4就分别给级传信号输出端CN和驱动信号输出端GN提供充电电流，输出高电平的级传信号CN(n)和驱动信号GN(n)。根据电荷守恒的关系，第一控制节点Q上的电荷量基本在P2阶段保持稳定，P2期间的第一控制节点Q的电位从VQH1上升到了VQH2，实现了第一控制节点Q的电位自举。VQH2可以表示为：
其中，GGST3为第三晶体管T3的栅极-源极电容量，GGST4为第四晶体管T4的栅极-源极电容量，CP是指第一控制节点Q上除第三晶体管T3和第四晶体管T4的栅极-源极电容以外的其他寄生电容量，其可能包括第三晶体管T3和第四晶体管T4的栅极-漏极电容以及其他晶体管的栅极节点相关电容等。
第一控制节点Q的自举使得第三晶体管T3和第四晶体管T4保持着较低的导通阻抗R，由于R＝1/(W/L*(Vgs-Vth)*μ*CI)，这里W/L是驱动晶体管的沟道宽度及沟道长度之比，Vgs是栅极-源极电压差，Vth是阈值电压，μ是等效迁移率，CI是单位面积的栅介质层电容。第三晶体管T3和第四晶体管T4的Vgs越大，导通阻抗R越小，第三晶体管T3和第四晶体管T4的导通能力就越强，从而输出驱动能力更强的级传信号CN(n)和栅极驱动信号GN(n)。当栅极驱动信号GN(n)为高电平时，与其相连的栅极线被选通，像素电路可显示数据线上的数据信息。
(3)P3阶段，即下拉阶段。
当第一时钟端口CK-1的CK1时钟信号为低电平时，移位寄存器进入P3阶段。
在P3阶段的前半部分，第一控制节点Q的电压电平自举到VQH3。由于电压耦合关系与电压极性关系较小，VQH3的值与VQH1大致相等。因此，第三晶体管T3和第四晶体管T4保持开启的状态。此时，第一时钟端口CK-1的CK1时钟信号为低电平，因此级传信号输出端CN和驱动信号输出端GN分别通过第三晶体管T3和第四晶体管T4被拉低到低电平。
在P3阶段的后半部分，CN(n+2)级传信号和GN(n+2)驱动信号的电平值升高，第二晶体管T2导通，因此第一控制节点Q的电位被拉低，第三晶体管T3和第四晶体管T4都在第一时钟端口CK-1的下一个脉冲到来之前被关断，以抑制级传信号输出端CN和驱动信号输出端GN上可能会产生的次级脉冲。
(4)P4阶段，即低电平维持阶段。
当第三晶体管T3和第四晶体管T4被关断后，移位寄存器进入P4阶段。
在P4阶段，移位寄存器的内部第一控制节点Q、级传信号输出端CN和驱动信号输出端GN维持着低电平电压。对于有源显示面板，某行像素的低电平维持阶段实际对应于该行像素的显示阶段。若驱动信号输出端GN不能维持低电平，则像素电路内已经编程到图像传感像素电路的显示信号将会受到扰动，从而影响到实际的显示效果。
在较佳的实施例中，为了可靠地将第一控制节点Q、级传信号输出端CN、驱动信号输出端GN维持在低电平电压，在图2(a)的基础上，本实施例第二种实施方案的移位寄存器增加了下拉维持电路，下拉维持电路用于控制输出电路在下拉阶段后和下一预充电阶段到来之前维持输出低电平。如图2(b)所示，移位寄存器中，下拉维持电路包括第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10和第十一晶体管T11。第五晶体管T5和第七晶体管T7串联在第一时钟端口CK-1和低电平电压端VL之间，第六晶体管T6和第八晶体管T8串联在第一时钟端口CK-1和低电平电压端VL之间，第六晶体管T6的控制极连接到第五晶体管T5和第七晶体管T7的串联节点，第九晶体管T9连接在第一控制节点Q和低电平电压端VL之间，第十晶体管T10连接在级传信号输出端CN和低电平电压端VL之间，第十一晶体管T11连接在驱动信号输出端GN和低电平电压端VL之间，第九晶体管T9、第十晶体管T10和第十一晶体管T11的控制极分别连接到第六晶体管T6和第八晶体管T8的串联节点即第二控制节点QB。本实施方案的下拉维持电路还可以增加连接在第一控制节点Q和级传信号输出端CN之间的第一电容C1以及连接在第一控制节点Q和驱动信号输出端GN之间的第二电容C2，第一电容C1的电容值大于第二电容C2的电容值。本实施例第二种实施方案的栅极驱动电路采用如图2(c)所示的电路。
在P4阶段，当第一时钟端口CK-1为高电平时，第五晶体管T5和第六晶体管T6导通使得第二控制节点QB的电位被拉高。于是，第九晶体管T9、第十晶体管T10和第十一晶体管T11被打开以维持第一控制节点Q、级传信号输出端CN和驱动信号输出端GN的低电平。本实施例的这种低电平维持结构可以较好地抑制电压馈通效应，有利于提高高温工作情况下栅极驱动电路的稳定性。另一方面，如果第一时钟端口CK-1的电平变为VL，由于P4阶段第七晶体管T7和第八晶体管T8的断开(节点Q为低压)，第五晶体管T5单方向地传输较高电位到第六晶体管T6的栅极，于是第六晶体管T6可维持于导通状态，从而第二控制节点QB通过第六晶体管T6被放电，使得第九晶体管T9、第十晶体管T10和第十一晶体管T11被关断。由于第一时钟端口CK-1的高电平占空比为25％，因此低电平维持晶体管(第九晶体管T9、第十晶体管T10和第十一晶体管T11)，换言之这些低电平维持TFT的偏压占空比约为25％。值得注意的是，对于TFT元件电学特性(转移特性以及输出特性)的稳定性来说，其栅极-源极偏压时间越长，则阈值电压等关键器件参数的漂移量则越大。本实施例的栅极驱动电路结构可以避免较长时间中恒定的电压偏置，并且减少了低电平维持晶体管的偏置占空比，低电平维持晶体管将具有较高的电学稳定性，且长时间工作后Vth偏移量(ΔVth)较小，从而可减少TFT本身驱动能力的退化。
在本实施例的第三种实施方案中，如图3(a)所示，移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。电路具有用于对外进行连接的高电平电压端ST2、第一时钟端口CK-1、低电平电压端VL、复位端口RST、驱动信号输出端GN、级传信号输出端CN和第一置位端口ST1。本实施方案与第一种实施方案不同的是，第一种实施方案中，高电平电压端连接接入恒定的高电平信号，本实施方案中，高电平电压端接入脉冲信号，用于在第一置位端口ST1控制第一晶体管T1导通时接入高电平信号，以实现对第一控制节点Q进行充电。因此高电平电压端ST2可设计为至少在第一置位端口ST1输入高电平信号时也保持在高电平。
如图3(b)所示为采用本实施方案的移位寄存器设计出的TFT栅极驱动电路，第n级移位寄存器的高电平电压端ST2耦合至第n-y级移位寄存器的驱动信号输出端GN。本实施方案取m＝4、y＝1、x＝2，如图3(b)所示为本实施方案的TFT栅极驱动级联电路结构示意图，如图3(c)所示为本实施方案的TFT栅极驱动电路工作时序图。移位寄存器的高电平电压端ST2耦合至下级移位寄存器的驱动信号输出端GN，该设计有利于减少TFT泄漏电流造成的栅极驱动电路逻辑传递异常。
实施例二：
本实施例的TFT栅极驱动电路中，移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和阻性隔离器件，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4的电路连接可采用本文所记载的各种方式或现有的各种方式连接，阻性隔离器件连接在第三晶体管T3的栅极和第一控制节点Q之间，或者阻性隔离器件连接在第四晶体管T4的栅极和第一控制节点Q之间，以便使得第三晶体管T3和第四晶体管T4在自举阶段处于相对独立的状态。对于集成在显示面板上的栅极驱动电路，阻性隔离器件可以采用隔离晶体管T5'实现。
如图4所示，在本实施例的第一种实施方案中，隔离晶体管T5'的漏极耦合至第一控制节点Q，源极耦合至第四晶体管T4的栅极或第三晶体管T3的栅极，栅极连接到电压源V1，电压源V1可以采用恒定的高压源；在本实施例的第二种实施方案中，隔离晶体管T5'的栅极也可以如图5所示连接到第一控制节点Q，总之，隔离晶体管T5'的栅极连接方式使得隔离晶体管T5'早于第三晶体管T3和第四晶体管T4被打开，至少隔离晶体管T5'提前于第四晶体管T4被打开。本实施方案中，第四晶体管T4即驱动晶体管的栅极通过阻性隔离器件耦合至第一控制节点Q，而不是直接连接到第一控制节点Q，本实施方案这样设计的优势在于，第三晶体管T3和第四晶体管T4的栅极在自举阶段处于相对独立的状态，从而第三晶体管T3的栅极(即节点Q)和第四晶体管T4的栅极更好地处于悬浮状态。以第四晶体管T4为例，在电压自举阶段，节点Q上的其他晶体管的栅极电容等处于式子(1)的分母部分(Cp项)，故隔离晶体管T5'可以减少寄生电容效应对电压自举效率的负面影响，从而增加自举电压VQ3，提升第四晶体管T4的驱动能力。本实施例第一种和第二种实施方案的栅极驱动电路采用如图2(c)所示的电路。
在本实施例的第三种实施方案中，如图6(a)所示，第三晶体管T3和第四晶体管T4的漏极分别耦合至第一时钟端口CK-1和第二时钟端口CK-2，而且第一时钟端口CK-1的时钟信号的相位超前于第二时钟端口CK-2的时钟信号。第三晶体管T3和第四晶体管T4分别响应第一时钟信号和第二时钟信号，第三晶体管T3和第四晶体管T4输出级传信号和驱动信号。
本实施方案的优势在于，第三晶体管T3和第四晶体管T4的自举阶段持续进行，且第三晶体管T3的栅-源电压自举先于第四晶体管T4的栅-源电压自举。这使得第三晶体管T3的栅极(即节点Q)自举过程和第四晶体管T4的栅极自举过程分时段地进行，从而减少了相互之间的干扰。对于第三晶体管T3而言，由于隔离晶体管可以减少其他晶体管的电容的影响，其电压自举效率提高，即式子(1)所示的VQ3更高，而第三晶体管T3的栅极自举过程又正好可作为第四晶体管T4的预充电。根据式子(1)，自举电压一般高于外部供电高压VH(典型的自举电压值约为1.5*VH)，而根据P1过程的描述，传统的预充电电压小于VH，故第三晶体管T3的提前自举过程可较明显地增加第四晶体管T4的预充电电压值，从而提升第四晶体管T4的驱动能力。采用本实施方案的移位寄存器可以设计出如图6(b)所示的TFT栅极驱动级联电路，本实施方案取m＝4、y＝1、x＝2，时钟信号包括由第一时钟信号线CK1和第二时钟信号线CK2分别传输的CK1时钟信号和CK2时钟信号。如图6(c)所示为本实施方案的TFT栅极驱动电路工作时序图。
具体地，对于第n级移位寄存器，其高电平和低电平分别来自高电平电压端VH和低电平电压端VL，每级移位寄存器都具有时钟端口、第一置位端口ST1、复位端口RST、级传信号输出端CN和驱动信号输出端GN。第n级移位寄存器的时钟端口耦合至第一时钟信号线CK1和第二时钟信号线CK2。置位端口耦合至第n-1级移位寄存器的级传信号输出端，复位端口RST耦合至第n+2级移位寄存器的驱动信号输出端。
实施例三：
如图7所示为本实施例第一种实施方案TFT栅极驱动电路的移位寄存器，其包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、隔离晶体管T5'和输入晶体管T1b。第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4的电路连接可采用本文所记载的各种方式或现有的各种方式连接，输入晶体管T1b的第一级和第二级分别连接在高电平电压端VH和第四晶体管T4的栅极之间，例如，输入晶体管T1b的漏级连接到高电平电压端VH，例如可以和第一晶体管T1共用高电平电压端VH，输入晶体管T1b的源级连接到第四晶体管T4的栅极，输入晶体管T1b的栅极连接到置位端口ST1。
当置位端口ST1为高电平时，第一晶体管T1导通，同时输入晶体管T1b也导通，高电平电压端VH同时给第一控制节点Q和第四晶体管T4的栅极进行充电。阻性隔离器件(隔离晶体管T5')使得第三晶体管T3的栅极及第四晶体管T4的栅极较独立地完成预充电过程，这减少了预充电晶体管(第一晶体管T1)以及输入晶体管T1b的“负载量”，从而可增加预充电电压值。
本实施例在已有的一个第一晶体管T1作为输入晶体管的基础上，新增了另一个输入晶体管T1b，其优势在于，第一晶体管T1和输入晶体管T1b分别给第三晶体管T3(产生CN信号)的栅极与第四晶体管T4(产生GN信号)的栅极进行预充电，这种结构有利于减少输入管充电过程的阈值损失、增加第四晶体管T4的栅极预充电电压值，从而提升第四晶体管T4的驱动能力。
阻性隔离器件连接在第三晶体管T3的栅极和第一控制节点Q之间，或者阻性隔离器件连接在第四晶体管T4的栅极和第一控制节点Q之间。阻性隔离器件可以采用隔离晶体管T5'实现，本实施例第一种实施方案中，如图7所示，隔离晶体管T5'的漏极耦合至第一控制节点Q，源极耦合至第四晶体管T4的栅极或第三晶体管T3的栅极，栅极连接到电压源V1，电压源V1可以采用恒定的高压源；本实施例第一种实施方案的栅极驱动电路采用如图2(c)所示的电路。本实施例第二种实施方案中，如图8所示，隔离晶体管T5'的漏极耦合至第一控制节点Q，源极耦合至第四晶体管T4的栅极或第三晶体管T3的栅极，栅极也连接到第一控制节点Q，第三晶体管T3和第四晶体管T4的漏极分别耦合至第一时钟端口CK-1和第二时钟端口CK-2，而且第一时钟端口CK-1的时钟信号的相位超前于第二时钟端口CK-2的时钟信号；本实施例第二种实施方案的栅极驱动电路采用如图6(b)所示的电路。。
实施例四：
如图9所示为本实施例第一种实施方案TFT栅极驱动电路的移位寄存器，其包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、隔离晶体管T5'和第一电容C1(即自举电容)。第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4的电路连接可采用本文所记载的各种方式或现有的各种方式连接，第一电容C1的两端分别连接在第一控制节点Q和级传信号输出端CN之间，第一电容C1用于将级传信号输出端CN的电压上升量耦合到第一控制节点Q，以便提高第一控制节点Q的自举电位。
本实施例新增了一个自举电容即第一电容C1，并且第一电容C1与第三晶体管T3的栅极-源极电容呈并联关系，根据式子(1)这将增加自举电容(第一电容C1及第三晶体管T3的栅极-源极电容)相对于寄生电容Cp的比重，从而增加栅极驱动电路的自举电压值。更重要的是，由于级传信号输出端CN与驱动信号输出端GN的相位相同，并且级传信号输出端CN的RC负载量比驱动信号输出端GN的小，故级传信号输出端CN比驱动信号输出端GN更快地达到高电平VH。值得一提的是，如图2(d)、图3(c)、图6(c)所示的时序图中，节点Q的电压从VQH1到VQH2需要一定的转换时间ΔT，而该转换时间ΔT取决于GN信号或者CN信号从VL增加到VH的速度。级传信号输出端CN的电压上升量可以通过第一电容C1耦合至第一控制节点Q，这有利于减少VQH1到VQH2的转换时间ΔT，于是在自举阶段控制节点Q电压的平均值增加，从而提升了第三晶体管T3和第四晶体管T4的驱动能力。
在本实施例第二种实施方案中，在第一控制节点Q和驱动信号输出端GN之间也可以增加第二电容C2，第二电容C2的两端分别连接在第一控制节点Q和驱动信号输出端GN之间，第二电容C2用于将驱动信号输出端GN的电压上升量耦合到第一控制节点Q。虽然级传信号输出端CN与驱动信号输出端GN的相位相同，但是级传信号输出端CN的RC负载量比驱动信号输出端GN的小，故级传信号输出端CN比驱动信号输出端GN更快地达到高电平VH，这有利于减少自举阶段VQH1到VQH2的转换时间ΔT，于是在自举阶段控制节点Q电压的平均值越高，故优选的，第一电容C1的电容值大于第二电容C2。本实施例第一种和第二种实施方案的栅极驱动电路的级联方法如图2(c)所示。
实施例五：
本发明还提供一种显示面板，其包括N条栅极驱动线、M条源极驱动线以及N*M个显示像素电路所组成的像素电路阵列；该显示面板还包括实施例一至实施例四中所列的任意一种栅极驱动电路，栅极驱动电路通过N个级联的移位寄存器引出N条栅极驱动线，每条栅极驱动线分别连接至对应行的显示像素电路。
本发明的移位寄存器、TFT栅极驱动电路及显示面板在现有技术的基础上进行了改进，可较好地解决了低温启动和高温稳定性等技术问题，取得了更优的技术效果：
(1)本发明增强了TFT栅极驱动电路的运行速度，可解决电路的低温启动问题。
本发明通过引入时序强相关、负载量不同的移位寄存器输出的级传信号和驱动信号，以高速的级传信号提升栅极驱动电路输入TFT的驱动能力。在低温情况下，驱动TFT的驱动电流将衰减，而驱动节点(即移位寄存器的驱动信号输出端)上又存在较大的负载电容和电阻(RC)，这是传统TFT栅极驱动电路低温下失效的主要原因。级传节点(即移位寄存器的级传信号输出端)上的负载电容和电阻(RC)量较小，即使低温下操作也具有较高的响应速度，因此利用CN信号作为移位寄存器输入部分的ST(置位)信号具有提升驱动能力的优势。进一步地，本发明实施例二展示了第三晶体管T3(产生CN信号)的栅极与第四晶体管T4(产生GN信号)的栅极之间通过电阻性元件分隔开，于是栅极驱动电路的电压自举效率更高，驱动能力更强。本发明实施例三展示了第一晶体管T1(作为一种输入晶体管)和输入晶体管T1b分别给第三晶体管T3(产生CN信号)的栅极与第四晶体管T4(产生GN信号)的栅极进行预充电，以增强预充电效果，提升自举水平。实施例四则通过在第三晶体管T3(产生CN信号)的栅极与级传节点之间增加自举电容(第一电容C1)，使得第三晶体管T3的栅极电压被抬升到更高的水平，从而提升级联级输入晶体管的驱动能力。本发明的上述改进有利于增强TFT栅极驱动电路的速度，解决电路的低温启动问题。
(2)本发明的TFT栅极驱动电路可以较好地抑制电压馈通效应，可解决电路的高温稳定性问题。
高温度时TFT的驱动能力提升，栅极驱动电路的电压馈通效应变得较为明显，并由此带来逻辑紊乱等问题。由于移位寄存器的输出节点上较大的负载电容和电阻(RC)，相比于CN节点，输出节点的波形稳定性较好，受到电压馈通的影响较小。本发明提出以级联级的GN(n+x)驱动信号作为第n级移位寄存器输入部分的复位信号，从而可以抑制电压馈通效应、提升栅极驱动电路的高温下稳定性。
(3)本发明的TFT栅极驱动电路具有较低的功耗。
本发明的TFT栅极驱动电路的各个实施例均采用多个低占空比的时钟信号。对于整体的栅极驱动电路，由于驱动时钟信号线上信号跳变的总次数减少了，故与时钟信号线相关联的负载电容及寄生电容C3的充放电次数减少，栅极驱动电路消耗的动态功耗被降低。
综上，本发明构建了一种新的TFT栅极驱动电路，TFT栅极驱动电路中的晶体管采用薄膜晶体管，TFT栅极驱动级联电路基于多个低占空比的时钟信号，对于整体的TFT栅极驱动级联电路，由于驱动时钟信号线上信号跳变的总次数减少了，故与时钟信号线相关联的负载电阻R1及寄生电容C3的充放电次数减少，TFT栅极驱动级联电路消耗的动态功耗被降低。本发明的TFT栅极驱动电路引入时序强相关、负载量不同的移位寄存器输出的级传信号和驱动信号，级传信号和驱动信号属于时序上同相位、负载量不同的信号，以高速的级传信号提升TFT的驱动能力，以高稳定性的驱动信号抑制电压馈通效应，从而解决TFT栅极驱动电路的速度(包括低温启动、大尺寸高分辨率显示驱动)以及稳定性(高温下显示器持续驱动的稳定性)的问题，本发明还可以有效地抑制级传信号上的电压扰动导致的输入部分误操作问题，进一步提升电路工作的稳定性。本发明的技术方案对于扩大非晶硅TFT、金属氧化物TFT电路在诸多领域尤其是汽车电子(包括车联网、物联网等)的应用范围具有重要意义，应用前景十分广阔。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括时钟信号线和N个级联的移位寄存器，N个级联的移位寄存器中第n级移位寄存器包括：
输出电路，所述输出电路包括第三晶体管和第四晶体管，所述第三晶体管的第一极和所述第四晶体管的第一极连接到时钟信号线，用于输入时钟信号；第三晶体管的第二极作为级传信号输出端输出级传信号，第四晶体管的第二极作为驱动信号输出端输出驱动信号至对应的栅极线；所述第三晶体管的栅极和所述第四晶体管的栅极分别耦合至第一控制节点，以在第一控制节点电位的控制下导通后采用时钟信号分别对级传信号输出端和驱动信号输出端进行充电；
置位电路，所述置位电路的置位端口与另一移位寄存器的级传信号输出端相连，在所述级传信号的控制下对第一控制节点进行充电，使第一控制节点的电位在移位寄存器的预充电阶段上升到第一电位，以使第三晶体管和第四晶体管导通，并在第三晶体管和第四晶体管导通后实现第一控制节点的电位自举，使第一控制节点的电位在移位寄存器的自举阶段从第一电位上升到第二电位；
复位电路，所述复位电路连接在第一控制节点和低电位端之间，其复位端口与第n+x级移位寄存器的驱动信号输出端相连，以便在第n+x级移位寄存器的驱动信号的控制下，将第一控制节点的电位拉低，使第三晶体管和第四晶体管关断；
其中，N、n和x为大于等于1的整数，且1≤n≤N；
所述置位电路至少包括第一晶体管，所述复位电路至少包括第二晶体管，所述第一晶体管的控制极连接到置位端口，第一晶体管的第一极在另一移位寄存器输出的级传信号为高电平时接入高电平，第一晶体管的第二极和第二晶体管的第一极相连，两者的连接节点为第一控制节点；第二晶体管的第二极连接低电位端，控制极与复位端口相连，以便在后移位寄存器的驱动信号为低电平时将第一控制节点的电位拉低；
输入晶体管T1b，所述输入晶体管的第一极和第二极分别连接在第四晶体管的栅极和高电位端之间，所述输入晶体管的栅极连接到置位端口。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述置位电路的置位端口与第n-1级移位寄存器的级传信号输出端相连。
3.如权利要求1所述的栅极驱动电路，其特征在于，所述复位电路的复位端口与第n+2级移位寄存器的驱动信号输出端相连。
4.如权利要求1所述的栅极驱动电路，其特征在于，所述第一晶体管的第一极连接高电位端或第n-1级移位寄存器的驱动信号输出端。
5.如权利要求1所述的栅极驱动电路，其特征在于，还包括第一电容，第一电容的两端分别连接在第一控制节点和级传信号输出端之间。
6.如权利要求5所述的栅极驱动电路，其特征在于，还包括第二电容，第二电容的两端分别连接在第一控制节点和驱动信号输出端之间，第一电容的电容值大于第二电容的电容值。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述时钟信号线有m条时钟信号不重叠的时钟信号线，所述N个级联的移位寄存器分成若干组，每组包括m个级联的移位寄存器，所述m个级联的移位寄存器依次一一对应地连接到m条时钟信号线上。
8.如权利要求7所述的栅极驱动电路，其特征在于，所述第三晶体管的第一极和所述第四晶体管的第一极分别连接到第一时钟端口和第二时钟端口，并使第一时钟端口输入的时钟信号的相位超前于第二时钟端口输入的时钟信号的相位。
9.如权利要求1所述的栅极驱动电路，其特征在于，还包括下拉维持电路，所述下拉维持电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管；第五晶体管和第七晶体管串联在时钟信号输入端口和低电位端之间，第六晶体管和第八晶体管串联在时钟信号输入端口和低电位端之间，第六晶体管的控制极连接到第五晶体管和第七晶体管的串联节点，第九晶体管连接在第一控制节点和低电位端之间，第十晶体管连接在级传信号输出端和低电位端之间，第十一晶体管连接在驱动信号输出端和低电位端之间，第九晶体管、第十晶体管和第十一晶体管的控制极分别连接到第六晶体管和第八晶体管的串联节点。
10.一种显示面板，其包括N条栅极驱动线、M条源极驱动线以及N*M个显示像素电路所组成的像素电路阵列；
该显示面板的特征在于，还包括如权利要求1-9中任一项所述的栅极驱动电路，所述栅极驱动电路通过其N个级联的移位寄存器引出N条栅极驱动线，每条栅极驱动线分别连接至对应行的显示像素电路；
其中，M为大于等于1的整数。
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