CN108538335A - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器包括：输入子电路和输出子电路；输入子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、时钟信号端、第一输出端和第二输出端连接，用于在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。本发明实施例通过设置两个输出端，一个输出端用于为本级移位寄存器输出栅极驱动信号，另一输出端用于输出级联信号，减小了负责输出信号的晶体管的尺寸，降低了移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明实施例涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
随着科技的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术，GOA技术是指将用于驱动栅线的GOA电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，GOA电路中，包括多个移位寄存器。
经本申请发明人研究发现，现有的GOA电路中负责输出栅极驱动信号的晶体管的尺寸较大，使得移位寄存器的功耗较大，降低了显示面板的工作稳定性、使用可靠性和显示效果。
发明内容
为了解决上述技术问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够降低移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。
第一方面，本发明实施例提供了一种移位寄存器，包括：输入子电路和输出子电路；
所述输入子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；
所述输出子电路，与上拉节点、时钟信号端、第一输出端和第二输出端连接，用于在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。
可选地，还包括：复位子电路和降噪子电路；
所述降噪子电路，与上拉节点、第一电源端、第一输出端、第二输出端和第二电源端连接，用于在第一电源端的控制下，向上拉节点、第一输出端和第二输出端提供第二电源端的信号；
所述复位子电路，与上拉节点、复位信号端、第二电源端和第二输出端连接，用于在复位信号端的控制下，向上拉节点和第二输出端提供第二电源端的信号。
可选地，所述输入子电路包括：第一晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，第二极与上拉节点连接。
可选地，所述输出子电路包括：第二晶体管、第三晶体管和电容；
所述第二晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与第一输出端连接；
所述第三晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与第二输出端连接；
所述电容的第一端与上拉节点连接，第二端与第一输出端连接。
可选地，所述复位子电路包括：第四晶体管和第五晶体管；
所述第四晶体管的控制极与复位信号端连接，第一极与上拉节点连接，第二极与第二电源端连接；
所述第五晶体管的控制极与复位信号端连接，第一极与第二输出端连接，第二极与第二电源端连接。
可选地，所述降噪子电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的控制极和第一极与第一电源端连接，第二极与下拉节点连接；
所述第七晶体管的控制极与下拉节点连接，第一极与上拉节点连接，第二极与第二电源端连接；
所述第八晶体管的控制极与上拉节点连接，第一极与下拉节点连接，第二极与第二电源端连接；
所述第九晶体管的控制极与下拉节点连接，第一极与第一输出端连接，第二极与第二电源端连接；
所述第十晶体管的控制极与下拉节点连接，第一极与第二输出端连接，第二极与第二电源端连接。
可选地，还包括：复位子电路和降噪子电路；其中，所述输入子电路包括：第一晶体管；所述输出子电路包括：第二晶体管、第三晶体管和电容；所述复位子电路包括：第四晶体管和第五晶体管；所述降噪子电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，第二极与上拉节点连接；
所述第二晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与第一输出端连接；
所述第三晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与第二输出端连接；
所述电容的第一端与上拉节点连接，第二端与第一输出端连接；
所述第四晶体管的控制极与复位信号端连接，第一极与上拉节点连接，第二极与第二电源端连接；
所述第五晶体管的控制极与复位信号端连接，第一极与第二输出端连接，第二极与第二电源端连接；
所述第六晶体管的控制极和第一极与第一电源端连接，第二极与下拉节点连接；
所述第七晶体管的控制极与下拉节点连接，第一极与上拉节点连接，第二极与第二电源端连接；
所述第八晶体管的控制极与上拉节点连接，第一极与下拉节点连接，第二极与第二电源端连接；
所述第九晶体管的控制极与下拉节点连接，第一极与第一输出端连接，第二极与第二电源端连接；
所述第十晶体管的控制极与下拉节点连接，第一极与第二输出端连接，第二极与第二电源端连接。
可选地，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管均为P型薄膜晶体管或N型薄膜晶体管。
第二方面，本发明实施例还提供一种栅极驱动电路，包括多个级联上述移位寄存器；
第N级移位寄存器的第一输出端与第N+2级移位寄存器和第N+3级移位寄存器的信号输入端连接，第N+3的移位寄存器的第一输出端与第N级移位寄存器和第N+1级的复位信号端连接；
其中，N为奇数。
可选地，还包括：第一时钟端、第二时钟端、第三时钟端和第四时钟端，其中，
第N级移位寄存器的时钟信号端与第一时钟端连接，第N+1级移位寄存器的时钟信号端与第二时钟端连接，第N+2级移位寄存器的时钟信号端与第三时钟端连接，第N+3级移位寄存器的时钟信号端与第四时钟端连接。
可选地，第一时钟端、第二时钟端、第三时钟端和第四时钟端的信号的周期相同，且等于信号脉冲持续时间的2.5倍。
第三方面，本发明实施例还提供一种显示装置，包括上述栅极驱动电路。
第四方面，本发明实施例还提供一种移位寄存器的驱动方法，包括：
在输入阶段，输入子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号；
在输出阶段，输出子电路，在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。
可选地，还包括：
在复位阶段，复位子电路在复位信号端的控制下，向上拉节点和第二输出端提供第二电源端的信号，降噪子电路，在第一电源端的控制下，向上拉节点、第一输出端和第二输出端提供第二电源端的信号。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器包括：输入子电路和输出子电路；输入子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、时钟信号端、第一输出端和第二输出端连接，用于在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。本发明实施例通过设置两个输出端，一个输出端用于为本级移位寄存器输出栅极驱动信号，另一输出端用于输出级联信号，减小了负责输出信号的晶体管的尺寸，降低了移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例提供的移位寄存器的结构示意图一；
图2为本发明实施例提供的移位寄存器的结构示意图二；
图3为本发明实施例提供的输入子电路的等效电路图；
图4为本发明实施例提供的输出子电路的等效电路图；
图5为本发明实施例提供的复位子电路的等效电路图；
图6为本发明实施例提供的降噪子电路的等效电路图；
图7为本发明实施例提供的移位寄存器的等效电路图；
图8为本发明实施例提供的移位寄存器的工作时序图；
图9为本发明实施例提供的移位寄存器的驱动方法的流程图；
图10为本发明实施例提供的栅极驱动电路的结构示意图；
图11为本发明实施例提供的栅极驱动电路的工作时序图。
附图标记说明：
STV：初始信号输入端；
INPUT：信号输入端；
OUTPUT1：第一输出端；
OUTPUT2：第二输出端；
RESET：复位信号端；
CLK：时钟信号端；
CK1：第一时钟端；
CK2：第二时钟端；
CK3：第三时钟端；
CK4：第四时钟端；
VGH：第一电源端；
VGL：第二电源端；
PU：上拉节点；
PD：下拉节点；
C：电容；
T1～T10：晶体管。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极成为控制极。
现有的GOA电路中输出端不仅为本级移位寄存器提供栅极驱动信号，还为下级移位寄存器提供级联信号，使得负责输出栅极驱动信号的晶体管的尺寸较大，移位寄存器的功耗较大，降低了显示面板的工作稳定性、使用可靠性和显示效果。
为了减少移位寄存器的功耗，提高显示面板的工作稳定性、使用可靠性和显示效果，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，具体说明如下：
实施例一
图1为本发明实施例提供的移位寄存器的结构示意图一，如图1所示，本发明实施例提供的移位寄存器包括：输入子电路和输出子电路。
具体的，输入子电路，与信号输入端INPUT和上拉节点PU连接，用于在信号输入端INPUT的控制下，向上拉节点PU提供信号输入端INPUT的信号；输出子电路，与上拉节点PU、时钟信号端CLK、第一输出端OUTPUT1和第二输出端OUTPUT2连接，用于在上拉节点PU的控制下，向第一输出端OUTPUT1和第二输出端OUTPUT2提供时钟信号端CLK的信号。
具体的，第一输出端OUTPUT1与下两级移位寄存器和下三级移位寄存器的第一信号输入端连接，或者与上两级移位寄存器和上三级移位寄存器的复位信号端连接；第二输出端OUTPUT2为本级移位寄存器提供栅极驱动信号。
具体的，信号输入端INPUT输入的是脉冲信号，第一输出端OUTPUT1和第二输出端OUTPUT2输出的是脉冲信号，时钟信号端CLK的信号为周期信号，且周期等于脉冲持续时间的2.5倍。
本发明实施例提供的移位寄存器包括：输入子电路和输出子电路；输入子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、时钟信号端、第一输出端和第二输出端连接，用于在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。本发明实施例通过设置两个输出端，一个输出端用于为本级移位寄存器输出栅极驱动信号，另一输出端用于输出级联信号，减小了负责输出信号的晶体管的尺寸，降低了移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。
可选地，图2为本发明实施例提供的移位寄存器的结构示意图二，如图2所示，本发明实施例提供的移位寄存器还包括：复位子电路和降噪子电路。
具体的，降噪子电路，与上拉节点PU、第一电源端VGH、第一输出端OUTPUT1、第二输出端OUTPUT2和第二电源端VGL连接，用于在第一电源端VGH的控制下，向上拉节点PU、第一输出端OUTPUT1和第二输出端OUTPUT2提供第二电源端VGL的信号；复位子电路，与上拉节点PU、复位信号端RESET、第二电源端VGL和第二输出端OUTPUT2连接，用于在复位信号端RESET的控制下，向上拉节点PU和第二输出端OUTPUT2提供第二电源端VGL的信号。
具体的，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。
本发明实施例通过在移位寄存器中增加降噪子电路和复位子电路，能够降低移位寄存器中的噪声，进一步地提高显示面板的工作稳定性、使用可靠性和显示效果。
可选地，图3为本发明实施例提供的输入子电路的等效电路图，如图3所示，本发明实施例提供的移位寄存器中的输入子电路包括：第一晶体管T1；第一晶体管T1的控制极和第一极与信号输入端INPUT连接，第二极与上拉节点PU连接。
在本实施例中，图3中具体示出了输入子电路的示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图4为本发明实施例提供的输出子电路的等效电路图，如图4所示，本发明实施例提供的移位寄存器中的输出子电路包括：第二晶体管T2、第三晶体管T3和电容C；第二晶体管T2的控制极与上拉节点PU连接，第一极与时钟信号端CLK连接，第二极与第一输出端OUTPUT1连接；第三晶体管T3的控制极与上拉节点PU连接，第一极与时钟信号端CLK连接，第二极与第二输出端OUTPUT2连接；电容C的第一端与上拉节点PU连接，第二端与第一输出端OUTPUT1连接。
具体的，电容C可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明实施例对此不作限定。
具体的，本发明实施例提供的输出子电路中的第二晶体管和第三晶体管的沟道比较小，节省了移位寄存器的功耗。
在本实施例中，图4中具体示出了输出子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图5为本发明实施例提供的复位子电路的等效电路图，如图5所示，本发明实施例提供的移位寄存器中的复位子电路包括：第四晶体管T4和第五晶体管T5；第四晶体管T4的控制极与复位信号端RESET连接，第一极与上拉节点PU连接，第二极与第二电源端VGL连接；第五晶体管T5的控制极与复位信号端RESET连接，第一极与第二输出端OUTPUT2连接，第二极与第二电源端VGL连接。
在本实施例中，图5中具体示出了复位子电路的示例性结构。本领域技术人员容易理解是，复位子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图6为本发明实施例提供的降噪子电路的等效电路图，如图6所示，本发明实施例提供的移位寄存器中的降噪子电路包括：第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10；第六晶体管T6的控制极和第一极与第一电源端VGH连接，第二极与下拉节点PD连接；第七晶体管T7的控制极与下拉节点PD连接，第一极与上拉节点PU连接，第二极与第二电源端VGL连接；第八晶体管T8的控制极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第二电源端VGL连接；第九晶体管T9的控制极与下拉节点PD连接，第一极与第一输出端OUTPUT1连接，第二极与第二电源端VGL连接；第十晶体管T10的控制极与下拉节点PD连接，第一极与第二输出端OUTPUT2连接，第二极与第二电源端VGL连接。
在本实施例中，图6中具体示出了降噪子电路的示例性结构。本领域技术人员容易理解是，降噪子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图7为本发明实施例提供的移位寄存器的等效电路图，本发明实施例提供的移位寄存器还包括：复位子电路和降噪子电路；其中，输入子电路包括：第一晶体管T1；输出子电路包括：第二晶体管T2、第三晶体管T3和电容C；复位子电路包括：第四晶体管T4和第五晶体管T5；降噪子电路包括：第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10。
具体的，第一晶体管T1的控制极和第一极与信号输入端INPUT连接，第二极与上拉节点PU连接；第二晶体管T2的控制极与上拉节点PU连接，第一极与时钟信号端CLK连接，第二极与第一输出端OUTPUT1连接；第三晶体管T3的控制极与上拉节点PU连接，第一极与时钟信号端CLK连接，第二极与第二输出端OUTPUT2连接；电容C的第一端与上拉节点PU连接，第二端与第一输出端OUTPUT1连接；第四晶体管T4的控制极与复位信号端RESET连接，第一极与上拉节点PU连接，第二极与第二电源端VGL连接；第五晶体管T5的控制极与复位信号端RESET连接，第一极与第二输出端OUTPUT2连接，第二极与第二电源端VGL连接；第六晶体管T6的控制极和第一极与第一电源端VGH连接，第二极与下拉节点PD连接；第七晶体管T7的控制极与下拉节点PD连接，第一极与上拉节点PU连接，第二极与第二电源端VGL连接；第八晶体管T8的控制极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第二电源端VGL连接；第九晶体管T9的控制极与下拉节点PD连接，第一极与第一输出端OUTPUT1连接，第二极与第二电源端VGL连接；第十晶体管T10的控制极与下拉节点PD连接，第一极与第二输出端OUTPUT2连接，第二极与第二电源端VGL连接。
在本实施例中具体示出了输入子电路、输出子电路、复位子电路和降噪子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在本实施例中，晶体管T1～T10均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。
以本发明实施例提供的移位寄存器中的晶体管T1～T10均为N型薄膜晶体管为例，图8为本发明实施例提供的移位寄存器的工作时序图，如图7和图8所示，本发明实施例提供的移位寄存器包括10个晶体管单元(T1～T10)、1个电容(C)、3个信号输入端(INPUT、RESET和CLK)、2个信号输出端(OUTPUT1和OUTPUT2)和3个电源端(VGH和VGL)。
具体的，第一电源端VGH持续提供高电平信号；第二电源端VGL持续提供低电平信号。
具体地：
第一阶段T1，即输入阶段，信号输入端INPUT的信号为高电平，第一晶体管T1开启，将上拉节点PU的电位拉高，对电容C进行充电。
本阶段中，输入端中的信号输入端INPUT的输入信号为高电平，复位信号端RESET和时钟信号端CLK的输入信号均为低电平，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号均为低电平。虽然第一电源端VGH持续提供高电平信号，第六晶体管T6开启，但由于上拉节点PU的电位为高电平，则第八晶体管T8开启，拉低了下拉节点PD的电位，第七晶体管T7并不开启，上拉节点PU的电位不会被拉低。
第二阶段T2，即输出阶段，信号输入端INPUT的信号为低电平，第一晶体管T1关断，而时钟信号端CLK的信号变为高电平，由于电容C的自举效应，使得上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第二晶体管T2和第三晶体管T3开启，第一输出端OUTPUT1输出时钟信号端CLK的信号，即级联信号，第二输出端OUTPUT2输出时钟信号端CLK的信号即本级栅极驱动信号，另外，上拉节点PU电位的升高，提高了第二晶体管T2和第三晶体管T3的导通能力，保证了像素充电。
本阶段中，输入端中的时钟信号端CLK的输入信号为高电平，信号输入端INPUT和复位信号端RESET的输入信号为低电平，第一输出端OUTPUT1的输出信号为高电平，第二输出端OUTPUT2的输出信号为高电平，由于上拉节点PU的电位仍为高电平，则第八晶体管T8仍然开启，拉低了下拉节点PD的电位，第七晶体管T7、第九晶体管T9和第十晶体管T10并不开启，上拉节点PU、第一输出端OUTPUT1和第二输出端OUTPUT2的电位不会被拉低。
第三阶段T3，即复位阶段，复位信号端RESET的输入信号为高电平，第四晶体管T4开启，上拉节点PU的电位被拉低至第二电源端VGL的低电平，第五晶体管T5开启，第二输出端OUTPUT2的电位被拉低至第二电源端VGL的低电平，由于上拉节点PU的电位为低电平，第八晶体管T8关断，下拉节点PD的电位为高电平，第七晶体管T7开启，上拉节点PU的电位被持续拉低，以降低噪声，第九晶体管T9开启，第一输出端OUTPUT1的电位被拉低至第二电源端VGL的低电平，第十晶体管T10开启，第二输出端OUTPUT2的电位被持续拉低，以降低噪声。
需要说明的是，复位信号端RESET是在本阶段的1/3时间段后输入信号变为高电平，之前的1/3时间段内复位信号端RESET的输入信号仍为低电平，上拉节点PU的电位为高电平，第八晶体管T8开启，下拉节点PD的电位仍为低电平，由于时钟信号端CLK的输入信号为低电平，因此，1/3时间段内第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号为低电平。
本阶段中，输入端中的复位信号端RESET的输入信号为高电平，信号输入端INPUT和时钟信号端CLK的输入信号为低电平，第一输出端OUTPUT1的输出信号为低电平，第二输出端OUTPUT2的输出信号为低电平。
第四阶段T4，时钟信号端CLK的输入信号为高电平，由于上拉节点PU的电位为低电平，第二晶体管T2和第三晶体管T3关断，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号为低电平，同时，第八晶体管T8关断，下拉节点PD的电位为高电平，第七晶体管T7开启，上拉节点PU的电位被持续拉低，以降低噪声，第九晶体管T9开启，第一输出端OUTPUT1的电位被持续拉低，第十晶体管T10开启，第二输出端OUTPUT2的电位被持续拉低，以降低噪声。
本阶段中，输入端中的时钟信号端CLK的输入信号为高电平，信号输入端INPUT和复位信号端RESET的输入信号为低电平，第一输出端OUTPUT1的输出信号为低电平，第二输出端OUTPUT2的输出信号为低电平。
第五阶段T5，时钟信号端CLK的输入信号为低电平，由于上拉节点PU的电位为低电平，第二晶体管T2和第三晶体管T3关断，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号为低电平，同时，第八晶体管T8关断，下拉节点PD的电位为高电平，第七晶体管T7开启，上拉节点PU的电位被持续拉低，以降低噪声，第九晶体管T9开启，第一输出端OUTPUT1的电位被持续拉低，第十晶体管T10开启，第二输出端OUTPUT2的电位被持续拉低，以降低噪声。
本阶段中，输入端中的时钟信号端CLK、信号输入端INPUT和复位信号端RESET的输入信号为低电平，第一输出端OUTPUT1的输出信号为低电平，第二输出端OUTPUT2的输出信号为低电平。
在复位阶段T3之后，本级移位寄存器持续第四阶段和第五阶段，直至信号输入端INPUT再次接收到高电平信号。
在本实施例中，信号输入端INPUT的信号为脉冲信号，只在输入阶段为高电平；第一输出端OUTPUT1的输出信号为脉冲信号，只在输出阶段为高电平；第二输出端OUTPUT2的输出信号为脉冲信号，只在输出阶段为高电平；复位信号端RESET的信号为脉冲信号，只在复位阶段为高电平。
实施例二
基于上述实施例的发明构思，本发明实施例还提供了一种移位寄存器的驱动方法，应用于实施例一提供的移位寄存器中，图9为本发明实施例还提供的移位寄存器的驱动方法的流程图，其中，移位寄存器包括：信号输入端INPUT、复位信号端RESET、时钟信号端CLK、第一输出端OUTPUT1、第二输出端OUTPUT2、第一电源端VGH和第二电源端VGL、输入子电路、输出子电路、复位子电路和降噪子电路，如图9所示，本发明实施例提供的移位寄存器的驱动方法，具体包括以下步骤：
步骤100、在输入阶段，输入子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号。
具体的，信号输入端的输入信号为脉冲信号，在步骤100中，输入子电路拉高了或降低上拉节点的电位。
步骤200、在输出阶段，输出子电路在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。
具体的，第一输出端OUTPUT1与下两级移位寄存器和下三级移位寄存器的第一信号输入端连接，或者与上两级移位寄存器和上三级移位寄存器的复位信号端连接；第二输出端OUTPUT2为本级移位寄存器提供栅极驱动信号。
具体的，第一输出端OUTPUT1和第二输出端OUTPUT2输出的是脉冲信号，时钟信号端CLK的信号为周期信号，且周期等于脉冲持续时间的2.5倍。
本发明实施例提供的移位寄存器的驱动方法包括：在输入阶段，输入子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号；在输出阶段，输出子电路在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。本发明实施例通过设置两个输出端，一个输出端用于为本级移位寄存器输出栅极驱动信号，另一输出端用于输出级联信号，减小了负责输出信号的晶体管的尺寸，降低了移位寄存器的功耗，提高了显示面板的工作稳定性、使用可靠性和显示效果。
可选地，本发明实施例提供的移位寄存器的驱动方法在步骤200之后还包括：在复位阶段，复位子电路在复位信号端的控制下，向上拉节点和第二输出端提供第二电源端的信号，降噪子电路，在第一电源端和上拉节点的电压信号的控制下，向上拉节点、第一输出端和第二输出端提供第二电源端的信号。
具体的，复位信号端的信号为脉冲信号，复位子电路将上拉节点、第一输出端和第二输出端的电位拉低，以避免噪声。
具体的，以本发明实施例提供的移位寄存器中的晶体管均为N型薄膜晶体管为例，第一电源端的输入信号为高电平，第二电源端的输入信号为低电平；在输入阶段，信号输入端的信号为高电平；在输出阶段第一输出端和第二输出端的输出信号为高电平；在复位阶段，复位信号端的信号为高电平。
实施例三
基于上述实施例的发明构思，本发明实施例还提供一种栅极驱动电路，图10为本发明实施例提供的栅极驱动电路的结构示意图，如图10所示，本发明实施例提供的栅极驱动电路，包括多个级联的移位寄存器。
具体的，第N级移位寄存器的第一输出端OUTPUT1与第N+2级移位寄存器和第N+3级移位寄存器的信号输入端INPUT连接，第N+3的移位寄存器的第一输出端OUTPUT1与第N级移位寄存器和第N+1级的复位信号端RESET连接。
需要说明的是，N为奇数，也就是说，第一级移位寄存器的第一输出端OUTPUT1与第三级移位寄存器和第四级移位寄存器的信号输入端INPUT连接，第四级移位寄存器的第一输出端OUTPUT1与第一级移位寄存器和第二级的复位信号端RESET连接；第三级移位寄存器的第一输出端OUTPUT1与第五级移位寄存器和第六级移位寄存器的信号输入端INPUT连接，第六级移位寄存器的第一输出端OUTPUT1与第三级移位寄存器和第四级的复位信号端RESET连接，依次类推。
具体的，第一级移位寄存器和第二级移位寄存器的信号输入端与初始信号端STV连接。
进一步地，第N+1级移位寄存器的第一输出端只与第N-1级移位寄存器和第N-2级移位寄存器的复位信号端连接；第N+2级移位寄存器的第一输出端只与第N+4级移位寄存器和第N+5级移位寄存器的信号输入端连接，也就是说，奇数级移位寄存器的第一输出端只对下级移位寄存器的信号输入端工作，偶数级移位寄存器的第一输出端只对上级移位寄存器的复位信号端工作。
可选地，如图10所示，本发明实施例提供的栅极驱动电路还包括：第一时钟端CK1、第二时钟端CK2、第三时钟端CK3和第四时钟端CK4。
具体的，第N级移位寄存器的时钟信号端CLK与第一时钟端CK1连接，第N+1级移位寄存器的时钟信号端CLK与第二时钟端CK2连接，第N+2级移位寄存器的时钟信号端CLK与第三时钟端CK3连接，第N+3级移位寄存器的时钟信号端CLK与第四时钟端CK4连接。
在本实施例中，第一级移位寄存器的时钟信号端CLK与第一时钟端CK1连接，第二级移位寄存器的时钟信号端CLK与第二时钟端CK2连接，第三级移位寄存器的时钟信号端CLK与第三时钟端CK3连接，第四级移位寄存器的时钟信号端CLK与第四时钟端CK4连接；第五级移位寄存器的时钟信号端CLK与第一时钟端CK1连接，第六级移位寄存器的时钟信号端CLK与第二时钟端CK2连接，第七级移位寄存器的时钟信号端CLK与第三时钟端CK3连接，第八级移位寄存器的时钟信号端CLK与第四时钟端CK4连接，每四级移位寄存器为一个循环，依次类推。
图11为本发明实施例提供的栅极驱动电路的工作时序图，如图11所示，第一时钟端CK1、第二时钟端CK2、第三时钟端CK3和第四时钟端CK4的信号的周期相同，且等于信号脉冲持续时间的2.5倍。
其中，第N级移位寄存器的第一输出端的输出信号为OUTPUT1(N)，第N+1级移位寄存器的第一输出端的输出信号为OUTPUT1(N+1)，第N+2级移位寄存器的第一输出端的输出信号为OUTPUT1(N+2)，第N+3级移位寄存器的第一输出端的输出信号为OUTPUT1(N+3)。
本发明实施例提供的栅极驱动电路的级联方式，减少了级联线路的数量，减少了布局的空间，实现了显示面板的窄边框。
其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
实施例四
基于上述实施例的发明构思，本发明实施例还提供一种显示装置，包括栅极驱动电路。
其中，栅极驱动电路为实施例三提供的栅极驱动电路，其实现原理和实现效果类似，在此不再赘述。
具体的，该显示装置可以为：OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
有以下几点需要说明：
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种移位寄存器，其特征在于，包括：输入子电路和输出子电路；
所述输入子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；
所述输出子电路，与上拉节点、时钟信号端、第一输出端和第二输出端连接，用于在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，还包括：复位子电路和降噪子电路；
所述降噪子电路，与上拉节点、第一电源端、第一输出端、第二输出端和第二电源端连接，用于在第一电源端的控制下，向上拉节点、第一输出端和第二输出端提供第二电源端的信号；
所述复位子电路，与上拉节点、复位信号端、第二电源端和第二输出端连接，用于在复位信号端的控制下，向上拉节点和第二输出端提供第二电源端的信号。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，第二极与上拉节点连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第二晶体管、第三晶体管和电容；
所述第二晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与第一输出端连接；
所述第三晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与第二输出端连接；
所述电容的第一端与上拉节点连接，第二端与第一输出端连接。
5.根据权利要求2所述的移位寄存器，其特征在于，所述复位子电路包括：第四晶体管和第五晶体管；
所述第四晶体管的控制极与复位信号端连接，第一极与上拉节点连接，第二极与第二电源端连接；
所述第五晶体管的控制极与复位信号端连接，第一极与第二输出端连接，第二极与第二电源端连接。
6.根据权利要求2所述的移位寄存器，其特征在于，所述降噪子电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第六晶体管的控制极和第一极与第一电源端连接，第二极与下拉节点连接；
所述第七晶体管的控制极与下拉节点连接，第一极与上拉节点连接，第二极与第二电源端连接；
所述第八晶体管的控制极与上拉节点连接，第一极与下拉节点连接，第二极与第二电源端连接；
所述第九晶体管的控制极与下拉节点连接，第一极与第一输出端连接，第二极与第二电源端连接；
所述第十晶体管的控制极与下拉节点连接，第一极与第二输出端连接，第二极与第二电源端连接。
7.根据权利要求1所述的移位寄存器，其特征在于，还包括：复位子电路和降噪子电路；其中，所述输入子电路包括：第一晶体管；所述输出子电路包括：第二晶体管、第三晶体管和电容；所述复位子电路包括：第四晶体管和第五晶体管；所述降噪子电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，第二极与上拉节点连接；
所述第二晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与第一输出端连接；
所述第三晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与第二输出端连接；
所述电容的第一端与上拉节点连接，第二端与第一输出端连接；
所述第四晶体管的控制极与复位信号端连接，第一极与上拉节点连接，第二极与第二电源端连接；
所述第五晶体管的控制极与复位信号端连接，第一极与第二输出端连接，第二极与第二电源端连接；
所述第六晶体管的控制极和第一极与第一电源端连接，第二极与下拉节点连接；
所述第七晶体管的控制极与下拉节点连接，第一极与上拉节点连接，第二极与第二电源端连接；
所述第八晶体管的控制极与上拉节点连接，第一极与下拉节点连接，第二极与第二电源端连接；
所述第九晶体管的控制极与下拉节点连接，第一极与第一输出端连接，第二极与第二电源端连接；
所述第十晶体管的控制极与下拉节点连接，第一极与第二输出端连接，第二极与第二电源端连接。
8.根据权利要求7所述的移位寄存器，其特征在于，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管均为P型薄膜晶体管或N型薄膜晶体管。
9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-8任一项所述的移位寄存器；
第N级移位寄存器的第一输出端与第N+2级移位寄存器和第N+3级移位寄存器的信号输入端连接，第N+3的移位寄存器的第一输出端与第N级移位寄存器和第N+1级的复位信号端连接；
其中，N为奇数。
10.根据权利要求9所述的栅极驱动电路，其特征在于，还包括：第一时钟端、第二时钟端、第三时钟端和第四时钟端，其中，
第N级移位寄存器的时钟信号端与第一时钟端连接，第N+1级移位寄存器的时钟信号端与第二时钟端连接，第N+2级移位寄存器的时钟信号端与第三时钟端连接，第N+3级移位寄存器的时钟信号端与第四时钟端连接。
11.根据权利要求10所述的栅极驱动电路，其特征在于，第一时钟端、第二时钟端、第三时钟端和第四时钟端的信号的周期相同，且等于信号脉冲持续时间的2.5倍。
12.一种显示装置，其特征在于，包括如权利要求9～11任一项所述的栅极驱动电路。
13.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1～8任一项所述的移位寄存器，包括：
在输入阶段，输入子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号；
在输出阶段，输出子电路，在上拉节点的电压信号的控制下，向第一输出端和第二输出端提供时钟信号端的信号。
14.根据权利要求13所述的方法，其特征在于，还包括：
在复位阶段，复位子电路在复位信号端的控制下，向上拉节点和第二输出端提供第二电源端的信号，降噪子电路，在第一电源端的控制下，向上拉节点、第一输出端和第二输出端提供第二电源端的信号。
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