CN105810166B - 移位寄存器单元电路、移位寄存器及其液晶显示器 - Google Patents

Abstract

一种移位寄存器单元电路，包括：输入端、输出端、栅级驱动端、第一节点、第二节点、第三节点、第一信号端、第二信号端、控制信号端、晶体管T1至T10，第一电容和第二电容、第一选择连接端、第二选择连接端、第三选择连接端；上述移位寄存器单元电路，具有使用寿命较长的优点，并且通过降噪浮接模块106可避免输出端OUT在通过晶体管T2及T3的高低电平相互变换时，使得输出端OUT维持在VGL电平，但此时第一节点a处于浮接状态，亦受噪声影响，如此，透过T10晶体管，可使第一节点a的浮接时间变短，进而提高电路的稳定性。

Description

移位寄存器单元电路、移位寄存器及其液晶显示器

技术领域

本发明涉及电子电路技术领域，特别是涉及一种移位寄存器单元电路、移位寄存器及其液晶显示器。

背景技术

随着科技的日新月异的发展，液晶显示器已经广泛地应用在电子显示产品上，例如电视、笔记本电脑、平板计算机、智能手机等。液晶显示器包括数据驱动器、移位寄存器及液晶显示面板，其中液晶显示面板中具有像素数组，而移位寄存器用以依序开启像素数组中对应的像素列，以将数据驱动器输出的像素数据扫描至像素列，进而显示出像素数据对应的影像。

传统的使用非晶硅薄膜晶体管(a-Si thin-film transistor)组成的移位寄存器电路，虽具有低制作成本与高生产良率的优势，但非晶硅薄膜晶体管组件具备较低电子迁移率(mobility)，且组件操作速度较慢，因此当利用此种组件组成移位寄存器电路时，需要特别设计变频器(INVERTER)组件，以维持非晶硅薄膜晶体管在导通时能正常动作，避免电路产生误动作。

然而，随着使用时间的增加，特别设计的INVERTER会造成非晶硅薄膜晶体管组件持续遭受大电流的作用而严重地影响移位寄存器电路的正常运作，甚至最后移位寄存器电路会因此而失效。

发明内容

基于此，有必要针对如何提高使用寿命的技术问题，提供一种移位寄存器单元电路、移位寄存器及其液晶显示器。

一种移位寄存器单元电路，包括：输入端、输出端、栅级驱动端、第一节点、第二节点、第三节点、第一信号端、第二信号端、控制信号端、晶体管T1 至T10，第一电容和第二电容、第一选择连接端、第二选择连接端、第三选择连接端；

晶体管T1的漏极连接至第一信号端以接收第一时钟信号，栅极连接于第一节点，源极连接至输出端；

晶体管T2的漏极连接至输出端，栅极连接至第二信号端以接收第二时钟信号，源极连接至第一信号端以接收第一时钟信号；

晶体管T3的漏极连接至输出端，栅极连接于第二节点，源极连接至第二信号端以接收第二时钟信号；

晶体管T4的栅极连接至第一节点，漏极连接至第二节点，源极连接至控制信号端以接收控制信号；

晶体管T5的栅极连接至第一选择连接端，漏极连接至第三节点，源极连接至控制信号端以接收控制信号；

晶体管T6的栅极与漏极连接至第二信号端，源极连接至第三节点；

晶体管T7的漏极连接至第一信号端，栅级连接至第三节点，源极连接至第二节点；

晶体管T8的栅极与漏极连接至输入端，源极连接至第一节点；

晶体管T9的漏极连接至第一节点，栅极连接至栅级驱动端，源极连接至第二选择连接端；

晶体管T10的漏极连接至第一节点，栅极连接至第二节点，源极连接至第三选择连接端；

并且，第一节点和输出端之间通过第一电容连接；第三节点和晶体管T7的漏极之间通过第二电容连接。

在其中一个实施例中，所述第一选择连接端连接至输出端。

在其中一个实施例中，所述第一选择连接端连接至第一节点。

在其中一个实施例中，所述第二选择连接端连接至控制信号端，用于接收控制信号；所述第三选择连接端连接至控制信号端，用于接收控制信号。

在其中一个实施例中，所述第二选择连接端连接至第一信号端，用于接收第一时钟信号；所述第三选择连接端连接至第二信号端，用于接收第二时钟信号。

在其中一个实施例中，晶体管T1至T10均为N型薄膜晶体管。

一种移位寄存器，包括多个级联的如上述的移位寄存器单元电路，其中，

每四个级联的移位寄存器单元电路为一循环，

并且，每一移位寄存器单元电路的第一信号端和第二信号端接收的时钟信号组合相异，控制信号端均用于输入低电平电压；

前一级的移位寄存器单元电路的输出端与后一级的移位寄存器单元电路的输入端连接；

第一级的移位寄存器单元电路的输入端用于接收起始信号。

一种液晶显示器，包括像素阵列、数据驱动器以及移位寄存器组，所述移位寄存器组包括若干上述的移位寄存器。

在其中一个实施例中，所述数据驱动器通过数据线与所述像素阵列连接，以提供数据信号；所述移位寄存器组包括奇数列移位寄存器和偶数列移位寄存器，所述奇数列移位寄存器和所述偶数列移位寄存器均为上述的 移位寄存器。

在其中一个实施例中，数据线包括第一数据线与第二数据线；奇数列移位寄存器通过第一数据线与像素阵列的奇数列像素连接，偶数列移位寄存器通过第二数据线与像素阵列的偶数列像素连接。

上述移位寄存器单元电路、移位寄存器及其液晶显示器，通过各晶体管和电容的连接配合，可有效地响应时钟信号和起始信号以通过输出端OUT向外提供质量高的扫描信号，并且通过两个用于拉低扫描信号的电平的晶体管T2与 T3以实现当其中一晶体管因长时间导通而受到因应力效应的影响而逐渐出现操作异常时，另一晶体管来协助拉低在拉低扫描信号的电压，使其等于最低电平，从而使得电路的工作不受晶体管T2或者T3的影响，实现了具有使用寿命较长的优点，并且通过降噪浮接模块106可避免输出端OUT在通过晶体管T2及T3 的高低电平相互变换时，使得输出端OUT维持在VGL电平，但此时第一节点a 处于浮接状态，亦受噪声影响，如此，透过T10晶体管，可使第一节点a的浮接时间变短，进而提高电路的稳定性。

附图说明

图1为一个实施例中移位寄存器单元电路的功能模块示意图；

图2为一个实施例中移位寄存器单元电路的电路结构示意图；

图3为一个实施例中移位寄存器的电路结构示意图；

图4为一个实施例中液晶显示器的电路结构示意图；

图5为一个实施例中移位寄存器单元电路的时序图；

图6为一个实施例中移位寄存器单元电路的工作状态之一；

图7为一个实施例中移位寄存器单元电路的工作状态之二；

图8为一个实施例中移位寄存器单元电路的工作状态之三；

图9为一个实施例中移位寄存器单元电路的工作状态之四；

图10为另一个实施例中移位寄存器单元电路的电路结构示意图；

图11为另一个实施例中移位寄存器单元电路的电路结构示意图。

具体实施方式

在一实施例中，提供一种移位寄存器单元电路，下面结合附图对本实施例的具体实施方式做详细的说明，以使本实施例的目的、特征和优点能够更加明显易懂。

请参阅图1，其为一个实施例中移位寄存器单元电路的功能模块示意图，该移位寄存器单元电路包括：输入端IN、输出端OUT、栅级驱动端GN、第一节点a、第二节点b、第一信号端S1、第二信号端S2、控制信号端CV、输出控制模块101、选择控制模块102、反相控制模块103、输入控制模块104、栅极驱动模块105以及降噪浮接模块106。

输出控制模块101分别与第一信号端S1、第一节点a以及输出端OUT连接，用于提供由第一信号端S1输入的第一时钟信号至输出端OUT。

选择控制模块102分别与第二节点b、输出端OUT、第一信号端S1以及第二信号端S2连接，用于响应第一时钟信号或者响应由第二信号端S2输入的第二时钟信号以提供控制信号至输出端OUT。

反相控制模块103分别与第一节点a、第二节点b、第一信号端S1、第二信号端S2、控制信号端CV以及输出端OUT连接，用于控制第一节点a和第二节点b的电平，使得第一节点a、第二节点b不能同时为高电平。

输入控制模块104分别与输入端IN、第一节点a以及栅极驱动模块105连接，用于响应由输入端IN输入的起始信号以控制输出端OUT的输出电压。

栅极驱动模块105分别与栅级驱动端GN、控制信号端CV以及第一节点a 连接，用于响应由栅级驱动端GN的输入，控制第一节点a的电平。栅级驱动端 GN用于连接至下一级输出端OUT，以接收下一级输出端OUT的控制信号。

降噪浮接模块106分别与第一节点a、控制信号端CV以及反相控制模块103 连接，用于响应第一节点a的电平信号。

上述移位寄存器单元电路，输入控制模块104响应于由输入端IN输入的起始信号后控制输出控制模块101的工作状态，以控制输出端OUT的输出电压，输出控制模块101响应于第一时钟信号和第二时钟信号，并通过输出端OUT输出扫描信号，同时通过选择控制模块102响应于第一时钟信号或者第二时钟信号，以提供控制信号至输出端，从而实现多元化控制，使得电路具有使用寿命较长的优点；同时，通过降噪浮接模块106可使得第一节点a的浮接时间变短，进而提高电路的稳定性。

请参阅图2，其为一实施例移位寄存器单元电路的电路结构示意图，移位寄存器单元电路包括：输入端IN、输出端OUT、栅级驱动端GN、第一节点a、第二节点b、第三节点c、第一信号端S1、第二信号端S2、控制信号端CV、第一电容C1、第二电容C2和第三节点c，输出控制模块101包括晶体管T1，选择控制模块102包括晶体管T2和晶体管T3，反相控制模块103包括晶体管T4、 T5、T6和T7，输入控制模块104包括晶体管T8，栅极驱动模块105包括晶体管T9，降噪浮接模块106包括晶体管T10。

晶体管T1的漏极连接至第一信号端S1以接收第一时钟信号，栅极连接于第一节点a，源极连接至输出端OUT。

晶体管T2的漏极连接至输出端OUT，栅极连接至第二信号端S2以接收第二时钟信号，源极连接至第一信号端S1以接收第一时钟信号。

晶体管T3的漏极连接至输出端OUT，栅极连接于第二节点b，源极连接至第二信号端S2以接收第二时钟信号。

晶体管T4的栅极连接至第一节点a，漏极连接至第二节点b，源极连接至控制信号端CV以接收控制信号。

晶体管T5的栅极连接至第一选择连接端，漏极连接至第三节点c，源极连接至控制信号端CV以接收控制信号。本实施例中，第一选择连接端连接至输出端OUT。

晶体管T6的栅极与漏极连接至第二信号端S2，源极连接至第三节点c。

晶体管T7的漏极连接至第一信号端S1，栅级连接至第三节点c，源极连接至第二节点b。

晶体管T8的栅极与漏极连接至输入端IN，源极连接至第一节点a。

晶体管T9的漏极连接至第一节点a，栅极连接至栅级驱动端GN，源极连接至第二选择连接端。本实施例中，第二选择连接端连接至控制信号端CV以接收控制信号。

晶体管T10的漏极连接至第一节点a，栅极连接至第二节点b，源极连接至第三选择连接端。本实施例中，第三选择连接端连接至控制信号端CV，用于接收控制信号。

并且，第一节点a和输出端OUT之间通过第一电容C1连接。第三节点c 和晶体管T7的漏极之间通过第二电容C2连接。

需要说明的是，第一选择连接端可以连接至输出端或者第一节点，以利用输出端或者第一节点的电位，使得电路达到相同的效果；第二选择连接端以及第三选择连接端同时连接至控制信号端，或者第二选择连接端连接至第一信号端且第三选择连接端连接至第二信号端。第一选择连接端、第二选择连接端和第三选择连接端是在不同实施例中根据电路的需要输入相应的电平信号，以使电路符合运行规律。

上述移位寄存器单元电路，通过各晶体管和电容的连接配合，可有效地响应时钟信号和起始信号以通过输出端OUT向外提供质量高的扫描信号，并且通过两个用于拉低扫描信号的电平的晶体管T2与T3以实现当其中一晶体管因长时间导通而受到因应力效应的影响而逐渐出现操作异常时，另一晶体管来协助拉低在拉低扫描信号的电压，使其等于最低电平，从而使得电路的工作不受晶体管T2或者T3的影响，实现了具有使用寿命较长的优点，并且通过降噪浮接模块106可避免输出端OUT在通过晶体管T2及T3的高低电平相互变换时，使得输出端OUT维持在VGL电平，但此时第一节点a处于浮接状态，亦受噪声影响，如此，透过T10晶体管，可使第一节点a的浮接时间变短，进而提高电路的稳定性。

进一步的，晶体管T1至T10均为N型薄膜晶体管。

本实施例中，晶体管T1用以于导通时提供第一时钟信号即时钟信号CK1 的高电压位准至输出端OUT。晶体管T2用以响应于第二时钟信号即时钟信号 CK3导通，并提供低电平的时钟信号CK1至输出端OUT。晶体管T3用以于导通时提供低电压的时钟信号CK3至输出端OUT。晶体管T8用以响应于起始信号的上升缘来导通晶体管T1，使扫描信号等于时钟信号CK1。晶体管T9用以响应下一级移位寄存器单元电路的输出端OUT输出的电平信号的上升缘，以提供低电平的电压VGL至第一节点a。晶体管T10用以提供电压VGL至第一节点 a。晶体管T4、T5、T6、T7为驱动控制结构，用于控制第一节点a和第二节点 b的电平，使得第一节点a、第二节点b不同时为高电平。

在一实施例中，提供一种移位寄存器。请参阅图3，其为一实施例移位寄存器的电路结构示意图，该移位寄存器包括多个级联的如上所述的移位寄存器单元电路，其中，每四个级联的移位寄存器单元电路为一循环，并且，每一移位寄存器单元电路的第一信号端S1和第二信号端S2接收的时钟信号组合相异，控制信号端CV均用于输入低电平电压；前一级的移位寄存器单元电路的输出端 OUT与后一级的移位寄存器单元电路的输入端IN连接；且仅第一级的移位寄存器单元电路的输入端IN用于接收起始信号。

进一步的，上一级的移位寄存器单元电路的栅级驱动端GN用于连接至下一级的移位寄存器单元电路的输出端OUT，以接收下一级的移位寄存器单元电路的输出端OUT的控制信号。可以理解，该控制信号为由下一级的移位寄存器单元电路的输出端OUT输出的扫描信号。

本实施例中，移位寄存器单元电路S(1)、移位寄存器单元电路S(2)、移位寄存器单元电路S(3)、移位寄存器单元电路S(4)为一循环。移位寄存器单元电路S(1)通过输出端OUT输出扫描信号SG(1)，移位寄存器单元电路 S(2)通过输出端OUT输出扫描信号SG(3)，移位寄存器单元电路S(3)通过输出端OUT输出扫描信号SG(5)，移位寄存器单元电路S(4)通过输出端 OUT输出扫描信号SG(7)，以此类推。

本实施例中，每一移位寄存器单元电路的第一信号端S1和第二信号端S2 接收的时钟信号组合相异，具体是指：移位寄存器单元电路S(1)的第一信号端S1和第二信号端S2分别接收时钟信号CK1和时钟信号CK3；移位寄存器单元电路S(2)的第一信号端S1和第二信号端S2分别接收时钟信号CK2和时钟信号CK4；移位寄存器单元电路S(3)的第一信号端S1和第二信号端S2分别接收时钟信号CK3和时钟信号CK1；移位寄存器单元电路S(4)的第一信号端 S1和第二信号端S2分别接收时钟信号CK4和时钟信号CK2。

在一实施例中，提供一种液晶显示器。请参阅图4，其为一实施例液晶显示器的电路结构示意图，该液晶显示器包括像素阵列18、数据驱动器12以及上述的移位寄存器组。移位寄存器组包括若干移位寄存器14。数据驱动器12通过若干数据线11与像素阵列18连接，以为像素阵列18提供数据信号SG(1)～SG (n)。移位寄存器包括奇数列移位寄存器14a和偶数列移位寄存器14b。奇数列移位寄存器和偶数列移位寄存器均为上述的移位寄存器。奇数列移位寄存器14a 通过第一扫描线13与像素阵列18的奇数列像素连接，偶数列移位寄存器通过第二扫描线13’与像素阵列18的偶数列像素连接。

本实施例中，像素阵列18包括n*m的像素数组，其中，n及m均为大于1 的自然数。数据驱动器12经由数据线11来提供数据信号SD(1)～SD(m)至像素阵列18。

移位寄存器14a与14b分别包括移位寄存器单元S(1)～S(k)与S’(1) ～S’(k)。本实施例中，各移位寄存器S(1)～S(k)与S’(1)～S’(k)具有相等的结构，其中，k为自然数。以移位寄存器单元S(1)～S(k)的电路为例，可以理解，移位寄存器单元S(1)～S(k)彼此串联连接并分别用以产生奇数列扫描信号SG(1)、SG(3)、SG(5)、…SG(n-1)来驱动像素数组18中n列像素中的奇数列像素。

请参阅图5，其为一个实施例中移位寄存器单元电路的时序图。结合图2、图3和图5，现以晶体管T1～T10均为N型薄膜晶体管(Thin Film Transistor，TFT) 为例，对一个实施例中移位寄存器单元电路S(1)作进一步的说明。

第一阶段：

参阅图6，在时间周期TP1中，起始信号STV等于电压VGH，而第一时钟信号即时钟信号CK1及控制信号等于电压VGL。其中电压VGH及VGL例如分别为移位寄存器14a的最高电压电平及最低电压电平。此时晶体管T8将导通来使a点电压等于高电平：a＝VGH-Vth以导通晶体管T1，使扫描信号SG(1)等于电压VGL。

进一步的，晶体管T4、T5、T6及T7为例如均为一反相器(Inverter)，用以响应第一节点a的高电平信号，使第二节点b电平等于VGL，此时晶体管T3、 T10为关闭。晶体管T9的栅极连接下级的输出端OUT，以接收从下级的输出端 OUT输出的控制信号，此时控制信号为VGL电平，晶体管T9为关闭状态。晶体管T2的栅极接收第二时钟信号即时钟信号CK3，此时时钟信号CK3为VGL 电平，晶体管T2为关闭状态。晶体管T1的栅极连接到第一节点a，晶体管T1为导通状态，同时晶体管T2及晶体管T3皆为关闭状态，此时输出端OUT的电平等同于时钟信号CK1的电平，时钟信号CK1此时为VGL电平，所以在时间周期TP1阶段，输出端OUT为VGL电平，即输出的扫描信号SG(1)为低电平。

第二阶段：

参阅图7，在时间周期TP2中，晶体管T2、T3、T6、T7、T8、T9及T10 为关闭状态。时钟信号CK1于时间周期TP2中由电压VGL提升为电压VGH，此时第一节点a的电压因推升效应(Boot-Strapping)而进一步提升为：第一节点a 的电压＝VGH-Vth+ΔV。在本实施例中，差值电压ΔV等于：

Cgs为晶体管T1的内部寄生电容和外挂电容C1之和，而Ca为第一节点a的等效电容。而第一节点a经由boos-strapping，导通晶体管T1，使扫描信号SG(1)快速充电至电压VGH。

第三阶段：

参阅图8，在时间周期TP3中，时钟信号CK1由电压VGH放电至电压VGL。时钟信号CK3由电压VGL充电至电压VGH。此时晶体管T2因时钟信号CK3 的电平较高而导通，此时扫描信号SG(1)会放电至时钟信号CK1的低电平，其电平为VGL。晶体管T5因连接至输出端OUT，所以T5也为关闭状态。晶体管T9栅极的电压此时由VGL充电至VGH，第一节点a的电压会放至VGL电平，T1、T4变为关闭状态。T5因输出端OUT输出的扫描信号SG(1)为低电平，T5为关闭状态。时钟信号CK3为高准位，所以晶体管T6为打开状态，此时晶体管T7的栅级的电平提升至VGH，晶体管T 7为打开状态，时钟信号CK1 为低电平的VGL，故T3、T10为关闭状态。

第四阶段：

参阅图9，在时间周期TP4中，时钟信号CK1由电压VGL充电至电压VGH。时钟信号CK3由电压VGH放电至电压VGL。此时时钟信号CK3与输出端IN 的电平为VGL，T2、T6及T9为关闭状态。时钟信号CK1转态为高电压VGH 电平，透过C2电容boost-strapping，进一步使节点被推升至高电平，让晶体管 T7为导通状态，则第二节点b的电平会被拉至与时钟信号CK1电平相同，让晶体管T3和T10变为导通状态，此时扫描信号SG(1)会维持在与CK3电平相同，即为VGL。

如此，本实施例的移位寄存器单元S(1)可有效地响应时钟信号CK1与起始信号STV来提供扫描信号SG(1)，而其后之的移位寄存器单元S(2)亦可响应时序信号CK2及STV来提供扫描信号SG(3)。而在本实施例中虽仅以移位寄存器单元S(1)之操作为例作说明，然移位寄存器14a中其余之移位寄存器单元 S(2)～S(k)之操作可根据移位寄存器单元S(1)与S(2)之操作而类推得知。

另外，本实施例之移位寄存器单元系设置两个用以拉低扫描信号位准之位准控制单元，其分别包括晶体管T2与T3。当其中一个晶体管因长时间导通而受到因应力效应的影响而逐渐操作异常时，本实施例的移位寄存器单元可经由另一晶体管来协助拉低扫描信号，使其等于最低电压电平。如此，本实施例的移位寄存器单元更可使扫描信号的电平较不易因其中的电平控制单元操作异常而错误，而具有使用寿命较长的优点。

请一并参阅图2、图3和图5，为便于理解移位寄存器单元电路S(2)的工作过程，接下来以移位寄存器单元S(2)响应于时钟信号CK2、CK4及起始信号STV的操作为例作说明，即第一信号端S1接收时钟信号CK2，第二信号端 S2接收时钟信号CK4。现以晶体管T1～T9均为N型薄膜晶体管(Thin Film Transistor，TFT)为例作说明。

本实施例中，晶体管T1用以于导通时提供第一时钟信号即时钟信号CK2 的高电压位准至输出端OUT。晶体管T2用以响应于第二时钟信号即时钟信号 CK4导通，并提供低电平的时钟信号CK2至输出端OUT。晶体管T3用以于导通时提供低电压的时钟信号CK4至输出端OUT。晶体管T8用以响应于起始信号的上升缘来导通晶体管T1，使扫描信号等于时钟信号CK2。晶体管T9用以响应下一级移位寄存器单元电路的输出端OUT输出的电平信号的上升缘，以提供低电平的电压VGL至第一节点a。晶体管T10用以提供电压VGL至第一节点 a。晶体管T4、T5、T6、T7为驱动控制结构，用于控制第一节点a和第二节点 b的电平，使得第一节点a、第二节点b不同时为高电平。

第一阶段：

参阅图6，在时间周期TP1中，起始信号STV等于电压VGH，而第一时钟信号即时钟信号CK2及控制信号等于电压VGL。其中电压VGH及VGL例如分别为移位寄存器14a的最高电压电平及最低电压电平。此时晶体管T8将导通来使a点电压等于高电平：a＝VGH-Vth以导通晶体管T1，使扫描信号SG(3)等于电压VGL。

进一步的，晶体管T4、T5、T6及T7为例如均为一反相器(Inverter)，用以响应第一节点a的高电平信号，使第二节点b电平等于VGL，此时晶体管T3、 T10为关闭。晶体管T9的栅极连接下级的输出端OUT，以接收从下级的输出端 OUT输出的控制信号，此时控制信号为VGL电平，晶体管T9为关闭状态。晶体管T2的栅极接收第二时钟信号即时钟信号CK4，此时时钟信号CK4为VGL 电平，晶体管T2为关闭状态。晶体管T1的栅极连接到第一节点a，晶体管T1为导通状态，同时晶体管T2及晶体管T3皆为关闭状态，此时输出端OUT的电平等同于时钟信号CK2的电平，时钟信号CK2此时为VGL电平，所以在时间周期TP1阶段，输出端OUT为VGL电平，即输出的扫描信号SG(3)为低电平。

第二阶段：

参阅图7，在时间周期TP2中，晶体管T2、T3、T6、T7、T8、T9及T10 为关闭状态。时钟信号CK2于时间周期TP2中由电压VGL提升为电压VGH，此时第一节点a的电压因推升效应(Boot-Strapping)而进一步提升为：第一节点a 的电压＝VGH-Vth+ΔV。在本实施例中，差值电压ΔV等于：

Cgs为晶体管T1的内部寄生电容和外挂电容C1之和，而Ca为第一节点a的等效电容。而第一节点a经由boos-strapping，导通晶体管T1，使扫描信号SG(3)快速充电至电压VGH。

第三阶段：

参阅图8，在时间周期TP3中，时钟信号CK2由电压VGH放电至电压VGL。时钟信号CK4由电压VGL充电至电压VGH。此时晶体管T2因时钟信号CK4 的电平较高而导通，此时扫描信号SG(3)会放电至时钟信号CK2的低电平，其电平为VGL。晶体管T5因连接至输出端OUT，所以T5也为关闭状态。晶体管T9栅极的电压此时由VGL充电至VGH，第一节点a的电压会放至VGL电平，T1、T4变为关闭状态。T5因输出端OUT输出的扫描信号SG(3)为低电平，T5为关闭状态。时钟信号CK4为高准位，所以晶体管T6为打开状态，此时晶体管T7的栅级的电平提升至VGH，晶体管T 7为打开状态，时钟信号CK2 为低电平的VGL，故T3、T10为关闭状态。

第四阶段：

参阅图9，在时间周期TP4中，时钟信号CK2由电压VGL充电至电压VGH。时钟信号CK4由电压VGH放电至电压VGL。此时时钟信号CK4与输出端IN 的电平为VGL，T2、T6及T9为关闭状态。时钟信号CK2转态为高电压VGH 电平，透过C2电容boost-strapping，进一步使节点被推升至高电平，让晶体管 T7为导通状态，则第二节点b的电平会被拉至与时钟信号CK2电平相同，让晶体管T3和T10变为导通状态，此时扫描信号SG(3)会维持在与CK4电平相同，即为VGL。

请参阅图10，其为另一个实施例移位寄存器单元电路的电路结构示意图，该移位寄存器单元电路与图2所示实施例的区别在于：第二选择连接端连接至第一信号端S1，用于接收第一时钟信号；第三选择连接端连接至第二信号端S2，用于接收第二时钟信号，即晶体管T9的源极连接至第一信号端S1以接收第一时钟信号；晶体管T10的源极连接至第二信号端S2以接收第二时钟信号。本实施例中，利用第一时钟信号和第二时钟信号在处于低电平VGL时来拉低晶体管 T9的源极和晶体管T10的源极的电平。

请参阅图11，其为另一个实施例移位寄存器单元电路的电路结构示意图，该移位寄存器单元电路与图2所示实施例的区别在于：第一选择连接端连接至第一节点a，即晶体管T5的栅极连接至第一节点a；其它的电路组成及连接关系相同。本实施例中，晶体管T5的栅极连接至第一节点a，可达到与图2所示实施例相同的效果。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (6)

1.一种移位寄存器单元电路，其特征在于，包括：输入端、输出端、栅级驱动端、第一节点、第二节点、第三节点、第一信号端、第二信号端、控制信号端、晶体管T1至T10，第一电容和第二电容、第一选择连接端、第二选择连接端、第三选择连接端；

晶体管T1的漏极连接至第一信号端以接收第一时钟信号，栅极连接于第一节点，源极连接至输出端；

晶体管T2的漏极连接至输出端，栅极连接至第二信号端以接收第二时钟信号，源极连接至第一信号端以接收第一时钟信号；

晶体管T3的漏极连接至输出端，栅极连接于第二节点，源极连接至第二信号端以接收第二时钟信号；

晶体管T4的栅极连接至第一节点，漏极连接至第二节点，源极连接至控制信号端以接收控制信号；

晶体管T5的栅极连接至第一选择连接端，漏极连接至第三节点，源极连接至控制信号端以接收控制信号；

晶体管T6的栅极与漏极连接至第二信号端，源极连接至第三节点；

晶体管T7的漏极连接至第一信号端，栅级连接至第三节点，源极连接至第二节点；

晶体管T8的栅极与漏极连接至输入端，源极连接至第一节点；

晶体管T9的漏极连接至第一节点，栅极连接至栅级驱动端，源极连接至第二选择连接端；

晶体管T10的漏极连接至第一节点，栅极连接至第二节点，源极连接至第三选择连接端；

并且，第一节点和输出端之间通过第一电容连接；第三节点和晶体管T7的漏极之间通过第二电容连接；

所述第一选择连接端连接至第一节点；

所述第二选择连接端连接至控制信号端，用于接收控制信号；所述第三选择连接端连接至控制信号端，用于接收控制信号；或者，所述第二选择连接端连接至第一信号端，用于接收第一时钟信号；所述第三选择连接端连接至第二信号端，用于接收第二时钟信号。

2.根据权利要求1所述的移位寄存器单元电路，其特征在于，晶体管T1至T10均为N型薄膜晶体管。

3.一种移位寄存器，其特征在于，包括多个级联的如上述权利要求1至2任一所述的移位寄存器单元电路，其中，

每四个级联的移位寄存器单元电路为一循环，

并且，每一移位寄存器单元电路的第一信号端和第二信号端接收的时钟信号组合相异，控制信号端均用于输入低电平电压；

前一级的移位寄存器单元电路的输出端与后一级的移位寄存器单元电路的输入端连接；

第一级的移位寄存器单元电路的输入端用于接收起始信号。

4.一种液晶显示器，其特征在于，包括像素阵列、数据驱动器以及移位寄存器组，所述移位寄存器组包括若干如权利要求3所述的移位寄存器。

5.根据权利要求4所述的液晶显示器，其特征在于，

所述数据驱动器通过数据线与所述像素阵列连接，以提供数据信号；

所述移位寄存器组包括奇数列移位寄存器和偶数列移位寄存器，所述奇数列移位寄存器和所述偶数列移位寄存器均为权利要求3所述的移位寄存器。

6.根据权利要求5所述的液晶显示器，其特征在于，

数据线包括第一数据线与第二数据线；

奇数列移位寄存器通过第一数据线与像素阵列的奇数列像素连接，偶数列移位寄存器通过第二数据线与像素阵列的偶数列像素连接。