CN101369460A - 移位缓存器 - Google Patents

Abstract

一种移位缓存器，其包含多个以串联方式连接的移位缓存单元。每一移位缓存单元包含提升电路、第一以及第二时钟下拉模块。提升电路的晶体管用来依据第一节点的电位开启以拉升输出端的电压准位。第一时钟下拉模块用来依据第一时钟信号下拉第一节点的电位至一电源电压，而第二时钟下拉模块用来依据第二时钟信号下拉第一节点的电位至该电源电压。由于该第一时钟信号或是该第二时钟信号的最低电压准位是低于电源电压的电压准位，所以在两时钟下拉模块的晶体管关闭时，其栅－源极压差小于0V，故两时钟下拉模块晶体管的漏电流会降低而不致影响第一节点的电位。

Description

移位缓存器

【技术领域】

本发明涉及一种位移缓存器，尤其是指一种能降低因偏压效应产生漏电流的位移缓存器。

【现有技术】

功能先进的显示器已渐成为现今消费电子产品的重要特色，其中液晶显示器已经逐渐为各种电子设备如电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记型计算机屏幕所广泛应用。低温多晶硅(LowTemperature Poly-Silicon，LTPS)液晶显示器是目前消费性产品开发的主流，主要应用于高度整合特性与高画质显示器。

请参阅图1，图1为现有技术的液晶显示器10的功能方块图。液晶显示器10包含一液晶显示面板12、一栅极驱动器(gate driver)14以及源极驱动器(source driver)16。液晶显示面板12包含多个像素(pixel)，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024×768分辨率的液晶显示面板12来说，共需要1024×768×3个像素单元20组合而成。栅极驱动器14输出扫描信号使得每一列的晶体管22依序开启，同时源极驱动器16则输出对应的资料信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一列充电完毕后，栅极驱动器14便将该列的扫描信号关闭，然后栅极驱动器14再输出扫描信号将下一列的晶体管22打开，再由源极驱动器16对下一列的像素单元20进行充放电。如此依序下去，直到液晶显示面板12的所有像素单元20都充电完成，再从第一列开始充电。

在目前的液晶显示面板设计中，栅极驱动器14等效上为移位缓存器(shiftregister)，其目的即每隔一固定间隔输出扫描信号至液晶显示面板12。以一个1024×768分辨率以及60Hz的更新频率的液晶显示面板12为例，每一个画面的显示时间约为1/60＝16.67ms。所以每一个扫描信号的脉波周期约为16.67ms/768＝21.7μs。而源极驱动器16则在这21.7μs的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。

请参阅图2以及图3，图2是现有技术的移位缓存器的移位缓存单元的电路图，图3是晶体管的源-栅极电压差V_GS与漏电流Id的关系图。图2所示是美国专利公开第2008/0056431号揭露的移位缓存器。当晶体管403、413关闭时，虽然栅-源极电压差V_GS等于0，但是从图3可以发觉，实际上仍会有些许的漏电流产生，而使得节点N5的电压有漏电的疑虑。如此一来，每一级移位缓存单元都会因为漏电的影响使得输出信号脉冲的波形越来越低而影响显示品质。对于使用于非晶硅薄膜制程技术制造的高分辨率液晶显示面板的栅极驱动器14而言，制程的组件均匀性与稳定性有着极大的变异特性。所以在点亮液晶显示面板12后，常常会因为栅极驱动器14内部晶体管的偏压(stress)问题而造成液晶显示面板12的表现发生异常。

【发明内容】

因此，本发明的主要目的在于提供一种能改善因偏压效应产生漏电流的移位缓存器，在不同制程条件下仍然可以顺利输出波形，以解决上述现有技术的问题。

依据本发明的上述目的，本发明提供一种移位缓存器，其包含多个以串联方式连接的移位缓存单元。每一移位缓存单元包含提升电路、第一时钟下拉模块以及第二时钟下拉模块。提升电路包含第一晶体管、第二晶体管和第三晶体管。第一晶体管的漏极、栅极和源极分别耦接于该第一时钟信号、第一节点以及驱动信号端。第二晶体管的漏极、栅极和源极分别耦接于该第一时钟信号、第一节点以及一输出信号端。第三晶体管的漏极和栅极耦接于前一级移位缓存单元的一驱动信号端，其源极耦接于该第一节点。第一时钟下拉模块包含第四晶体管、第五晶体管、第六晶体管、第七晶体管和第一驱动电路。第四晶体管的漏极、栅极以及源极分别耦接至该提升电路的该第一节点、第二节点及输出节点。第五晶体管的漏极、栅极和源极分别耦接至该输出节点、该第二节点及第一电源电压。第六晶体管的漏极、栅极和源极分别耦接至该驱动信号端、该第二节点以及该第一电源电压。第七晶体管的漏极、栅极和源极分别耦接至该第二节点、该输出节点及该第一电源电压。

第二时钟下拉模块包含第八晶体管、第九晶体管、第十晶体管以及第二驱动电路。第八晶体管的漏极、栅极和源极分别耦接至该第一节点、一第三节点及前一级移位缓存单元的驱动信号端。第九晶体管，其漏极、栅极和源极分别耦接至该输出节点、该第二时钟信号及该第一电源电压。第十晶体管的漏极、栅极和源极分别耦接至给该驱动信号端、该第二时钟信号及该第一电源电压。此外，该第一时钟信号与该第二时钟信号的相位相差180度。该第一电源电压的电压准位是低于该第一时钟信号或是该第二时钟信号的最低电压准位。

依据本发明的一实施例，该第一驱动电路包含第十一晶体管、第十二晶体管和第十三晶体管。该第十一晶体管的漏极与栅极耦接至该第一时钟信号，其源极耦接至一第四节点。该第十二晶体管的漏极耦接至该第四节点，其栅极与源极皆耦接至一第二时钟信号。该第十三晶体管的漏极、栅极和源极分别耦接至该第一时钟信号，该第四节点及该第二节点。该第二驱动电路包含第十四晶体管、第十五晶体管和第十五晶体管。该第十四晶体管的漏极与栅极耦接至该第二时钟信号，其源极耦接至该第一节点。该第十五晶体管的漏极耦接至该第五节点，栅极与源极耦接至该第一时钟信号。该第十五晶体管的漏极、栅极和源极分别耦接至该第二时钟信号、该第五节点及该第三节点。

在另一实施例中，该第二驱动电路另包含一第十七晶体管，其漏极、栅极及源极分别耦接至该第三节点、前一级移位缓存单元的一驱动信号端和该第一电源电压。

在又一实施例中。该第一驱动电路包含第十一晶体管，其漏极、栅极及源极分别耦接至该第一时钟信号、一第二电源电压以及该第二节点。该第二驱动电路包含第十二晶体管，其漏极、栅极及源极分别耦接至该第二时钟信号、该第二电源电压以及该第三节点。

为让本发明的上述和其它目的、特征和优点能更明显易懂，配合所附图式，作详细说明如下：

【附图说明】

图1是现有技术的液晶显示器的功能方块图。

图2是现有技术的移位缓存器的移位缓存单元的电路图。

图3是晶体管的源-栅极电压差与漏电流的关系图。

图4是本发明的移位缓存器的第一实施例的移位缓存单元的电路图。

图5是图4的各信号以及节点的时序图。

图6是本发明的移位缓存器的第二实施例的移位缓存单元的电路图。

图7是本发明的移位缓存器的第三实施例的移位缓存单元的电路图。

图8是本发明的移位缓存器的第四实施例的移位缓存单元的电路图。

【具体实施方式】

请参阅图4，图4是本发明的移位缓存器的第一实施例的移位缓存单元100(n)的电路图。本实施例的移位缓存器可应用于液晶显示器的栅极驱动器。移位缓存器包含多个串接(cascade-connected)的移位缓存单元100(n)。移位缓存单元100(n)用来依据第一时钟信号CK、第二时钟信号XCK以及每一移位缓存单元100(n)的前一个移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号脉冲自每一移位缓存单元100(n)的输出端OUT(n)和驱动信号端ST(n)分别输出扫描信号脉冲以及驱动信号脉冲。当第一级移位缓存单元100(1)自驱动信号端ST(0)接收到触发起始脉冲Vst的后，移位缓存单元100(1)就会隔一系统时钟(clock cycle)产生输出信号脉冲ST(1)，接下来，每一移位缓存单元100(n)依据第一时钟信号CK、第二时钟信号XCK以及每一移位缓存单元100(n)的前一个移位缓存单元100(n-1)于驱动信号端ST(n-1)输出的驱动信号脉冲，以每隔一系统时钟的方式于每一移位缓存单元100(n)的输出端OUT(n)输出一输出信号脉冲，该输出信号脉冲即扫瞄信号脉冲，用来开启对应的像素晶体管。第一时钟信号CK与第二时钟信号XCK的相位相差180度。

每一移位缓存单元100(n)包含提升电路(pull-up circuit)102、第一时钟下拉模块(pull-down module)104以及第二时钟下拉模块106。提升电路102耦接于第一时钟信号CK，用来于输出端OUT(n)提供输出信号脉冲。提升模块102包含第一晶体管T1、第二晶体管T2以及第三晶体管T3。晶体管T1的漏极、栅极和源极分别耦接于第一时钟信号CK、第一节点Q以及驱动信号端ST(n)。晶体管T2的漏极、栅极和源极分别耦接于第一时钟信号CK、第一节点Q以及输出信号端ST(n)。晶体管T3的漏极和栅极耦接于前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)，其源极耦接于第一节点Q1。在本发明中，时钟信号CK、XCK的低电压准位V_L，小于直流电源电压V_SS的电压准位，举例来说，时钟信号CK、XCK的低电压准位V_L可以是-12V，而直流电源电压V_SS的电压准位可以为-9V。

第一时钟下拉模块104用来于接收第一时钟信号CK，导通第一时钟下拉模块104，其包含第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第一驱动电路110。晶体管T4的漏极、栅极以及源极分别耦接至第一节点Q、第二节点K及输出节点OUT(n)。第五晶体管T5的漏极、栅极和源极分别耦接至输出节点OUT(n)、第二节点K及第一电源电压V_SS。晶体管T6的漏极、栅极和源极分别耦接至驱动信号端ST(n)、第二节点K以及第一电源电压V_SS晶体管T7的漏极、栅极和源极分别耦接至第二节点K、输出节点OUT(n)及第一电源电压V_SS第一驱动电路110包含第十一晶体管T11、第十二晶体管T12以及第十三晶体管T13。晶体管T11的漏极与栅极耦接至第一时钟信号CK，其源极耦接至第四节点S。晶体管T12的漏极耦接至第四节点S，其栅极与源极皆耦接至第二时钟信号XCK。晶体管T13的漏极、栅极和源极分别耦接至第一时钟信号CK、第四节点S及第二节点K。

第二时钟下拉模块106用来于接收第二时钟信号XCK，导通第二时钟下拉模块106，其包含第八晶体管T8、第九晶体管T9、第十晶体管T10以及第二驱动电路112。晶体管T8的漏极、栅极和源极分别耦接至第一节点Q、第三节点P及前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)。第九晶体管T9的漏极、栅极和源极分别耦接至输出节点OUT(n)、第二时钟信号XCK及第一电源电压V_SS。晶体管T10的漏极、栅极和源极分别耦接至给驱动信号端ST(n)、第二时钟信号XCK及第一电源电压V_SS。第二驱动电路112耦接于晶体管T8的栅极，用来下拉第一节点Q的电压。第二驱动电路112包含第十四晶体管T14、第十五晶体管T15、第十六晶体管T16以及第十七晶体管T17。晶体管T14的漏极与栅极均耦接至第二时钟信号XCK，其源极耦接至第一节点(N)。晶体管T15的漏极耦接至第五节点N，其栅极与源极耦接至第一时钟信号CK。晶体管T16的漏极、栅极和源极分别耦接至第二时钟信号XCK、第五节点N及第三节点P。晶体管T17的其漏极、栅极及源极分别耦接至第三节点P、前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)和第一电源电压V_SS。

请同时参考图4以及图5，图5是图4的各信号以及节点的时序图。在时段t0-t1期间，第一时钟信号CK处于低电压准位，第二时钟信号XCK处于高电压准位。来自前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号亦处于高电压准位，使得晶体管T3会开启(turn on)导通。此时节点Q的电位开始被拉高。在此同时，第一驱动电路110在节点K输出的电压准位是低电压准位V_L，所以晶体管T4、T5、T6关闭。但第二驱动电路112在节点P的输出则为高电压准位V_H，所以晶体管T9、T10分别开启导通低电压准位V_SS至输出端OUT(n)和驱动信号端ST(n)。晶体管T8开启导通高电压准位V_H至节点Q。

请注意，由于关闭不导通的晶体管T4、T5、T6的栅极电位等于V_L，其恰好就是第一时钟信号CK的最低电压准位，而其源极的电位等于电源电压V_SS所以此时晶体管T4、T5、T6的栅-源极压差Vgs低于0V。举例来说，时钟信号CK的低电压准位V_L若是-12V，而直流电源电压V_SS的电压准位为-9V，则此时晶体管T4、T5、T6的栅-源极压差Vgs等于-3V。请参阅图3，晶体管的栅-源极压差Vgs在-3V时，漏电流Id的值远小于栅-源极压差Vgs在0V的漏电流值。亦言之，节点Q的电压因晶体管T4的漏电流减少而下降的量更小，所以晶体管T1、T2控制的驱动信号端ST(n)和输出端OUT(n)的输出的波形可以正常运作。

在时段t1-t2期间，第一时钟信号CK处于高电压准位V_H，使得第一驱动电路110在节点K输出的电压准位是高电压准位V_H，所以晶体管T4、T5、T6开启导通。同时，第二时钟信号XCK与前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号处于低电压准位VL，此时节点P的电位处于低电压准位V_L，所以晶体管T8、T9、T10关闭不导通。但是，节点Q的电位会因为浮动(floating)的故，且因电容效应而随着第一时钟信号CK的上升由准位V₂跳升至准位V₁。当节点Q的电位跳升至准位V₁的后，晶体管T1和T2会被开启导通第一时钟信号CK，导致输出端OUT(n)和驱动信号端ST(n)输出高电压准位。

请注意关闭不导通的晶体管T8、T9、T10，由于其栅极的电位等于V_L，其恰好就是第二时钟信号XCK的最低电压准位，而其源极的电位等于电源电压V_SS所以此时晶体管T8、T9、T10的栅-源极压差Vgs低于0V，举例来说，时钟信号CK、XCK的低电压准位V_L若是-12V，而直流电源电压V_SS的电压准位为-9V，则此时晶体管T8、T9、T10的栅-源极压差Vgs等于-3V。请参阅图3，晶体管的栅-源极压差Vgs在-3V时，漏电流Id的值远小于栅-源极压差Vgs在0V的漏电流值亦言的，节点Q的电压因晶体管T8的漏电流减少而下降的量更小，所以输出的波形可以正常运作。

在时段t2-t3时，第一时钟信号CK处于低电压准位，第二时钟信号XCK处于高电压准位。来自前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号亦处于低电压准位，使得晶体管T3会关闭。在此同时，第一驱动电路110在节点K输出的电压准位是低电压准位V_L，所以晶体管T4、T5、T6关闭。但第二驱动电路112在节点P的输出则为高电压准位V_H，所以晶体管T9、T10分别开启导通低电压准位V_SS至输出端OUT(n)和驱动信号端ST(n)。晶体管T8开启将节点Q的电位下拉至V_SS。本实施例的移位缓存器可应用于液晶显示器的栅极驱动器。

请参阅图6，图6是本发明的移位缓存器的第二实施例的移位缓存单元200(n)的电路图。每一移位缓存单元200(n)包含一提升电路(pull-upcircuit)102、一第一时钟下拉模块(pull-down module)104以及一第二时钟下拉模块206。本实施例的移位缓存单元200(n)的提升电路102与第一时钟下拉模块104的电路结构与图4所示的移位缓存单元100(n)相同，而第二时钟下拉模块206的晶体管T8、T9、T10的电路结构与图4所示的移位缓存单元100(n)相同，故在此不另赘述其运作。第二驱动电路212包含第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16。晶体管T14的漏极与栅极耦接至第二时钟信号XCK，其源极耦接至第一节点(N)。晶体管T15的漏极耦接至第五节点N，其栅极与源极耦接至第一时钟信号CK。晶体管T16的漏极、栅极和源极分别耦接至第二时钟信号XCK、第五节点N及第三节点P。图6所示的第二驱动电路212与图4所示的第二驱动电路112皆是耦接于晶体管T8的栅极，并用来于接收第二时钟信号XCK时，开启晶体管T8。在本实施例中，时钟信号CK、XCK的低电压准位V_L，小于直流电源电压V_SS的电压准位。移位缓存单元200(n)的运作与移位缓存单元100(n)类似，其对应各节点的输出电压变化时序图与图5一致。在此不另赘述。

请参阅图7，图7是本发明的移位缓存器的第三实施例的移位缓存单元300(n)的电路图。每一移位缓存单元300(n)包含一提升电路(pull-upcircuit)102、一第一时钟下拉模块(pull-down module)304以及一第二时钟下拉模块306。本实施例的移位缓存单元300(n)的提升电路102与图4所示的移位缓存单元100(n)相同，第一时钟下拉电路304的晶体管T4-T7，和第二时钟下拉模块306的晶体管T8-T10的电路结构与图4所示的移位缓存单元100(n)相同，故在此不另赘述其运作。第一驱动电路310包含一第十一晶体管T11，其漏极、栅极及源极分别耦接至第一时钟信号CK、第二直流电源电压V_DD以及第二节点K。图7所示的第一驱动电路310与图4所示的第一驱动电路110皆是耦接于晶体管T4的栅极，并用来于接收第一时钟信号CK时，开启晶体管T4。而第二驱动电路312包含一第十二晶体管T12，其漏极、栅极及源极分别耦接至第二时钟信号XCK、第二电源电压V_DD以及第三节点P。图7所示的第二驱动电路312与图4所示的第二驱动电路112皆是耦接于晶体管T8的栅极，并用来于接收第二时钟信号XCK时，开启晶体管T8。在本实施例中，时钟信号CK、XCK的低电压准位V_L，小于直流电源电压V_SS的电压准位。移位缓存单元300(n)的运作与移位缓存单元100(n)类似，其对应各节点的输出电压变化时序图与图5一致。在此不另赘述。

请参阅图8，图8是本发明的移位缓存器的第四实施例的移位缓存单元400(n)的电路图。每一移位缓存单元400(n)包含一提升电路(pull-upcircuit)102、一第一时钟下拉模块(pull-down module)404以及一第二时钟下拉模块406。本实施例的移位缓存单元400(n)的提升电路102与图4所示的移位缓存单元100(n)相同，第一时钟下拉电路404的晶体管T4-T7和第二时钟下拉模块406的晶体管T8-T10的电路结构与图4所示的移位缓存单元100(n)相同，故在此不另赘述其运作。第一驱动电路410包含第十一晶体管T11，其漏极、栅极及源极分别耦接至第一时钟信号CK、第二直流电源电压V_DD以及第二节点K。图8所示的第一驱动电路410与图4所示的第一驱动电路110皆是耦接于晶体管T4的栅极，并用来于接收第一时钟信号CK时，开启晶体管T4。本实施例的第二驱动电路412实质上是用来第二时钟信号XCK的时钟产生器，使得晶体管T8的漏极和源极直接耦接至第二时钟信号XCK，也就是说，晶体管T8的栅极耦接于节点P，而节点P直接耦接于第二时钟信号XCK，而不再连接其它实体电路。晶体管T8于接收第二时钟信号XCK时会开启导通。在本实施例中，时钟信号CK、XCK的低电压准位V_L，是小于直流电源电压V_SS的电压准位。移位缓存单元400(n)的运作与移位缓存单元100(n)类似，其对应各节点的输出电压变化时序图与图5一致。在此不另赘述。

相较于现有技术，本发明的移位缓存器在每一级移位缓存单元中，利用时钟信号CK、XCK的低电压准位V_L是小于直流电源电压V_SS的电压准位的特性，使得晶体管T4、T8在关闭的时候，栅-源极压差Vgs低于0V。因为晶体管的栅-源极压差Vgs在低于0V时，漏电流的值远小于栅-源极压差Vgs在0V的漏电流值。所以节点Q的电压因晶体管T4、T8的漏电流变小而下降的量更小。这么一来，用来依据节点Q的电压控制驱动信号端ST(n)和输出端OUT(n)的晶体管T1、T2的输出波形可大幅改善。即使晶体管因制程差异而导致漏电流在栅-源极压差Vgs在0V时略有差异，但是只要将栅-源极压差Vgs降至-3V甚至更低，漏电流的降幅甚至可超过100倍，因此晶体管因制程差异而导致漏电流的差异与的相比，更显得微不足道。

虽然本发明已用较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与修改，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (17)

1.一种移位缓存器，其包含：

多个移位缓存单元，该多个移位缓存单元以串联的方式耦接，每一移位缓存单元用来依据一第一时钟信号、一第二时钟信号以及该每一移位缓存单元的前一个移位缓存单元的一驱动信号脉冲输出该每一移位缓存单元的输出信号脉冲，每一移位缓存单元包含：

一提升模块(pull-up module)，用来依据该第一时钟信号，提供该输出讯号，其包含：

一第一晶体管，其漏极、栅极和源极分别耦接于该第一时钟信号、一第一节点以及一驱动信号端；

一第二晶体管，其漏极、栅极和源极分别耦接于该第一时钟信号、该第一节点以及一输出信号端；

一第三晶体管，其漏极和栅极耦接于前一级移位缓存单元的一驱动信号端，其源极耦接于该第一节点；

一第一时钟下拉模块(pull-down module)，用来于接收该第一时钟信号，导通该第一时钟下拉模块，其包含：

一第四晶体管，其漏极、栅极以及源极分别耦接至该提升电路的该第一节点、一第二节点及一输出节点；

一第五晶体管，其漏极、栅极和源极分别耦接至该输出节点、该第二节点及一第一电源电压；

一第六晶体管，其漏极、栅极和源极分别耦接至该驱动信号端、该第二节点以及该第一电源电压；

一第七晶体管，其漏极、栅极和源极分别耦接至该第二节点、该输出节点及该第一电源电压；以及

一第一驱动电路，耦接于该第四晶体管的栅极，用来于接收该第一时钟信号时，开启该第四晶体管；

一第二时钟下拉模块，用来于接收该第二时钟信号，导通该第二时钟下拉模块，其包含：

一第八晶体管，其漏极、栅极和源极分别耦接至该第一节点、一第三节点及前一级移位缓存单元的一驱动信号端；

一第九晶体管，其漏极、栅极和源极分别耦接至该输出节点、该第二时钟信号及该第一电源电压；

一第十晶体管，其漏极、栅极和源极分别耦接至给该驱动信号端、该第二时钟信号及该第一电源电压；以及

一第二驱动电路，耦接于该第八晶体管的栅极，用来于接收该第二时钟信号时，开启该第八晶体管，

其中该第一时钟信号或是该第二时钟信号的最低电压准位低于该第一电源电压的电压准位。

2.根据权利要求1所述的移位缓存器，其特征在于，该第一驱动电路包含：

一第十一晶体管，其漏极与栅极耦接至该第一时钟信号，其源极耦接至一第四节点；

一第十二晶体管，其漏极耦接至该第四节点，其栅极与源极皆耦接至一第二时钟信号；

一第十三晶体管，其漏极、栅极和源极分别耦接至该第一时钟信号，该第四节点及该第二节点。

3.根据权利要求2所述的移位缓存器，其特征在于，该第二驱动电路包含：

一第十四晶体管，其漏极与栅极耦接至该第二时钟信号，其源极耦接至该第一节点；

一第十五晶体管，其漏极耦接至该第五节点，栅极与源极耦接至该第一时钟信号；以及

一第十六晶体管，其漏极、栅极和源极分别耦接至该第二时钟信号、该第五节点及该第三节点。

4.根据权利要求3所述的移位缓存器，其特征在于，该第二驱动电路另包含：

一第十七晶体管，其漏极、栅极及源极分别耦接至该第三节点、前一级移位缓存单元的一驱动信号端和该第一电源电压；

5.根据权利要求1所述的移位缓存器，其特征在于，该第一驱动电路包含：

一第十一晶体管，其漏极、栅极及源极分别耦接至该第一时钟信号、一第二电源电压以及该第二节点。

6.根据权利要求5所述的移位缓存器，其特征在于，该第二驱动电路包含：

一第十二晶体管，其漏极、栅极及源极分别耦接至该第二时钟信号、该第二电源电压以及该第三节点。

7.根据权利要求5所述的移位缓存器，其特征在于，该第三节点耦接于该第二时钟信号。

8.根据权利要求1所述的移位缓存器，其特征在于，该第一时钟信号与该第二时钟信号的相位相差180度。

9.根据权利要求1所述的移位缓存器，其特征在于，其应用于一液晶显示器。

10.一种移位缓存单元，其包含：

一提升模块(pull-up module)，用来依据一第一时钟信号，提供该输出讯号，其包含：

一第一晶体管，其漏极、栅极和源极分别耦接于该第一时钟信号、一第一节点以及一驱动信号端；

一第二晶体管，其漏极、栅极和源极分别耦接于该第一时钟信号、该第一节点以及一输出信号端；

一第三晶体管，其漏极和栅极耦接于前一级移位缓存单元的一驱动信号端，其源极耦接于该第一节点；

一第一时钟下拉模块，用来于接收该第一时钟信号，导通该第一时钟下拉模块，其包含：

一第四晶体管，其漏极、栅极以及源极分别耦接至该提升电路的该第一节点、一第二节点及一输出节点；

一第五晶体管，其漏极、栅极和源极分别耦接至该输出节点、该第二节点及一第一电源电压；

一第六晶体管，其漏极、栅极和源极分别耦接至该驱动信号端、该第二节点以及该第一电源电压；

一第七晶体管，其漏极、栅极和源极分别耦接至该第二节点、该输出节点及该第一电源电压；以及

一第一驱动电路，耦接于该第四晶体管的栅极，用来于接收该第一时钟信号时，开启该第四晶体管；

一第二时钟下拉模块，用来于接收一第二时钟信号，导通该第二时钟下拉模块，其包含：

一第八晶体管，其漏极、栅极和源极分别耦接至该第一节点、一第三节点及前一级移位缓存单元的一驱动信号端；

一第九晶体管，其漏极、栅极和源极分别耦接至该输出节点、该第二时钟信号及该第一电源电压；

一第十晶体管，其漏极、栅极和源极分别耦接至给该驱动信号端、该第二时钟信号及该第一电源电压；以及

一第二驱动电路，耦接于该第八晶体管的栅极，用来于接收该第二时钟信号时，开启该第八晶体管，

其中该第一时钟信号或是该第二时钟信号的最低电压准位低于该第一电源电压的电压准位。

11.根据权利要求10所述的移位缓存单元，其特征在于，该第一驱动电路包含：

一第十一晶体管，其漏极与栅极耦接至该第一时钟信号，其源极耦接至一第四节点；

一第十二晶体管，其漏极耦接至该第四节点，其栅极与源极皆耦接至一第二时钟信号；

一第十三晶体管，其漏极、栅极和源极分别耦接至该第一时钟信号，该第四节点及该第二节点。

12.根据权利要求11所述的移位缓存单元，其特征在于，该第二驱动电路包含：

一第十四晶体管，其漏极与栅极耦接至该第二时钟信号，其源极耦接至该第一节点；

一第十五晶体管，其漏极耦接至该第五节点，栅极与源极耦接至该第一时钟信号；以及

一第十六晶体管，其漏极、栅极和源极分别耦接至该第二时钟信号、该第五节点及该第三节点。

13.根据权利要求12所述的移位缓存单元，其特征在于，该第二驱动电路另包含：

一第十七晶体管，其漏极、栅极及源极分别耦接至该第三节点、前一级移位缓存单元的一驱动信号端和该第二电源电压。

14.根据权利要求10所述的移位缓存单元，其特征在于，该第一驱动电路包含：

一第十一晶体管，其漏极、栅极及源极分别耦接至该第一时钟信号、一第二电源电压以及该第二节点。

15.根据权利要求14所述的移位缓存单元，其特征在于，该第二驱动电路包含：

一第十二晶体管，其漏极、栅极及源极分别耦接至该第二时钟信号、该第二电源电压以及该第三节点。

16.根据权利要求14所述的移位缓存单元，其特征在于，该第三节点耦接于该第二时钟信号。

17.根据权利要求10所述的移位缓存单元，其特征在于，该第一时钟信号与该第二时钟信号的相位相差180度。

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