CN101447232B

CN101447232B - 预下拉前级突波的移位缓存器

Info

Publication number: CN101447232B
Application number: CN2008101877833A
Authority: CN
Inventors: 蔡宗廷; 赖明升; 江明峰; 刘柏源
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2008-12-31
Filing date: 2008-12-31
Publication date: 2012-01-11
Anticipated expiration: 2028-12-31
Also published as: CN101447232A

Abstract

本发明公开了一种移位缓存器，其包含多个移位缓存单元，该等移位缓存单元以串联的方式耦接，每一移位缓存单元包含提升模块、提升驱动模块、预下拉模块、下拉模块以及下拉动模块。提升模块用来依据第一频率信号提供输出信号脉冲。提升驱动模块用来依据每一移位缓存单元的前一个移位缓存单元的驱动信号脉冲，导通该提升模块。预下拉模块耦接于每一移位缓存单元的前两个移位缓存单元的输出端和第一节点，用来于响应该每一移位缓存单元的前两个移位缓存单元的输出信号脉冲时，下拉第一节点的的电位。下拉模块耦接于该第一节点，用来依据下拉驱动信号下拉该第一节点的电位。下拉驱动模块用来提供该下拉驱动信号。

Description

预下拉前级突波的移位缓存器

技术领域

本发明涉及一种移位缓存器，尤其是指一种抑制前级产生的突波的移位缓存器。

背景技术

功能先进的显示器渐成为现今消费电子产品的重要特色，其中液晶显示器已经逐渐成为各种电子设备如移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记型计算机屏幕所广泛应用具有高分辨率彩色屏幕的显示器。

请参阅图1，图1为现有技术的液晶显示器10的功能方块图。液晶显示器10包含一液晶显示面板12、一栅极驱动器(gate driver)14以及源极驱动器(source driver)16。液晶显示面板12包含多个像素(pixel)，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024×768分辨率的液晶显示面板12来说，共需要1024×768×3个像素单元20组合而成。栅极驱动器14输出扫描信号使得每一列的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一列充电完毕后，栅极驱动器14便将该列的扫描信号关闭，然后栅极驱动器14再输出扫描信号将下一列的晶体管22打开，再由源极驱动器16对下一列的像素单元20进行充放电。如此依序下去，直到液晶显示面板12的所有像素单元20都充电完成，再从第一列开始充电。

在目前的液晶显示面板设计中，栅极驱动器14等效上为移位缓存器(shift register)，其目的即每隔一固定间隔输出扫描信号至液晶显示面板12。以一个1024×768分辨率的液晶显示面板12以及60Hz的更新频率为例，每一个画面的显示时间约为1/60＝16.67ms。所以每一个扫描信号的脉波约为16.67ms/768＝21.7μs。而源极驱动器16则在这21.7μs的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。

请参阅图2，图2为现有技术的移位缓存器输出的突波在多级传送后的示意图。对于采用非晶硅薄膜制程技术的栅极驱动器14而言，移位缓存器的每一级移位缓存单元在高温时运作时，其输出OUT(n)会受到其前二级的移位缓存单元输出OUT(n-2)的突波40影响，而这不必要的突波也会经由一级一级移位缓存单元传递下去而越来越明显，最终导致与所需要的输出脉冲42相似而发生错充的情形。这样一来，面板上的像素会在接受突波40的时候即行充电，进而发生画面不正确的现象。

发明内容

有鉴于此，本发明的目的为提供一种可抑制前级产生的突波的移位缓存器，以解决现有技术的问题。

本发明的目的为提供一种移位缓存器，其包含多个移位缓存单元，该多个移位缓存单元系以串联的方式耦接，每一移位缓存单元系用来依据一第一频率信号、一第二频率信号以及该每一移位缓存单元的前一个移位缓存单元的一驱动信号脉冲，在该每一移位缓存单元的一输出端输出一输出信号脉冲。每一移位缓存单元包含一提升模块，耦接于一第一节点，用来依据该第一频率信号，提供该输出信号脉冲；一提升驱动模块，耦接于该第一节点，用来依据该每一移位缓存单元的前一个移位缓存单元的该驱动信号脉冲，导通该提升模块；一预下拉模块，其包含一第一端、一第二端以及一第三端，该第一端耦接于该第一节点，该第二端耦接于该每一移位缓存单元的前两个移位缓存单元的一输出端，该第三端耦接一电源电压端以接收一电源电压，用来于响应该每一移位缓存单元的前两个移位缓存单元的一输出信号脉冲时，将该第一节点的电位调整至该电源电压；一下拉模块，耦接于该第一节点，用来依据一下拉驱动信号下拉该第一节点的电位至该电源电压；以及一下拉驱动模块，用来提供该下拉驱动信号。

依据本发明，该预下拉模块包含一第一晶体管，其漏极、栅极和源极分别耦接于该第一端、该第二端以及该第三端。

附图说明

图1为现有技术的液晶显示器的功能方块图；

图2为现有技术的移位缓存器输出的突波在多级传送后的示意图；

图3为本发明的移位缓存器的移位缓存单元的方块图；

图4A是第一实施例的移位缓存单元的电路图；

图4B是第二实施例的移位缓存单元的电路图；

图5为本发明的各信号以及节点的时序图；

图6A是第三实施例的移位缓存单元的电路图；

图6B是第四实施例的移位缓存单元的电路图；

图7是第五实施例的移位缓存单元的电路图。

其中，附图标记：

10液晶显示器 12液晶显示面板

14栅极驱动器 16源极驱动器

20、112像素 22晶体管

40突波 42输出脉冲

100(n)移位缓存单元 200(n)移位缓存单元

300(n)移位缓存单元 50移位缓存器

T1-T18晶体管 102提升模块

CK第一频率信号 XCK第二频率信号

104提升驱动模块 106、206、306预下拉模块

OUT(n)输出端 ST(n)驱动信号端

108、208、308下拉模块 110、210、310下拉驱动模块

P、Q、K、R节点

具体实施方式

请参阅图3，图3为本发明的移位缓存器50的移位缓存单元100(n)的方块图。本实施例的移位缓存器可适用于液晶显示器的栅极驱动器。移位缓存器50包含多个串接(cascade-connected)的移位缓存单元100(n)。移位缓存单元100(n)用来依据一第一频率信号CK、一第二频率信号XCK以及每一移位缓存单元100(n)的前一级移位缓存单元100(n-1)的一驱动信号脉冲输出每一移位缓存单元100(n)的扫描信号。当第一级移位缓存单元100(1)自输入端ST(0)接收到一起始脉冲的(start pulse)后，移位缓存单元100(1)就会隔一标准频率(clock cycle)输出产生输出信号脉冲ST(1)，接下来，每一移位缓存单元100(n)依据第一频率信号CK、第二频率信号XCK以及每一移位缓存单元100(n)的前一级移位缓存单元100(n-1)于驱动信号端ST(n-1)输出的驱动信号脉冲，以每隔一标准频率的方式输出该每一移位缓存单元100(n)于输出端OUT(n)输出一输出信号，该输出信号即扫描信号脉冲，用来输出并开启对应的像素112的晶体管。第一频率信号CK与第二频率信号XCK的相位相差180度。

每一移位缓存单元100(n)包含一提升模块(pull-up module)102、一提升驱动模块(pull-up driving circuit)104、一预下拉模块(pre-pull-downcircuit)106、一下拉模块(pull-down module)108以及一下拉驱动模块110。提升模块102耦接于第一节点Q，用来依据第一频率信号CK，提供输出信号脉冲OUT(n)。提升驱动模块104耦接于第一节点Q，用来依据每一移位缓存单元100(n)的前一个移位缓存单元100(n-1)的驱动信号脉冲ST(n-1)导通提升模块102。预下拉模块106的第一端耦接于第一节点Q、第二端耦接于每一移位缓存单元100(n)的前两个移位缓存单元100(n-2)的输出端OUT(n-2)、第三端耦接电源电压端以接收电源电压V_SS。预下拉模块106用来于响应每一移位缓存单元100(n)的前两个移位缓存单元100(n-2)的一输出信号脉冲OUT(n-2)时，将第一节点Q的电位调整至电源电压V_SS。下拉模块108耦接于第一节点Q，用来依据一下拉驱动信号下拉第一节点Q的电位至电源电压V_SS。下拉驱动模块110用来提供该下拉驱动信号。在本实施例中，预下拉模块106包含一第一晶体管T1。

请参阅图4A，图4A是第一实施例的移位缓存单元100(n)的电路图。移位缓存单元100(n)的提升模块102包含一第二晶体管T2以及一第三晶体管T3。晶体管T3的漏极耦接于第一频率信号CK、其栅极耦接于第一节点Q、其源极耦接于驱动信号端ST(n)。而第三晶体管T2的漏极、栅极和源极分别耦接于第一频率信号CK、第一节点Q以及输出端OUT(n)。提升驱动模块104包含一第四晶体管T4，其漏极和栅极耦接于前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)，其源极耦接于第一节点Q。下拉模块108包含一第五晶体管T5、一第六晶体管T6、一第七晶体管T7、一第八晶体管T8、一第九晶体管T9、一第十晶体管T10、一第十一晶体管T11、一第十二晶体管T12、一第十三晶体管T13、一第十四晶体管T14、一第十五晶体管T15以及一第十六晶体管T16。晶体管T5的漏极、栅极以及源极分别耦接至该提升模块的第一节点Q、第二节点K及输出端OUT(n)。晶体管T6的漏极、栅极和源极分别耦接至输出端OUT(n)、第二节点K及电源电压端V_SS。晶体管T7的漏极、栅极和源极分别耦接至驱动信号端ST(n)、第二节点K以及电源电压端V_SS。晶体管T8的漏极、栅极和源极分别耦接至第二节点K、驱动信号端ST(n)及电源电压端V_SS。晶体管T9的漏极、栅极和源极分别耦接至第三节点P、前一个移位缓存单元的一驱动信号端ST(n-1)及电源电压端V_SS。晶体管T10的其漏极、栅极和源极分别耦接至第三节点P、驱动信号端ST(n)及电源电压端V_SS。晶体管T11的漏极和栅极耦接至第二频率信号XCK，其源极耦接至第三节点P。晶体管T12的漏极、栅极和源极分别耦接至第一节点Q、第三节点P及该电源电压端V_SS。晶体管T13的漏极、栅极和源极分别耦接至驱动信号端ST(n)、该第三节点P及该电源电压端V_SS。晶体管T14的漏极、栅极和源极分别耦接至输出端OUT(n)、第二频率信号XCK及电源电压端V_SS。晶体管T15的漏极、栅极和源极分别耦接至第一节点Q、下一个移位缓存单元100(n+1)的一输出端OUT(n+1)及电源电压端V_SS。晶体管T16的漏极、栅极和源极分别耦接至输出端OUT(n)、下一个移位缓存单元的一输出端OUT(n+1)及电源电压端V_SS。晶体管T19的漏极、栅极和源极分别耦接至第一节点Q、起始脉冲ST(0)及电源电压端V_SS。下拉驱动模块110包含第十七晶体管T17以及第十八晶体管T18。晶体管T17的漏极与栅极耦接至第一频率信号CK，其源极耦接至第二节点K。晶体管T18的漏极耦接至第二节点K，其栅极与源极皆耦接至第二频率信号XCK。

请一并参阅图4A以及图5，图5为本发明的各信号以及节点的时序图。在时段t0-t1期间，来自前二级移位缓存单元100(n-2)的输出信号端OUT(n-2)的输出信号脉冲处于高电压准位，使得预下拉模块106的晶体管T1会开启(turn on)导通电源电压V_SS，所以节点Q(n)的电位会被下拉至低电压准位Vss。在时段t1-t2期间，第一频率信号CK处于低电压准位，第二频率信号XCK处于高电压准位。来自前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号亦处于高电压准位，使得晶体管T4会开启(turn on)导通。此时节点Q的电位开始被拉高。在此同时，节点K输出的电压准位(亦即下拉驱动信号)是低电压准位，所以晶体管T5、T6、T7系关闭。

在时段t2-t3期间，第一频率信号CK处于高电压准位，使得节点K输出的电压准位(亦即下拉驱动信号)是高电压准位，所以晶体管T5、T6、T7开启导通。但是，节点Q(n)的电位会因为浮动(floating)之故，且因电容效应而随着第一频率信号CK而跳升。当节点Q的电位跳升之后，晶体管T2和T3会被开启导通第一频率信号CK，导致输出端OUT(n)和驱动信号端ST(n)输出高电压准位。其它晶体管的运作为本领域具有通常技术者所了解，在此不另赘述。

请注意，因为在t0-t1期间，节点Q(n)的电位被预下拉模块106下拉，所以现有技术中的突波会被大幅抑制。也就是说，对每一级的移位缓存单元100(n)而言，Q(n)的电位受到突波的影响降低，使得接下来电晶体T2、T3的电容耦合效应的影响也会大大降低。

请参阅图4B，图4B是第二实施例的移位缓存单元400(n)的电路图。图4B的移位缓存单元400(n)与图4A的移位缓存单元100(n)具有相同标号组件者，其操作原理一致，在此不另赘述。图4B的移位缓存单元400(n)与图4A的移位缓存单元100(n)的差别在于预下拉电路406另包含一第四端，该第四端耦接于移位缓存单元400(n+2)的一输出端OUT(n+2)，用来于响应该移位缓存单元400(n+2)的一输出信号脉冲时，将第一节点Q的电位调整至电源电压V_SS。较佳地，移位缓存单元400(n)另包含一再下拉晶体管T17。再下拉晶体管T17的漏极、栅极和源极则分别耦接于第一节点Q、移位缓存单元400(n+2)的一输出端OUT(n+2)和电源电压V_SS。

请参阅图6A，图6A是第三实施例的移位缓存单元200(n)的电路图。移位缓存单元200(n)，其提升模块102包含一第二晶体管T2以及一第三晶体管T3。晶体管T3的漏极耦接于第一频率信号CK、其栅极耦接于第一节点Q、其源极耦接于驱动信号端ST(n)。而第三晶体管T2的漏极、栅极和源极分别耦接于第一频率信号CK、第一节点Q以及输出端OUT(n)。提升驱动模块104包含一第四晶体管T4，其漏极和栅极耦接于前一级移位缓存单元200(n-1)的驱动信号端ST(n-1)，其源极耦接于第一节点Q。预下拉模块206包含一第一晶体管T1。下拉模块208包含一第五晶体管T5、一第六晶体管T6、一第七晶体管T7、一第八晶体管T8、一第九晶体管T9、一第十晶体管T10、一第十一晶体管T11、一第十二晶体管T12、一第十三晶体管T13、一第十四晶体管T14、一第十五晶体管T15以及一第十六晶体管T16。晶体管T5的漏极、栅极以及源极分别耦接至提升模块102的第一节点Q、第二节点K及输出端OUT(n)。晶体管T6的漏极、栅极和源极分别耦接至输出端OUT(n)、第二节点K及该电源电压端V_SS。晶体管T7的漏极、栅极和源极分别耦接至驱动信号端ST(n)、第二节点K以及电源电压端V_SS。晶体管T8的漏极、栅极和源极分别耦接至第二节点K、第一节点Q及电源电压端V_SS。晶体管T9的漏极、栅极和源极分别耦接至一第三节点P、第一节点Q及电源电压端V_SS。晶体管T10的漏极和栅极耦接至第二频率信号XCK，其源极耦接该第三节点P。晶体管T11的漏极、栅极和源极分别耦接至该第三节点P、该第一频率信号CK及该电源电压端V_SS。晶体管T12的漏极、栅极和源极分别耦接至第一节点Q、第三节点P及前一级移位缓存单元的该驱动信号端ST(n-1)。晶体管T13的漏极、栅极和源极分别耦接至该驱动信号端ST(n)、该第三节点P及该电源电压端V_SS。晶体管T14的漏极、栅极和源极分别耦接至该输出端OUT(n)、第三节点P及该电源电压端V_SS。晶体管T15的漏极、栅极和源极分别耦接至该第一节点Q、下一个移位缓存单元的一输出端OUT(n+1)及电源电压端V_SS。晶体管T16漏极、栅极和源极分别耦接至该输出端OUT(n)、下一个移位缓存单元的一输出端OUT(n+1)及电源电压端V_SS。下拉驱动模块110包含一第十七晶体管T17以及一第十八晶体管T18。晶体管T17的漏极与栅极耦接至该第一频率信号，其源极耦接至第二节点K。晶体管T18的漏极耦接至第二节点K，其栅极耦接至一第二频率信号，其源极耦接至电源电压端V_SS。

请注意，移位缓存单元200(n)与移位缓存单元100(n)的差异仅在于下拉模块的构造不同，但是两者在输出端OUT(n)、驱动信号端ST(n)以及节点Q(n)的信号时序与图5所示完全相同。易言之，在t0-t1期间，节点Q(n)的电位被预下拉模块206下拉，所以现有技术中的突波会被大幅抑制。也就是说，对每一级的移位缓存单元200(n)而言，Q(n)的电位受到突波的影响降低，使得接下来电晶体T2、T3的电容耦合效应的影响也会大大降低。

请参阅图6B，图6B是第四实施例的移位缓存单元500(n)的电路图。图6B的移位缓存单元500(n)与图6A的移位缓存单元200(n)具有相同标号组件者，其操作原理一致，在此不另赘述。图6B的移位缓存单元500(n)与图6A的移位缓存单元200(n)的差别在于预下拉电路506另包含一第四端，该第四端耦接于移位缓存单元500(n+2)的一输出端，用来于响应该移位缓存单元500(n+2)的一输出信号脉冲时，将第一节点Q的电位调整至电源电压V_SS。较佳地，移位缓存单元500(n)另包含一再下拉晶体管T20。再下拉晶体管T20的漏极、栅极和源极则分别耦接于第一节点Q、移位缓存单元500(n+2)的一输出端OUT(n+2)和电源电压V_SS。

请参阅图7，图7是第五实施例的移位缓存单元300(n)的电路图。移位缓存单元300(n)的提升模块302包含一第二晶体管T2以及一第三晶体管T3。晶体管T2的漏极耦接于第一频率信号CK、其栅极耦接于第一节点Q、其源极耦接于驱动信号端ST(n)。而第三晶体管T3的漏极、栅极和源极分别耦接于第一频率信号CK、第一节点Q以及输出端OUT(n)。提升驱动模块304包含一第四晶体管T4，其漏极和栅极耦接于前一级移位缓存单元300(n-1)的驱动信号端ST(n-1)，其源极耦接于第一节点Q。预下拉模块306的第一端耦接于第一节点Q、第二端耦接于每一移位缓存单元300(n)的前两个移位缓存单元300(n-2)的输出端OUT(n-2)、第三端耦接电源电压端以接收电源电压V_SS。预下拉模块306包含一第一晶体管T1。下拉模块308包含一第五晶体管T5、一第六晶体管T6、一第七晶体管T7、一第八晶体管T8、一第九晶体管T9、一第十晶体管T10以及一第十一晶体管T11。晶体管T5的漏极、栅极和源极分别耦接于前一级移位缓存单元300(n-1)的该驱动信号端ST(n-1)、第二频率信号XCK、第一节点Q。晶体管T6的漏极、栅极和源极分别耦接至第一节点Q、起始脉冲ST(0)及电源电压端V_SS。晶体管T7的漏极、栅极和源极分别耦接至第一节点Q、第一频率信号CK及第二节点K。晶体管T8的漏极、栅极和源极分别耦接至第二节点K、第二频率信号XCK及电源电压端V_SS。晶体管T9的漏极、栅极和源极分别耦接至TI晶体管的源极、下一个移位缓存单元300(n+1)的一输出端OUT(n+1)及该电源电压端V_SS。晶体管T10的漏极、栅极和源极分别耦接至输出端OUT(n)、第三节点P及电源电压端V_SS。晶体管T11的漏极、栅极和源极分别耦接至该输出端OUT(n)、下一个移位缓存单元的一输出端OUT(n+1)及该电源电压端V_SS。下拉驱动模块310包含第十三晶体管T13、一第十四晶体管T14、一第十五晶体管T15以及一第十六晶体管T16。晶体管T13的漏极与栅极耦接至第一频率信号CK，其源极耦接至第四节点R。晶体管T14的漏极、栅极和源极分别耦接至第四节点R、输出端OUT(n)及电源电压端V_SS。晶体管T15的漏极、栅极和源极分别耦接至第一频率信号CK、第四节点R及第三节点P。晶体管T16的漏极、栅极和源极分别耦接至第三节点P、输出端OUT(n)及电源电压端V_SS。

请注意，移位缓存单元300(n)与移位缓存单元100(n)两者在输出端OUT(n)、驱动信号端ST(n)以及节点Q(n)的信号时序与图5所示完全相同。易言之，在t0-t1期间，节点Q(n)的电位被预下拉模块306下拉，所以现有技术中的突波会被大幅抑制。也就是说，对每一级的移位缓存单元300(n)而言，Q(n)的电位受到突波的影响降低，使得接下来电晶体T2、T3的电容耦合效应的影响也会大大降低。

相较于现有技术，本发明的移位缓存器在每一级移位缓存单元设有一预下拉模块，用来下拉来自每一级移位缓存单元的前二级每一级移位缓存单元的突波。如此一来，前二级移位缓存单元产生的突波就不会一级接一级的传递下去，故可避免像素因误判而发生误充电的情形。

Claims

1.一种移位缓存器，其特征在于，包含：

多个移位缓存单元，该多个移位缓存单元以串联的方式耦接，每一移位缓存单元用来依据一第一频率信号、一第二频率信号以及该每一移位缓存单元的前一个移位缓存单元的一驱动信号脉冲，在该每一移位缓存单元的一输出端输出一输出信号脉冲，每一移位缓存单元包含：

一提升模块，耦接于一第一节点，用来依据该第一频率信号，提供该输出信号脉冲；

一提升驱动模块，耦接于该第一节点，用来依据该每一移位缓存单元的前一个移位缓存单元的该驱动信号脉冲，导通该提升模块；

一预下拉模块，其包含一第一端、一第二端以及一第三端，该第一端耦接于该第一节点，该第二端耦接于该每一移位缓存单元之前的第二个移位缓存单元的一输出端，该第三端耦接一电源电压端以接收一电源电压，用来于响应该每一移位缓存单元之前的第二个移位缓存单元的一输出信号脉冲时，将该第一节点的电位调整至该电源电压；

一下拉模块，耦接于该第一节点，用来依据一下拉驱动信号下拉该第一节点的电位至该电源电压；以及

一下拉驱动模块，用来提供该下拉驱动信号；

其中，该预下拉模块包含一第一晶体管，其漏极、栅极和源极分别耦接于该第一端、该第二端以及该第三端；

该提升模块包含：

一第二晶体管，其漏极耦接于该第一频率信号、其栅极耦接于该第一节点、其源极耦接于一驱动信号端；以及

一第三晶体管，其漏极、栅极和源极分别耦接于该第一频率信号、该第一节点以及该输出端；该提升驱动模块包含一第四晶体管，其漏极和栅极耦接于前一级移位缓存单元的一驱动信号端，其源极耦接于该第一节点；

该下拉模块包含：

一第五晶体管，其漏极、栅极以及源极分别耦接至该提升模块的该第一节点、一第二节点及输出端；

一第六晶体管，其漏极、栅极和源极分别耦接至该输出端、该第二节点及该电源电压端；

一第七晶体管，其漏极、栅极和源极分别耦接至该驱动信号端、该第二节点以及该电源电压端；

一第八晶体管，其漏极、栅极和源极分别耦接至该第二节点、该驱动信号端及该电源电压端；

一第九晶体管，其漏极、栅极和源极分别耦接至一第三节点、前一个移位缓存单元的一驱动信号端及该电源电压端；

一第十晶体管，其漏极、栅极和源极分别耦接至该第三节点、该驱动信号端及该电源电压端；

一第十一晶体管，其漏极和栅极耦接至第二频率信号，其源极耦接至该第三节点；

一第十二晶体管，其漏极、栅极和源极分别耦接至该第一节点、该第三节点及该电源电压端；

一第十三晶体管，其漏极、栅极和源极分别耦接至该驱动信号端、该第三节点及该电源电压端；

一第十四晶体管，其漏极、栅极和源极分别耦接至该输出端、该第二频率信号及该电源电压端；

一第十五晶体管，其漏极、栅极和源极分别耦接至该第一节点、下一个移位缓存单元的一输出端及该电源电压端；以及

一第十六晶体管，其漏极、栅极和源极分别耦接至该输出端、下一个移位缓存单元的一输出端及该电源电压端；

一第十九晶体管，其漏极、栅极和源极分别耦接至该第一节点、一起始脉冲及该电源电压端。

2.如权利要求1所述的移位缓存器，其特征在于，该下拉驱动模块还包含：

一第十七晶体管，其漏极与栅极耦接至该第一频率信号，其源极耦接至该第二节点；以及

一第十八晶体管，其漏极耦接至该第二节点，其栅极耦接至一第二频率信号，其源极耦接至电源电压端。

3.如权利要求1所述的移位缓存器，其特征在于，该第一频率信号与该第二频率信号的相位相差180度。

4.如权利要求1所述的移位缓存器，其特征在于，应用于一液晶显示器。

5.如权利要求1所述的移位缓存器，其特征在于，该预下拉模块另包含一第四端，该第四端耦接于该每一移位缓存单元之后的第二个移位缓存单元的一输出端，用来于响应该每一移位缓存单元之后的第二个移位缓存单元的一输出信号脉冲时，将该第一节点的电位调整至该电源电压。

6.如权利要求5所述的移位缓存器，其特征在于，该预下拉模块另包含一再下拉晶体管，其漏极、栅极和源极分别耦接于该第一端、该第四端以及该第三端。

7.一种移位缓存器，其特征在于，包含：

一下拉驱动模块，用来提供该下拉驱动信号；

该提升模块包含：

该下拉模块包含：

一第五晶体管，其漏极、栅极以及源极分别耦接至该提升模块的该第一节点、一第二节点及该输出端；

一第八晶体管，其漏极、栅极和源极分别耦接至该第二节点、该第一节点及该电源电压端；

一第九晶体管，其漏极、栅极和源极分别耦接至一第三节点、该第一节点及该电源电压端；

一第十晶体管，其漏极和栅极耦接至第二频率信号，其源极耦接该第三节点；

一第十一晶体管，其漏极、栅极和源极分别耦接至该第三节点、该第一频率信号及该电源电压端；

一第十二晶体管，其漏极、栅极和源极分别耦接至该第一节点、该第三节点及前一级移位缓存单元的该驱动信号端；

一第十四晶体管，其漏极、栅极和源极分别耦接至该输出端、该第三节点及该电源电压端；

一第十六晶体管，其漏极、栅极和源极分别耦接至该输出端、下一个移位缓存单元的一输出端及该电源电压端。

8.如权利要求7所述的移位缓存器，其特征在于，该下拉驱动模块包含：

9.如权利要求7所述的移位缓存器，其特征在于，该第一频率信号与该第二频率信号的相位相差180度。

10.如权利要求7所述的移位缓存器，其特征在于，应用于一液晶显示器。

11.如权利要求7所述的移位缓存器，其特征在于，该预下拉模块另包含一第四端，该第四端耦接于该每一移位缓存单元之后的第二个移位缓存单元的一输出端，用来于响应该每一移位缓存单元之后的第二个移位缓存单元的一输出信号脉冲时，将该第一节点的电位调整至该电源电压。

12.如权利要求11所述的移位缓存器，其特征在于，该预下拉模块另包含一再下拉晶体管，其漏极、栅极和源极分别耦接于该第一端、该第四端以及该第三端。

13.一种移位缓存器，其特征在于，包含：

一下拉驱动模块，用来提供该下拉驱动信号；

该提升模块包含：

该下拉模块包含：

一第五晶体管，其漏极、栅极和源极分别耦接于前一级移位缓存单元的该驱动信号端、该第二频率信号、该第一节点；

一第六晶体管，其漏极、栅极和源极分别耦接至该第一节点、一起始脉冲及该电源电压端；

一第七晶体管，其漏极、栅极和源极分别耦接至该第一节点、该第一频率信号及第二节点；

一第八晶体管，其漏极、栅极和源极分别耦接至一第二节点、该第二频率信号及该电源电压端；

一第九晶体管，其漏极、栅极和源极分别耦接至该第一晶体管的源极、下一个移位缓存单元的一输出端及该电源电压端；

一第十晶体管，其漏极、栅极和源极分别耦接至该输出端、一第三节点及该电源电压端；以及

一第十一晶体管，其漏极、栅极和源极分别耦接至该输出端、下一个移位缓存单元的一输出端及该电源电压端。

14.如权利要求13所述的移位缓存器，其特征在于，该下拉驱动模块包含：

一第十三晶体管，其漏极与栅极耦接至该第一频率信号，其源极耦接至一第四节点；

一第十四晶体管，其漏极、栅极和源极分别耦接至该第四节点、该输出端及该电源电压端；

一第十五晶体管，其漏极、栅极和源极分别耦接至该第一频率信号、该第四节点及该第三节点；以及

一第十六晶体管，其漏极、栅极和源极分别耦接至该第三节点、该输出端及该电源电压端。

15.如权利要求13所述的移位缓存器，其特征在于，该第一频率信号与该第二频率信号的相位相差180度。

16.如权利要求13所述的移位缓存器，其特征在于，应用于一液晶显示器。

17.如权利要求13所述的移位缓存器，其特征在于，该预下拉模块另包含一第四端，该第四端耦接于该每一移位缓存单元之后的第二个移位缓存单元的一输出端，用来于响应该每一移位缓存单元之后的第二个移位缓存单元的一输出信号脉冲时，将该第一节点的电位调整至该电源电压。

18.如权利要求17所述的移位缓存器，其特征在于，该预下拉模块另包含一再下拉晶体管，其漏极、栅极和源极分别耦接于该第一端、该第四端以及该第三端。