CN100389452C - 移位寄存器电路与改善稳定的方法及栅极线驱动电路 - Google Patents

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Abstract

一种在非晶硅栅极驱动器中的移位寄存器，包括一个上拉晶体管以及两个下拉模块。当时钟信号以及上拉晶体管的栅极皆为高时，上拉晶体管产生正极性脉冲。上拉晶体管的栅极被下拉模块中两个下拉晶体管下拉至一负极性电压电平Vss。每一下拉模块亦具有另一下拉晶体管，以在产生输出脉冲后，维持输出端在Vss。所述两个下拉模块以合作的方式，使得每一下拉晶体管约50%的时间处于导通的状态。当Vss’的负向偏量多于Vss的负向偏量时，下拉晶体管的栅极，约50%的时间维持在一正极性电压电平，以及约50%的时间维持在Vss’。

Description

移位寄存器电路与改善稳定的方法及栅极线驱动电路
技术领域
本发明有关于一种液晶显示装置，特别是有关于一种驱动液晶显示装置的电路。
背景技术
薄膜晶体管液晶显示器(thin-film transistor liquid crystaldisplay；TFT-LCD)为一种平面显示装置，通过液晶像素(pixel)阵列来显示图象。如图1所示，典型的薄膜晶体管液晶显示面板10包括显示模块20，具有排列成二维阵列的多个像素21。所述像素通过多条数据线D1、D2、…、与Dn以及多条栅极线G1、G2、…、与Gn来控制。所述数据线耦接至数据源极驱动器(data source driver)30，而所述栅极线耦接至栅极线驱动器(gateline driver)40。印刷电路板(printed circuit board；PCB)50包括转换图象数据成电压信号所需的电路，所述印刷电路板50通过控制总线(control bus)52耦接至数据源极驱动器30以与栅极线驱动器40。
近几年来，非晶硅栅极驱动器(amorphous silicon gate driver；ASGD)(直接于可支持像素阵列的同一基底制造的集成电路)取代了用以驱动液晶显示器中栅极线的硅晶栅极驱动集成电路(silicon-chip gate driver IC)。所述非晶硅栅极驱动器技术可使用较少的外部组成组件，因而降低了制造成本。
如图2a所示，非晶硅栅极线驱动电路包括具有多个移位寄存器(shiftregister)110的移位寄存器模块100。每一移位寄存器110具有一输入端(In)、一输出端(Out)、一电压源端(VS)、一第一时钟信号端(Ck1)、以及一第二时钟信号端(Ck2)。来自控制总线52用以驱动栅极线的信号(参见图1)，包括一负极性电压Vss、一起始脉冲信号Vst、一时钟信号Vck、以及一互补时钟信号xVck(与时钟信号Vck相位差180°)。Vss施加于每一移位寄存器的电压源端VS。Vst施加于移位寄存器模块中第一移位寄存器的输入端。Vck以及xVck以交替的方式分别施加于每一移位寄存器的第一时钟信号端Ck1以及第二时钟信号端Ck2，以使得在每一奇数编号移位寄存器中Vck施加于Ck1且xVck施加于Ck2，然而在每一偶数编号移位寄存器中xVck施加于Ck1且Vck施加于Ck2。
移位寄存器的输出端耦接至液晶显示阵列的栅极线。每一栅极线耦接至一行像素。来自移位寄存器的正极性输出脉冲提供至栅极线的信号，用以提供对应行像素的电能。在移位寄存器模块中多个移位寄存器相互串联。当代表一帧起始的脉冲Vst到达第一移位寄存器SR001时，第一移位寄存器SR001提供对应时钟信号Vck的输出脉冲至第一栅极线Gateline001。相同的输出脉冲亦到达第二移位寄存器SR002的输入端，以使第二移位寄存器SR002提供对应时钟信号xVck的输出脉冲至第二栅极线Gateline002。第二移位寄存器SR002的输出脉冲亦到达第三移位寄存器SR003的输入端，以使第三移位寄存器SR003提供对应时钟信号Vck的输出脉冲至第三栅极线Gateline003。以此方式，每一栅极线循序地接收到一正极性脉冲。奇数编号移位寄存器与时钟信号Vck同步运作，而偶数编号移位寄存器与时钟信号xVck同步运作。Vck、xVck、Vst、与移位寄存器的输出时序显示于图2b。
在有源式矩阵(active-matrix)薄膜晶体管液晶显示器中，像素中薄膜晶体管切换单元仅需在一个帧的小部分时间处于「ON」的状态(用以将电容充电使其维持在像素电极的电压)。至于帧的其余时间处于「OFF」的状态。因此，在用以驱动栅极线的典型移位寄存器中，利用上拉薄膜晶体管(pull-upTFT)提供短暂的正极性脉冲至移位寄存器的输出，以导通像素中薄膜晶体管切换单元。上拉薄膜晶体管的漏极与栅极通常耦接至电容。下拉薄膜晶体管串联至上拉薄膜晶体管的源极，用以在正极性脉冲之后维持移位寄存器的输出在负极性电压状态。下拉薄膜晶体管的源极耦接至负极性电压源Vss。在上拉薄膜晶体管产生正极性脉冲时以外的时间，下拉薄膜晶体管的栅极维持在「ON」的状态，用以使下拉薄膜晶体管维持在导通状态。与此同时，一薄膜晶体管耦接至上拉薄膜晶体管的栅极，用以将电容放电，使上拉薄膜晶体管的栅极，在产生正极性脉冲之后以及接收输入脉冲之前，可维持在Vss电压电平。
Jeon等人(美国专利案号6,690,347 B1)以及Moon(美国专利中请公开号2004/0046729 A1)公开一种移寄存器电路，其中下拉驱动部分包括两个薄膜晶体管串联于正极性电压源与负极性电压源之间，用以控制下拉薄膜晶体管的栅极电压。在Jeon等人以及Moon的专利中，移位寄存器的输入耦接至前一级移位寄存器的输出。Moon等人(美国专利案号6,845,140 B2)公开一种移寄存器电路，其中进位缓冲器被用来产生进位信号，以提供正极性脉冲至后级移位寄存器的输入。在Jeon等人、Moon、以及Moon等人的专利中，当上拉薄膜晶体管未提供正极性脉冲时，下拉薄膜晶体管的栅极电压维持在由正极性电压源Vdd所提供的正极性电压电平。
本领域技术人员皆明了，在非晶硅栅极驱动器中，若长时间施一固定电压于栅极端，非晶硅薄膜晶体管的切换阈值会漂移。所述漂移即所周知的浮动。当施加于栅极的电压为正，所述阈值漂移得较高。当施加于栅极的电压为负，所述阈值漂移得较低。阈值的漂移会降低薄膜晶体管的充电电流，进而影响其正常运作。基于此理由，如图3所示，交替使用两个互补的下拉模块，以提供两个互补的脉冲至下拉薄膜晶体管。
如图3所示，在第N个移位寄存器110中，Q2为一上拉薄膜晶体管，而Q1用以驱动Q2。Q1的栅极与漏极耦接至移位寄存器的输入，用以接收来自前级SR(N-1)的正极性脉冲。薄膜晶体管Q1的源极耦接至Q2的栅极。Q2的漏极耦接至Ck1，用以接收时钟信号。Q2的源极耦接至移位寄存器110的输出端，提供用以正极性输出脉冲，来响应输入脉冲以及Ck1的时钟信号。Q2的源极亦耦接至两个下拉薄膜晶体管Q3与Q9，以在产生输出脉冲后，维持输出在负极性电压状态。如图3所示，Q9位于第一下拉模块而Q3位于第二下拉模块。Q2的栅极亦耦接至两个下拉薄膜晶体管Q6与Q10，用以在输出端产生脉冲之后以及接收来自前级移位寄存器的脉冲之前，维持Q2的栅极在一负极性电压状态。如图3所示，Q10位于第一下拉模块而Q6位于第二下拉模块。
所述两个下拉模块以合作的方式，使得每一模块执行下拉任务约50％的时间。在第一下拉模块中，Q9与Q10的栅极接收来自第一脉冲源，50％周期的时钟脉冲，所述第一脉冲源包括一对由Q12与Q13相互串联的薄膜晶体管。在第二下拉模块中，Q3与Q6的栅极接收来自第二脉冲源的互补时钟脉冲，所述第二脉冲源包括一对由Q4与Q5相互串联的薄膜晶体管。如图3所示，在第一脉冲源中，Q12的漏极与栅极耦接至Ck1，而在第二脉冲源中，Q4的漏极与栅极耦接至Ck2。Q13与Q5的源极耦接至Vss。Q13的栅极耦接至Ck2，而Q5的栅极耦接至Ck1。
Q12的源极亦耦接至第一脉冲抑制薄膜晶体管Q11，用以维持Q9与Q10的栅极在一负极性电压状态，而Q4的源极耦接至第二脉冲抑制薄膜晶体管Q7，用以在移位寄存器的输出为高的时，维持Q6与Q3的栅极在一负极性电压状态。此外，Q4的源极耦接至第三脉冲抑制薄膜晶体管Q8，用以在移位寄存器的输出为高的时，维持Q6与Q3的栅极在一负极性电压状态。Q6、Q7、Q8、Q9、Q10、以及Q11的源极皆于端点VS耦接至Vss。
若N为奇数时，第N个移位寄存器中Ck1的时钟信号为Vck，若N为偶数时，第N个移位寄存器中Ck1的时钟信号为xVck。Ck2的时钟信号相位与Ck1的时钟信号相位互补。Vck状态与xVck状态之间的关系显示于图4。因此，当Ck2的电压电平为低时，Q9与Q10的栅极的电压电平大体上等于VH(除了在移位寄存器的输出为高的时)，Q3与Q6的栅极的电压电平大体上等于Vss。同样地，当Ck2的电压电平为高时，Q9与Q10的栅极的电压电平大体上等于Vss，Q3与Q6的栅极的电压电平大体上等于VH(除了在移位寄存器的输入及/或输出为高的时)。
Q3、Q6、Q9、以及Q10的栅极约50％的时间在VH，以及约50％的时间在Vss。当电压电平为高(VH)时，Q3、Q6、Q9、以及Q10的阈值漂移增加。当电压电平为低(Vss)时，Q3、Q6、Q9、以及Q10的阈值漂移减少。若阈值漂移增加量等于阈值漂移减少量，阈值漂移的净值大体上为零。移位寄存器的运作便视为稳定的。
然而，VH约等于+18V，而Vss约等于-6V。因此，在下拉薄膜晶体管中Q3、Q6、Q9、以及Q10的阈值漂移随时间而增加。所述增加量会造成整个下拉模块以及移位寄存器不稳定。
发明内容
本发明提供一种方法，在薄膜晶体管液晶显示器(TFT-LCD)中改善用以驱动栅极线的非晶硅薄膜晶体管移位寄存器的不稳定现象。所述移位寄存器包括一上拉晶体管Q2以及两个下拉模块。所述移位寄存器具有一输入端，通过驱动晶体管Q1的漏极与栅极接收正极性输入脉冲，以及一输出端，提供正极性输出脉冲，用以响应所述正极性输入脉冲。所述正极性输出脉冲由上拉晶体管Q2的源极所提供。所述上拉晶体管Q2的栅极耦接至所述驱动晶体管Q1的源极，而所述上拉晶体管Q2的漏极耦接至时钟信号。当所述时钟信号为高且所述上拉晶体管Q2的栅极亦为高时，所述上拉晶体管Q2产生正极性脉冲。所述上拉晶体管Q2的栅极的电压电平被下拉模块中两个下拉晶体管Q6以及Q10拉下至一负极性电压电平。每一下拉模块亦具有下拉晶体管Q3或Q9，用以在产生输出脉冲后维持输出端在负极性电压Vss。所述两个下拉模块以合作的方式，使得每一下拉晶体管(Q3、Q6、Q9、以及Q10)约50％的时间处于导通的状态。下拉模块中下拉晶体管的栅极，约50％的时间在正极性电压电平，以及约50％的时间在负极性电压电平。根据本发明，下拉晶体管栅极的负极性电压电平的负向偏量多于Vss的电压电平。
为让本发明的所述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，详细说明如下：
附图说明
图1显示典型液晶显示装置的示意图。
图2a显示用以驱动栅极线的典型移位寄存器模块的方块图。
图2b显示Vck、xVck、Vst的信号波形、以及移位寄存器的输出。
图3显示公知移位寄存器的电路图。
图4显示公知移位寄存器中，有关Vss以及VH的Vck以及xVck波形。
图5表示根据本发明，用以驱动栅极线的移位寄存器模块的方块图。
图6表示根据本发明的移位寄存器电路图。
图7表示根据本发明，在移位寄存器中不同点的电压电平时序图。
主要组件符号说明
10～典型的薄膜晶体管液晶显示面板；
20～显示模块；
21～像素；
30～数据源极驱动器；
40～栅极线驱动器；
50～印刷电路板；
52～控制总线；
100、200～移位寄存器模块；
110、210、SR001、SR002、SR003～移位寄存器；
Ck1～第一时钟信号端；
Ck2～第二时钟信号端；
D～漏极；
D1、D2、Dn～数据线；
G～栅极；
G1、G2、Gn、Gateline001、Gateline002、Gateline003～栅极线；
In～输入端；
Out～输出端；
P1-P8～点；
Q1-Q13～薄膜晶体管；
S～源极；
Vgh、Vgl、Vgl’、VH～电压电平；
VS、VS1、VS2～电压源端；
Vss、Vss’～负极性电压；
Vst～起始脉冲信号；
Vck～时钟信号；
xVck～互补时钟信号。
具体实施方式
本发明说明于图5以及图6。如图5所示，非晶硅栅极驱动器(amorphoussilicon gate driver；ASGD)的栅极线驱动电路包括移位寄存器模块200，耦接至控制总线A以及控制总线B。移位寄存器模块200包括多个相互串联的移位寄存器210。类似于图2a所示的移位寄存器110，移位寄存器210具有一个上拉薄膜晶体管(pull-up TFT)、一个驱动薄膜晶体管、以及两个下拉(pull-down)模块。
现在参考图6，第N个移位寄存器210具有一个上拉薄膜晶体管Q2，以及一个用以驱动上拉薄膜晶体管Q2的驱动薄膜晶体管Q1。所述驱动薄膜晶体管Q1的栅极与漏极耦接至移位寄存器的输入，用以接收来自前级SR(N-1)输出的正极性脉冲。驱动薄膜晶体管Q1的源极耦接至上拉薄膜晶体管Q2的栅极G。上拉薄膜晶体管Q2的漏极D耦接至Ck1，用以接收时钟信号。上拉薄膜晶体管Q2的源极S耦接至移位寄存器的输出端，提供正极性脉冲，用以响应所述输入脉冲以及时钟信号。上拉薄膜晶体管Q2的源极S亦耦接至两个下拉薄膜晶体管Q3以及Q9，用以在产生输出脉冲之后，维持输出在一负极性电压状态。如图6所示，Q9位于第一下拉模块而Q3位于第二下拉模块。Q2的栅极G亦耦接至两个下拉薄膜晶体管Q6与Q10，用以在输出端产生脉冲之后以及接收来自前级移位寄存器的脉冲之前，维持Q2的栅极G在一负极性电压状态。如图6所示，Q10位于第一下拉模块而Q6位于第二下拉模块。
在第一下拉模块中，Q9与Q10的栅极耦接至第一脉冲源，所述第一脉冲源包括一对由Q12与Q13相互串联的薄膜晶体管。在第二下拉模块中，Q3与Q6的栅极耦接至第二脉冲源，所述第二脉冲源包括一对由Q4与Q5相互串联的薄膜晶体管。Q9与Q10的栅极亦耦接至一第一脉冲抑制薄膜晶体管Q11，用以在移位寄存器的输出为高的时，维持Q9与Q10的栅极在一负极性电压电平。同样地，Q3与Q6的栅极亦耦接至一第二脉冲抑制薄膜晶体管Q7，用以在移位寄存器的输出为高的时，维持Q3与Q6的栅极在一负极性电压电平。此外，Q3与Q6的栅极亦耦接至一第三脉冲抑制薄膜晶体管Q8，用以在移位寄存器的输出为高的时，维持Q3与Q6的栅极在一负极性电压电平。
下拉薄膜晶体管Q3、Q6、Q9、以及Q10的源极皆耦接至维持在负极性电压电平Vss的VS1。脉冲抑制薄膜晶体管Q7、Q8、以及Q11的源极皆耦接至VS1，但是亦可耦接至VS2。
如图6所示，位于第一脉冲源的薄膜晶体管串(Q12与Q13)具有两个端点。第一端点耦接至Ck1，而第二端点耦接至VS2。相较于先前技术的移位寄存器，VS2的电压电平为Vss’，其负向偏量多于Vss。
在薄膜晶体管串(Q12与Q13)中，位于第一脉冲源Q12的漏极与栅极耦接至Ck1，而Q13的栅极耦接至Ck2。在薄膜晶体管串(Q4与Q5)中，Q4的漏极与栅极耦接至Ck2，而Q5的栅极耦接至Ck1。若N为奇数时，第N个移位寄存器中Ck1的时钟信号为Vck，若N为偶数时，第N个移位寄存器中Ck1的时钟信号为xVck。Ck2的时钟信号相位与Ck1的时钟信号相位互补。
在移位寄存器210中，不同点的电压电平的时序图表示于图7。在图7中，Vgh为时钟信号Vck或xVck处于高状态的电压电平。Vgl大体上等于Vss，而Vgl’大体上等于负向偏量多于Vss的Vss’。要注意的是，在点P2于时段T2的电压电平，因为耦接至上拉薄膜晶体管Q2的寄生电容(parasiticcapacitance)的关系，所以高于Vgh。如图6以及图7所示，在第一下拉模块中的点P6以及第二下拉模块中的点P7的低电压电平为Vgl’。第一下拉模块中的点P6以及第二下拉模块中的点P7的高电压电平为Vgh。因此，Q3、Q6、Q9、以及Q10的栅极，约50％的时间在Vgh，以及约50％的时间在Vgl’。当电压电平为Vgh时，Q3、Q6、Q9、以及Q10的阈值漂移增加。当电压电平为Vgl’时，Q3、Q6、Q9、以及Q10的阈值漂移减少。通常Vgl约为+18V。Vgl’(Vss)可为-10V至-15V，甚至更低。因此，阈值增加量以及阈值减少量的差异远小于先前技术的移位寄存器。下拉薄膜晶体管Q3、Q6、Q9、以及Q10在任何时间的净阈值漂移可被降低。所以，移位寄存器的运作更稳定。
本发明公开的每一移位寄存器210中Q1-Q13位于非晶硅栅极驱动器中移位寄存器模块200的薄膜晶体管。本领域技术人员应可明了，用于栅极驱动器的移位寄存器模块可以不同的材料制成，但是因为关于切换阈值的类似漂移问题，每一薄膜晶体管可以置换成具有两个切换端以及一个控制端的切换单元。因此，本发明可以总结如下，包括：
一栅极线驱动电路(200)，用以接收一第一时钟信号、一第二时钟信号、一起始信号源、来自一第一电压源的一第一负极性电压电平、以及来自一第二电压源的一第二负极性电压电平，其中所述第二负极性电压电平的负向偏量多于所述第一负极性电压电平，而所述第一时钟信号的相位与所述第二时钟信号的相位互补。所述栅极线驱动电路包括：
多个奇数编号移位寄存器，以及
多个偶数编号移位寄存器，每一所述移位寄存器具有一输入端(In)、一第一时钟输入、一第二时钟输入、以及一输出端(Out)，其中所述多个奇数编号移位寄存器包括一第一奇数编号移位寄存器以及多个后续奇数编号移位寄存器，且其中所述多个奇数编号移位寄存器与所述多个偶数编号移位寄存器相互串联，以使得
每一所述奇数编号移位寄存器的所述第一时钟输入以及每一所述偶数编号移位寄存器的所述第二时钟输入，可接收所述第一时钟信号；
每一所述奇数编号移位寄存器的所述第二时钟输入以及每一所述偶数编号移位寄存器的所述第一时钟输入，可接收所述第二时钟信号；
所述第一奇数编号移位寄存器的所述输入端耦接至所述起始信号源，用以接收来自所述起始信号源的一输入脉冲；
每一所述偶数编号移位寄存器的所述输入端耦接至一前级偶数编号移位寄存器的所述输出端，用以接收来自所述前级偶数编号移位寄存器的一输入脉冲；以及
每一所述后续奇数编号移位寄存器的所述输入端耦接至一前级偶数编号移位寄存器的所述输出端，用以接收来自所述前级偶数编号移位寄存器的一输入脉冲。
根据本发明的每一所述移位寄存器，包括：
(I)一上拉部分(Q2)，具有
一输入端(D)，用以接收所述第一时钟信号，
一控制端(G)，用以接收所述输入脉冲，以及
一输出端(S)，提供所述输出脉冲，用以响应所述输入脉冲以及所述第一时钟信号；
(II)一第一下拉模块，包括：
一第一脉冲源(Q4以及Q5)，用以接收所述第一时钟信号、与所述第一时钟信号互补的一第二时钟信号、以及所述第二负极性电压电平，
一第一输出下拉部分(Q3)，耦接至所述第一脉冲源以及所述第一电压源，以及一第一控制端下拉部分(Q6)，耦接至所述第一脉冲源以及所述第一电压源；以及
(III)一第二下拉模块，包括：
一第二脉冲源(Q12以及Q13)，用以接收所述第一时钟信号、所述第二时钟信号、以及所述第二负极性电压电平，
一第二输出下拉部分(Q9)，耦接至所述第二脉冲源以及所述第一电压源，其中所述第一输出下拉部分以及所述第二输出下拉部分以合作的方式，使得所述上拉部分输出端的一电压电平，在一输出下拉期间，交替地被下拉至所述第一负极性电压电平，以及
一第二控制端下拉部分(Q10)，耦接至所述第二脉冲源以及所述第一电压源，其中所述第一控制端下拉部分以及所述第二控制端下拉部分以合作的方式，使得所述上拉部分控制端的一电压电平，在一控制端下拉期间，交替地被下拉至所述第一负极性电压电平，其中
所述第一输出下拉部分(Q3)包括一第一切换单元，具有：
一第一切换端，耦接至所述上拉部分的输出端，
一第二切换端，耦接至所述第一电压源，以及
一第一控制端，耦接至所述第一脉冲源；
所述第二输出下拉部分(Q9)包括一第二切换单元，具有：
一第一切换端，耦接至所述上拉部分的输出端，
一第二切换端，耦接至所述第一电压源，以及
一第二控制端，耦接至所述第一脉冲源，使得所述第一脉冲源，在所述输出下拉期间，将所述第一控制端的一电压电平以及所述第二控制端的一电压电平，以互补的方式，下拉至所述第二负极性电压电平；
所述第一控制端下拉部分(Q6)包括一第三切换单元，具有：
一第一切换端，耦接至所述上拉部分的控制端，
一第二切换端，耦接至所述第一电压源，以及
一第一控制端，耦接至所述第一脉冲源；以及
所述第二控制端下拉部分(Q10)包括一第四切换单元，具有：
一第一切换端，耦接至所述上拉部分的控制端，
一第二切换端，耦接至所述第一电压源，以及
一第二控制端，耦接至所述第一脉冲源，使得所述第一脉冲源，在所述控制端下拉期间，将所述第一控制端的一电压电平以及所述第二控制端的一电压电平，以互补的方式，下拉至所述第二负极性电压电平。
此外，每一移位寄存器还包括：
(IV)一第五切换单元(Q7)，具有：
一第一切换端，耦接至所述第一输出下拉部分(Q3)的所述第一控制端以及所述第一控制端下拉部分(Q6)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第一输出下拉部分的所述第一控制端的所述电压电平以及所述第一控制端下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平；
(V)一第六切换单元(Q11)，具有：
一第一切换端，耦接至所述第二输出下拉部分(Q9)的所述第二控制端以及所述第二控制端下拉部分(Q10)的所述第二控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第二输出下拉部分的所述第二控制端的所述电压电平以及所述第二控制端下拉部分的所述第二控制端的所述电压电平，下拉至所述第一电压电平；以及
(VI)一脉冲抑制切换单元(Q8)，具有：
一第一切换端，耦接至所述第一输出下拉部分(Q3)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述输入端，在接收到所述输入脉冲时，将所述第一输出下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平。
本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。

Claims (20)

1.一种移位寄存器电路，用以接收来自一第一电压源(Vss)的一第一负极性电压电平、来自一第二电压源(Vss’)的一第二负极性电压电平、以及一第一时钟信号，其中所述第二负极性电压电平的负向偏量多于所述第一负极性电压电平的负向偏量，所述移位寄存器电路包括：
一第一输入端，用以接收一输入脉冲；
一第一输出端，用以提供一输出脉冲；
一上拉部分(Q2)，具有：
一第二输入端，用以接收所述第一时钟信号，
一控制端(G)，用以接收所述输入脉冲，以及
一第二输出端，提供所述输出脉冲，用以响应所述输入脉冲以及所述第一时钟信号；
一第一下拉模块，包括：
一第一脉冲源(Q4以及Q5)，用以接收所述第一时钟信号、与所述第一时钟信号互补的一第二时钟信号、以及所述第二负极性电压电平，
一第一输出下拉部分(Q3)，耦接至所述第一脉冲源以及所述第一电压源，以及
一第一控制端下拉部分(Q6)，耦接至所述第一脉冲源以及所述第一电压源；以及
一第二下拉模块，包括：
一第二脉冲源(Q12以及Q13)，用以接收所述第一时钟信号、所述第二时钟信号、以及所述第二负极性电压电平，
一第二输出下拉部分(Q9)，耦接至所述第二脉冲源以及所述第一电压源，其中所述第一输出下拉部分以及所述第二输出下拉部分以合作的方式，使得所述上拉部分输出端的一电压电平，在一输出下拉期间，交替地被下拉至所述第一负极性电压电平，以及
一第二控制端下拉部分(Q10)，耦接至所述第二脉冲源以及所述第一电压源，其中所述第一控制端下拉部分以及所述第二控制端下拉部分以合作的方式，使得所述上拉部分控制端的一电压电平，在一控制端下拉期间，交替地被下拉至所述第一负极性电压电平。
2.如权利要求1所述的移位寄存器电路，其中
所述第一输出下拉部分(Q3)为一第一切换单元，具有：
一第一切换端，耦接至所述上拉部分的输出端，
一第二切换端，耦接至所述第一电压源，以及
一第一控制端，耦接至所述第一脉冲源；以及
所述第二输出下拉部分(Q9)为一第二切换单元，具有：
一第一切换端，耦接至所述上拉部分的输出端，
一第二切换端，耦接至所述第一电压源，以及
一第二控制端，耦接至所述第一脉冲源，使得所述第一脉冲源，在所述输出下拉期间，将所述第一控制端的一电压电平以及所述第二控制端的一电压电平，以互补的方式，下拉至所述第二负极性电压电平。
3.如权利要求1所述的移位寄存器电路，其中
所述第一控制端下拉部分(Q6)为一第三切换单元，具有：
一第一切换端，耦接至所述上拉部分的控制端，
一第二切换端，耦接至所述第一电压源，以及
一第一控制端，耦接至所述第一脉冲源；以及
所述第二控制端下拉部分(Q10)为一第四切换单元，具有：
一第一切换端，耦接至所述上拉部分的控制端，
一第二切换端，耦接至所述第一电压源，以及
一第二控制端，耦接至所述第一脉冲源，使得所述第一脉冲源，在所述控制端下拉期间，将所述第一控制端的一电压电平以及所述第二控制端的一电压电平，以互补的方式，下拉至所述第二负极性电压电平。
4.如权利要求2所述的移位寄存器电路，还包括
一第五切换单元(Q7)，具有：
一第一切换端，耦接至所述第一输出下拉部分(Q3)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第一输出下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平。
5.如权利要求2所述的移位寄存器电路，还包括
一第六切换单元(Q11)，具有：
一第一切换端，耦接至所述第二输出下拉部分(Q9)的所述第二控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第二输出下拉部分的所述第二控制端的所述电压电平，下拉至所述第一电压电平。
6.如权利要求3所述的移位寄存器电路，还包括
一第五切换单元(Q7)，具有：
一第一切换端，耦接至所述第一控制端下拉部分(Q6)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第一控制端下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平。
7.如权利要求3所述的移位寄存器电路，还包括
一第六切换单元(Q11)，具有：
一第一切换端，耦接至所述第二控制端下拉部分(Q10)的所述第二控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第二控制端下拉部分的所述第二控制端的所述电压电平，下拉至所述第一电压电平。
8.如权利要求4所述的移位寄存器电路，还包括
一脉冲抑制切换单元(Q8)，具有：
一第一切换端，耦接至所述第一输出下拉部分(Q3)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述输入端，在接收到所述输入脉冲时，将所述第一输出下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平。
9.如权利要求1所述的移位寄存器电路，还包括
一驱动切换单元，具有：
一控制端，耦接至所述第一输入端(In)，
一第一切换端，耦接至所述第一输入端(In)，以及
一第二切换端，耦接至所述上拉部分的控制端(G)。
10.如权利要求1所述的移位寄存器电路，其中
所述第一输出下拉部分(Q3)为一第一切换单元，具有：
一第一切换端，耦接至所述上拉部分的输出端，
一第二切换端，耦接至所述第一电压源，以及
一第一控制端，耦接至所述第一脉冲源；
所述第二输出下拉部分(Q9)为一第二切换单元，具有：
一第一切换端，耦接至所述上拉部分的输出端，
一第二切换端，耦接至所述第一电压源，以及
一第二控制端，耦接至所述第一脉冲源，使得所述第一脉冲源，在所述输出下拉期间，将所述第一控制端的一电压电平以及所述第二控制端的一电压电平，以互补的方式，下拉至所述第二负极性电压电平；
所述第一控制端下拉部分(Q6)为一第三切换单元，具有：
一第一切换端，耦接至所述上拉部分的控制端，
一第二切换端，耦接至所述第一电压源，以及
一第一控制端，耦接至所述第一脉冲源；以及
所述第二控制端下拉部分(Q10)为一第四切换单元，具有：
一第一切换端，耦接至所述上拉部分的控制端，
一第二切换端，耦接至所述第一电压源，以及
一第二控制端，耦接至所述第一脉冲源，使得所述第一脉冲源，在所述控制端下拉期间，将所述第一控制端的一电压电平以及所述第二控制端的一电压电平，以互补的方式，下拉至所述第二负极性电压电平。
11.如权利要求10所述的移位寄存器电路，还包括
一第五切换单元(Q7)，具有：
一第一切换端，耦接至所述第一输出下拉部分(Q3)的所述第一控制端以及所述第一控制端下拉部分(Q6)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第一输出下拉部分的所述第一控制端的所述电压电平以及所述第一控制端下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平。
12.如权利要求10所述的移位寄存器电路，还包括
一第六切换单元(Q11)，具有：
一第一切换端，耦接至所述第二输出下拉部分(Q9)的所述第二控制端以及所述第二控制端下拉部分(Q10)的所述第二控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第二输出下拉部分的所述第二控制端的所述电压电平以及所述第二控制端下拉部分的所述第二控制端的所述电压电平，下拉至所述第一电压电平。
13.如权利要求11所述的移位寄存器电路，还包括
一第六切换单元(Q11)，具有：
一第一切换端，耦接至所述第二输出下拉部分(Q9)的所述第二控制端以及所述第二控制端下拉部分(Q10)的所述第二控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第二输出下拉部分的所述第二控制端的所述电压电平以及所述第二控制端下拉部分的所述第二控制端的所述电压电平，下拉至所述第一电压电平。
14.如权利要求13所述的移位寄存器电路，还包括
一脉冲抑制切换单元(Q8)，具有：
一第一切换端，耦接至所述第一输出下拉部分(Q3)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述输入端，在接收到所述输入脉冲时，将所述第一输出下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平。
15.一种栅极线驱动电路(200)，用以接收一第一时钟信号、一第二时钟信号、一起始信号源、来自一第一电压源的一第一负极性电压电平、以及来自一第二电压源的一第二负极性电压电平，其中所述第二负极性电压电平的负向偏量多于所述第一负极性电压电平，而所述第一时钟信号的相位与所述第二时钟信号的相位互补，所述栅极线驱动电路包括：
多个奇数编号移位寄存器，以及
多个偶数编号移位寄存器，每一所述移位寄存器具有一第一输入端、一第一时钟输入、一第二时钟输入、以及一第一输出端，其中所述多个奇数编号移位寄存器包括一第一奇数编号移位寄存器以及多个后续奇数编号移位寄存器，且其中所述多个奇数编号移位寄存器与所述多个偶数编号移位寄存器相互串联，以使得
每一所述奇数编号移位寄存器的所述第一时钟输入以及每一所述偶数编号移位寄存器的所述第二时钟输入，可接收所述第一时钟信号；
每一所述奇数编号移位寄存器的所述第二时钟输入以及每一所述偶数编号移位寄存器的所述第一时钟输入，可接收所述第二时钟信号；
所述第一奇数编号移位寄存器的所述输入端耦接至所述起始信号源，用以接收来自所述起始信号源的一输入脉冲；
所述偶数编号移位寄存器的所述输入端耦接至一前级奇数编号移位寄存器的所述输出端，用以接收来自所述前级奇数编号移位寄存器的一输入脉冲；以及
每一所述后续奇数编号移位寄存器的所述输入端耦接至一前级偶数编号移位寄存器的所述输出端，用以接收来自所述前级偶数编号移位寄存器的一输入脉冲，每一所述移位寄存器，包括：
一上拉部分(Q2)，具有
一第二输入端，用以接收所述第一时钟信号，
一控制端(G)，用以接收所述输入脉冲，以及
一第二输出端，提供所述输出脉冲，用以响应所述输入脉冲以及所述第一时钟信号；
一第一下拉模块，包括：
一第一脉冲源(Q4以及Q5)，用以接收所述第一时钟信号、与所述第一时钟信号互补的一第二时钟信号、以及所述第二负极性电压电平，
一第一输出下拉部分(Q3)，耦接至所述第一脉冲源以及所述第一电压源，以及一第一控制端下拉部分(Q6)，耦接至所述第一脉冲源以及所述第一电压源；以及
一第二下拉模块，包括：
一第二脉冲源(Q12以及Q13)，用以接收所述第一时钟信号、所述第二时钟信号、以及所述第二负极性电压电平，
一第二输出下拉部分(Q9)，耦接至所述第二脉冲源以及所述第一电压源，其中所述第一输出下拉部分以及所述第二输出下拉部分以合作的方式，使得所述上拉部分输出端的一电压电平，在一输出下拉期间，交替地被下拉至所述第一负极性电压电平，以及
一第二控制端下拉部分(Q10)，耦接至所述第二脉冲源以及所述第一电压源，其中所述第一控制端下拉部分以及所述第二控制端下拉部分以合作的方式，使得所述上拉部分控制端的一电压电平，在一控制端下拉期间，交替地被下拉至所述第一负极性电压电平。
16.如权利要求15所述的栅极线驱动电路，其中
所述第一输出下拉部分(Q3)为一第一切换单元，具有：
一第一切换端，耦接至所述上拉部分的输出端，
一第二切换端，耦接至所述第一电压源，以及
一第一控制端，耦接至所述第一脉冲源；以及
所述第二输出下拉部分(Q9)为一第二切换单元，具有：
一第一切换端，耦接至所述上拉部分的输出端，
一第二切换端，耦接至所述第一电压源，以及
一第二控制端，耦接至所述第一脉冲源，使得所述第一脉冲源，在所述输出下拉期间，将所述第一控制端的一电压电平以及所述第二控制端的一电压电平，以互补的方式，下拉至所述第二负极性电压电平；
所述第一控制端下拉部分(Q6)为一第三切换单元，具有：
一第一切换端，耦接至所述上拉部分的控制端，
一第二切换端，耦接至所述第一电压源，以及
一第一控制端，耦接至所述第一脉冲源；以及
所述第二控制端下拉部分(Q10)为一第四切换单元，具有：
一第一切换端，耦接至所述上拉部分的控制端，
一第二切换端，耦接至所述第一电压源，以及
一第二控制端，耦接至所述第一脉冲源，使得所述第一脉冲源，在所述控制端下拉期间，将所述第一控制端的一电压电平以及所述第二控制端的一电压电平，以互补的方式，下拉至所述第二负极性电压电平。
17.如权利要求16所述的栅极线驱动电路，其中每一所述移位寄存器还包括：
一第五切换单元(Q7)，具有：
一第一切换端，耦接至所述第一输出下拉部分(Q3)的所述第一控制端以及所述第一控制端下拉部分(Q6)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第一输出下拉部分的所述第一控制端的所述电压电平以及所述第一控制端下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平。
18.如权利要求17所述的栅极线驱动电路，其中每一所述移位寄存器还包括：
一第六切换单元(Q11)，具有：
一第一切换端，耦接至所述第二输出下拉部分(Q9)的所述第二控制端以及所述第二控制端下拉部分(Q10)的所述第二控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述上拉部分的所述输出端，在提供所述输出脉冲时，将所述第二输出下拉部分的所述第二控制端的所述电压电平以及所述第二控制端下拉部分的所述第二控制端的所述电压电平，下拉至所述第一电压电平。
19.如权利要求18所述的栅极线驱动电路，其中每一所述移位寄存器还包括：
一脉冲抑制切换单元(Q8)，具有：
一第一切换端，耦接至所述第一输出下拉部分(Q3)的所述第一控制端，
一第二切换端，耦接至所述第一电压源，以及
一控制端，耦接至所述输入端，在接收到所述输入脉冲时，将所述第一输出下拉部分的所述第一控制端的所述电压电平，下拉至所述第一电压电平。
20.一种用以改善一非晶硅薄膜晶体管移位寄存器运作不稳定现象的方法，所述非晶硅薄膜晶体管移位寄存器用以驱动一薄膜晶体管液晶显示器中一栅极线，包括：
一输入端，用以接收一输入脉冲；
一时钟输入端，用以接收一时钟信号；
一输出端，提供一输出脉冲，以响应所述输入脉冲以及所述时钟信号；
一上拉晶体管(Q2)，具有一漏极，耦接至所述时钟输入端，用以接收所述时钟信号、一栅极，耦接至所述输入端，用以接收所述输入脉冲、以及一源极，耦接至所述输出端，当所述时钟信号以及所述上拉晶体管的栅极皆为高时，提供所述输出脉冲；
一第一下拉模块以及一第二下拉模块，所述第一下拉模块以及所述第二下拉模块各具有耦接至所述上拉晶体管的栅极的一第一下拉晶体管，以及耦接至所述上拉晶体管的源极的一第二下拉晶体管，所述第一下拉晶体管以及所述第二下拉晶体管各具有一栅极；
一第一脉冲源，耦接至所述第一下拉模块中所述第一下拉晶体管以及所述第二下拉晶体管的栅极；以及
一第二脉冲源，耦接至所述第二下拉模块中所述第一下拉晶体管以及所述第二下拉晶体管的栅极，其中所述第一脉冲源以及所述第二脉冲源以合作的方式，使得每一所述第一下拉晶体管以及每一所述第二下拉晶体管交替地被导通或关断，以下拉所述上拉晶体管的栅极与源极的一电压电平，所述用以改善一非晶硅薄膜晶体管移位寄存器运作不稳定现象的方法包括：
耦接一第一负极性电压源至所述第一下拉晶体管以及所述第二下拉晶体管，以使所述上拉晶体管的栅极与源极的所述电压电平，被下拉至一第一负极性电压电平；以及
耦接一第二负极性电压源至所述第一脉冲源以及所述第二脉冲源，以便当所述第一下拉晶体管以及所述第二下拉晶体管被关断时，将所述第一下拉晶体管以及所述第二下拉晶体管的栅极的一电压电平，下拉至一第二负极性电压电平，其中所述第二负极性电压电平的负向偏量多于所述第二负极性电压电平的负向偏量。
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