CN102081897A - 显示面板 - Google Patents

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Abstract

一种显示面板，包括非晶硅栅极驱动器，在该栅极驱动器中，比从栅极驱动器输出的栅极关断电压低的电压被施加至相邻级作为低电压传输信号。

Description

显示面板
技术领域
本公开涉及一种显示面板，更具体地，涉及一种其中集成有栅极驱动器的显示面板。
背景技术
作为一组广泛应用的显示面板中的一种，液晶显示器(LCD)包括两个设置有场产生电极(如像素电极和公共电极)的显示面板和介于这两个面板之间的液晶层。LCD通过向场产生电极施加电压而在液晶层中产生电场来显示图像，该电场决定液晶层中的液晶分子的取向，从而调节入射光的偏振。同LCD一样，有机发光装置、等离子体显示装置以及电泳显示器也是这些广泛应用的显示面板的实例。
这些显示装置包括栅极驱动器和数据驱动器。栅极驱动器可通过与栅极线、数据线以及薄膜晶体管一起图案化而被集成在面板上。通过形成集成的栅极驱动器，可避免独立的栅极驱动器芯片，从而降低制造成本。然而，在输出栅极关断信号时，形成在集成的栅极驱动器内部的薄膜晶体管会产生漏电流，从而发生不期望的功耗增加。
而且，薄膜晶体管的半导体(特别是非晶硅半导体)的特性是随着温度可变的，结果，高温下的栅极电压输出不具有均匀的波形，且产生噪声。
发明内容
根据本发明的示例性实施方式，降低了集成在显示面板中的栅极驱动器的功耗，并输出了在高温下具有均匀波形的栅极电压。
根据示例性实施方式，显示面板包括具有栅极线的显示区域。栅极驱动器连接至栅极线的一端，栅极驱动器包括多个级且集成在基板上。该多个级接收时钟信号、第一低电压和比第一低电压低的第二低电压、来自前级的至少一个传输信号以及来自后级的至少两个传输信号，以输出具有作为栅极关断电压的第一低电压的栅极电压。
当传输信号为低时，栅极电压可为第二低电压。
施加至第一级的至少一个传输信号可为扫描启动信号。
显示区域可包括数据线。显示面板可包括提供施加至数据线的数据电压的数据驱动器。数据驱动器可形成在显示面板的上侧或下侧。
级可包括输入部、上拉驱动器、下拉驱动器、输出部以及传输信号发生器。
输入部、下拉驱动器、输出部以及传输信号发生器可连接至第一节点。
输入部可连接在接收来自前级的至少一个传输信号的第一输入端和第一节点之间。
输出部可连接在输出栅极电压的栅极电压输出端、输入有时钟信号的时钟输入端与第一节点之间，以根据第一节点的电压来输出栅极电压。
传输信号发生器可连接在输出传输信号的传输信号输出端、时钟输入端与第一节点之间，以根据第一节点的电压来输出传输信号。
上拉驱动器和下拉驱动器可连接至第二节点。
下拉驱动器可连接至输入有来自后级的至少两个传输信号(该两个传输信号是第一低电压和第二低电压)的每一端、传输信号输出端以及栅极电压输出端，且还连接至第一节点和第二节点。
下拉驱动器可包括下拉第一节点的元件、下拉第二节点的元件、下拉传输信号输出端的元件以及下拉栅极电压输出端的元件。
下拉第一节点的元件可根据来自后级的至少两个传输信号中的一个传输信号以及第二节点电压的电压来将第一节点的电压降至第二低电压。
根据来自后级的至少两个传输信号中的一个传输信号将第一节点的电压降至第二低电压可通过第一晶体管和第二晶体管来执行，该第一晶体管具有接收来自后级的至少两个传输信号中的一个传输信号的控制端以及连接至第一节点的输入端，该第二晶体管具有连接至第一晶体管的输出端的控制端和输入端以及连接至第二低电压的输出端。
下拉第二节点的元件可根据来自前级的至少一个传输信号或者相应级的传输信号将第二节点的电压降至第二低电压。
下拉第二节点的元件可根据来自前级的至少一个传输信号将第二节点的电压降至第二低电压，且根据相应级的传输信号将第二节点的电压降至第一低电压。
下拉传输信号输出端的元件可根据第二节点的电压将传输信号输出端的电压降至第二低电压。
下拉传输信号输出端的元件可根据来自后级的至少两个传输信号中的一个传输信号将传输信号输出端的电压降至第二低电压。
下拉栅极电压输出端的元件可根据第二节点的电压或来自后级的至少两个传输信号中的一个传输信号将栅极电压输出端的电压降至第一低电压。
上拉驱动器可连接至时钟输入端、下拉驱动器以及第二节点。
来自前级的至少一个传输信号可为相邻前级的传输信号，或者，来自后级的至少两个传输信号可为彼此连续相邻的两个后级的传输信号。
根据本发明的示例性实施方式，各级电路降至低于栅极关断电压的电势，以减小漏电流，从而获得低功耗，且可减少在高温下通过传输信号施加的纹波，从而可在高温下输出均匀的栅极开启电压。此外，尽管在低温下施加更低的电压，其也可工作，且预期寿命增加。
附图说明
图1是根据本发明的示例性实施方式的显示面板的平面图；
图2是更详细示出图1的栅极驱动器和栅极线的结构图；
图3是图2中一个级和一条栅极线的电路图；
图4是将使用图3的示例性实施方式时的功耗与根据现有技术的功耗进行比较的图示；
图5是根据本发明的示例性实施方式的显示面板的平面图；
图6是更详细示出图5的栅极驱动器和栅极线的结构图；
图7是图6中一个级和一条栅极线的电路图；
图8是将使用图7的示例性实施方式时的功耗与根据现有技术的功耗进行比较的图示；
图9是参照时钟信号CKV示出在根据现有技术的栅极驱动器中输出栅极电压的第一晶体管中流过的电流的曲线图；
图10是参照时钟信号CKV示出在根据图7的示例性实施方式的栅极驱动器中输出栅极电压的第一晶体管中流过的电流的曲线图；
图11、图12和图13是示出与现有技术相比，使用图7的示例性实施方式时的高温特性、低温特性以及预期寿命特性的曲线图。
具体实施方式
下文中，将参照示出本发明示例性实施方式的附图更全面地描述本发明。本领域技术人员应当理解，在不背离本发明的精神或范围的前提下，可以以多种不同的方式对所描述的实施方式进行修改。
在通篇说明书和附图中，相同的参考标号表示相同的元件。
参照图1，根据本发明的示例性实施方式的显示面板100包括显示图像的显示区域300以及向显示区域300的栅极线施加栅极电压的栅极驱动器500。显示区域300的数据线从形成在附接至显示面板100的柔性印刷电路膜(FPC)450上的数据驱动器IC 460接收数据电压。栅极驱动器500和数据驱动器IC 460由信号控制器600控制。印刷电路板(PCB)400形成在柔性印刷电路膜450之外，并将来自信号控制器600的信号传输至数据驱动器IC 460和栅极驱动器500。由信号控制器600提供的信号可包括诸如第一时钟信号CKV、第二时钟信号CKVB、扫描启动信号STVP以及提供特定水平的低电压Vss1、Vss2的信号的信号。
图1示出了液晶面板的实例。当显示区域300是液晶面板时，显示区域包括薄膜晶体管Trsw、液晶电容器Clc以及存储电容器Cst，另一方面，用于有机发光面板的显示区域300包括薄膜晶体管和有机发光二极管，用于其它显示面板的显示区域300包括诸如薄膜晶体管的元件。下文中，将更详细描述液晶面板的示例性实施方式。
显示区域300包括多条栅极线G1、...、Gn以及多条数据线D1、...、Dm。多条栅极线G1、...、Gn以及多条数据线D1、...、Dm彼此绝缘并交叉。
每个像素PX包括薄膜晶体管Trsw、液晶电容器Clc以及存储电容器Cst。薄膜晶体管Trsw的控制端连接至一条栅极线，薄膜晶体管Trsw的输入端连接至一条数据线，以及薄膜晶体管Trsw的输出端连接至液晶电容器Clc的一端和存储电容器Cst的一端。液晶电容器Clc的另一端连接至公共电极，存储电容器Cst的另一端接收由信号控制器600施加的存储电压Vcst。
多条数据线D1、...、Dm接收来自数据驱动器IC 460的数据电压，多条栅极线G1、...、Gn接收来自栅极驱动器500的栅极电压。
数据驱动器IC 460形成在显示面板100的上侧或下侧，从而连接至在纵向方向上延伸的数据线D1、...、Dm。在图1所示的示例性实施方式中，数据驱动器IC 460位于显示面板100的上侧。
栅极驱动器500接收时钟信号CKV、CKVB、扫描启动信号STVP、与栅极关断电压相当的第一低电压Vss1以及小于栅极关断电压的第二低电压Vss2，以产生栅极电压(栅极开启电压和栅极关断电压)并依次向栅极线G1、...、Gn施加栅极开启电压。
如图1所示，施加至栅极驱动器500的时钟信号CKV、CKVB、扫描启动信号STVP、第一低电压Vss1以及第二低电压Vss2通过位于最外侧的柔性印刷电路膜450和栅极驱动器500的一侧来施加至栅极驱动器500。这些信号通过印刷电路板PCB 400从信号控制器600(或者，在可替换的实施方式中，从外部)传输至柔性印刷电路膜450。
接下来，将集中对栅极驱动器500和栅极线G1、...、Gn的示例性实施方式进行详细描述。
图2是更详细示出图1的栅极驱动器和栅极线的结构图。显示区域300被示为具有电阻器Rp和电容器Cp。栅极线G1、...、Gn、液晶电容器Clc以及存储电容器Cst分别具有电阻和电容，而且它们的总和表示为一个电阻Rp和一个电容Cp。从级SR输出的栅极电压通过栅极线传输。如图2所示，栅极线在电路图中可被表示为电阻Rp和电容Cp。这些值描述一条栅极线的代表值，但其可根据显示区域300的结构和特性变化。
栅极驱动器500包括彼此依赖地连接的多个级SR1、SR2、SR3、SR4、......。级SR1、SR2、SR3、SR4、...中的每一级包括三个输入端IN1、IN2、IN3、一个时钟输入端CK、两个电压输入端Vin1和Vin2、输出栅极电压的栅极电压输出端OUT以及传输信号输出端CRout。
第一输入端IN1连接至前一级的传输信号输出端CRout，从而接收前一级的传输信号CR。然而，第一级没有前一级，从而在其第一输入端IN1施加扫描启动信号STVP。
第二输入端IN2连接至后一级的传输信号输出端CRout，从而接收后一级的传输信号CR。此外，第三输入端IN3连接至再后一级的传输信号输出端CRout，从而接收再后一级的传输信号CR。
连接至第n条栅极线Gn的级SRn(未示出)可具有两个虚设(dummy)级以接收来自后一级和再后一级的传输信号CR。与级SR1、SR2、SR3、SR4、...、SRn不同，虚设级(SRn+1、SRn+2，未示出)是产生和输出虚设栅极电压的级。即，从级SR1、SR2、SR3、SR4、...、SRn输出的栅极电压通过栅极线传输，以使数据电压施加至用于显示图像的像素，然而，虚设级SRn+1、SRn+2不会被连接至栅极线，即使当它们被连接至栅极线时，它们也是被连接至不显示图像的虚设像素(未示出)的栅极线，从而它们不会被用于显示图像。
时钟端CK施加有时钟信号，在多个级中，奇数级的时钟端CK施加有第一时钟信号CKV，而偶数级的时钟端CK施加有第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB具有彼此相反的相位。
第一电压输入端Vin1施加有与栅极关断电压相当的第一低电压Vss1，而第二电压输入端Vin2施加有低于第一低电压Vss1的第二低电压Vss2。第一低电压Vss1和第二低电压Vss2的电压值可根据具体示例性实施方式变化。在本示例性实施方式中，第一低电压Vss1的值为-5V，第二低电压Vss2的值为-10V。
现在将更详细地描述栅极驱动器500的运作。
第一级SR1接收从外部提供至时钟输入端CK的第一时钟信号CKV、通过第一输入端IN1接收扫描启动信号STVP、通过第一电压输入端Vin1和第二电压输入端Vin2接收第一低电压Vss1和第二低电压Vss2、并通过第二输入端IN2和第三输入端IN3接收分别由第二级SR2和第三级SR3提供的传输信号CR，以通过栅极电压输出端OUT向第一条栅极线输出栅极开启电压。此外，传输信号输出端CRout输出传输信号CR，而该传输信号CR被传输至第二级SR2的第一输入端IN1。
第二级SR2接收从外部提供至时钟输入端CK的第二时钟信号CKVB、通过第一输入端IN1接收第一级SR1的传输信号CR、通过第一电压输入端Vin1和第二电压输入端Vin2接收第一低电压Vss1和第二低电压Vss2、并通过第二输入端IN2和第三输入端IN3接收分别从第三级SR3和第四级SR4提供的传输信号CR，以通过栅极电压输出端OUT向第二条栅极线输出栅极开启电压。此外，通过传输信号输出端CRout输出传输信号CR，从而该传输信号被传输至第三级SR3的第一输入端IN1和第一级SR1的第二输入端IN2。
第三级SR3接收从外部提供至时钟输入端CK的第一时钟信号CKV、通过第一输入端IN1接收第二级SR2的传输信号CR、通过第一电压输入端Vin1和第二电压输入端Vin2接收第一低电压Vss1和第二低电压Vss2、并通过第二输入端IN2和第三输入端IN3接收分别从第四级SR4和第五级SR5提供的传输信号CR，以通过栅极电压输出端OUT向第三条栅极线输出栅极开启电压。此外，通过传输信号输出端CRout输出传输信号CR，从而该传输信号传输至第四级SR4的第一输入端IN1、第一级SR1的第三输入端IN3以及第二级SR2的第二输入端IN2。
通过上述方法，第n级SRn接收从外部提供至时钟输入端CK的第二时钟信号CKVB、通过第一输入端IN1接收第n-1级SRn-1的传输信号CR、通过第一电压输入端Vin1和第二电压输入端Vin2接收第一低电压Vss1和第二低电压Vss2、并通过第二输入端IN2和第三输入端IN3接收分别从第n+1级SRn+1(虚设级)和第n+2级SRn+2(虚设级)提供的传输信号CR，以通过栅极电压输出端OUT向第n条栅极线输出栅极开启电压。此外，通过传输信号输出端CRout输出传输信号CR，从而该传输信号被传输至第n+1级SRn+1(虚设级)的第一输入端IN1、第n-2级SRn-2的第三输入端IN3以及第n-1级SRn-1的第二输入端IN2。
已参照图2描述了栅极驱动器500的级SR的连接结构。接下来，将参照图3更详细描述连接至一条栅极线的栅极驱动器的代表级SR的示例性实施方式的结构。
图3是图2中一个级SR和一条栅极线的电路图。根据本示例性实施方式的栅极驱动器500的每一级SR包括输入部511、上拉驱动器512、传输信号发生器513、输出部514以及下拉驱动器515。
输入部511包括一个晶体管(第四晶体管Tr4)。第四晶体管Tr4的输入端和控制端共同连接(以二极管方式连接)至第一输入端IN1。其输出端连接至节点Q(下文称之为第一节点)。输入部511具有在第一输入端IN1施加有高电压时将高电压传输至节点Q的功能。
上拉驱动器512包括两个晶体管(第七晶体管Tr7和第十二晶体管Tr12)。第十二晶体管Tr12的控制端和输入端以二极管方式连接，从而通过时钟端CK接收第一时钟信号CKV或第二时钟信号CKVB，其输出端连接至第七晶体管Tr7的控制端和下拉驱动器515。第七晶体管Tr7的输入端也连接至时钟端CK。第七晶体管Tr7的输出端连接至节点Q′(下文称之为第二节点)并穿过节点Q′而连接至下拉驱动器515。第七晶体管Tr7的控制端连接至第十二晶体管Tr12的输出端和下拉驱动器515。这里，会分别在第七晶体管Tr7的输入端和控制端之间、以及控制端和输出端之间形成寄生电容(未示出)。如果在时钟端CK处向上拉驱动器512施加高信号，则高信号通过第十二晶体管Tr12被传输至第七晶体管Tr7的控制端和下拉驱动器515。传输至第七晶体管Tr7的高信号接通第七晶体管Tr7，结果，从时钟端CK施加的高信号被施加至节点Q′。
传输信号发生器513包括一个晶体管(第十五晶体管Tr15)。第十五晶体管Tr15的输入端连接至时钟端CK，从而接收第一时钟信号CKV或第二时钟信号CKVB。其控制端连接至输入部511的输出端，即节点Q。其输出端连接至输出传输信号CR的传输信号输出端CRout。这里，会在控制端和输出端之间形成寄生电容(未示出)。第十五晶体管Tr15的输出端连接至下拉驱动器515和传输信号输出端CRout，从而接收第二低电压Vss2。结果，当传输信号CR为低时，电压值为第二低电压Vss2。
输出部514包括一个晶体管(第一晶体管Tr1)和一个电容器(第一电容器C1)。第一晶体管Tr1的控制端连接至节点Q。其输入端通过时钟端CK接收第一时钟信号CKV或第二时钟信号CKVB。第一电容器C1形成在控制端和输出端之间。第一晶体管Tr1的输出端连接至栅极电压输出端OUT。并且，其输出端连接至下拉驱动器515，从而接收第一低电压Vss1。结果，栅极关断电压的电压值为第一低电压Vss1。该输出部514根据节点Q的电压和第一时钟信号CKV来输出栅极电压。
下拉驱动器515去除作为一部分而保留在级SR处的电荷，以平稳地输出栅极关断电压和传输信号CR的低电压，从而执行降低节点Q的电势、节点Q′的电势、输出至传输信号输出端CRout的电压以及输出至栅极线的电压的功能。下拉驱动器515包括10个晶体管(第二晶体管Tr2、第三晶体管Tr3、第五晶体管Tr5、第六晶体管Tr6、第八晶体管Tr8至第十一晶体管Tr11、第十三晶体管Tr13以及第十六晶体管Tr16)。
将首先描述下拉节点Q的晶体管。下拉节点Q的晶体管是第六晶体管Tr6、第九晶体管Tr9、第十晶体管Tr10以及第十六晶体管Tr16。
第六晶体管Tr6的控制端连接至第三输入端IN3。其输出端连接至第二电压输入端Vin2。其输入端连接至节点Q。因此，第六晶体管Tr6根据从再后一级施加的传输信号CR来被接通，从而具有将节点Q的电压降至第二低电压Vss2的功能。
第九晶体管Tr9和第十六晶体管Tr16一起运作来下拉节点Q。第九晶体管Tr9的控制端连接至第二输入端IN2。其输入端连接至节点Q。其输出端连接至第十六晶体管Tr16的输入端和控制端。第十六晶体管Tr16的控制端和输入端以二极管方式连接至第九晶体管Tr9的输出端。其输出端连接至第二电压输入端Vin2。因此，第九晶体管Tr9和第十六晶体管Tr16根据从后一级施加的传输信号CR来被接通，从而执行将节点Q的电压降至第二低电压Vss2的功能。
第十晶体管Tr10的输入端连接至节点Q，其输出端连接至第二电压输入端Vin2，其控制端连接至节点Q′(具有与节点Q反相的电压，因此将其称之为反相端)。因此，第十晶体管Tr10具有如下功能：在当节点Q′具有高电压时的整个时期内将节点Q的电压持续地降低至第二低电压Vss2，而当节点Q′的电压仅为低电压时，则不降低节点Q的电压。当节点Q的电压不下降时，相应级输出栅极开启电压和传输信号CR。
现在将描述下拉驱动器515中下拉节点Q′的晶体管。下拉节点Q′的晶体管是第五晶体管Tr5、第八晶体管Tr8以及第十三晶体管Tr13。
第五晶体管Tr5的控制端连接至第一输入端IN1，其输入端连接至节点Q′，其输出端连接至第二电压输入端Vin2。结果，第五晶体管Tr5根据前一级的传输信号CR将节点Q′的电压降至第二低电压Vss2。
第八晶体管Tr8具有连接至相应级的传输信号输出端CRout的控制端、连接至节点Q′的输入端以及连接至第二电压输入端Vin2的输出端。结果，第八晶体管Tr8用以根据相应级的传输信号CR将节点Q′的电压降低至第二低电压Vss2。
第十三晶体管Tr13具有连接至相应级的传输信号输出端CRout的控制端、连接至上拉驱动器512的第十二晶体管Tr12的输出端的输入端以及连接至第二电压输入端Vin2的输出端。结果，第十三晶体管Tr13用以根据相应级的传输信号CR将上拉驱动器512的内部电势降至第二低电压Vss2以及将连接至上拉驱动器512的节点Q′的电压降至第二低电压Vss2。即，准确地说，第十三晶体管Tr13用以将上拉驱动器512的内部电荷释放至第二低电压Vss2。然而，上拉驱动器512还连接至节点Q′，为了使节点Q′的电压不被上拉，因此第十三晶体管Tr13帮助将节点Q′的电压降至第二低电压Vss2。
现在将描述下拉驱动器515中降低输出至传输信号输出端CRout的电压的晶体管。降低输出至传输信号输出端CRout的电压的晶体管是第十一晶体管Tr11。
第十一晶体管Tr11具有连接至节点Q′的控制端、连接至传输信号输出端CRout的输入端以及连接至第二电压输入端Vin2的输出端。结果，当节点Q′的电压为高时，传输信号输出端CRout的电压降至第二低电压Vss2，以使传输信号CR变为低水平。
现在将描述降低从下拉驱动器515输出至栅极线的电压的晶体管。降低输出至栅极线的电压的晶体管是第二晶体管Tr2和第三晶体管Tr3。
第二晶体管Tr2具有连接至第二输入端IN2的控制端、连接至栅极电压输出端OUT的输入端以及连接至第一电压输入端Vin1的输出端。结果，当后一级的传输信号CR被输出时，输出的栅极电压变为第一低电压Vss1。
第三晶体管Tr3具有连接至节点Q′的控制端、连接至栅极电压输出端OUT的输入端以及连接至第一电压输入端Vin1的输出端。结果，当节点Q′的电压为高时，输出的栅极电压变为第一低电压Vss1。
在下拉驱动器515中，栅极电压输出端OUT仅降至第一低电压Vss1，而节点Q、节点Q′以及传输信号输出端CRout降至低于第一低电压Vss1的第二低电压Vss2。结果，尽管栅极开启电压和传输信号CR的高电压可具有相同电压，但栅极关断电压和传输信号CR的低电压具有不同电压。即，栅极关断电压具有第一低电压Vss1，而传输信号CR的低电压具有第二低电压Vss2。
栅极电压和传输信号CR可具有多个电压值。然而，在本示例性实施方式中，栅极开启电压为25V。栅极关断电压和第一低电压Vss1为-5V。传输信号CR的高电压为25V。传输信号CR的低电压以及第二低电压Vss2为-10V。
总之，传输信号发生器513和输出部514由节点Q的电压来操作，以使一个级SR输出传输信号CR的高电压以及栅极开启电压，通过前一级的、后一级的以及再后一级的传输信号CR，传输信号CR从高电压降至第二低电压Vss2，且栅极开启电压降至第一低电压Vss1从而成为栅极关断电压。此处，一个级SR通过再后一级的传输信号CR以及后一级的传输信号CR，将节点Q的电压降至第二低电压Vss2，以降低功耗。第二低电压Vss2低于作为栅极关断电压的第一低电压Vss1，以使第二低电压Vss2足够低且包含在级中的晶体管几乎不流出任何漏电流。因此，尽管在不同级中施加的传输信号CR包含纹波或噪声而使电压变化，但仍具有降低功耗的益处。
图4是示出根据图3的示例性实施方式的栅极驱动器500的功耗的图示。“A”表示图3的示例性实施方式的功耗，而“B”表示现有技术的功耗。“A”被表示为多个条线图，这意味着结果是通过多个示例性实施方式测量得到的，189mW是图3的示例性实施方式的平均功耗。另一方面，通常已知的是，根据现有技术的栅极驱动器的功耗为430mW。因此，当实施本发明的示例性实施方式时，功耗可被降低超过一半。
形成在级SR中的晶体管Tr1～Tr13、Tr15以及Tr16可为NMOS晶体管。当晶体管Tr1～Tr13、Tr15以及Tr16形成为PMOS晶体管时，晶体管Tr1～Tr13、Tr15以及Tr16在施加于控制端的电压为低时可为导通状态。
接下来，将参照图5至图7描述根据本发明的示例性实施方式的显示装置。
图5是根据本发明的示例性实施方式的显示装置的平面图，并且示出与图1不同的示例性实施方式，在该示例性实施方式中，数据驱动器IC 460形成在显示面板100的下侧。这不意味着图6和图7的示例性实施方式局限于图5的示例性实施方式，这是因为对于图5和图1的示例性实施方式，二者都可应用图6和图7的示例性实施方式。
除了数据驱动器IC 460形成在显示面板100的下侧外，图5与图1相同。在图1的示例性实施方式中，数据驱动器IC 460形成在显示面板100的上侧。图2和图3的栅极驱动器以及图6和图7的栅极驱动器都可应用于图1和图5的显示装置。
图6是更详细示出图5的栅极驱动器和栅极线的结构图，且具有与图2相同的信号特性。即，输入至形成在栅极驱动器500中的每一级SR的信号或从每一级SR输出的信号与图2中的那些信号相同。
图6示出了栅极驱动器500的连接关系以及运作，以下将再次进行描述。
栅极驱动器500包括彼此依赖地连接的多个级SR1、SR2、SR3、SR4、......。级SR1、SR2、SR3、SR4、...中的每一级包括三个输入端IN1、IN2、IN3、一个时钟输入端CK、两个电压输入端Vin1和Vin2、输出栅极电压的栅极电压输出端OUT以及传输信号输出端CRout。
第一输入端IN1连接至前一级的传输信号输出端CRout，从而接收前一级的传输信号CR。第一级没有前一级，因此在其第一输入端IN1施加扫描启动信号STVP。
第二输入端IN2连接至后一级的传输信号输出端CRout，从而接收后一级的传输信号CR。并且，第三输入端IN3连接至再后一级的传输信号输出端CRout，从而接收再后一级的传输信号CR。
连接至第n条栅极线Gn的级SRn(未示出)可具有两个虚设级，以接收来自后一级和再后一级的传输信号CR。与级SR1、SR2、SR3、SR4、...、SRn不同，虚设级(SRn+1、SRn+2，未示出)是产生和输出虚设栅极电压的级。即，从级SR1、...、SRn输出的栅极电压通过栅极线传输，以使数据电压被施加至用于显示图像的像素，然而，虚设级SRn+1、SRn+2不会被连接至栅极线，即使它们被连接至栅极线，它们也是被连接至不显示图像的虚设像素(未示出)的栅极线，从而它们不会被用于显示图像。
时钟端CK施加有时钟信号，在多个级中，奇数级的时钟端CK施加有第一时钟信号CKV，偶数级的时钟端CK施加有第二时钟信号CKVB。第一时钟信号CKV和第二时钟信号CKVB是具有彼此相反相位的时钟信号。
第一电压输入端Vin1施加有与栅极关断电压相当的第一低电压Vss1。第二电压输入端Vin2施加有低于第一低电压Vss1的第二低电压Vss2。第一低电压Vss1和第二低电压Vss2的电压值可根据示例性实施方式而变化。在本示例性实施方式中，第一低电压Vss1的值为-5V，第二低电压Vss2的值为-10V。
以下将更详细描述栅极驱动器500的运作。
第一级SR1接收从外部提供至时钟输入端CK的第一时钟信号CKV、通过第一输入端IN1接收扫描启动信号STVP、通过第一电压输入端Vin1和第二电压输入端Vin2接收第一低电压Vss1和第二低电压Vss2、并通过第二输入端IN2和第三输入端IN3接收分别从第二级SR2和第三级SR3提供的传输信号CR，以通过栅极电压输出端OUT向第一条栅极线输出栅极开启电压。此外，传输信号输出端CRout输出传输信号CR，且该传输信号CR被传输至第二级SR2的第一输入端IN1。
第二级SR2接收从外部提供至时钟输入端CK的第二时钟信号CKVB、通过第一输入端IN1接收第一级SR1的传输信号CR、通过第一电压输入端Vin1和第二电压输入端Vin2接收第一低电压Vss1和第二低电压Vss2、并通过第二输入端IN2和第三输入端IN3接收分别从第三级SR3和第四级SR4提供的传输信号CR，以通过栅极电压输出端OUT向第二条栅极线输出栅极开启电压。此外，通过传输信号输出端CRout输出传输信号CR，从而该传输信号被传输至第三级SR3的第一输入端IN1以及第一级SR1的第二输入端IN2。
第三级SR3接收从外部提供至时钟输入端CK的第一时钟信号CKV、通过第一输入端IN1接收第二级SR2的传输信号CR、通过第一电压输入端Vin1和第二电压输入端Vin2接收第一低电压Vss1和第二低电压Vss2、并通过第二输入端IN2和第三输入端IN3接收分别从第四级SR4和第五级SR5提供的传输信号CR，以通过栅极电压输出端OUT向第三条栅极线输出栅极开启电压。此外，通过传输信号输出端CRout输出传输信号CR，从而该传输信号被传输至第四级SR4的第一输入端IN1、第一级SR1的第三输入端IN3以及第二级SR2的第二输入端IN2。
通过上述方法，第n级SRn接收从外部提供至时钟输入端CK的第二时钟信号CKVB、通过第一输入端IN1接收第n-1级SRn-1的传输信号CR、通过第一电压输入端Vin1和第二电压输入端Vin2接收第一低电压Vss1和第二低电压Vss2、并通过第二输入端IN2和第三输入端IN3接收分别从第n+1级SRn+1(虚设级)和第n+2级SRn+2(虚设级)提供的传输信号CR，以通过栅极电压输出端OUT向第n条栅极线输出栅极开启电压。此外，通过传输信号输出端CRout输出传输信号CR，从而该传输信号被传输至第n+1级SRn+1(虚设级)的第一输入端IN1、第n-2级SRn-2的第三输入端IN3以及第n-1级SRn-1的第二输入端IN2。
已参照图6描述了整个栅极驱动器500的级SR的连接结构。接下来，将参照图7更详细描述连接至一条栅极线的栅极驱动器的级SR的结构。
图7是图6中的一个级SR和一条栅极线的电路图。根据本示例性实施方式的栅极驱动器500的每一级SR包括输入部511、上拉驱动器512、传输信号发生器513、输出部514以及下拉驱动器515。
输入部511包括一个晶体管(第四晶体管Tr4)。第四晶体管Tr4的输入端和控制端共同连接(以二极管方式连接)至第一输入端IN1。其输出端连接至节点Q(下文称之为第一节点)。输入部511具有在第一输入端IN1施加有高电压时将高电压传输至节点Q的功能。
上拉驱动器512包括两个晶体管(第七晶体管Tr7和第十二晶体管Tr12)。第十二晶体管Tr12的控制端和输入端以二极管方式连接，从而通过时钟端CK接收第一时钟信号CKV或第二时钟信号CKVB。第十二晶体管的输出端连接至第七晶体管Tr7的控制端和下拉驱动器515。第七晶体管Tr7的输入端也连接至时钟端CK。输出端连接至节点Q′(下文称之为第二节点)并穿过节点Q′而连接至下拉驱动器515。第七晶体管Tr7的控制端连接至第十二晶体管Tr12的输出端和下拉驱动器515。这里，会分别在第七晶体管Tr7的输入端和控制端之间、以及控制端和输出端之间形成有寄生电容(未示出)。如果在时钟端CK处向上拉驱动器512施加高信号，则高信号通过第十二晶体管Tr12被传输至第七晶体管Tr7的控制端和下拉驱动器515。传输至第七晶体管Tr7的高信号接通第七晶体管Tr7，结果，从时钟端CK施加的高信号被施加至节点Q′。
传输信号发生器513包括一个晶体管(第十五晶体管Tr15)。第十五晶体管Tr15的输入端连接至时钟端CK，从而接收第一时钟信号CKV或第二时钟信号CKVB。其控制端连接至输入部511的输出端，即节点Q，其输出端连接至输出传输信号CR的传输信号输出端CRout。这里，会在控制端和输出端之间形成寄生电容(未示出)。第十五晶体管Tr15的输出端连接至下拉驱动器515和传输信号输出端CRout，从而接收第二低电压Vss2。结果，当传输信号CR为低时，电压值为第二低电压Vss2。
输出部514包括一个晶体管(第一晶体管Tr1)和一个电容器(第一电容器C1)。第一晶体管Tr1的控制端连接至节点Q，其输入端通过时钟端CK接收第一时钟信号CKV或第二时钟信号CKVB。第一电容器C1形成在控制端和输出端之间，第一晶体管Tr1的输出端连接至栅极电压输出端OUT。此外，第一晶体管的输出端连接至下拉驱动器515，从而接收第一低电压Vss1。结果，栅极关断电压的电压值为第一低电压Vss1。该输出部514根据节点Q的电压和第一时钟信号CKV来输出栅极电压。
下拉驱动器515去除作为一部分而保留在级SR处的电荷，以平稳地输出栅极关断电压和传输信号CR的低电压，从而执行降低节点Q的电势、节点Q′的电势、输出至传输信号输出端CRout的电压以及输出至栅极线的电压的功能。下拉驱动器515包括11个晶体管(第二晶体管Tr2、第三晶体管Tr3、第五晶体管Tr5、第六晶体管Tr6、第八晶体管Tr8至第十一晶体管Tr11、第十三晶体管Tr13、第十六晶体管Tr16以及第十七晶体管Tr17)。
首先，将描述下拉节点Q的晶体管。下拉节点Q的晶体管是第六晶体管Tr6、第九晶体管Tr9、第十晶体管Tr10以及第十六晶体管Tr16。
第六晶体管Tr6的控制端连接至第三输入端IN3。其输出端连接至第二电压输入端Vin2。其输入端连接至节点Q。因此，第六晶体管Tr6根据从再后一级施加的传输信号CR来被接通，从而具有将节点Q的电压降至第二低电压Vss2的功能。
第九晶体管Tr9和第十六晶体管Tr16一起运作来下拉节点Q。第九晶体管Tr9的控制端连接至第二输入端IN2。其输入端连接至节点Q。其输出端连接至第十六晶体管Tr16的输入端和控制端。第十六晶体管Tr16的控制端和输入端以二极管方式连接至第九晶体管Tr9的输出端。其输出端连接至第二电压输入端Vin2。因此，第九晶体管Tr9和第十六晶体管Tr16根据从后一级施加的传输信号CR来被接通，从而执行将节点Q的电压降至第二低电压Vss2的功能。
第十晶体管Tr10的输入端连接至节点Q。其输出端连接至第二电压输入端Vin2。其控制端连接至节点Q′(具有与节点Q反相的电压，因此将其称之为反相端)。因此，第十晶体管Tr10具有如下功能：在节点Q′具有高电压的整个时期内将节点Q的电压持续地降低至第二低电压Vss2，而当节点Q′的电压仅为低电压时，不降低节点Q的电压。当节点Q的电压不下降时，相应级输出栅极开启电压和传输信号CR。
现在将描述下拉驱动器515中下拉节点Q′的晶体管。下拉节点Q′的晶体管是第五晶体管Tr5、第八晶体管Tr8以及第十三晶体管Tr13。
第五晶体管Tr5的控制端连接至第一输入端IN1。其输入端连接至节点Q′。其输出端连接至第二电压输入端Vin2。结果，第五晶体管Tr5根据前一级的传输信号CR将节点Q′的电压降至第二低电压Vss2。
第八晶体管Tr8具有连接至相应级的传输信号输出端CRout的控制端、连接至节点Q′的输入端以及连接至第一电压输入端Vin1的输出端。结果，第八晶体管Tr8用以根据相应级的传输信号CR将节点Q′的电压降低至第一低电压Vss1。
第十三晶体管Tr13具有连接至相应级的传输信号输出端CRout的控制端、连接至上拉驱动器512的第十二晶体管Tr12的输出端的输入端以及连接至第一电压输入端Vin1的输出端。结果，第十三晶体管Tr13用以根据相应级的传输信号CR将上拉驱动器512的内部电势降至第一低电压Vss1以及将连接至上拉驱动器512的节点Q′的电压降至第一低电压Vss1。即，准确地说，第十三晶体管Tr13用以将上拉驱动器512的内部电荷释放至第一低电压Vss1。然而，上拉驱动器512还连接至节点Q′，为了使节点Q′的电压不被上拉，因此第十三晶体管Tr13帮助将节点Q′的电压降至第一低电压Vss1。
与图3的示例性实施方式不同，在图7的示例性实施方式中，第八晶体管Tr8和第十三晶体管Tr13连接至施加有第一低电压Vss1的第一电压输入端Vin1。
现在将描述下拉驱动器515中降低输出至传输信号输出端CRout的电压的晶体管。降低输出至传输信号输出端CRout的电压的晶体管是第十一晶体管Tr11和第十七晶体管Tr17。
第十一晶体管Tr11具有连接至节点Q′的控制端、连接至传输信号输出端CRout的输入端以及连接至第二电压输入端Vin2的输出端。结果，当节点Q′的电压为高时，传输信号输出端CRout的电压降至第二低电压Vss2，结果传输信号CR变为低水平。
未包括在图3的示例性实施方式中的第十七晶体管Tr17具有连接至第二输入端IN2的控制端、连接至传输信号输出端CRout的输入端以及连接至第二电压输入端Vin2的输出端。结果，第十七晶体管Tr17具有根据后一级的传输信号CR将传输信号输出端CRout的电压降至第二低电压Vss2的功能。为了有助于第十一晶体管Tr11的运作，第十七晶体管Tr17基于后一级的传输信号CR来运作。
现在将描述降低从下拉驱动器515输出至栅极线的电压的晶体管。降低输出至栅极线的电压的晶体管是第二晶体管Tr2和第三晶体管Tr3。
第二晶体管Tr2具有连接至第二输入端IN2的控制端、连接至栅极电压输出端QUT的输入端以及连接至第一电压输入端Vin1的输出端。结果，当后一级的传输信号CR被输出时，输出的栅极电压变为第一低电压Vss1。
第三晶体管Tr3具有连接至节点Q′的控制端、连接至栅极电压输出端OUT的输入端以及连接至第一电压输入端Vin1的输出端。结果，当节点Q′的电压为高时，输出的栅极电压变为第一低电压Vss1。
在下拉驱动器515中，降低输出至传输信号输出端CRout的电压的操作和降低输出至栅极线的电压的操作通过两个晶体管来执行，且它们被连接至第二输入端IN2，以使它们根据后一级的传输信号CR或节点Q′的电压来运作，从而可以以相同的时序来运作。然而，输出至传输信号输出端CRout的电压降至第二低电压Vss2，而栅极关断电压降至第一低电压Vss1，以使传输信号CR为低时的电压低于栅极关断电压。
在下拉驱动器515中，栅极电压输出端OUT仅降至第一低电压Vss1，而节点Q和传输信号输出端CRout降至低于第一低电压Vss1的第二低电压Vss2。结果，尽管栅极开启电压和传输信号CR的高电压可具有相同电压，但栅极关断电压和传输信号CR的低电压具有不同电压。即，栅极关断电压为第一低电压Vss1，而传输信号CR的低电压为第二低电压Vss2。另一方面，节点Q′通过第八晶体管Tr8和第十三晶体管Tr13被降至第一低电压Vss1，而通过第五晶体管Tr5被降至第二低电压Vss2。
栅极电压和传输信号CR可具有多个电压值。然而，在本示例性实施方式中，栅极开启电压为25V，栅极关断电压和第一低电压Vss1为-5V，传输信号CR的高电压为25V，以及传输信号CR的低电压以及第二低电压Vss2为-10V。
总之，传输信号发生器513和输出部514由节点Q的电压来操作，以使一个级SR输出传输信号CR的高电压以及栅极开启电压，通过前一级、后一级以及再后一级的传输信号CR，传输信号CR从高电压降至第二低电压Vss2，而栅极开启电压降至第一低电压Vss1从而成为栅极关断电压。此处，一个级SR通过再后一级的传输信号CR以及后一级的传输信号CR，将节点Q的电压降至第二低电压Vss2，以降低功耗。第二低电压Vss2低于作为栅极关断电压的第一低电压Vss1，以使第二低电压Vss2足够低从而使包含在级中的晶体管不流出任何漏电流。因此，尽管在不同级中施加的传输信号CR包含纹波或噪声而使电压变化，但仍具有降低功耗的益处。
图8是示出根据图7的示例性实施方式的栅极驱动器500的功耗的图示。“A”表示图7的示例性实施方式的功耗，而“B”是现有技术的功耗。“A”被表示为多个条线图，这意味着结果是通过多个示例性实施方式测量得到的，183.5mW是图7的示例性实施方式的平均功耗。另一方面，通常已知的是，根据现有技术的栅极驱动器的功耗为430mW。因此，根据本发明的示例性实施方式，功耗可被降低超过一半。
与图4相比，图7的示例性实施方式的平均功耗为183.5mW，其中该平均功耗低于其平均功耗为189mW的图3的示例性实施方式的平均功耗。通过增加第十七晶体管Tr17，传输信号输出端CRout以与栅极电压输出端OUT相同的时序变为低电压，从而使电路内部的漏电流进一步减小。
形成在级SR中的晶体管Tr1～Tr13、以及Tr15～Tr17可为NMOS晶体管。当晶体管Tr1～Tr13、以及Tr15～Tr17被形成为PMOS晶体管时，晶体管Tr1～Tr13、以及Tr15～Tr17可在施加至控制端的电压为低时导通。
如上所述，图3的示例性实施方式可应用于图1的示例性实施方式(数据驱动器设置在面板上侧的情形)和图5的示例性实施方式(数据驱动器设置在面板下侧的情形)，而且图7的示例性实施方式可应用于图1的示例性实施方式和图5的示例性实施方式。然而，在图5的示例性实施方式的结构中，随柔性印刷电路膜FPC所施加的第一时钟信号(CKV)、第二时钟信号(CKVB)、扫描启动信号(STVP)、第一低电压Vss1以及第二低电压Vss2被从下侧移至上侧。从设置在上侧的第一栅极线G1施加栅极开启电压，以致当在高温下长时间使用显示面板时可能产生噪声。当分别使用图3的示例性实施方式和图5的示例性实施方式时，与图5的示例性实施方式相比，在图3的示例性实施方式中，在高温下会产生相对更多的噪声。这是因为传输信号CR不再像存在第十七晶体管Tr17那样被变为第二低电压Vss2，使得传输信号CR中纹波产生的可能性高。然而，与现有的栅极驱动器相比，在图3的示例性实施方式中，高温下纹波产生的可能性显著较低。
接下来将描述与现有技术相比，图7的示例性实施方式的功耗、高温特性、低温特性以及预期寿命。
图9是参照时钟信号CKV电压示出在根据现有技术的栅极驱动器中输出栅极电压的第一晶体管中流过的电流的曲线图。图10是参照时钟信号CKV电压示出在根据图7的示例性实施方式的栅极驱动器中输出栅极电压的第一晶体管中流过的电流的曲线图。
如图9所示，根据现有技术的栅极驱动器的第一晶体管Tr1的电流与变化的时钟信号CKV一致都变化到约-45μA的下限。然而，如图10所示，图7的栅极驱动器的第一晶体管Tr1的电流变化到约-15μA的下限。结果，在根据本发明的示例性实施方式中，每一级SR使用的电流明显更小，结果功耗可被降低超过一半。超过一半的功耗降低通过图4和图8示出。
接下来，将描述高温特性、低温特性以及预期寿命特性。
图11是示出根据现有技术和根据图7的示例性实施方式的栅极驱动器在高温下的特性的曲线图。水平轴表示电压×温度的归一化值，垂直轴表示噪声比。图11中，值α是可用作栅极驱动器的参考值。
如图11所示，在现有技术和根据本发明的示例性实施方式中，对于值α的通用参考值均没有噪声。然而，如果用于根据现有技术的栅极驱动器的高温值和电压值稍微超过值α，则噪声急剧增大。与此相比，根据图7的栅极驱动器在预定范围内仍不具有噪声。图3的示例性实施方式具有与图7的示例性实施方式相应的特性。因此，根据本发明的栅极驱动器可改善高温特性。
图12是将现有技术的栅极驱动器的低温特性与图7的示例性实施方式的栅极驱动器的低温特性比较的曲线图。
在图12中，水平轴表示温度，垂直轴表示栅极开启电压Von的边界(margin)。即，示出了栅极驱动器在低于图中表示的位置的电压下不运作。
如图12所示，现有的栅极驱动器和图7的栅极驱动器在室温下具有相同的栅极开启电压Von边界。然而，在更接近低温处，产生栅极开启电压Von边界的差异，且在图7的示例性实施方式中，低温下仅通过低电压来驱动是可行的。然而，必须使用相对高的电压来驱动现有的栅极驱动器。图3的示例性实施方式具有与图7的示例性实施方式相应的特性。因此，与现有技术相比，根据本发明的栅极驱动器可改善低温特性。
图13是将现有技术中的栅极驱动器的预期寿命特性与图7的示例性实施方式中的栅极驱动器的预期寿命特性比较的曲线图。水平轴表示老化时间，垂直轴表示栅极开启电压Von的边界。在图13中，Von设定值表示栅极驱动器中通常使用的电压设定值。如果曲线图中的电压高于Von设定值，则栅极驱动器不能够由通常的施加电压来操作，结果栅极驱动器的预期寿命结束。
在获得图13的曲线图的实验中，向栅极驱动器施加高于通常电压的电压(约为130％)，以易于结束预期寿命，且实验在高温下进行。结果，可在短时间内获得长时间的实验结果。
图13中，随着时间流逝，现有的栅极驱动器的栅极开启电压Von以及图7的示例性实施方式的栅极驱动器的栅极开启电压Von均朝向Von设定值增加。然而，在经过一段时间之后，根据现有技术的栅极驱动器具有高的值，从而可预测其预期寿命很快地结束。具体地，在图13中，经过200小时以后，与设定值相比，尽管图7的示例性实施方式的设定值较低，但也产生了约10％的巨大差异。结果，与根据现有技术的栅极驱动器相比，预期寿命显著增加。
尽管图13中未示出，但根据本发明的示例性实施方式的图3和图7的栅极驱动器经过了超过5000小时的预期寿命测试。
虽然已结合目前被认为是实用的示例性实施方式的内容描述了本发明，但应当理解，本发明不局限于所公开的实施方式，而是意指也包含包括在所附权利要求的精神和范围内的各种变形和等同布置。

Claims (21)

1.一种显示面板，包括：
包括栅极线的显示区域；以及
连接至所述栅极线的一端的栅极驱动器，所述栅极驱动器包括多个级并且被集成在基板上，
其中，所述多个级接收时钟信号、第一低电压和低于所述第一低电压的第二低电压、来自前级的至少一个传输信号以及来自后级的至少个传输信号，以输出包括作为栅极关断电压第一低电压的栅极电压。
2.根据权利要求1所述的显示面板，其中，当所述传输信号为低时，所述栅极电压为所述第二低电压。
3.根据权利要求2所述的显示面板，其中，施加至第一级的至少一个传输信号为扫描启动信号。
4.根据权利要求1所述的显示面板，其中，
所述显示区域包括数据线，
所述显示面板进一步包括数据驱动器，所述数据驱动器提供施加至所述数据线的数据电压，以及
所述数据驱动器设置在所述显示面板的上侧或下侧。
5.根据权利要求4所述的显示面板，其中，所述多个级包括输入部、上拉驱动器、下拉驱动器、输出部以及传输信号发生器。
6.根据权利要求5所述的显示面板，其中，所述输入部、所述下拉驱动器、所述输出部以及所述传输信号发生器连接至第一节点。
7.根据权利要求6所述的显示面板，其中，所述输入部连接在第一输入端和所述第一节点之间，所述第一输入端接收来自所述前级的至少一个传输信号。
8.根据权利要求6所述的显示面板，其中，所述输出部连接在输出所述栅极电压的栅极电压输出端、输入有所述时钟信号的时钟输入端与所述第一节点之间，以根据所述第一节点的电压来输出所述栅极电压。
9.根据权利要求6所述的显示面板，其中，所述传输信号发生器连接在输出所述传输信号的传输信号输出端、所述时钟输入端与所述第一节点之间，以根据所述第一节点的电压来输出所述传输信号。
10.根据权利要求6所述的显示面板，其中，所述上拉驱动器和所述下拉驱动器连接至第二节点。
11.根据权利要求10所述的显示面板，其中，所述下拉驱动器连接至输入有来自所述后级的至少两个传输信号的每一端、所述传输信号输出端以及所述栅极电压输出端，且还连接至所述第一节点和所述第二节点，所述至少两个传输信号为所述第一低电压和所述第二低电压。
12.根据权利要求10所述的显示面板，其中，所述下拉驱动器包括下拉所述第一节点的元件、下拉所述第二节点的元件、下拉所述传输信号输出端的元件以及下拉所述栅极电压输出端的元件。
13.根据权利要求12所述的显示面板，其中，下拉所述第一节点的元件根据来自所述后级的至少两个传输信号中的一个传输信号以及所述第二节点的电压来将所述第一节点的电压降至所述第二低电压。
14.根据权利要求13所述的显示面板，其中，根据来自所述后级的至少两个传输信号中的一个传输信号将所述第一节点的电压降至所述第二低电压通过以下元件来执行：
第一晶体管，包括接收来自所述后级的至少两个传输信号中的一个传输信号的控制端以及连接至所述第一节点的输入端，以及
第二晶体管，包括连接至所述第一晶体管的输出端的控制端和输入端以及连接至所述第二低电压的输出端。
15.根据权利要求12所述的显示面板，其中，下拉所述第二节点的元件根据来自所述前级的至少一个传输信号或相应级的传输信号将所述第二节点的电压降至所述第二低电压。
16.根据权利要求12所述的显示面板，其中，下拉所述第二节点的元件根据来自所述前级的至少一个传输信号将所述第二节点的电压降至所述第二低电压，并且根据所述相应级的传输信号将所述第二节点的电压降至所述第一低电压。
17.根据权利要求12所述的显示面板，其中，下拉所述传输信号输出端的元件根据所述第二节点的电压将所述传输信号输出端的电压降至所述第二低电压。
18.根据权利要求12所述的显示面板，其中，下拉所述传输信号输出端的元件根据来自所述后级的至少两个传输信号中的一个传输信号将所述传输信号输出端的电压降至所述第二低电压。
19.根据权利要求12所述的显示面板，其中，下拉所述栅极电压输出端的元件根据所述第二节点的电压或来自所述后级的至少两个传输信号中的一个传输信号将所述栅极电压输出端的电压降至所述第一低电压。
20.根据权利要求10所述的显示面板，其中，所述上拉驱动器连接至所述时钟输入端、所述下拉驱动器以及所述第二节点。
21.根据权利要求1所述的显示面板，其中，
来自所述前级的至少一个传输信号是相邻前级的传输信号，或
来自所述后级的至少两个传输信号是彼此连续相邻的两个后级的传输信号。
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