CN103208262B - 栅极驱动电路以及具有栅极驱动电路的显示装置 - Google Patents

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Abstract

一种栅极驱动电路包括：上拉控制部、上拉部、进位部、第一下拉部、以及第二下拉部。上拉控制部将来自之前的级的进位信号施加到第一节点。上拉部输出基于时钟信号的第N栅极输出信号。进位部响应于施加到第一节点的信号，输出基于时钟信号的第N进位信号。第一下拉部包括彼此串联连接的多个晶体管。第一下拉部响应于之后的级的进位信号，将第一节点处的信号下拉到第二截止电压。第二下拉部响应于之后的级的进位信号，将第N栅极输出信号下拉到第一截止电压。

Description

栅极驱动电路以及具有栅极驱动电路的显示装置
技术领域
本发明的示例性实施例涉及栅极驱动电路和具有显示面板的显示装置。
背景技术
液晶显示器（“LCD”）装置可以包括：第一基板，其具有像素电极；第二基板，其具有公共电极；以及液晶层，其布置在第一和第二基板之间。通过施加到像素电极和公共电极上的电压而产生电场。通过调整电场的强度，可以调整穿过液晶层的光的透射率以使得可以显示期望的图像。
显示装置可以包括显示面板和面板驱动器。显示面板包括多个栅极线和多个数据线。面板驱动器包括：栅极驱动器，其将栅极信号提供到栅极线；以及数据驱动器，其将数据电压提供到数据线。
栅极驱动器包括具有多个开关元件的栅极驱动电路。每个开关元件均可以是薄膜晶体管（“TFT”）。当相对较高的电压被施加到栅极驱动电路中的开关元件的漏极电极和源极电极之间时，栅极驱动电路的可靠性可能会变差，并且栅极驱动电路的寿命可能会缩短。
此外，由于栅极驱动电路包括多个开关元件，因此其可能会消耗大量的功率，并且对于制造而言是昂贵的。
发明内容
在根据本发明的栅极驱动电路的示例性实施例中，栅极驱动电路的第N级包括：上拉控制部、上拉部、进位部（carry part）、第一下拉部、和第二下拉部。上拉控制部响应于之前的进位信号，将来自第N级之前的级的之前的进位信号施加到第一节点。上拉部响应于施加到第一节点的信号，输出基于时钟信号的第N栅极输出信号。进位部响应于施加到第一节点的信号，输出基于时钟信号的第N进位信号。第一下拉部包括多个彼此串联连接的晶体管。第一下拉部响应于来自第N级之后的级的之后的进位信号，将第一节点处的信号下拉到第二截止电压。第二下拉部响应于之后的进位信号，将第N栅极输出信号下拉至第一截止电压。N是自然数。
在根据本发明的栅极驱动电路的示例性实施例中，栅极驱动电路的第N级包括：上拉控制部、上拉部、进位部、第一下拉部、第二下拉部、以及反相部。上拉控制部响应于之前的进位信号，将来自第N级之前的级的之前的进位信号施加到第一节点。上拉部响应于施加到第一节点的信号，输出基于时钟信号的第N栅极输出信号。进位部响应于施加到第一节点的信号，输出基于时钟信号的第N进位信号。第一下拉部响应于来自第N级之后的级的之后的进位信号，将第一节点处的信号下拉到第二截止电压。第二下拉部响应于之后的进位信号，将第N栅极输出信号下拉至第一截止电压。反相部被配置为接收时钟信号和第二截止信号，并且输出反相信号。第N级的反相部连接到在第N级之后的至少一个级的反相部。N是自然数。
在根据本发明的显示装置的示例性实施例中，显示装置包括：显示面板、数据驱动电路、和栅极驱动电路。显示面板具有在其上显示图像的显示区域、和与显示区域相邻的外围区域。数据驱动电路向显示面板施加数据电压。栅极驱动电路向显示面板施加栅极输出信号。栅极驱动电路的第N级包括：上拉控制部、上拉部、进位部、第一下拉部、以及第二下拉部。上拉控制部响应于之前的进位信号，将来自第N级之前的级的之前的进位信号施加到第一节点。上拉部响应于施加到第一节点的信号，输出基于时钟信号的第N栅极输出信号。进位部响应于施加到第一节点的信号，输出基于时钟信号的第N进位信号。第一下拉部包括多个彼此串联连接的晶体管。第一下拉部响应于来自第N级之后的级的之后的进位信号，将第一节点处的信号下拉到第二截止电压。第二下拉部响应于之后的进位信号，将第N栅极输出信号下拉至第一截止电压。N是自然数。
在根据本发明的显示装置的示例性实施例中，显示装置包括：显示面板、数据驱动电路、和栅极驱动电路。显示面板具有在其上显示图像的显示区域和与显示区域相邻的外围区域。数据驱动电路向显示面板施加数据电压。栅极驱动电路向显示面板施加栅极输出信号。栅极驱动电路的第N级包括：上拉控制部、上拉部、进位部、第一下拉部、以及第二下拉部、以及反相部。上拉控制部响应于之前的进位信号，将来自第N级之前的级的之前的进位信号施加到第一节点。上拉部响应于施加到第一节点的信号，输出基于时钟信号的第N栅极输出信号。进位部响应于施加到第一节点的信号，输出基于时钟信号的第N进位信号。第一下拉部响应于来自第N级之后的级的之后的进位信号，将第一节点处的信号下拉到第二截止电压。第二下拉部响应于之后的进位信号，将第N栅极输出信号下拉至第一截止电压。第N级的反相部被配置为接收时钟信号和第二截止信号，并且输出反相信号。第N级的反相部连接到在第N级之后的至少一个级的反相部。N是自然数。
根据本发明的示例性实施例的栅极驱动电路包括第一至第六级。第二级和第四级的每一个包括：上拉控制部、充电部、上拉部、进位部、反相部、第一下拉部、第二下拉部、第一保持部、第二保持部、第三保持部、和重置部。时钟信号被施加到每个反相部和每个进位部。从第一级输出的第一进位信号被施加到第二级的上拉控制部。第二级输出第二进位信号。从第三级输出的第三进位信号被施加到第二级的第一下拉部、第二级的第二下拉部、以及第四级的上拉控制部，其中，从第四级输出的第四进位信号被施加到第二级的重置部。从第五级输出的第五进位信号被施加到第四级的第一下拉部和第二下拉部。从第六级输出的第六进位信号被施加到第四级的重置部。
附图说明
通过参照附图，对本发明的示例性实施例进行详细地描述，本发明将变得更加显而易见，其中：
图1是示出根据本发明的示例性实施例的显示装置的框图；
图2是示出根据本发明的示例性实施例的、图1的栅极驱动器的第N级的等效电路图；
图3是示出图2的栅极驱动器的第N级的示例性输入信号、节点信号、和输出信号的波形图；
图4是示出根据本发明的示例性实施例的栅极驱动器的第N级和第N+2级的等效电路图；
图5是示出根据本发明的示例性实施例的、图4的栅极驱动器的第N级的反相部和第N+2级的反相部的等效电路图；
图6是示出图4的栅极驱动器的第N级的示例性时钟信号、第三节点信号、和栅极输出信号的波形图；以及
图7是示出根据本发明的示例性实施例的栅极驱动器的第N级和第N+2级的等效电路图。
具体实施方式
在下文中，将参照附图来详细解释本发明，在附图中示出其示例性实施例。在不脱离本公开的精神或范围的情况下，可以以各种不同的方式修改所描述的实施例。除非上下文清楚地另有说明，如本文中所用地，单数形式“一”旨在也包括复数形式。
图1是示出根据本发明的示例性实施例的显示装置的框图。
参考图1，显示装置包括显示面板100和面板驱动器。面板驱动器包括时序控制器200、栅极驱动器300、伽马参考电压产生器400、和数据驱动器500。
显示面板100具有被配置为显示图像的显示区域和与显示区域相邻的周边区域。在示例性实施例中，在周边区域的区域内不显示图像。
显示面板100包括多个栅极线GL、多个数据线DL、以及连接到栅极线GL和数据线DL的多个单元像素。在示例性实施例中，栅极线GL沿第一方向D1延伸，数据线DL沿与第一方向D1交叉的第二方向D2延伸。
在示例性实施例中，每个单元像素包括开关元件（未示出）、液晶电容器（未示出）、和存储电容器（未示出）。液晶电容器和存储电容器被电连接到开关元件。在实施例中，单元像素以矩阵形式布置。
时序控制器200接收输入图像数据RGB和输入控制信号CONT。在示例性实施例中，时序控制器200从外部装置（未示出）接收输入图像数据RGB和输入控制信号CONT。在实施例中，输入图像数据RGB包括红色图像数据R、绿色图像数据G、和蓝色图像数据B。在替换实施例中，输入图像数据仅包括单色或灰度。在实施例中，输入控制信号CONT包括主时钟信号和数据使能信号。在实施例中，输入控制信号CONT包括垂直同步信号和水平同步信号。
时序控制器200基于输入图像数据RGB和输入控制信号CONT产生第一控制信号CONT1、第二控制信号CONT2、第三控制信号CONT3、和数据信号DATA。
时序控制器200基于输入控制信号CONT产生用于控制栅极驱动器300的操作的第一控制信号CONT1，并输出第一控制信号CONT1到栅极驱动器300。在实施例中，第一控制信号CONT1还包括垂直起始信号和栅极时钟信号。
时序控制器200基于输入控制信号CONT来产生用于控制数据驱动器500的操作的第二控制信号CONT2，并输出第二控制信号CONT2到数据驱动器500。在实施例中，第二控制信号CONT2包括水平起始信号和加载信号。
时序控制器200基于输入图像数据RGB产生数据信号DATA。时序控制器200输出数据信号DATA到数据驱动器500。
时序控制器200基于输入控制信号CONT产生用于控制伽马参考电压产生器400的操作的第三控制信号CONT3，并且输出第三控制信号CONT3到伽马参考电压产生器400。
栅极驱动器300响应于从时序控制器200接收的第一控制信号CONT1产生驱动栅极线GL的栅极信号。栅极驱动器300依次输出栅极信号到栅极线GL。
栅极驱动器300可以直接安装在显示面板100上，或者可以作为带载封装（TCP）的类型而被连接到显示面板100上。替换地，栅极驱动器300可以集成在显示面板100上。
伽马参考电压产生器400响应于从时序控制器200接收的第三控制信号CONT3产生伽马参考电压VGREF。伽马参考电压产生器400提供伽马参考电压VGREF到数据驱动器500。伽马参考电压VGREF具有与数据信号DATA的电平对应的值。
在示例性实施例中，伽马参考电压产生器400被布置在时序控制器200中，或在数据驱动器500中。
数据驱动器500从时序控制器200接收第二控制信号CONT2和数据信号DATA，并且从伽马参考电压产生器400接收伽马参考电压VGREF。数据驱动器500使用伽马参考电压VGREF将数据信号DATA转换为具有模拟型的数据电压。在实施例中，数据驱动器500依次输出数据电压到数据线DL。
在实施例中，数据驱动器500包括：移位寄存器（未示出）、锁存器（未示出）、信号处理部（未示出）、和缓冲部（未示出）。移位寄存器输出锁存脉冲到锁存器。锁存器暂时存储数据信号DATA。锁存器输出数据信号DATA到信号处理部。信号处理部基于具有数字型的数据信号以及伽马参考电压VGREF产生具有模拟型的数据电压。信号处理部输出数据电压到缓冲部。缓冲部补偿数据电压以具有均匀的电平。缓冲部输出经补偿的数据电压到数据线DL。
数据驱动器500可以直接安装在显示面板100上，或者以TCP型连接到显示面板100上。替换地，数据驱动器500可以集成在显示面板100上。
图2是示出图1的栅极驱动器300的第N级的等效电路图。图3是示出图2的栅极驱动器300的第N级的示例性输入信号、节点信号、和输出信号的波形图。
参照图1至图3，栅极驱动器300接收第一时钟信号CK、第二时钟信号CKB、第一截止电压VSS1、和第二截止电压VSS2。栅极驱动器300输出栅极输出信号GOUT。
第一时钟信号CK被施加到第一时钟端。第二时钟信号CKB被施加到第二时钟端。第一截止电压VSS1被施加到第一截止端。第二截止电压VSS2被施加到第二截止端。栅极输出信号GOUT从栅极输出端被输出。栅极输出信号GOUT可以用于激活附接到栅极线GL的开关器件，以使得数据电压能够被施加到显示面板100的像素，或者用于禁用该开关器件，以防止数据电压被施加到像素。该开关器件可以位于像素内。
在示例性实施例中，第一时钟信号CK是具有相互交替的高电平和低电平的方波。在实施例中，第一时钟信号CK的高电平对应于栅极导通电压。栅极导通电压可以用于激活附接到栅极线GL的开关器件。在实施例中，第一时钟信号CK的低电平对应于第二栅极截止电压VSS2。栅极截止电压可以用于禁用栅极线GL。在示例性实施例中，第一时钟信号CK的占空比是50％或大约50％。替换地，第一时钟信号CK的占空比可以小于50％。第一时钟信号CK可以被施加到栅极驱动器300的奇数级或栅极驱动器300的偶数级。例如，栅极导通电压可以在大约15V和大约20V之间。
在示例性实施例中，第二时钟信号CKB是具有相互交替的高电平和低电平的方波。在实施例中，第二时钟信号CKB的高电平对应于栅极导通电压。在实施例中，第二时钟信号CKB的低电平对应于第二栅极截止电压VSS2。在示例性实施例中，第二时钟信号CKB的占空比是50％或大约50％。替换地，第二时钟信号CKB的占空比可以小于50％。第二时钟信号CKB可以被施加到栅极驱动器300的奇数级或栅极驱动器300的偶数级。例如，当第一时钟信号CK被施加到栅极驱动器300的奇数级时，第二时钟信号CKB被施加到栅极驱动器300的偶数级。例如，当第一时钟信号CK被施加到栅极驱动器300的偶数级时，第二时钟信号CKB被施加到栅极驱动器300的奇数级。例如，第二时钟信号CKB可以是第一时钟信号CK的反相信号。
第一截止电压VSS1可以是直流（“DC”）信号。第二截止电压VSS2可以是DC信号。在示例性实施例中，第二截止电压VSS2具有低于第一截止电压VSS1的电平的电压电平。例如，当第一截止电压VSS1为大约-5V时，第二截止电压VSS2可以是大约-10V。然而，本发明的实施例不限于任何特定的截止电压值。
第N级响应于作为第N级的之前的级的第N-1级的第N-1进位信号CR（N-1）而输出第N栅极输出信号GOUT和第N进位信号CR（N）。第N级响应于作为第N级的之后的级的第N+1级的第N+1进位信号CR（N+1）而将第N栅极输出信号GOUT拉下到第一截止电压VSS1，其中，N是自然数。当处于第一电平的电压被下拉到第二电平时，可以将其从第一电平下降到第二电平之下，或者下降至大约第二电平。
随后的级以与第一级类似的方式来依次输出栅极输出信号GOUT。
第N-1进位信号CR（N-1）被施加到第N-1进位端。第N+1进位信号CR（N+1）被施加到第N+1进位端。第N进位信号CR（N）被从第N进位端输出。
第N级包括：上拉控制部310、充电部320、上拉部330、进位部340、反相部350、第一下拉部361、第二下拉部362、进位稳定部370、第一保持部381、第二保持部382、和第三保持部383。
上拉控制部310包括第四晶体管T4。第四晶体管T4包括：控制电极和输入电极，共同连接到第N-1进位端；以及输出电极，连接到第一节点Q1。第一节点Q1连接到上拉部330的控制电极。
充电部320包括充电电容器C1。充电电容器C1包括：第一电极，连接到第一节点Q1；以及第二电极，连接到栅极输出端。
上拉部330包括第一晶体管T1。第一晶体管T1包括：控制电极，连接到第一节点Q1；输入电极，连接到第一时钟端；以及输出电极，连接到栅极输出端。
进位部340包括第十五晶体管T15和第四电容器C4。第十五晶体管T15包括：控制电极，连接到第一节点Q1；输入电极，连接到第一时钟端；以及输出电极，连接到第N进位端。第四电容器C4包括：第一电极，连接到第一节点Q1；以及第二电极，连接到第N进位端。
反相部350包括第十二晶体管T12、第七晶体管T7、第十三晶体管T13、第八晶体管T8、第二电容器C2、和第三电容器C3。第十二晶体管T12包括：控制电极和输入电极，共同连接到第一时钟端；以及输出电极，连接到第四节点Q4。第七晶体管T7包括：控制电极，连接到第四个节点Q4；输入电极，连接到第一时钟端；以及输出电极，连接到第三节点Q3。第十三晶体管T13包括：控制电极，连接到第N进位端；输入电极，连接到第二截止端；以及输出电极，连接到第四节点Q4。第八晶体管T8包括：控制电极，连接到第N进位端；输入电极，连接到第二截止端；以及输出电极，连接到第三节点Q3。第二电容器C2包括：第一电极，连接到第一时钟端；以及第二电极，连接到第四节点Q4。第三电容器C3包括：第一电极，连接到第三节点Q3；以及第二电极，连接到第四节点Q4。
这里，第十二晶体管T12是第一反相晶体管。第七晶体管T7是第二反相晶体管。第十三晶体管T13是第三反相晶体管。第八晶体管T8是第四反相晶体管。
第一下拉部361包括彼此串联连接的多个开关元件。例如，在如图2所示的实施例中，第一下拉部361包括彼此串联连接的两个晶体管。
例如，第一下拉部361包括第九晶体管T9和“9-1”晶体管T9-1。第九晶体管T9包括：控制电极，连接到第N+1进位端；输入电极，连接到第二截止端；以及输出电极，连接到第二节点Q2。9-1晶体管T9-1包括：控制电极，连接到第N+1进位端；输入电极，连接到第二节点Q2；以及输出电极，连接到第一节点Q1。然而，在替换实施例中，第一下拉部361包括多于两个晶体管。
当第一下拉部361包括单个晶体管时，第一下拉部361的单个晶体管的特性可能由于第一节点Q1和第N+1进位端之间的电压而发生变化，使得栅极驱动器300的可靠性劣化。
由于第一下拉部361包括彼此串联连接的两个晶体管，第一节点Q1和第N+1进位端之间的电压被分到第九晶体管T9和9-1晶体管T9-1上。因此，栅极驱动器300的可靠性可以提高，并且栅极驱动器300的寿命可以增加。
在示例性实施例中，第九晶体管T9的宽长（W/L）比和9-1晶体管T9-1的W/L比的比率是大约1:2。当第九晶体管T9的W/L比和9-1晶体管T9-1的W/L比之间的比率是大约1:2时，第九晶体管T9的电阻和9-1晶体管T9-1的电阻之间的比例可以是大约2:1。
由于第一下拉部361包括彼此串联连接的晶体管，第二截止电压VSS2被发送到第一节点Q1的时间被延迟。因此，栅极截止信号GOUT的电平基于第一时钟信号CK而下降，使得可以减小第二下拉部362的第二晶体管T2的尺寸。
第九晶体管T9是第一下拉晶体管，而9-1晶体管是第二下拉晶体管。
第二下拉部362包括第二晶体管T2。第二晶体管T2包括：控制电极，连接到第N+1进位端；输入电极，连接到第一截止端；以及输出电极，连接到栅极输出端。
进位稳定部370包括第十七晶体管T17。第十七晶体管T17包括：控制电极和输入电极，共同连接到第N+1进位端；以及输出电极，连接到第N进位端。
进位稳定部370可以减少由通过第N+1级的第四晶体管T4发送的漏电流引起的噪声。
第一保持部381包括第十晶体管T10。第十晶体管T10包括：控制电极，连接到第三节点Q3；输入电极，连接到第二截止端；以及输出电极，连接到第一节点Q1。
第二保持部382包括第三晶体管T3。第三晶体管T3包括：控制电极，连接到第三节点Q3；输入电极，连接到第一截止端；以及输出电极，连接到栅极输出端。
第三保持部383包括第十一晶体管T11。第十一晶体管T11包括：控制电极，连接到第三节点Q3；输入电极，连接到第二截止端；以及输出电极，连接到第N进位端。
虽然在示例性实施例中，第N-1进位信号被用作之前的进位信号，但是之前的进位信号并不限于第N-1进位信号。例如，之前的进位信号可能是在之前的第一个级前面的级所输出的进位信号。此外，虽然在示例性实施例中，将第N+1进位信号用作之后的进位信号，但是之后的进位信号并不限于第N+1进位信号。例如，之后的进位信号可以是在之后的第一个级后面的级所输出的进位信号。
在实施例中，第一、第二、第三、第四、第七、第八、第九、9-1、第十、第十一、第十二、第十三、第十四、第十五、和第十七晶体管是氧化物半导体晶体管。替换地，第一、第二、第三、第四、第七、第八、第九、9-1、第十、第十一、第十二、第十三、第十四、第十五、和第十七晶体管可以是无定形硅晶体管。
参考图3，第一时钟信号CK具有对应于第N-2级、第N级、第N+2级、和第N+4级的高电平。第二时钟信号CKB具有对应于第N-1级、第N+1级、和第N+3级的高电平。
第N-1进位信号CR（N-1）具有对应于第N-1级的高电平。第N+1进位信号CR（N+1）具有对应于第N+1级的高电平。
第N级的栅极输出信号GOUT与第一时钟信号CK同步，并具有对应于第N级的高电平。第N进位信号CR（N）与第一时钟信号CK同步，并具有对应于第N级的高电平。
通过上拉控制部310将第N级的第一节点Q1的电压上升到对应于第N-1级的第一电平。通过上拉部330和充电部320将第N级的第一节点Q1的电压上升到对应于第N级的、比第一电平更高的第二电平。通过第一下拉部361将第N级的第一节点Q1的电压对应于第N+1级下降。
通过第一下拉部361将第N级的第二节点Q2的电压对应于第N+1级而临时地提高和下降。
第N级的第三节点Q3的电压与第一时钟信号CK同步。通过反相部350，第N级的第三节点Q3的电压具有对应于第N-2级、第N+2级、和第N+4级的高电平。除了栅极输出信号GOUT具有高电平的第N级之外，第N级的第三节点Q3的电压具有高电平。在示例性实施例中，第三节点Q3的电压是反相输出信号。
根据示例性实施例，第一下拉部361包括彼此串联连接的多个晶体管。因此，栅极驱动器300的可靠性可以提高，并且栅极驱动器300的寿命可以增加。此外，第二下拉部362的第二晶体管T2的尺寸可以减小。
图4是示出根据本发明的示例性实施例的栅极驱动器的第N级CS（N）和第N+2级CS（N+2）的等效电路图。图5是示出图4的栅极驱动器的第N级的反相部350（N）和第N+2级的反相部350（N+2）的等效电路图。图6是示出图4的栅极驱动器的第N级的示例性时钟信号、示例性第三节点信号、和示例性栅极输出信号的波形图。
除了栅极驱动器的第N级的反相部被连接到至少一个之后的级的反相部之外，根据图4至图6描述的示例性实施例的显示装置与根据图1至3描述的显示装置基本相同。因此，相同的附图标记将用于指代与图1至3的示例性实施例中描述相同的或类似的部件。
参照图4至6，响应于作为第N级CS（N）的之前的级的第N-1级的第N-1进位信号CR（N-1）来驱动第N级CS（N）。响应于第N-1级的第N-1进位信号CR（N-1），第N级CS（N）输出第N栅极输出信号GOUT和第N进位信号CR（N）。响应于作为第N级CS（N）的之后的级的第N+1级的第N+1进位信号CR（N+1），第N级CS（N）将栅极输出信号GOUT下拉到第一栅极截止电压VSS1。
响应于作为第N+2级CS（N+2）之前的级的第N+1级的第N+1进位信号CR（N+1）来驱动第N+2级CS（N+2）。响应于第N+1级的第N+1进位信号CR（N+1），第N+2级CS（N+2）输出第N栅极输出信号GOUT和第N+2进位信号CR（N+2）。响应于作为第N+2级CS（N+2）的之后的级的第N+3级的第N+3进位信号CR（N+3），第N+2级CS（N+2）将栅极输出信号GOUT下拉到第一栅极截止电压VSS1。
第N级CS（N）包括：上拉控制部310、充电部320、上拉部330、进位部340、反相部350（N）、第一下拉部361、第二下拉部362、进位稳定部370、第一保持部381、第二保持部382、和第三保持部383。
第N+2级CS（N+2）包括：上拉控制部310、充电部320、上拉部330、进位部340、反相部350（N+2）、第一下拉部361、第二下拉部362、进位稳定部370、第一保持部381、第二保持部382、和第三保持部383。
第N级CS（N）的反相部350（N）可以被连接到至少一个之后的级的反相部。例如，第N级CS（N）的反相部350（N）可以被连接到第N+2级CS（N+2）的反相部350（N+2）。虽然图中未示出，第N级的CS（N）的反相部350（N）可以被连接到两个或更多个之后的级的反相部。
第N级CS（N）的反相部350（N）包括：第十二晶体管T12、第七晶体管T7、第十三晶体管T13、第八晶体管T8、第二电容器C2、和第三电容器C3。
第N级CS（N）的反相部350（N）的第十二晶体管T12包括：控制电极和输入电极，共同连接到第一时钟端；以及输出电极，连接到第四节点Q4。第七晶体管T7包括：控制电极，连接到第四节点Q4；输入电极，连接到第一时钟端；以及输出电极，连接到第三节点Q3。第N级CS（N）的反相部350（N）的第十三晶体管T13包括：控制电极，连接到第N进位端；输入电极，连接到第二截止端；以及输出电极，连接到第四个节点Q4。第N级CS（N）的反相部350（N）的第八晶体管T8包括：控制电极，连接到第N进位端；输入电极，连接到第二截止端；以及输出电极，连接到第三节点Q3。
第N+2级CS（N+2）的反相部350（N+2）的第十三晶体管T13包括：控制电极，连接到第N+2进位端；输入电极，连接到第二截止端；以及输出电极，连接到第四节点Q4。第N+2级CS（N+2）的反相部350（N+2）的第八晶体管T8包括：控制电极，连接到第N+2进位端；输入电极，连接到第二截止端；以及输出电极，连接到第三节点Q3。
第N级CS（N）的反相部350（N）和第N+2级CS（N+2）的反相部350（N+2）共享第十二晶体管T12和第七晶体管T7。因此，在第N+2级CS（N+2）的反相部350（N+2）中，可以省略第十二晶体管T12和第七晶体管T7。因此，可以减少栅极驱动器的功率消耗和制造成本。
参考图6，第一时钟信号CK具有对应于第N-2级、第N级CS（N）、和第N+2级CS（N+2）的高电平。
第N级CS（N）的栅极输出信号GOUT与第一时钟信号CK同步。第N级CS（N）的栅极输出信号GOUT具有对应于第N级CS（N）的高电平。
第N级CS（N）的第三节点Q3的电压与第一时钟信号CK同步。通过反相部350（N）和350（（N+2），第N级的第三节点Q3的电压具有对应于第N-2级和第N+4的高电平。除了栅极输出信号GOUT具有高电平处的第N级CS（N）和第N+2级CS（N+2）之外，第N级CS（N）的第三节点Q3的电压具有高电平。
根据示例性实施例，第一下拉部361包括多个彼此串联连接的晶体管。因此，栅极驱动器300的可靠性可以提高，并且栅极驱动器300的寿命可以增加。此外，可以减小第二下拉部362的第二晶体管T2的尺寸。
第N级CS（N）的反相部350（N）连接到至少一个之后的级的反相部，使得可以降低栅极驱动器30的功率消耗和制造成本。
图7是示出根据本发明的示例性实施例的栅极驱动器的第N级和第N+2级的等效电路图。
除了某些元件之外，包括图7的栅极驱动器的显示装置基本上与包括根据图4至6描述的栅极驱动器的显示装置相同。因此，相同的附图标记将用于指代与图4至6的示例性实施例中描述的相同的或类似的部件。
参考图7，第N级CS（N）包括：上拉控制部310、充电部320、上拉部330、进位部340、反相部350、第一下拉部361、第二下拉部362、第一保持部381、第二保持部382、第三保持部383、和重置部390。
上拉控制部310包括第四晶体管TR4。第四晶体管TR4包括：控制电极和输入电极，共同连接到第N-1进位端；以及输出电极，连接到第一节点Q1。第一节点Q1连接到上拉部330的控制电极。
充电部320包括充电电容器C1。充电电容器C1包括：第一电极，连接到第一节点Q1；以及第二电极，连接到栅极输出端。
上拉部330包括第一晶体管TR1。第一晶体管TR1包括：控制电极，连接到第一节点Q1；输入电极，连接到第一时钟端；以及输出电极，连接到栅极输出端。
进位部340包括第十五晶体管TR15和第四电容器C4。第十五晶体管TR15包括：控制电极，连接到第一节点Q1；输入电极，连接到第一时钟端；以及输出电极，连接到第N进位端。第四电容器C4包括：第一电极，连接到第一节点Q1；以及第二电极，连接到第N进位端。
反相部350包括第十二晶体管TR12、第七晶体管TR7、第十三晶体管TR13、第八晶体管TR8、第二电容器C2、和第三电容器C3。第十二晶体管TR12包括：控制电极和输入电极，共同连接到第一时钟端；以及输出电极，连接到第二反相节点QN2。第七晶体管TR7包括：控制电极，连接到第二反相节点QN2；输入电极，连接到第一时钟端；以及输出电极，连接到第一反相节点QN1。第十三晶体管TR13包括：控制电极，连接到第N进位端；输入电极，连接到第二截止端；以及输出电极，连接到第二反相节点QN2。第八晶体管TR8包括：控制电极，连接到第N进位端；输入电极，连接到第二截止端；以及输出电极，连接到第一反相节点QN1。第二电容器C2包括：第一电极，连接到第一时钟端；以及第二电极，连接到第二反相节点QN2。第三电容器C3包括：第一电极，连接到第一反相节点QN1；以及第二电极，连接到第二反相节点QN2。
这里，第十二晶体管TR12是第一反相晶体管。第七晶体管TR7是第二反相晶体管。第十三晶体管TR13是第三反相晶体管。第八晶体管TR8是第四反相晶体管。
第一下拉部361包括第九晶体管TR9。第九晶体管TR9包括：控制电极，连接到第N+1进位端；输入电极，连接到第一截止端；以及输出电极，连接到第一节点Q1。
第二上拉部362包括第二晶体管TR2。第二晶体管TR2包括：控制电极，连接到第N+1进位端；输入电极，连接到第一截止端；以及输出电极，连接到栅极输出端。
第一保持部381包括第十晶体管TR10。第十晶体管TR10包括：控制电极，连接到第一反相节点QN1；输入电极，连接到第二截止端；以及输出电极，连接到第一节点Q1。
第二保持部382包括第三晶体管TR3。第三晶体管TR3包括：控制电极，连接到第一反相节点QN1；输入电极，连接到第一截止端；以及输出电极，连接到栅极输出端。
第三保持部383包括第十一晶体管TR11。第十一晶体管TR11包括：控制电极，连接到第一反相节点QN1；输入电极，连接到第二截止端；以及输出电极，连接到第N进位端。
重置部390包括第六晶体管TR6。第六晶体管TR6包括：控制电极，连接到第N+2进位端；输入电极，连接到第二截止端；以及输出电极，连接到第一节点Q1。
第N+2级CS（N+2）包括：上拉控制部310、充电部320、上拉部330、进位部340、反相部350、第一下拉部361、第二下拉部362、第一保持部381、第二保持部382、第三保持部383、和重置部390。
第N级CS（N）的反相部350（N）被连接到至少一个之后的级的反相部。例如，第N级的反相部350（N）可以被连接到第N+2级CS（N+2）的反相部。虽然图中未示出，但是第N级的CS（N）的反相部350（N）可以被连接到两个或更多个之后的级的反相部。
第N级CS（N）的反相部350（N）包括：第十二晶体管TR12、第七晶体管TR7、第十三晶体管TR13、第八晶体管TR8、第二电容器C2、和第三电容器C3。
第N+2级CS（N+2）的反相部350（N+2）的第十三晶体管TR13包括：控制电极，连接到第N+2进位端；输入电极，连接到第二输入截止端；以及输出电极，连接到第二反相节点QN2。第N+2级CS（N+2）的反相部350（N+2）的第八晶体管TR8包括：控制电极，连接到第N+2进位端；输入电极，连接到第二截止端；以及输出电极，连接到第一反相节点QN1。
第N级CS（N）的反相部350（N）和第N+2级CS（N+2）的反相部350（N+2）共享第十二晶体管TR12和第七晶体管TR7。因此，在第N+2级CS（N+2）的反相部350（N+2）中，可以省略第十二晶体管TR12和第七晶体管TR7。因此，可以减少栅极驱动器的功率消耗和制造成本。
根据示例性实施例，第N级的CS（N）的反相部350（N）连接到至少一个之后的级的反相部。因此，可以减少栅极驱动器30的功率消耗和制造成本。
根据本发明的至少一个实施例，可以提高栅极驱动电路的可靠性，可以增加栅极驱动电路的寿命，并且可以减少栅极驱动电路的功率消耗和制造成本。
虽然上面已经描述本发明的示例性实施例，但是可以对这些示例性实施例进行各种修改而在实质上不脱离本发明。因此，意图将所有这样的修改包括在本发明的范围内。

Claims (25)

1.一种栅极驱动电路，其中，所述栅极驱动电路的第N级包括：
上拉控制部，所述上拉控制部被配置为响应于之前的进位信号，将来自所述第N级之前的级的之前的进位信号施加到第一节点；
上拉部，所述上拉部被配置为响应于施加到所述第一节点的信号，输出基于时钟信号的第N栅极输出信号；
进位部，所述进位部被配置为响应于施加到所述第一节点的信号，输出基于所述时钟信号的第N进位信号；
第一下拉部，所述第一下拉部包括彼此串联连接的多个晶体管，并且被配置为响应于来自所述第N级之后的级的之后的进位信号，将所述第一节点处的信号下拉到第二截止电压；以及
第二下拉部，所述第二下拉部响应于所述之后的进位信号，将所述第N栅极输出信号下拉至第一截止电压，其中，N是自然数，
其中，所述第一下拉部包括第一下拉晶体管和第二下拉晶体管，
所述第一下拉晶体管包括：控制电极，被配置为接收所述之后的进位信号；输入电极，被配置为接收第二截止电压的；以及输出电极，连接到第二节点，并且
所述第二下拉晶体管包括：控制电极，被配置为接收所述之后的进位信号；输入电极，连接到所述第二节点；以及输出电极，连接到所述第一节点。
2.根据权利要求1所述的栅极驱动电路，其中，所述第一下拉晶体管的宽长“W/L”比和所述第二下拉晶体管的W/L比之间的比率为1：2。
3.一种栅极驱动电路，其中，所述栅极驱动电路的第N级包括：
上拉控制部，所述上拉控制部被配置为响应于之前的进位信号，将来自所述第N级之前的级的之前的进位信号施加到第一节点；
上拉部，所述上拉部被配置为响应于施加到所述第一节点的信号，输出基于时钟信号的第N栅极输出信号；
进位部，所述进位部被配置为响应于施加到所述第一节点的信号，输出基于所述时钟信号的第N进位信号；
第一下拉部，所述第一下拉部包括彼此串联连接的多个晶体管，并且被配置为响应于来自所述第N级之后的级的之后的进位信号，将所述第一节点处的信号下拉到第二截止电压；以及
第二下拉部，所述第二下拉部响应于所述之后的进位信号，将所述第N栅极输出信号下拉至第一截止电压，其中，N是自然数，
其中，所述第N级进一步包括进位稳定晶体管，所述进位稳定晶体管包括：控制电极和输入电极，共同被配置为接收所述之后的进位信号；以及输出电极，连接到输出第N进位信号的端子。
4.一种栅极驱动电路，其中，所述栅极驱动电路的第N级包括：
上拉控制部，所述上拉控制部被配置为响应于之前的进位信号，将来自所述第N级之前的级的之前的进位信号施加到第一节点；
上拉部，所述上拉部被配置为响应于施加到所述第一节点的信号，输出基于时钟信号的第N栅极输出信号；
进位部，所述进位部被配置为响应于施加到所述第一节点的信号，输出基于所述时钟信号的第N进位信号；
第一下拉部，所述第一下拉部包括彼此串联连接的多个晶体管，并且被配置为响应于来自所述第N级之后的级的之后的进位信号，将所述第一节点处的信号下拉到第二截止电压；以及
第二下拉部，所述第二下拉部响应于所述之后的进位信号，将所述第N栅极输出信号下拉至第一截止电压，其中，N是自然数，
其中，所述第N级进一步包括反相部，所述反相部被配置为接收所述时钟信号和所述第二截止电压，并且输出反相信号，
其中，所述第N级的反相部被连接到在所述第N级之后的至少一个级的反相部。
5.根据权利要求4所述的栅极驱动电路，其中，所述第N级的反相部被连接到第N+2级的反相部。
6.根据权利要求5所述的栅极驱动电路，其中，所述第N级的反相部包括第一反相晶体管、第二反相晶体管、第三反相晶体管、以及第四反相晶体管，并且
所述第N+2级的反相部包括所述第三反相晶体管和所述第四反相晶体管。
7.根据权利要求6所述的栅极驱动电路，其中，所述第N级的第一反相晶体管包括：控制电极和输入电极，被共同配置为接收所述时钟信号；以及输出电极，连接到第四节点，
所述第N级的第二反相晶体管包括：控制电极，连接到所述第四节点；输入电极，被配置为接收所述时钟信号；以及输出电极，连接到第三节点，
所述第N级的第三反相晶体管包括：控制电极，连接到输出所述第N进位信号的端子；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到所述第四节点，并且
所述第N级的第四反相晶体管包括：控制电极，连接到输出所述第N进位信号的端子；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到所述第三节点。
8.根据权利要求7所述的栅极驱动电路，其中，所述第N+2级的第三反相晶体管包括：控制电极，连接到被配置为输出第N+2进位信号的端子；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到所述第四节点，并且
所述第N+2级的第四反相晶体管包括：控制电极，连接到被配置为输出所述第N+2进位信号的端子；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到所述第三节点。
9.一种栅极驱动电路，其中，所述栅极驱动电路的第N级包括：
上拉控制部，所述上拉控制部被配置为响应于之前的进位信号，将来自所述第N级之前的级的之前的进位信号施加到第一节点；
上拉部，所述上拉部被配置为响应于施加到所述第一节点的信号，输出基于时钟信号的第N栅极输出信号；
进位部，所述进位部被配置为响应于施加到所述第一节点的信号，输出基于所述时钟信号的第N进位信号；
第一下拉部，所述第一下拉部响应于来自所述第N级之后的级的之后的进位信号，将所述第一节点处的信号下拉到第二截止电压；
第二下拉部，所述第二下拉部响应于所述之后的进位信号，将所述第N栅极输出信号下拉至第一截止电压；以及
反相部，所述反相部被配置为接收所述时钟信号和所述第二截止信号，并且输出反相信号，
其中，所述第N级的反相部连接到在所述第N级之后的至少一个级的反相部，并且
N是自然数。
10.根据权利要求9所述的栅极驱动电路，其中，所述第N级的反相部连接到第N+2级的反相部。
11.根据权利要求10所述的栅极驱动电路，其中，所述第N级的反相部包括第一反相晶体管、第二反相晶体管、第三反相晶体管、以及第四反相晶体管，并且
所述第N+2级的反相部包括所述第三反相晶体管和所述第四反相晶体管。
12.根据权利要求11所述的栅极驱动电路，其中，所述第N级的第一反相晶体管包括：控制电极和输入电极，被配置为共同接收所述时钟信号；以及输出电极，连接到第二反相节点，
所述第N级的第二反相晶体管包括：控制电极，连接到所述第二反相节点；输入电极，被配置为接收所述时钟信号；以及输出电极，连接到第一反相节点，
所述第N级的第三反相晶体管包括：控制电极，连接到输出所述第N进位信号的端子；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到所述第二反相节点，并且
所述第N级的第四反相晶体管包括：控制电极，连接到被配置为输出所述第N进位信号的端子；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到所述第一反相节点。
13.根据权利要求12所述的栅极驱动电路，其中，所述第N+2级的第三反相晶体管包括：控制电极，连接到被配置为输出第N+2进位信号的端子；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到所述第二反相节点，并且
所述第N+2级的第四反相晶体管包括：控制电极，连接到被配置为输出所述第N+2进位信号的端子；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到所述第一反相节点。
14.一种显示装置，包括：
显示面板，所述显示面板包括：在其上配置图像以用于显示的显示区域、以及与所述显示区域相邻的周边区域；
数据驱动电路，所述数据驱动电路被配置为将数据电压施加到所述显示面板；以及
栅极驱动电路，所述栅极驱动电路被配置为向所述显示面板施加栅极输出信号，其中，所述栅极驱动电路的第N级包括：
上拉控制部，所述上拉控制部被配置为响应于之前的进位信号，将来自所述第N级之前的级的之前的进位信号施加到第一节点；
上拉部，所述上拉部被配置为响应于施加到所述第一节点的信号，输出基于时钟信号的第N栅极输出信号；
进位部，所述进位部被配置为响应于施加到所述第一节点的信号，输出基于所述时钟信号的第N进位信号；
第一下拉部，所述第一下拉部包括彼此串联连接的多个晶体管，并且被配置为响应于来自所述第N级之后的级的之后的进位信号，将所述第一节点处的信号下拉到第二截止电压；以及
第二下拉部，所述第二下拉部响应于所述之后的进位信号，将所述第N栅极输出信号下拉至第一截止电压，
其中，N是自然数，
其中，所述第一下拉部包括第一下拉晶体管和第二下拉晶体管，
所述第一下拉晶体管包括：控制电极，被配置为接收所述之后的进位信号；输入电极，被配置为接收所述第二截止电压；以及输出电极，连接到第二节点，并且
所述第二下拉晶体管包括：控制电极，被配置为接收所述之后的进位信号；输入电极，连接到所述第二节点；以及输出电极，连接到所述第一节点。
15.一种显示装置，包括：
显示面板，所述显示面板包括：在其上配置图像以用于显示的显示区域、以及与所述显示区域相邻的周边区域；
数据驱动电路，所述数据驱动电路被配置为将数据电压施加到所述显示面板；以及
栅极驱动电路，所述栅极驱动电路被配置为向所述显示面板施加栅极输出信号，其中，所述栅极驱动电路的第N级包括：
上拉控制部，所述上拉控制部被配置为响应于之前的进位信号，将来自所述第N级之前的级的之前的进位信号施加到第一节点；
上拉部，所述上拉部被配置为响应于施加到所述第一节点的信号，输出基于时钟信号的第N栅极输出信号；
进位部，所述进位部被配置为响应于施加到所述第一节点的信号，输出基于所述时钟信号的第N进位信号；
第一下拉部，所述第一下拉部包括彼此串联连接的多个晶体管，并且被配置为响应于来自所述第N级之后的级的之后的进位信号，将所述第一节点处的信号下拉到第二截止电压；以及
第二下拉部，所述第二下拉部响应于所述之后的进位信号，将所述第N栅极输出信号下拉至第一截止电压，
其中，N是自然数，
其中，所述第N级进一步包括反相部，所述反相部被配置为接收所述时钟信号和所述第二截止电压的，并且输出反相信号，并且
其中，所述第N级的反相部被连接到在所述第N级之后的至少一个级的反相部。
16.根据权利要求15所述的显示装置，其中，所述第N级的反相部被连接到第N+2级的反相部。
17.根据权利要求16所述的显示装置，其中，所述第N级的反相部包括第一反相晶体管、第二反相晶体管、第三反相晶体管、以及第四反相晶体管，并且
所述第N+2级的反相部包括所述第三反相晶体管和所述第四反相晶体管。
18.一种显示装置，包括：
显示面板，所述显示面板包括：在其上配置图像以用于显示的显示区域、以及与所述显示区域相邻的周边区域；
数据驱动电路，所述数据驱动电路被配置为将数据电压施加到所述显示面板；以及
栅极驱动电路，所述栅极驱动电路被配置为向所述显示面板施加栅极输出信号，其中，所述栅极驱动电路的第N级包括：
上拉控制部，所述上拉控制部被配置为响应于之前的进位信号，将来自所述第N级之前的级的之前的进位信号施加到第一节点；
上拉部，所述上拉部被配置为响应于施加到所述第一节点的信号，输出基于时钟信号的第N栅极输出信号；
进位部，所述进位部被配置为响应于施加到所述第一节点的信号，输出基于所述时钟信号的第N进位信号；
第一下拉部，所述第一下拉部包括彼此串联连接的多个晶体管，并且被配置为响应于来自所述第N级之后的级的之后的进位信号，将所述第一节点处的信号下拉到第二截止电压；以及
第二下拉部，所述第二下拉部响应于所述之后的进位信号，将所述第N栅极输出信号下拉至第一截止电压，
其中，N是自然数，
其中，所述栅极驱动电路被集成在所述显示面板的周边区域上。
19.一种显示装置，包括：
显示面板，所述显示面板包括：在其上配置图像以用于显示的显示区域、以及与所述显示区域相邻的周边区域；
数据驱动电路，所述数据驱动电路被配置为将数据电压施加到所述显示面板；以及
栅极驱动电路，所述栅极驱动电路向所述显示面板施加栅极输出信号，其中，所述栅极驱动电路的第N级包括：
上拉控制部，所述上拉控制部被配置为响应于之前的进位信号，将来自所述第N级之前的级的之前的进位信号施加到第一节点；
上拉部，所述上拉部被配置为响应于施加到所述第一节点的信号，输出基于时钟信号的第N栅极输出信号；
进位部，所述进位部被配置为响应于施加到所述第一节点的信号，输出基于所述时钟信号的第N进位信号；
第一下拉部，所述第一下拉部响应于来自所述第N级之后的级的之后的进位信号，将所述第一节点处的信号下拉到第二截止电压；
第二下拉部，所述第二下拉部响应于所述之后的进位信号，将所述第N栅极输出信号下拉至第一截止电压；以及
反相部，所述反相部被配置为接收所述时钟信号和所述第二截止信号，并且输出反相信号，
其中，所述第N级的反相部连接到在所述第N级之后的至少一个级的反相部，并且
N是自然数。
20.根据权利要求19所述的显示装置，其中，所述第N级的反相部被连接到第N+2级的反相部。
21.根据权利要求20所述的显示装置，其中，所述第N级的反相部包括第一反相晶体管、第二反相晶体管、第三反相晶体管、以及第四反相晶体管，并且
所述第N+2级的反相部包括所述第三反相晶体管和所述第四反相晶体管。
22.根据权利要求19所述的显示装置，其中，所述栅极驱动电路被集成在所述显示面板的周边区域上。
23.一种栅极驱动电路，包括：
第一至第六级，
其中，第二级和第四级的每一个包括：上拉控制部、充电部、上拉部、进位部、反相部、第一下拉部、第二下拉部、第一保持部、第二保持部、第三保持部、和重置部，
其中，时钟信号被施加到每个反相部和每个进位部，
其中，从所述第一级输出的第一进位信号被施加到所述第二级的上拉控制部，
其中，所述第二级输出第二进位信号，
其中，从所述第三级输出的第三进位信号被施加到所述第二级的第一下拉部、所述第二级的第二下拉部、以及所述第四级的上拉控制部，
其中，从所述第四级输出的第四进位信号被施加到所述第二级的重置部，
其中，从所述第五级输出的第五进位信号被施加到所述第四级的第一下拉部和第二下拉部，以及
其中，从所述第六级输出的第六进位信号被施加到所述第四级的重置部。
24.根据权利要求23所述的栅极驱动电路，其中，第一截止电压被施加到每个第一下拉部、每个第二保持部、以及每个第二下拉部，
其中，第二截止电压被施加到每个重置部、每个第一保持部、每个反相部、以及每个第三保持部，
其中，所述第二截止电压低于所述第一截止电压。
25.根据权利要求23所述的栅极驱动电路，其中，所述第二级的反相部包括第一至第四晶体管，其中，所述第四级的反相部包括第五至第六晶体管，其中，所述第五晶体管的非控制端被连接到所述第一晶体管和第三晶体管之间的节点，并且其中，所述第六晶体管的非控制端被连接到所述第二晶体管和所述第四晶体管之间的节点。
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