KR101451575B1

KR101451575B1 - 쉬프트 레지스터

Info

Publication number: KR101451575B1
Application number: KR1020070116744A
Authority: KR
Inventors: 김범식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2007-11-15
Filing date: 2007-11-15
Publication date: 2014-10-16
Also published as: KR20090050358A

Abstract

본 발명은 누설전류를 방지하여 구동능력을 향상시킬 수 있는 쉬프트 레지스터에 관한 것으로, 차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 출력기간에 캐리펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어하며, 비출력기간에 외부로부터의 제 1 방전용 전압을 상기 다음단 스테이지 및 전단 스테이지에 공급하는 캐리펄스 출력부; 및, 상기 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 상기 비출력기간에 상기 제 1 방전용 전압과 다른 크기를 갖는 외부로부터의 제 2 방전용 전압을 상기 게이트 라인에 공급하는 스캔펄스 출력부를 포함함을 그 특징으로 한다.

액정표시장치, 쉬프트 레지스터, 풀업 스위칭소자, 스캔펄스 출력부, 캐리펄스 출력부, 스캔펄스, 캐리펄스

Description

쉬프트 레지스터{A shift register}

본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 누설전류를 방지하여 구동능력을 향상시킬 수 있는 쉬프트 레지스터에 대한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.

상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.

상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.

도 1은 종래의 쉬프트 레지스터를 개략적으로 나타낸 도면이다.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 차례로 스캔신호를 출력하는 다수의 스테이지들을 포함한다.

각 스테이지(101, 102, 103)는 상기 스캔신호를 출력하기 위한 풀업 스위칭소자를 포함한다. 즉, 상기 풀업 스위칭소자는 턴-온되어 외부로부터 입력되는 클럭펄스를 스캔펄스(Vout1 내지 Vout3)로서 출력한다. 종래와 같은 경우 방전용 전압을 한 종류를 사용하기 때문에, 스테이지의 세트 노드가 방전된 상태(디스에이블 상태)에서 풀업 스위칭소자의 누설 전류가 클 수 밖에 없다. 즉, 상기 풀업 스위칭소자의 게이트단자는 상기 세트 노드에 접속되어 있으며, 소스단자는 방전용 전압을 전송하는 방전용전원라인에 접속되어 있는데, 상기 디스에이블 상태에서는 상기 세트 노드가 상기 방전용 전압에 의해 방전된 상태이므로 결국 상기 풀업 스위칭소 자의 게이트단자와 소스단자는 동일한 전압(방전용 전압)으로 유지된다. 이에 따라, 상기 디스에이블 상태에서 상기 풀업 스위칭소자의 게이트-소스단자간 전압은 거의 0으로 유지된다. 이에 따라, 상기 풀업 스위칭소자는 완전히 턴-오프되지 못하고 많은 누설전류를 발생시키게 된다. 다시말하여, 상기 풀업 스위칭소자가 NMOS 트랜지스터라면 상기 풀업 스위칭소자의 게이트-소스단자간 전압이 0보다 작은 부극성 전압으로 유지되도록 하고, 반대로 상기 풀업 스위칭소자가 PMOS 트랜지스터라면 상기 게이트-소스단자간 전압이 0보다 큰 정극성 전압으로 유지되도록 하여야만 상기 풀업 스위칭소자가 완전히 턴-오프 상태로 된다. 그러나, 종래에는 상기 풀업 스위칭소자의 게이트-소스단자간 전압이 거의 0으로 유지되기 때문에 상기 풀업 스위칭소자가 NMOS 트랜지스터이건 PMOS 트랜지스터이건 이의 누설전류가 클 수 밖에 없었다. 이러한 누설전류는 스테이지가 인에이블 상태일 때 이로부터 출력되는 스캔펄스의 하이상태에서의 전압값을 떨어뜨리게 되어 쉬프트 레지스터의 구동능력을 저감시키게 되고, 이는 결국 화상을 표시하는 표시장치에서의 화질 불량을 야기한다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지에 두 종류의 방전용 전압을 공급하고, 또한 출력부를 캐리펄스 출력부와 스캔펄스 출력부로 나누어 상대적으로 작은 부하에 접속된 캐리펄스 출력부에는 작은 사이즈의 풀업 스위칭소자 및 제 1 방전용 전압을 제공하고, 상대적으로 큰 부하에 접속된 스캔펄스 출력부에는 큰 사이즈의 풀업 스위칭소자 및 제 2 방전용 전압을 제공함으로써 누설전류를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 출력기간에 캐리펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어하며, 비출력기간에 외부로부터의 제 1 방전용 전압을 상기 다음단 스테이지 및 전단 스테이지에 공급하는 캐리펄스 출력부; 및, 상기 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 상기 비출력기간에 상기 제 1 방전용 전압과 다른 크기를 갖는 외부로부터의 제 2 방전용 전압을 상기 게이트 라인에 공급하는 스캔펄스 출력부를 포함함을 그 특징으로 한다.

본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.

첫째, 각 스테이지는 하나의 교류 전압을 제어하기 위한 스위칭소자들만 있으면 되므로 종래에 비하여 각 스테이지의 스위칭소자들의 수를 줄일 수 있다.

둘째, 두 개의 방전용 전압을 사용하여 스캔풀업 스위칭소자의 누설전류를 방지할 수 있다.

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3 은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.

본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 하나의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 각각의 스캔출력단자(SOT)를 통해 한 프레임 기간동안 한 번의 스캔펄스(SP1 내지 SPn)를 출력함과 아울러, 각각의 캐리출력단자(COT)를 통해 한 프레임 기간동안 한 번의 캐리펄스(CP1 내지 CPn)를 출력한다.

하나의 스테이지로부터 출력되는 스캔펄스와 캐리펄스는 동일 위상을 갖는다. 각 스테이지(ST1 내지 STn+1)는 상기 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시키고, 상기 캐리펄스를 이용하여 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.

상기 스테이지들(ST1 내지 STn+1)은 제 1 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔펄스(SP1 내지 SPn) 및 캐리펄스(CP1 내지 CPn+1)를 출력한다. 즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(SP1) 및 제 1 캐리펄스(CP1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(SP2) 및 제 2 캐리펄스(CP2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(SP3) 및 제 3 캐리펄스(CP3)를 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 n 스캔펄스(SPn) 및 제 n 캐리펄스(CPn)를 출력한다. 그리고, 마지막으로 상기 더미 스테이지(STn+1)가 제 n+1 캐리펄스(CPn+1)를 출력한다.

상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 상기 스테이지들로부터 출력된 캐리펄스는 자신으로부터 전단에 위치한 스테이지에 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에 공급된다.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 제 1 및 제 2 교류 전압(Vac1, Vac2)들 중 어느 하나, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 인가받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중 제 1 및 제 2 스테이지(ST1, ST2)는 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 더 공급받는다.

상기 충전용 전압(VDD)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들을 충전시키는데 사용되며, 제 1 방전용 전압(VSS1)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들 및 캐리출력단자(COT)를 방전시키는데 사용된다. 그리고, 제 2 방전용 전압(VSS2)은 주로 각 스테이지(ST1 내지 STn+1)의 스캔출력단자(SOT)를 방전시키는데 사용된다.

상기 충전용 전압(VDD) 및 제 2 방전용 전압(VSS2)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 정극성을 나타내며, 상기 제 2 방전용 전압(VSS2)은 부극성을 나타낸다. 한편, 상기 제 2 방전용 전압(VSS2)은 접지전압이 될 수 있다. 제 1 방전용 전압(VSS1)도 직류 전압으로서, 상기 제 1 방전용 전압(VSS1)은 상기 제 2 방전용 전압(VSS2)보다 더 낮은 값을 갖는다. 상기 각 클럭펄스(CLK1 내지 CLK4)의 로우상태의 전압값은 상기 제 1 방전용 전압(VSS1)의 전압값과 동일하다.

제 1 및 제 2 교류 전압(Vac1, Vac2)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들 중 리세트 노드들의 충전과 방전을 제어하기 위한 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)들 중 하나만을 공급받는다. 예를 들어, 기수번째 스테이지들(ST1, ST3, ST5, ...)은 상기 제 1 교류 전압(Vac1)을 공급받으며, 우수번째 스테이지들(ST2, ST4, ST6, ...)은 상기 제 2 교류 전압(Vac2)을 공급받는다. 상기 제 1 교류 전압(Vac1) 및 제 2 교류 전압(Vac2)은 모두 교류 전압으로서, 상기 제 1 교류 전압(Vac1)은 제 2 교류 전압(Vac2)에 대하여 180도 위상 반전된 형태를 갖는다. 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 하이상태에서의 전압값은 상기 충전용 전압(VDD)의 전압값과 동일 할 수도 있으며, 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 로우상태에서의 전압값은 상기 제 1 또는 제 2 방전용 전압(VSS1, VSS2)의 전압값과 동일 할 수도 있다. 제 1 및 제 2 교류 전압(Vac1, Vac2)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.

상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각 스테이지(ST1 내지 STn+1)의 스캔펄스(SP1 내지 SPn) 및 캐리펄스(CP1 내지 CPn+1)를 생성하는데 사용 되는 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 상기 스캔펄스(SP1 내지 SPn) 및 캐리펄스(CP1 내지 CPn+1)를 생성하여 출력한다. 예를 들어, 제 4j+1 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스 및 캐리펄스를 출력하고, 제 4j+2 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 제 4j+3 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 제 4j+4 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스 및 캐리펄스를 출력한다. 여기서, j는 자연수를 나타낸다.

본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 상기 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.

상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 출력된다. 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.

상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄 스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 제 1 스타트 펄스(Vst1)를 서로 동기시켜 출력하거나, 또는 상기 제 4 클럭펄스(CLK4)와 제 2 스타트 펄스(Vst2)를 서로 동기시켜 출력할 수도 있다. 이와 같이 상기 제 4 클럭펄스(CLK4)와 제 1 또는 제 2 스타트 펄스(Vst1, Vst2)가 서로 동기될 때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.

상기 각 클럭펄스(CLK1 내지CLK4)는 한 프레임 기간동안 여러번 출력되지만, 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)(Vst)는 한 프레임 기간동안 단 한번 출력된다.

다시말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이 상태)를 나타내지만, 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)는 한 프레임 기간동안 단 한 번의 액티브상태를 나타낸다.

한편, 이와 같은 쉬프트 레지스터는 제 1 및 제 2 스타트 펄스(Vst1, Vst2) 중 어느 하나만을 사용할 수 있으며, 이때 제 1 및 제 2 스테이지(ST1, ST2)는 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2) 중 어느 하나를 공통으로 공급받는다. 이와 같이 하나의 스타트 펄스를 사용할 경우, 이 하나의 스타트 펄스의 펄스폭은 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)의 펄스폭 중 어느 하나의 펄스폭과 동일할 수 도 있으며, 또는 상기 제 1 스타트 펄스(Vst1)의 펄스폭과 제 2 스타트 펄스(Vst2)의 펄스폭을 합한 크기의 펄스폭과 동일할 수 있다.

각 스테이지(ST1 내지 STn+1)가 스캔펄스(SP1 내지 SPn) 및 캐리펄스(CP1 내 지 CPn+1)를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 캐리펄스를 공급받아 인에이블된다.

예를 들어, 제 j 스테이지는 제 j-2 스테이지로부터의 캐리펄스에 응답하여 인에이블된다. 마이너스 스테이지는 존재하지 않는다는 것을 의미한다. 즉, 가장 상측에 위치한 제 1 스테이지(ST1)의 바로 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 응답하여 인에이블된다. 이와 비슷한 방식으로, 상기 제 2 스테이지(ST2)의 두 번째 전단에는 스테이지가 존재하지 않으므로, 상기 제 2 스테이지(ST2)는 타이밍 콘트롤러부터의 제 2 스타트 펄스(Vst2)에 응답하여 인에이블된다. 여기서, 상기 제 2 스테이지(ST2)는 상기 제 2 스타트 펄스(Vst2) 대신에 제 1 스타트 펄스(Vst1)에 의해 인에이블될 수 도 있다.

또한, 각 스테이지(ST1 내지 STn+1)는 다음단 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.

예를 들어, 제 j 및 제 j+1 스테이지는 제 j+2 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다.

여기서, 가장 하측에 위치한 더미 스테이지(STn+1)의 후단에는 스테이지가 존재하지 않으므로, 상기 더미 스테이지(STn+1)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)또는 제 2 스타트 펄스(Vst2)에 응답하여 디스에이블된다.

한편, 본 발명에서는 서로 인접한 두 개의 스테이지들이 서로 간의 노드들의 신호상태를 제어하며 동작한다. 이를 위해, 제 k 스테이지의 노드들 중 적어도 어느 하나와 제 k+1 스테이지의 노드들 중 적어도 어느 하나가 서로 전기적으로 연결된다. 여기서, k는 자연수들 중 홀수번째 자연수를 나타낸다.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 4는 도 2의 제 1 및 제 2 스테이지의 구성을 나타낸 도면이다.

각 스테이지(ST1 내지 STn+1)는, 도 4에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드(QB2), 노드 제어부(NC), 캐리펄스 출력부(CO), 및 스캔펄스 출력부(SO)를 포함한다.

노드 제어부(NC)는 세트 노드(Q), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)의 신호상태를 제어한다. 구체적으로, 제 k 스테이지에 구비된 노드 제어부(NC)는 제 k 스테이지의 세트 노드(Q), 제 k 스테이지의 제 1 리세트 노드(QB1), 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)를 제어한다. 그리고, 제 k+1 스테이지에 구비된 노드 제어부(NC)는, 제 k+1 스테이지의 세트 노드(Q), 제 k+1 스테이지의 제 2 리세트 노드(QB2), 및 제 k 스테이지의 제 2 리세트 노드(QB2)를 제어한다. 이를 위해, 상기 제 k 스테이지와 제 k+1 스테이지의 제 1 리세트 노드(QB1)들 이 서로 전기적으로 연결되어 있으며, 상기 제 k 스테이지와 제 k+1 스테이지의 제 2 리세트 노드(QB2)들이 서로 전기적으로 연결되어 있다. 이와 같이 두 개로 이루어진 한 쌍의 스테이지들이 서로의 리세트 노드(QB1, QB2)를 공유함으로써, 각 스테이지(ST1 내지 STn+1)는 종래와 달리 한 종류의 교류 전압만을 공급받는다. 즉, 종래에는 각 스테이지(ST1 내지 STn+1)가 두 개의 교류 전압을 제어하기 위해 많은 수의 스위칭소자들을 포함하고 있어야 했지만, 본 발명에서의 각 스테이지(ST1 내지 STn+1)는 하나의 교류 전압을 제어하기 위한 스위칭소자들만 있으면 되므로 종래에 비하여 각 스테이지(ST1 내지 STn+1)의 스위칭소자들의 수를 줄일 수 있다.

제 k 스테이지의 노드 제어부(NC)는, 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)들을 포함한다.

제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 외부로부터의 제 k-2 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압(VDD)을 전송하는 제 1 충전용전원라인과 상기 제 k 스테이지의 세트 노드(Q)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 k-2 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 제 1 충전용전원라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속된다.

단, 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스타트 펄스(Vst1)를 전송하는 제 1 스타트전송라인에 접속되며, 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스타트전송라인 또는 제 2 스타트 펄스(Vst2)를 전송하는 제 2 스타트전송라인에 접속된다.

제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 k+2 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드(Q)와 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 k+2 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 제 1 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 제 1 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인 에 접속된다.

제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 k-2 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 k-2 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

단, 제 1 스테이지(ST1)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 1 스타트전송라인에 접속된다.

제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 1 교류전원라인으로부터의 제 1 교류 전압(Vac1)에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 k 스테이지의 공통 노드(CN)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자 및 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 공통 노드(CN)에 접속된다.

제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 k 스테이지의 공통 노드(CN)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 k 스테이지의 공통 노드(CN)에 접속되며, 드레인단자는 상기 제 1 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속된다.

제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 공통 노드(CN)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k 스테이지의 공통 노드(CN)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 k+1 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 공통 노드(CN)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k 스테이지의 공통 노드(CN)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

각 스테이지(ST1 내지 STn+1)의 캐리펄스 출력부(CO) 및 스캔펄스 출력부(SO)는 상기 세트 노드(Q), 제 1 리세트 노드(QB1), 및 제 2 리세트 노드(QB2)에 전기적으로 접속된다. 이에 따라, 상기 캐리펄스 출력부(CO) 및 스캔펄스 출력부(SO)는 상기 노드 제어부(NC)로부터의 제어를 받아 동작한다.

상기 캐리펄스 출력부(CO)는 캐리출력단자(COT), 캐리풀업 스위칭소자(Uc), 제 1 캐리풀다운 스위칭소자(Dc1), 및 제 2 캐리풀다운 스위칭소자(Dc2)를 포함한다.

상기 캐리펄스 출력부(CO)는 상기 캐리출력단자(COT)를 통해 캐리펄스 또는 제 1 방전용 전압(VSS1)을 출력한다. 제 k 스테이지의 캐리출력단자(COT)는 제 k+2 스테이지, 제 k-1 스테이지, 및 제 k-2 스테이지에 접속된다. 구체적으로, 상기 제 k 스테이지의 캐리출력단자(COT)는 상기 제 k+2 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 게이트단자에 접속되며, 제 k-1 및 제 k-2 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 접속된다.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)는 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 캐리출력단자(COT)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 캐리풀업 스위칭소자(Uc)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q) 에 접속되며, 드레인단자는 상기 제 1 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속된다.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자(COT)와 상기 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

상기 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태는 상기 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 의해 제어된다고 할 수 있다.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자(COT)와 상기 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스 테이지의 캐리출력단자(COT)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

상기 제 k 스테이지의 제 2 리세트 노드(QB2)의 신호상태는 상기 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 의해 제어된다고 할 수 있다.

상기 스캔펄스 출력부(SO)는 스캔출력단자(SOT), 스캔풀업 스위칭소자(Us), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 2 스캔풀다운 스위칭소자(Ds2)를 포함한다.

상기 스캔펄스 출력부(SO)는 상기 스캔출력단자(SOT)를 통해 스캔펄스 또는 제 2 방전용 전압(VSS2)을 출력한다. 상기 스캔출력단자(SOT)는 게이트 라인과 전기적으로 접속된다. 이에 따라 제 k 스테이지에 구비된 스캔펄스 출력부(SO)로부터의 상기 스캔펄스 또는 제 2 방전용 전압(VSS2)은 제 k 게이트 라인에 공급된다.

상기 제 k 스테이지의 스캔펄스 출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)는 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 클럭전송라인과 상기 제 k 스테이지의 스캔출력단자(SOT)간에 접속된다. 이를 위해, 상기 제 k 스테이지의 스캔풀업 스위칭소자(Us)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 1 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 스캔출력단자(SOT)에 접속된다.

상기 제 k 스테이지의 스캔펄스 출력부(SO)에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는, 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 스캔출력단자(SOT)와 상기 제 2 방전용 전압(VSS2)을 전송하는 제 2 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 스캔출력단자(SOT)에 접속되며, 그리고 소스단자는 상기 제 2 방전용전원라인에 접속된다.

상기 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태는 상기 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 의해 제어된다고 할 수 있다.

상기 제 k 스테이지의 스캔펄스 출력부(SO)에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)는, 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 스캔출력단자(SOT)와 상기 제 2 방전용 전압(VSS2)을 전송하는 제 2 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 스캔출력단자(SOT)에 접속되며, 그리고 소스단자는 상기 제 2 방전용전원라인에 접속된다.

상기 제 k 스테이지의 제 2 리세트 노드(QB2)의 신호상태는 상기 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)는 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 의해 제어된다고 할 수 있다.

제 k+1 스테이지의 노드 제어부(NC)는, 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)들을 포함한다.

제 k+1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 외부로부터의 제 k-1 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압(VDD)을 전송하는 제 1 충전용전원라인과 상기 제 k+1 스테이지의 세트 노드(Q)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 k-1 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 제 1 충전용전원라인에 접속되며, 그리고 소스단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속된다.

단, 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스타트전송라인 또는 제 2 스타트전송라인에 접속된다.

제 k+1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 k+2 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 k+2 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 제 1 방전용전원라인에 접속된다.

제 k+1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 제 1 방전용전원라인에 접속된다.

제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 제 k+1 및 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드(Q)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 k+1 및 제 k 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

제 k+1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 k+1 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k+1 및 제 k 스테 이지의 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

제 k+1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 k-3 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 k-3 스테이지의 캐리출력단자(COT)에 접속되며, 드레인단자는 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

단, 제 2 스테이지(ST2)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 1 스타트전송라인 또는 제 2 스타트전송라인에 접속된다.

제 k+1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2 교류전원라인으로부터의 제 2 교류 전압(Vac2)에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 k+1 스테이지의 공통 노드(CN)간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자 및 드레인단자는 상기 제 2 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 k+1 스테이지의 공통 노드(CN)에 접속된다.

제 k+1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 k+1 스테이지의 공통 노드(CN)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 k+1 스테이지의 공통 노드(CN)에 접속되며, 드레인단자는 상기 제 2 교류전원라인에 접속되며, 그리고 소스단자는 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드(QB2)에 접속된다.

제 k+1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 k+1 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 공통 노드(CN)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 k+1 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 공통 노드(CN)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

제 k+1 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 공통 노드(CN)와 상기 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k+1 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 k+1 스테이지의 공통 노드(CN)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

상기 캐리펄스 출력부(CO)는 상기 캐리출력단자(COT)를 통해 캐리펄스 또는 제 1 방전용 전압(VSS1)을 출력한다. 제 k+1 스테이지의 캐리출력단자(COT)는 제 k+3 스테이지에 접속된다. 즉, 상기 제 k+1 스테이지의 캐리출력단는 제 k+3 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 접속된다.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)는 제 k 스테이지의 세트 노드(Q)의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 캐리출력단자(COT)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 캐리풀업 스위칭소자(Uc)의 게이트단자는 상기 제 k 스테이지의 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 1 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속된다.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자(COT)와 상기 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드(QB1)에 접속되며, 드레인단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원 라인에 접속된다.

상기 제 k 스테이지의 캐리펄스 출력부(CO)에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자(COT)와 상기 제 1 방전용 전압(VSS1)을 전송하는 제 1 방전용전원라인간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 캐리출력단자(COT)에 접속되며, 그리고 소스단자는 상기 제 1 방전용전원라인에 접속된다.

상기 제 k+1 스테이지의 제 1 리세트 노드(QB1)의 신호상태는 상기 제 k 스 테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 좌우되므로, 실제 상기 제 k 스테이지에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는 제 k 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 의해 제어된다고 할 수 있다.

이와 같이, 각 스테이지(ST1 내지 STn+1)에 구비된 캐리펄스 출력부(CO)는 한 프레임 기간 중 자신의 출력기간에 캐리펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어한다. 또한, 한 프레임의 기간 중 자신의 비출력기간에 외부로부터의 제 1 방전용 전압(VSS1)을 상기 다음단 스테이지 및 전단 스테이지에 공급한다.

각 스테이지(ST1 내지 STn+1)에 구비된 스캔펄스 출력부(SO)는 상기 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 상기 비출력기간에 상기 외부로부터의 제 2 방전용 전압(VSS2)을 상기 게이트 라인에 공급한다.

이와 같이 구성된 쉬프트 레지스터의 동작을 설명하면 다음과 같다.

먼저, 제 1 프레임 기간에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.

상기 제 1 프레임 기간동안에는 제 1 교류 전압(Vac1)이 정극성을 나타내며, 제 2 교류 전압(Vac2)이 부극성을 나타낸다.

상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 제 1 스타트 펄스(Vst1)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.

상기 타이밍 콘트롤러로부터 출력된 제 1 스타트 펄스(Vst1)는 제 1 스테이지(ST1)에 입력된다.

즉, 상기 제 1 스타트 펄스(Vst1)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.

그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 상기 세트 노드(Q)가 충전되며, 상기 충전된 세트 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 5 스위칭소자(Tr5), 및 제 9 스위칭소자(Tr9), 그리고 제 2 스테이 지(ST2)의 제 10 스위칭소자(Tr10)가 턴-온된다.

여기서, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 방전용 전압(VSS1)이 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급되어 상기 제 1 리세트 노드(QB1)가 방전된다. 이에 따라 상기 제 1 리세트 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)는 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)와 전기적으로 연결되어 있으므로 상기 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)도 방전상태이다. 따라서, 상기 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)에 접속된 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2), 및 제 4 스위칭소자(Tr4)도 턴-오프된다.

한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압(Vac1)을 공급받는 제 1 스테이지(ST1)의 제 7 스위칭소자(Tr7)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 제 1 교류 전압(Vac1)이 제 1 스테이지(ST1)의 공통 노드(CN)에 공급된다. 이때, 상기 제 1 스테이지(ST1)의 공통 노드(CN)에는 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 출력되는 제 1 방전용 전압(VSS1)도 공급된다. 즉, 상기 제 1 스테이지(ST1)의 공통 노드(CN)에는 정극성의 제 1 교류 전압(Vac1)과 부극성의 제 1 방전용 전압(VSS1)이 동시에 공급된다.

그런데, 상기 제 1 방전용 전압(VSS1)을 공급하는 제 9 스위칭소자(Tr9)의 사이즈가 상기 제 1 교류 전압(Vac1)을 공급하는 제 7 스위칭소자(Tr7)의 사이즈보다 더 크게 설정되므로, 상기 제 1 스테이지(ST1)의 공통 노드(CN)는 상기 제 1 방전용 전압(VSS1)으로 유지된다. 따라서, 상기 공통 노드(CN)는 방전되고, 이 방전된 공통 노드(CN)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 8 스위칭소자(Tr8)는 턴-오프된다.

상기 제 1 초기 기간(T0A)동안 제 2 스테이지(ST2)의 세트 노드(Q)가 방전상태이다. 따라서, 이 제 2 스테이지(ST2)의 세트 노드(Q)에 게이트단자를 통해 접속된 제 2 스테이지(ST2)의 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 5 스위칭소자(Tr5), 및 제 9 스위칭소자(Tr9), 그리고 제 1 스테이지(ST1)의 제 10 스위칭소자(Tr10)는 턴-오프상태를 유지한다.

또한, 상기 제 1 초기 기간(T0A)동안 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)가 모두 방전상태이다. 이에 따라, 이 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 2 스테이지(ST2)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)는 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)와 전기적으로 연결되어 있으므로 상기 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)도 방전상태이다. 따라서, 상기 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)에 접속된 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2), 및 제 4 스위칭소자(Tr4)는 턴-오프상태를 유지한다.

제 1 초기 기간(T0A)에 제 3 스테이지(ST3)로부터의 캐리펄스는 없으므로, 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.

결국, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST1)는 자신의 세트 노드(Q)를 충전시키고, 자신의 제 1 리세트 노드(QB1) 및 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST2)는 자신의 세트 노드(Q) 및 제 2 리세트 노드(QB2), 그리고 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)를 방전시킨다.

이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.

제 2 초기 기간(T0B)에는 제 2 스타트 펄스(Vst2)만이 하이상태를 나타내고, 나머지 제 1 스타트 펄스(Vst1) 및 모든 클럭펄스들이 로우상태를 유지한다.

따라서, 제 2 초기 기간(T0B)동안 상기 제 1 스테이지(ST1)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 제 1 스타트 펄스(Vst1)가 로우상태로 변하였기 때문에, 상기 제 1 스테이지(ST1)의 제 1 및 제 6 스위칭소자(Tr1, Tr6)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 스테이지(ST1)의 세트 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST1, ST2)의 각 세트 노드(Q)에 공급되었던 제 1 충전용 전압(VDD)(Vdc1)은 제 2 초기 기간(T0B)에도 상기 세트 노드(Q)에 그대로 유지된다.

상기 타이밍 콘트롤러로부터 출력된 제 2 스타트 펄스(Vst2)는 제 2 스테이지(ST2)에 입력된다.

즉, 상기 제 2 스타트 펄스(Vst2)는 상기 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.

그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 상기 세트 노드(Q)가 충전되며, 상기 충전된 세트 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST2)의 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 5 스위칭소자(Tr5), 및 제 9 스위칭소자(Tr9), 그리고 제 1 스테이지(ST1)의 제 10 스위칭소자(Tr10)가 턴-온된다. 상기 턴-온된 제 10 스위칭소자(Tr10)를 통해 제 1 방전용 전압(VSS1)이 제 1 스테이지(ST1)의 공통 노드(CN)에 공급됨에 따라, 상기 제 1 스테이지(ST1)의 공통 노드(CN)는 더욱 안정적으로 방전상태로 유지된다.

여기서, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 방전용 전압(VSS1)이 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)에 공급되어 상기 제 2 리세트 노드(QB2)가 방전된다. 이에 따라 상기 제 2 리세트 노드(QB2)에 게이트단자가 접속된 제 2 스테이지(ST2)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 2 스테이지(ST2)의 제 2 리세트 노드(QB2)는 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)와 전기적으로 연결되어 있으므로 상기 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)도 방전상태이다. 따라서, 상기 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)에 접속된 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소 자(Ds2), 및 제 4 스위칭소자(Tr4)도 턴-오프상태를 유지한다.

한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 상기 제 2 교류 전압(Vac2)을 공급받는 제 2 스테이지(ST2)의 제 7 스위칭소자(Tr7)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다.

상기 제 2 스테이지(ST2)의 공통 노드(CN)에는 상기 턴-온된 제 9 및 제 10 스위칭소자(Tr9, Tr10)를 통해 출력되는 제 1 방전용 전압(VSS1)이 공급된다. 이에 따라, 상기 제 2 스테이지(ST2)의 공통 노드(CN)는 방전상태로 유지되며, 이 공통 노드(CN)에 게이트단자를 통해 접속된 제 8 스위칭소자(Tr8)는 턴-오프된다.

제 2 초기 기간(T0B)에 제 3 스테이지(ST3)로부터의 캐리펄스는 없으므로, 제 2 스테이지(ST2)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.

결국, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST2)는 자신의 세트 노드(Q)를 충전시키고, 자신의 제 2 리세트 노드(QB2) 및 제 1 스테이지(ST1)의 제 2 리세트 노드(QB2)를 방전시킨다.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.

제 1 기간(T1)은 제 1 스테이지(ST1)의 출력기간에 해당하는 기간으로서, 이 제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.

여기서, 상기 제 1 스테이지(ST1)의 세트 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us) 는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 캐리풀업 스위칭소자(Uc)(Tru) 및 스캔풀업 스위칭소자(Us)의 각 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST1)의 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.

따라서, 상기 제 1 스테이지(ST1)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)의 각 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 각 소스단자(캐리출력단자(COT), 스캔출력단자(SOT))를 통해 안정적으로 출력된다. 여기서, 상기 캐리풀업 스위칭소자(Uc)를 통해 출력된 제 1 클럭펄스(CLK1)가 제 1 캐리펄스이고, 상기 스캔풀업 스위칭소자(Us)를 통해 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(SP1)이다. 상기 제 1 캐리펄스(CP1)는 제 3 스테이지(ST3)에 공급되어, 상기 제 3 스테이지(ST3)를 인에이블시키는 역할을 한다. 그리고, 상기 제 1 스캔펄스(SP1)는 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 구동시키는 역할을 한다.

상기 제 1 스테이지(ST1)로부터 출력된 제 1 캐리펄스(CP1)는 제 3 스테이지(ST3)에 구비된 제 1 및 제 6 스위칭소자(Tr6)의 각 게이트단자에 공급된다. 이에 따라, 제 1 기간(T1)에 상기 제 3 스테이지(ST3)가 인에이블된다. 이 제 1 기간(T1)에서의 제 3 스테이지(ST3)의 인에이블 동작은 상술된 제 1 초기 기간(T0A)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.

제 2 기간(T2)은 제 2 스테이지(ST2)의 출력기간에 해당하는 기간으로서, 이 제 2 기간(T2)에는 제 2 클럭펄스(CLK2)만이 하이 상태를 나타내고, 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.

여기서, 상기 제 2 스테이지(ST2)의 세트 노드(Q)가 상기 제 2 초기 기간(T0B)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 2 스테이지(ST2)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)의 각 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(ST2)의 플로팅 상태의 세트 노드(Q)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.

따라서, 상기 제 1 스테이지(ST1)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)의 각 드레인단자에 인가된 제 2 클럭펄스(CLK2)는 각 소스단자(캐리출력단자(COT), 스캔출력단자(SOT))를 통해 안정적으로 출력된다. 여기서, 상기 캐리풀업 스위칭소자(Uc)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 캐리펄스이고, 상기 스캔풀업 스위칭소자(Us)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 스캔펄스(SP2)이다. 상기 제 2 캐리펄스(CP2)는 제 4 스테이지(ST4)에 공급되어, 상기 제 4 스테이지(ST4)를 인에이블시키는 역할을 한다. 그리고, 상기 제 2 스캔펄스(SP2)는 제 2 게이트 라인에 공급되어 상기 제 2 게이트 라인을 구동시키는 역할을 한다.

상기 제 2 스테이지(ST2)로부터 출력된 제 2 캐리펄스(CP2)는 제 4 스테이지(ST4)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 각 게이트단자에 공급된다. 이에 따라, 제 2 기간(T2)에 상기 제 4 스테이지(ST4)가 인에이블된다. 이 제 2 기간(T2)에서의 제 4 스테이지(ST4)의 인에이블 동작은 상술된 제 2 초기 기간(T0B)에서의 제 2 스테이지(ST2)의 인에이블 동작과 동일하다.

이와 같은 방식으로 나머지 스테이지들도 캐리펄스 및 스캔펄스를 출력한다.

한편, 제 4 기간(T4)에 제 4 스테이지(ST4)로부터 출력된 제 4 캐리펄스(CP4)는 제 1 및 제 2 스테이지(ST1, ST2)에 공급되어 상기 제 1 및 제 2 스테이지(ST1, ST2)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.

즉, 상기 제 4 캐리펄스(CP4)는 상기 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다. 그러면, 제 1 및 제 2 스테이지(ST1, ST2)의 각 제 2 스위칭소자(Tr2)는 턴-온되고, 이 턴-온된 각 제 2 스위칭소자(Tr2)를 통해 제 1 방전용 전압(VSS1)이 상기 제 1 및 제 2 스테이지(ST1, ST2)의 각 세트 노드(Q)에 공급된다. 따라서, 상기 각 세트 노드(Q)는 방전되고, 상기 방전된 각 세트 노드(Q)에 게이트단자가 접속된 제 1 및 제 2 스테이지(ST1, ST2)의 각 캐리풀업 스위칭소자(Uc), 각 스캔풀업 스위칭소자(Us), 각 제 5 스위칭소자(Tr5), 각 제 9 스위칭소자(Tr9), 및 각 제 10 스위칭소자(Tr10)가 턴-오프된다.

상기 제 1 스테이지(ST1)의 제 9 및 제 10 스위칭소자(Tr9, Tr10)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 공통 노드(CN)에는 제 7 스위칭소자(Tr7)를 통해 출력되는 제 1 교류 전압(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이 지(ST1)의 공통 노드(CN)가 충전되고, 이 충전된 공통 노드(CN)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 제 8 스위칭소자(Tr8)가 턴-온된다.

그리고, 이 턴-온된 제 8 스위칭소자(Tr8)를 통해 상기 제 1 교류 전압(Vac1)이 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1)에 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 제 1 리세트 노드(QB1) 및 이에 접속된 제 2 스테이지(ST2)의 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 각 제 1 리세트 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 3 스위칭소자(Tr3), 그리고 제 2 스테이지(ST2)의 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2), 및 제 4 스위칭소자(Tr4)가 모두 턴-온된다.

상기 턴-온된 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)를 통해 제 1 방전용 전압(VSS1)이 상기 제 1 스테이지(ST1)의 세트 노드(Q)에 공급됨으로써, 상기 제 1 스테이지(ST1)에 구비된 세트 노드(Q)의 방전상태가 더욱 안정적으로 유지된다. 또한, 상기 턴-온된 제 2 스테이지(ST2)의 제 4 스위칭소자(Tr4)를 통해 제 2 스테이지(ST2)의 세트 노드(Q)에 공급됨으로써, 상기 제 2 스테이지(ST2)에 구비된 세트 노드(Q)의 방전상태가 안정적으로 더욱 유지된다.

이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST1)의 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-온되고, 또한 제 2 스테이지(ST2)의 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-온됨에 따라, 제 1 및 제 2 스테이지(ST1, ST2)는 동시에 방전용 전 압을 출력한다.

즉, 상기 제 1 스테이지(ST1)의 제 1 캐리풀다운 스위칭소자(Dc1)는 제 1 방전용 전압(VSS1)을 출력하여 제 3 스테이지(ST3)에 공급하며, 제 1 스캔풀다운 스위칭소자(Ds1)는 제 2 방전용 전압(VSS2)을 출력하여 제 1 게이트 라인에 공급하여 제 1 게이트 라인을 방전상태로 유지시킨다. 그리고, 상기 제 2 스테이지(ST2)의 제 2 캐리풀다운 스위칭소자(Dc2)는 제 1 방전용 전압(VSS1)을 출력하여 제 4 스테이지(ST4)에 공급하며, 제 2 스캔풀다운 스위칭소자(Ds2)는 제 2 방전용 전압(VSS2)을 출력하여 제 2 게이트 라인에 공급하여 제 2 게이트 라인을 방전상태로 유지시킨다.

이와 같은 방식으로 나머지 스테이지들이 동작한다.

이후, 제 2 프레임 기간에는 제 1 교류 전압(Vac1)이 부극성으로 유지되고 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 제 k 스테이지(ST1, ST3, ST5, ...)의 제 1 리세트 노드(QB1)가 방전되고, 제 2 리세트 노드(QB2)가 충전된다. 즉, 제 2 프레임 기간에는 제 k 스테이지(ST1, ST3, ST5, ...)의 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-온되고 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-오프된다.

반대로, 제 2 프레임 기간에는 제 k+1 스테이지의 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-온되고 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-오프된다.

도 5는 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 또 다른 타이밍도를 나타낸 도면이다.

본 발명에 따른 쉬프트 레지스터는, 도 5에 도시된 바와 같은 클럭펄스를 공급받을 수 있다. 도 5에 도시된 바와 같이, 서로 인접한 클럭펄스들간의 하이상태의 전압 구간은 그 일부가 서로 중첩된다. 도 5에 도시된 바와 같은 클럭펄스를 공급받는 쉬프트 레지스터로부터 출력되는 캐리펄스 및 스캔펄스도 상기 클럭펄스들과 같은 형태로 출력된다.

이상에서 설명된 본 발명에 따른 쉬프트 레지스터의 효과 및 이 효과의 근거가 되는 원리를 살펴보면 다음과 같다.

본 발명에서는 제 2 방전용 전압(VSS2)을 제 1 방전용 전압(VSS1)보다 더 작게 설정함으로써 스위칭소자, 특히 풀업 스위칭소자(Uc, Us)의 누설전류를 최소화할 수 있다. 예를 들어, 상기 제 2 방전용 전압(VSS2)은 기존에 주로 사용되었던 값으로 설정할 수 있으며, 상기 제 1 방전용 전압(VSS1)은 상기 제 2 방전용 전압(VSS2)보다 더 작은 값으로 설정할 수 있다.

즉, 종래의 쉬프트 레지스터는 한 종류의 방전용 전압원을 사용하기 때문에, 풀업 스위칭소자의 게이트-소스단자간 전압은 거의 0으로 유지된다. 따라서, 풀업 스위칭소자의 누설전류가 클 수 밖에 없었다.

본 발명에서는 누설전류를 줄임과 동시에 상기 쉬프트 레지스터의 구동능력을 향상시키기 위해, 각 스테이지(ST1 내지 STn+1)에 두 종류의 방전용 전압을 공급하고, 또한 출력부를 캐리펄스 출력부(CO)와 스캔펄스 출력부(SO)로 나누어 상대 적으로 작은 부하에 접속된 캐리펄스 출력부(CO)에는 작은 사이즈의 풀업 스위칭소자 및 제 1 방전용 전압(VSS1)을 제공하고, 상대적으로 큰 부하에 접속된 스캔펄스 출력부(SO)에는 큰 사이즈의 풀업 스위칭소자 및 제 2 방전용 전압(VSS2)을 제공함으로써 상기 누설전류를 방지할 수 있다.

이러한 본 발명의 효과 및 원리를 좀 더 구체적으로 설명하면 다음과 같다.

각 스테이지(ST1 내지 STn+1)의 출력에 가장 크게 관여하는 스위칭소자는 스캔펄스 출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)와, 캐리펄스 출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)이다.

상기 스캔펄스 출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)는 상기 캐리펄스 출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)에 비하여 더 큰 부하에 접속된다. 이는 상기 캐리풀업 스위칭소자(Uc)는 전단 및 후단 스테이지에 접속되는 반면, 상기 스캔펄스 스위칭소자는 게이트 라인과 이 게이트 라인에 연결된 수많은 스위칭소자들에 접속되기 때문이다.

이들 두 풀업 스위칭소자들(Uc, Us) 중 스캔풀업 스위칭소자(Us)는 게이트 라인을 구동하는 소자이므로, 전단 및 후단 스테이지를 제어하기 위한 캐리풀업 스위칭소자(Uc)에 비하여 더 큰 출력이 요구된다. 따라서, 한정된 면적에 최대한의 집적도로 상기 풀업 스위칭소자들을 효과적으로 형성하기 위해서는, 상대적으로 더 큰 부하에 접속되며 또한 큰 출력이 요구되는 스캔풀업 스위칭소자(Us)를 상기 캐리풀업 스위칭소자(Uc)에 비하여 더 크게 만드는 것이 좋다. 상기 캐리풀업 스위칭소자(Uc)는 상기 스캔풀업 스위칭소자(Us)에 비하여 작은 부하에 접속되며, 그 출 력이 상대적으로 약해도 전단 및 후단 스테이지의 동작을 제어하는데 있어서 그리 큰 문제가 되지 않는다.

이와 같은 구조에 따라, 상기 캐리풀업 스위칭소자(Uc)는 상기 스캔풀업 스위칭소자(Us)에 비하여 더 큰 내부저항을 갖게되므로, 상기 캐리풀업 스위칭소자(Uc)의 턴-오프시 이 캐리풀업 스위칭소자(Uc)의 누설전류를 감소시킬 수 있다. 한편, 상기 스캔풀업 스위칭소자(Us)는 큰 사이즈를 갖기 때문에 턴-오프시 오히려 누설전류에 취약한 구조를 가질 수 있다. 그러나, 이 스캔풀업 스위칭소자(Us)는 턴-오프시, 이의 게이트단자와 소스단자에는 서로 다른 종류의 방전용 전압이 공급되므로 이러한 누설전류가 방지된다. 즉, 상기 스캔풀업 스위칭소자(Us)의 턴-오프시, 상기 스캔풀업 스위칭소자(Us)의 게이트단자에는 제 1 방전용 전압(VSS1)이 공급되고, 소스단자에는 상기 제 1 방전용 전압(VSS1)보다 더 큰 제 2 방전용 전압(VSS2)이 공급되기 때문에 상기 스캔풀업 스위칭소자(Us)의 게이트-소스단자간 전압이 0이 아닌 부극성으로 유지된다. 이 스캔풀업 스위칭소자(Us)가 NNOS 트랜지스터라고 가정하면, 상기 스캔풀업 스위칭소자(Us)는 완전히 턴-오프상태로 유지될 수 있다. 한편, 상기 스캔풀업 스위칭소자(Us)를 PMOS 트랜지스터로 사용하는 경우에는, 상기 제 1 방전용 전압(VSS1)이 제 2 방전용 전압(VSS2)에 비하여 더 큰 값을 갖도록 설정하면 된다. 따라서, 상기 스캔풀업 스위칭소자(Us)는 큰 출력을 위해 큰 사이즈로 제작됨에도 불구하고, 이의 누설전류가 방지되는 효과를 갖는다.

또한, 상기 제 1 방전용 전압(VSS1)이 제 2 방전용 전압(VSS2)보다 낮기 때문에, 각 풀다운 스위칭소자(Dc1, Dc2, Ds1, Ds2)에 가해지는 스트레스를 줄일 수 있다.

한편, 상기 스캔풀업 스위칭소자(Us)의 드레인단자에 공급되는 클럭펄스의 로우상태에서의 전압값을 상기 제 2 방전용 전압(VSS2)보다 더 작은 값으로 설정하거나 또는 상기 클럭펄스의 로우상태에서의 전압값을 상기 제 1 방전용 전압(VSS1)과 동일한 값으로 설정하게 되면 스캔펄스의 하이상태의 전압이 로우상태의 전압으로 빠르게 떨어지므로, 게이트 라인에 공급되는 스캔펄스의 하강천이시간(falling edge time)을 단축시킬 수 있다. 그러면, 각 스캔펄스간의 여유거리(margin)를 더 많이 확보할 수 있다.

도 6은 본 발명에 따른 쉬프트 레지스터로부터의 캐리펄스에 대한 시뮬레이션 파형을 나타낸 도면이다.

도 6에는 제 1 및 제 2 방전용 전압(VSS1, VSS2)이 모두 같은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터로부터 출력되는 캐리펄스(CP_A)의 제 1 파형과, 상기 제 1 방전용 전압(VSS1) 및 클럭펄스의 로우상태에서의 전압이 상기 제 2 방전용 전압(VSS2)보다 작은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터로부터 출력되는 캐리펄스(CP_B)의 제 2 파형이 도시되어 있다.

이때, 상기 쉬프트 레지스터에는 도 5에 도시된 바와 같은 중첩된 헝태의 클럭펄스들(CLK1 내지 CLK4)이 공급된다.

도 6의 (a)에 도시된 바와 같이, 제 1 및 제 2 파형은 각각 서로 인접한 기간에 출력되는 두 개의 캐리펄스(CP_A, CP_B)를 포함한다.

도 6의 (b)는 도 6의 (a)로부터 제 1 파형만을 선택하여 나타낸 도면이고, 도 6의 (c)는 도 6의 (a)로부터 제 2 파형만을 선택하여 나타낸 도면이다.

도 6의 (a)에 도시된 바와 같이, 제 2 파형에 포함된 캐리펄스들(CP_B)의 하강천이시간(Tf_B)이 제 1 파형에 캐리펄스들(CP_A)의 하강천이시간(Tf_A)에 비하여 감소되었음을 알 수 있다.

도 7은 본 발명에 따른 쉬프트 레지스터로부터의 스캔펄스에 대한 시뮬레이션 파형을 나타낸 도면이다.

도 7에는 제 1 및 제 2 방전용 전압(VSS1, VSS2)이 모두 같은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔펄스의 제 1 파형과, 상기 제 1 방전용 전압(VSS1) 및 클럭펄스의 로우상태에서의 전압이 상기 제 2 방전용 전압(VSS2)보다 작은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔펄스의 제 2 파형이 도시되어 있다.

도 7의 (a)에 도시된 바와 같이, 제 1 및 제 2 파형은 각각 서로 인접한 기간에 출력되는 두 개의 스캔펄스(SP_A, SP_B)를 포함한다.

도 7의 (b)는 도 7의 (a)로부터 제 1 파형만을 선택하여 나타낸 도면이고, 도 7의 (c)는 도 7의 (a)로부터 제 2 파형만을 선택하여 나타낸 도면이다.

도 7의 (a)에 도시된 바와 같이, 제 2 파형에 포함된 스캔펄스들(SP_B)의 하 강천이시간(Tf_B)이 제 1 파형에 캐리펄스들(CP_A)의 하강천이시간(Tf_A)에 비하여 감소되었음을 알 수 있다.

도 8은 본 발명에 따른 쉬프트 레지스터에서 세트 노드 및 제 1 리세트 노드의 전압에 대한 시뮬레이션 파형을 나타낸 도면이다.

도 8에는 제 1 및 제 2 방전용 전압(VSS1, VSS2)이 모두 같은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터에 구비된 세트 노드(Q) 및 제 1 리세트 노드(QB1)의 전압에 대한 제 1 파형과, 상기 제 1 방전용 전압(VSS1) 및 클럭펄스의 로우상태에서의 전압이 상기 제 2 방전용 전압(VSS2)보다 작은 크기로 설정된 조건하에서 본 발명의 실시예에 따른 쉬프트 레지스터에 구비된 세트 노드(Q) 및 제 1 리세트 노드(QB1)의 전압에 대한 제 2 파형이 도시되어 있다.

도 8에 도시된 바와 같이, 제 1 및 제 2 파형은 각각 서로 인접한 두 스테이지의 세트 노드(Q)의 전압(Q_A, Q_B)과 제 1 리세트 노드(QB1)의 전압(QB_A, QB_B)을 포함한다.

도 8에 도시된 바와 같이, 제 2 파형에 포함된 세트 노드(Q) 및 제 1 리세트 노드(QB1)의 전압(Q_B, QB_B)의 하강천이시간(Tf_B)이 제 1 파형에 세트 노드(Q) 및 제 1 리세트 노드(QB1)의 전압(Q_A, QB_A)의 하강천이시간(Tf_A)에 비하여 감소되었음을 알 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 1은 종래의 쉬프트 레지스터를 개략적으로 나타낸 도면

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면

도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면

도 4는 도 2의 제 1 및 제 2 스테이지의 구성을 나타낸 도면

도 5는 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 또 다른 타이밍도를 나타낸 도면

도 6은 본 발명에 따른 쉬프트 레지스터로부터의 캐리펄스에 대한 시뮬레이션 파형을 나타낸 도면

도 7은 본 발명에 따른 쉬프트 레지스터로부터의 스캔펄스에 대한 시뮬레이션 파형을 나타낸 도면

도 8은 본 발명에 따른 쉬프트 레지스터에서 세트 노드 및 제 1 리세트 노드의 전압에 대한 시뮬레이션 파형을 나타낸 도면

Claims

차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서,

상기 각 스테이지가,

출력기간에 캐리펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어하며, 비출력기간에 외부로부터의 제 1 방전용 전압을 상기 다음단 스테이지 및 전단 스테이지에 공급하는 캐리펄스 출력부; 및,

상기 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 상기 비출력기간에 상기 제 1 방전용 전압과 다른 크기를 갖는 외부로부터의 제 2 방전용 전압을 상기 게이트 라인에 공급하는 스캔펄스 출력부를 포함하며;

상기 스캔펄스 출력부는 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 공급받아 이를 상기 스캔펄스로서 출력하며, 상기 클럭펄스들의 로우상태에서의 전압값이 상기 제 2 방전용 전압보다 더 작은 값을 갖는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 각 스테이지는,

상기 캐리펄스 출력부 및 상기 스캔펄스 출력부에 접속된 다수의 노드들;

상기 노드의 신호상태를 제어함으로써 상기 캐리펄스 출력부 및 스캔펄스 출력부의 동작을 제어하는 노드 제어부를 더 포함하며;

상기 각 노드의 방전상태가 외부로부터의 상기 제 1 방전용 전압에 의해서 제어됨을 특징으로 하는 쉬프트 레지스터.
제 2 항에 있어서,

상기 노드들은 세트 노드, 제 1 리세트 노드, 및 제 2 리세트 노드를 포함하며, 제 k 스테이지(k는 홀수의 자연수)의 적어도 하나의 노드와 제 k+1 스테이지의 적어도 어느 하나의 노드가 서로 전기적으로 연결됨을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 제 k 스테이지에 구비된 캐리펄스 출력부는.

상기 캐리펄스 또는 제 1 방전용 전압이 출력되며, 제 k+2 스테이지, 제 k-1 스테이지, 및 제 k-2 스테이지에 접속된 캐리출력단자; 상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 캐리출력단자간에 접속된 캐리풀업 스위칭소자; 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자와 상기 제 1 방전용 전압을 전송하는 제 1 방전용전원라인간에 접속된 제 1 캐리풀다운 스위칭소자; 및, 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자와 상기 제 1 방전용전원라인간에 접속된 제 2 캐리풀다운 스위칭소자를 포함하며; 그리고,

상기 제 k 스테이지의 구비된 스캔펄스 출력부는,

상기 스캔펄스 또는 제 2 방전용 전압이 출력되며, 제 k 게이트 라인에 접속된 스캔출력단자; 상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 클럭전송라인과 상기 스캔출력단자간에 접속된 스캔풀업 스위칭소자; 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 스캔출력단자와 상기 제 2 방전용 전압을 전송하는 제 2 방전용전원라인간에 접속된 제 1 스캔풀다운 스위칭소자; 및, 서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 스캔출력단자와 상기 제 2 방전용전원라인간에 접속된 제 2 스캔풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
제 4 항에 있어서,

상기 제 k 스테이지에 구비된 노드 제어부는.

외부로부터의 제 1 스타트 신호 또는 제 k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압을 전송하는 제 1 충전용전원라인과 상기 제 k 스테이지의 세트 노드간에 접속된 제 1 스위칭소자;

제 k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 2 스위칭소자;

서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 3 스위칭소자;

서로 연결된 제 k 및 제 k+1 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 4 스위칭소자;

상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 및 제 k+1 스테이지의 제 1 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 5 스위칭소자;

상기 제 1 스타트 펄스 또는 제 k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 제 1 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자;

제 1 교류전원라인으로부터의 제 1 교류 전압에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 제 k 스테이지의 공통 노드간에 접속된 제 7 스위칭소자;

상기 제 k 스테이지의 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 k 스테이지의 제 1 리세트 노드간에 접속된 제 8 스위칭소자;

상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 9 스위칭소자; 및,

제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k 스테이지의 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 10 스위칭 소자를 포함함을 특징으로 하는 쉬프트 레지스터.
제 5 항에 있어서,

상기 제 k+1 스테이지에 구비된 캐리펄스 출력부는.

상기 캐리펄스 또는 제 1 방전용 전압이 출력되며, 제 k+3 스테이지에 접속된 캐리출력단자; 상기 제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 2 클럭전송라인과 상기 캐리출력단자간에 접속된 캐리풀업 스위칭소자; 서로 연결된 제 k+1 및 제 k 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자와 상기 제 1 방전용 전압을 전송하는 제 1 방전용전원라인간에 접속된 제 1 캐리풀다운 스위칭소자; 및, 서로 연결된 제 k 및 제 k+1 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 캐리출력단자와 상기 제 1 방전용전원라인간에 접속된 제 2 캐리풀다운 스위칭소자를 포함하며; 그리고,

상기 제 k 스테이지의 구비된 스캔펄스 출력부는,

상기 스캔펄스 또는 제 2 방전용 전압이 출력되며, 제 k+1 게이트 라인에 접속된 스캔출력단자; 상기 제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 클럭전송라인과 상기 스캔출력단자간에 접속된 스캔풀업 스위칭소자; 서로 연결된 제 k+1 및 제 k 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 스캔출력단자와 상기 제 2 방전용 전압을 전송 하는 제 2 방전용전원라인간에 접속된 제 1 스캔풀다운 스위칭소자; 및, 서로 연결된 제 k+1 및 제 k 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 스캔출력단자와 상기 제 2 방전용전원라인간에 접속된 제 2 스캔풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
제 6 항에 있어서,

상기 제 k+1 스테이지에 구비된 노드 제어부는.

외부로부터의 제 2 스타트 신호 또는 제 k-1 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압을 전송하는 제 1 충전용전원라인과 상기 제 k+1 스테이지의 세트 노드간에 접속된 제 1 스위칭소자;

제 k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 2 스위칭소자;

서로 연결된 제 k+1 및 제 k 스테이지의 제 2 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 3 스위칭소자;

서로 연결된 제 k+1 및 제 k 스테이지의 제 1 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 세트 노드와 상기 제 2 방전용전원라인간에 접속된 제 4 스위칭소자;

상기 제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드와 상기 제 1 방전용전원라인간 에 접속된 제 5 스위칭소자;

상기 제 2 스타트 펄스 또는 제 k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자;

제 2 교류전원라인으로부터의 제 2 교류 전압에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 제 k+1 스테이지의 공통 노드간에 접속된 제 7 스위칭소자;

상기 제 k+1 스테이지의 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 k+1 스테이지의 제 2 리세트 노드간에 접속된 제 8 스위칭소자;

상기 제 k+1 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 9 스위칭소자; 및,

상기 제 k 스테이지의 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 k+1 스테이지의 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 10 스위칭소자를 포함하며;

상기 제 1 교류 전압과 제 2 교류 전압이 서로 위상반전된 형태인 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 제 1 방전용 전압이 제 2 방전용 전압보다 작은 것을 특징으로 하는 쉬프트 레지스터.
삭제
제 1 항에 있어서,

상기 캐리펄스 출력부는 상기 캐리펄스를 출력하기 위한 캐리풀업 스위칭소자를 포함하고, 상기 스캔펄스 출력부는 상기 스캔펄스를 출력하기 위한 스캔풀업 스위칭소자를 포함하며; 그리고,

상기 캐리풀업 스위칭소자의 사이즈가 상기 스캔풀업 스위칭소자의 사이즈보다 작은 것을 특징으로 하는 쉬프트 레지스터.
제 4 항에 있어서,

상기 스캔풀업 스위칭소자가 상기 캐리풀업 스위칭소자보다 더 큰 크기를 갖는 것을 특징으로 하는 쉬프트 레지스터.