KR101658144B1 - 내장회로를 구비한 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시패널이 프레임 중간에 오프(off)되어 리세트가 되지 못한 채 다음 프레임 신호가 입력될 때 리세트 되지 못한 내장회로를 미리 리세트함으로써 비정상적인 화면 이상이 발생하는 것을 미연에 방지하도록 한 내장회로를 구비한 액정표시장치에 관한 것으로, 직렬로 연결된 복수의 내장회로가 구비된 게이트 내장회로를 갖는 내장회로를 구비한 액정표시장치에 있어서, 상기 복수의 내장회로 각각은 서로 순차적인 위상차를 갖고 순환하는 복수의 클럭펄스 중 적어도 하나의 클럭펄스를 인가받고, 전단 내장회로로부터의 출력펄스 또는 외부로부터의 스타트 펄스와 후단 내장회로로부터의 출력펄스에 따라 세트 노드와 리세트 노드의 전압상태를 제어하고, 상기 각 내장회로는 세트 노드와 리세트 노드의 전압 상태에 따라 제어되어 각각 출력펄스를 출력하며, 상기 복수의 내장회로 중 한 프레임의 중간에 오프되어 리세트가 되지 못한 채 다음 프레임 신호가 입력될 때 리세트 되지 못한 내장회로를 상기 복수의 클럭펄스 중 적어도 어느 하나를 강제로 인가하여 리세트하는 것을 특징으로 한다.
액정표시장치, GIP, 내장회로, 클럭펄스

Description

내장회로를 구비한 액정표시장치{LIQUID CRYCTAL DISPLAY DEVICE INCLUDED DRIVING CIRCUIT}
본 발명은 액정표시장치에 관한 것으로, 특히 비정상적인 구동 불량을 방지하도록 한 내장회로를 구비한 액정표시장치에 관한 것이다.
일반적으로 액정표시장치(Liquid Crystal Display Device: LCD)는 브라운관 방식에 비해 소비전력이 낮고, 경량 박형이 가능하며 유해 전자파를 방출하지 않는 장점으로 점차 그 수요가 증가하는 추세이며, 스위칭 소자로 박막 트랜지스터(Thin Film Transistor : TFT)를 이용한 액티브 매트릭스 액정표시장치(Active matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 일반적으로 사용되고 있다.
액정표시장치는 액정표시패널과, 액정표시패널의 데이터 라인에 데이터를 공급하기 위한 데이터 구동부와, 액정표시패널의 게이트 라인에 게이트 펄스를 공급하기 위한 게이트 구동부와, 데이터 구동부 및 게이트 구동부를 제어하기 위한 타이밍 컨트롤러를 구비한다. 이러한, 액정표시장치는 일반적으로 게이트 및 데이터 구동부를 집적회로 형태로 형성하여 TCＰ또는 COF 테이프와 같이 액정표시패널에 부착하여 사용한다. 이로 인해서 부품소자 수가 증가하고, 부품소자 수의 증가에 따른 공정 증가로 공정비용이 상승하여 액정표시장치를 경량화 및 소형화하는데 문제점이 되고 있어, 게이트 구동부를 액정표시패널에 형성하는 GIP(Gate Drive-IC in panel) 방식의 액정표시장치가 제안되었다.
내장회로를 구비한 액정표시장치에서 데이터 구동부는 칩 형태로 형성하여 TCP 또는 COF 테이프와 같이 액정표시패널에 부착하여 형성되고, 액정표시패널의 표시영역에는 액정셀을 정의하는 다수의 게이트 및 데이터 라인이 교차되어 형성되어 있고, 표시영역의 외곽에서 다수의 박막 트랜지스터로 구성되는 GIP 방식의 게이트 구동부(이하 "게이트 내장회로"라 한다.)가 구비되어 있다.
그리고, 게이트 내장회로와 게이트 라인 사이에는 액정표시패널의 액정셀들의 불량여부를 검사하기 위한 충방전 회로가 위치하게 된다. 이 충방전(charging/discharging) 회로는 게이트 라인에 전원전압(VDD)을 공급하여 액정셀을 충전시켜 액정셀의 정상적 구동여부를 확인하고 다시 게이트 라인에 접지전압(VSS)을 공급하여 액정셀을 방전시키게 된다.
도 1은 종래 기술에 의한 액정표시장치를 개략적으로 나타낸 구성도이다.
종래 기술에 의한 내장회로를 구비한 액정표시장치는 도 1에 도시한 바와 같이, 서로 직렬로 연결된 n개의 게이트 내장회로들(GIP1 내지 GIPn) 및 하나의 더미 내장회로(GIPn+1)로 구성된다. 여기서, 각 내장회로들(GIP1 내지 GIPn)은 한 프레임 기간 동안 한 번의 출력펄스(Vout1 내지 Voutn)를 출력하며, 이때 복수의 클럭신호(CLK1 내지 CLK4) 중 적어도 하나의 클럭신호를 받아 제 1 내장회로(GIP1)로부터 더미 내장회로(GIPn+1)까지 순차적으로 출력펄스(Vout1 내지 Voutn+1)를 출력한 다.
상기 더미 내장회로(GIPn+1)를 제외한 상기의 내장회로들(GIP1 내지 GIPn)로부터 출력된 출력펄스들(Vout1 내지 Voutn)은 영상을 표시하는 액정표시패널(미도시)의 게이트 라인들에 순차적으로 공급되어, 표시패널의 각 게이트 라인들을 순차적으로 스캐닝하게 된다.
구체적으로, 제 1 내장회로(GIP1)가 제 1 출력펄스(Vout1)를 출력하면, 이어서 제 2 내장회로(GIP2)가 제 2 출력펄스(Vout2)를 출력하고, 다음으로 제 3 내장회로(GIP3)가 제 3 출력펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 내장회로(GIPn)가 제 n 출력펄스(Voutn)를 출력한다.
한편, 제 n 내장회로(GIPn)가 제 n 출력펄스(Voutn)를 출력한 후, 더미 내장회로(GIPn+1)가 제 n+1 출력펄스(Voutn+1)를 출력하는데, 이때 더미 내장회로(GIPn+1)로부터 출력된 제 n+1 출력펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 제 n 내장회로(GIPn)에만 공급된다.
상술한 바와 같이, 각 내장회로들(GIP1 내지 GIPn+1)는 출력펄스(Vout1 내지 Voutn+1)를 이용하여 자신으로부터 후단에 위치한 내장회로 및 자신으로부터 전단에 위치한 내장회로의 동작을 제어한다.
구체적으로, 제 k 내장회로(GIPk)로부터의 제 k 출력펄스(Voutk)는 제 k-1 내장회로(GIPk-1) 및 제 k+1 내장회로(GIPk+1)에 공급된다. 제 k+1 내장회로(GIPk+1)는 제 k 출력펄스(Voutk)에 의해 세트되며, 제 k-1 내장회로(GIPk-1)는 제 k 출력펄스(Voutk)에 의해 리세트된다.
제 k 내장회로(GIPk)로부터의 제 k 출력펄스(Voutk)는 제 k-2 내장회로(GIPk-2) 및 제 k+2 내장회로(GIPk+2)에 공급될 수도 있다. 이 경우, 제 k+2 내장회로(GIPk+2)는 제 k 출력펄스(Voutk)에 의해 세트되며, 제 k-2 내장회로(GIPk-2)는 제 k 출력펄스(Voutk)에 의해 리세트된다.
상기 각 내장회로(GIP1 내지 GIPn+1)는 복수의 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나의 클럭펄스와 함께 스타트 펄스(Vst)를 공급받는다.
한편, 상기 각 내장회로(GIP1 내지 GIPn+1)에 인가되는 복수의 클럭펄스(CLK1 내지 CLK4) 예를 들어, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 게이트 로우 전압레벨과 게이트 하이 전압레벨의 진폭을 갖도록 주기적으로 발생될 수 있다.
이러한 각 클럭펄스(CLK1 내지 CLK4)들은 서로 동일한 펄스 폭 및 듀티율을 갖는다. 한편, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 인접하게 발생되는 클럭펄스간에 소정 기간 동안 동시에 액티브 상태(하이 기간)을 유지하도록 발생되어 서로 순환되도록 공급될 수도 있다. 복수의 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 순차적으로 출력된다.
제 2 클럭펄스(CLK2)는 제 1 클럭펄스(CLK1)보다 한 펄스 폭 만큼 위상 지연되어 출력되며, 제 3 클럭펄스(CLK3)는 제 2 클럭펄스(CLK2)보다 한 펄스 폭 만큼 위상 지연되어 출력되고, 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스 폭 만큼 위상 지연되어 출력되며, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스 폭 만큼 위상 지연되어 출력된다.
여기서, 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이와 같이, 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)가 서로 동기될 때 제 1 내지 제 4 클럭펄스(CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
각각의 클럭펄스들(CLK1 내지 CLK4)은 각 내장회로의 출력펄스를 생성하는데 사용되는 신호들로서, 각 내장회로(GIP1 내지 GIPn+1)은 이들 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 이용하여 출력펄스(Vout1 내지 Voutn+1)를 생성한다.
예를들어, n개의 내장회로들 중 4k+1번째 내장회로는 제 1 클럭펄스(CLK1)를 사용하여 4k+1번째의 출력펄스들을 출력하고, 4k+2번째 내장회로는 제 2 클럭펄스(CLK2)를 사용하여 4k+2번째의 출력펄스들을 출력하며, 4k+3번째 내장회로는 제 3 클럭펄스(CLK3)를 사용하여 4k+3번째의 출력펄스를 출력하고, 4k+4번째 내장회로는 제 4 클럭펄스(CLK4)를 사용하여 4k+4번째의 출력펄스들을 출력한다.
따라서 상기와 같이 구성된 종래 기술에 의한 내장회로를 구비한 액정표시장치는 정상적으로 한 프레임이 끝날 경우 모든 내장회로는 리세트된 상태가 된다.
그러나 프레임 중간에 신호가 끊기거나 해상도가 바뀌는 등의 불규칙적인 신호가 입력될 경우 끊기는 시점에서 세트된 내장회로 및 그 내장회로의 출력으로부터 리세트되는 내장회로는 세트된 상태로 다음 프레임이 인가되고 이는 비정상적인 출력을 발생하게 된다.
이러한 현상은 모든 내장회로에서 일어나게 되는데 액정표시패널의 사이즈가 작을 경우는 비정상적인 출력이 발생하더라도 다음 프레임하에서 세트, 리세트가 이루어지므로 정상적인 파형으로 회복되고 화면도 정상으로 돌아오지만, 액정표시 패널이 대형화될 수록 비정상적인 출력에 의해 전류(current)가 다량 흐르게 되고 이는 전원(power)의 허용 용량을 넘게 되어 스타트 펄스(Vst)의 전압 하강(Vgh) 및 전압 상승(Vgl)을 가져오고 이렇게 비정상적인 전압 하강 및 전압 상승은 액정표시패널을 회복시키기 어렵게 되어 구동불량이 발생하게 된다.
한편, 도 2는 종래 기술에 의한 내장회로를 구비한 액정표시장치에서 구동불량에 의한 출력파형의 충돌을 나타낸 출력도이다.
도 2에서와 같이, 도 1의 제 4 내장회로(GIP4)까지 세트된 상태에서 프레임 중간에 신호가 끊기거나 해상도가 바뀌는 등의 불규칙적인 신호가 입력될 경우 끊기는 시점에서 충전된 내장회로 및 그 내장회로의 출력으로부터 리세트되는 내장회로는 세트된 상태로 다음 프레임이 인가되고 이는 비정상적인 출력(A)을 발생됨을 알 수 있다.
본 발명은 상기와 같은 종래의 문제를 해결하기 위한 것으로 액정표시패널이 프레임 중간에 오프(off)되어 리세트가 되지 못한 채 다음 프레임 신호가 입력될 때 리세트 되지 못한 내장회로를 미리 리세트함으로써 비정상적인 화면 이상이 발생하는 것을 미연에 방지하도록 한 내장회로를 구비한 액정표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 내장회로를 구비한 액정 표시장치는 직렬로 연결된 복수의 내장회로가 구비된 게이트 내장회로를 갖는 내장회로를 구비한 액정표시장치에 있어서, 상기 복수의 내장회로 각각은 서로 순차적인 위상차를 갖고 순환하는 복수의 클럭펄스 중 적어도 하나의 클럭펄스를 인가받고, 전단 내장회로로부터의 출력펄스 또는 외부로부터의 스타트 펄스와 후단 내장회로로부터의 출력펄스에 따라 세트 노드와 리세트 노드의 전압상태를 제어하고, 상기 각 내장회로는 세트 노드와 리세트 노드의 전압 상태에 따라 제어되어 각각 출력펄스를 출력하며, 상기 복수의 내장회로 중 한 프레임의 중간에 오프되어 리세트가 되지 못한 채 다음 프레임 신호가 입력될 때 리세트 되지 못한 내장회로를 상기 복수의 클럭펄스 중 적어도 어느 하나를 강제로 인가하여 리세트하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 내장회로를 구비한 액정표시장치는 직렬로 연결된 복수의 내장회로가 구비된 게이트 내장회로를 갖는 액정표시장치에 있어서, 상기 복수의 내장회로 각각은 서로 순차적인 위상차를 갖고 순환하는 복수의 클럭펄스 중 적어도 하나의 클럭펄스를 인가받고, 전단 내장회로로부터의 출력펄스 또는 외부로부터의 스타트 펄스와 후단 내장회로로부터의 출력펄스에 따라 세트 노드와 리세트 노드의 전압상태를 제어하고, 상기 각 내장회로는 세트 노드와 리세트 노드의 전압 상태에 따라 제어되어 각각 출력펄스를 출력하며, 상기 복수의 내장회로 중 한 프레임의 중간에 오프되어 리세트가 되지 못한 채 다음 프레임 신호가 입력될 때 상기 각 내장회로 전체를 리세트하는 리세트 신호를 인가하는 것을 특징으로 한다.
본 발명에 의한 내장회로를 구비한 액정표시장치는 다음과 같은 효과가 있다.
즉, 액정표시패널이 한 프레임 중간에 off되어 리세트가 되지 못한 채 다음 프레임 신호가 입력될 때 리세트 되지 못한 내장회로를 클럭신호 또는 별도의 리세트 신호를 인가하여 내장회로들을 리세트함으로써 비정상적인 화면 이상이 발생하는 것을 미연에 방지할 수 있다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 내장회로를 구비한 액정표시장치를 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3b는 본 발명에 의한 내장회로를 구비한 액정표시장치를 개략적으로 나타낸 구성도이다.
본 발명에 의한 내장회로를 구비한 액정표시장치는 도 3에 도시한 바와 같이, 서로 직렬로 연결된 n개의 게이트 내장회로들(GIP1 내지 GIPn)로 구성된다. 여기서, 각 내장회로들(GIP1 내지 GIPn)은 한 프레임 기간 동안 한 번의 출력펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 복수의 클럭신호(CLK1 내지 CLK4)와 스타트 펄스(Vst) 및 전원전압(VDD)와 접지전압(VSS)을 통해 제 1 내장회로(GIP1)로부터 제 n 내장회로(GIPn)까지 순차적으로 출력펄스(Vout1 내지 Voutn)를 출력한다.
상기 내장회로들(GIP1 내지 GIPn)로부터 출력된 출력펄스들(Vout1 내지 Voutn)은 영상을 표시하는 액정표시패널(미도시)의 게이트 라인들에 순차적으로 공급되어, 액정표시패널의 각 게이트 라인들을 순차적으로 스캐닝하게 된다.
구체적으로 도 3a에 도시된 바와 같이, 제 1 내장회로(GIP1)가 제 1 출력펄스(Vout1)를 출력하면, 이어서 제 2 내장회로(GIP2)가 제 2 출력펄스(Vout2)를 출력하고, 다음으로 제 3 내장회로(GIP3)가 제 3 출력펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 내장회로(GIPn)가 제 n 출력펄스(Voutn)를 출력한다.
상술한 바와 같이, 각 내장회로들(GIP1 내지 GIPn)는 출력펄스(Vout1 내지 Voutn)를 이용하여 자신으로부터 후단에 위치한 내장회로 및 자신으로부터 전단에 위치한 내장회로의 동작을 제어한다.
구체적으로, 제 k 내장회로(GIPk)로부터의 제 k 출력펄스(Voutk)는 제 k-1 내장회로(GIPk-1) 및 제 k+1 내장회로(GIPk+1)에 공급된다. 제 k+1 내장회로(GIPk+1)는 제 k 출력펄스(Voutk)에 의해 세트되며, 제 k-1 내장회로(GIPk-1)는 제 k 출력펄스(Voutk)에 의해 리세트된다.
또한 도 3b에 도시된 바와 같이, 제 k 내장회로(GIPk)로부터의 제 k 출력펄스(Voutk)는 제 k-2 내장회로(GIPk-2) 및 제 k+2 내장회로(GIPk+2)에 공급될 수도 있다. 이 경우, 제 k+2 내장회로(GIPk+2)는 제 k 출력펄스(Voutk)에 의해 세트되며, 제 k-2 내장회로(GIPk-2)는 제 k 출력펄스(Voutk)에 의해 리세트된다.
따라서 상기와 같이 본 발명에 의한 내장회로를 구비한 액정표시장치는 정상적으로 한 프레임이 끝날 경우 모든 내장회로는 리세트된 상태가 된다.
도 4는 도 3a의 액정표시장치에 공급되는 복수의 구동신호들을 나타낸 파형도이다.
도 4에 도시한 바와 같이, 각 내장회로(GIP1 내지 GIPn)들은 적어도 한 프레임 단위로 미리 설정된 기간 예를 들어, 한 기간 동안 각각 서로 동일하거나 다른 레벨로 변환되어 입력되는 전원전압(VDD)과, 상기 기간에 단위로 서로 동일하거나 다른 레벨로 변환되어 입력되는 접지전압(VSS), 및 서로 순차적인 위상차를 갖고 순환하는 복수의 클럭펄스(CLK1 내지 CLK4) 중 적어도 하나의 클럭펄스를 인가받는다.
여기서, 각각의 내장회로(GIP1 내지 GIPn)에 공급되는 복수의 클럭펄스(CLK1 내지 CLK4) 수는 각 내장회로(GIP1 내지 GIPn)의 회로 구성에 따라 가변될 수 있다. 즉, 4 위상 클럭펄스 또는 6 위상 클럭펄스 등 회로의 구성에 따라 다양하게 사용할 수 있다.
상기 각 내장회로(GIP1 내지 GIPn) 중 가장 상측에 위치한 제 1 내장회로(GIP1)는 서로 동일하거나 다른 레벨로 변환되어 입력되는 전원전압(VDD), 서로 동일하거나 다른 레벨로 변환되어 입력되는 접지전압(VSS) 및 상기 복수의 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나의 클럭펄스와 함께 스타트 펄스(Vst)를 공급받는다.
그리고, 상기 제 1 내장회로(GIP1)를 제외한 나머지 내장회로(GIP2 내지 GIPn)는 스타트 펄스(Vst)를 제외한 나머진 신호들 즉, 전원전압(VDD), 접지전압(VSS), 상기 복수의 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나의 클럭펄스를 공급받는다. 여기서, 제 1 내장회로(GIP1)를 제외한 나머지 내장회로(GIP2 내지 GIPn)는 필요에 따라 예를 들어, 상기 스타트 펄스(Vst)를 이용하여 각 내장회로(GIP2 내지 GIPn)를 모두 리세트시키는 경우에 스타트 펄스(Vst)를 더 공급받기도 한다.
여기서, 게이트 하이전압 레벨은 상기 각 내장회로(GIP1 내지 GIPn)에 구비된 적어도 하나의 세트 및 리세트 노드를 충전시킬 수 있는 레벨 즉, 각 내장회로(GIP1 내지 GIPn)의 세트 및 리세트 노드에 접속된 스위칭 소자들을 턴-온시킬 수 있는 레벨로 설정된다.
상기 전원전압(VSS)은 게이트 로우 전압레벨 즉, 각 내장회로(GIP1 내지 GIPn)에 구비된 적어도 하나의 세트 및 리세트 노드를 방전시켜 세트 및 리세트 노드에 접속된 스위칭 소자들을 턴-오프시킬 수 있도록 설정된다.
한편, 상기 복수의 클럭펄스(CLK1 내지 CLK4) 예를 들어, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 게이트 로우 전압레벨과 게이트 하이 전압레벨의 진폭을 갖도록 주기적으로 발생될 수 있다.
이러한 각 클럭펄스(CLK1 내지 CLK4)들은 서로 동일한 펄스 폭 및 듀티율을 갖는다. 한편, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 인접하게 발생되는 클럭펄스간에 소정 기간 동안 동시에 액티브 상태(하이 기간)을 유지하도록 발생되어 서로 순환되도록 공급될 수도 있다. 복수의 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 순차적으로 출력된다.
제 2 클럭펄스(CLK2)는 제 1 클럭펄스(CLK1)보다 한 펄스 폭 만큼 위상 지연되어 출력되며, 제 3 클럭펄스(CLK3)는 제 2 클럭펄스(CLK2)보다 한 펄스 폭 만큼 위상 지연되어 출력되고, 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스 폭 만큼 위상 지연되어 출력되며, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스 폭 만큼 위상 지연되어 출력된다.
여기서, 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이와 같이, 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)가 서로 동기될 때 제 1 내지 제 4 클럭펄스(CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
각각의 클럭펄스들(CLK1 내지 CLK4)은 각 내장회로의 출력펄스를 생성하는데 사용되는 신호들로서, 각 내장회로(GIP1 내지 GIPn)은 이들 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 이용하여 출력펄스(Vout1 내지 Voutn)를 생성한다.
예를들어, n개의 내장회로들 중 4k+1번째 내장회로는 제 1 클럭펄스(CLK1)를 사용하여 4k+1번째의 출력펄스들을 출력하고, 4k+2번째 내장회로는 제 2 클럭펄스(CLK2)를 사용하여 4k+2번째의 출력펄스들을 출력하며, 4k+3번째 내장회로는 제 3 클럭펄스(CLK3)를 사용하여 4k+3번째의 출력펄스를 출력하고, 4k+4번째 내장회로는 제 4 클럭펄스(CLK4)를 사용하여 4k+4번째의 출력펄스들을 출력한다.
도 4의 경우는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 클럭펄스들의 종류는 서로 다른 위상차를 갖는 2개의 클럭펄스 이상이면 몇 개라도 사용할 수 있다.
도 4에 도시된 입력 파형도를 참조하여 적어도 한 프레임(Frame) 단위로 설정된 기간별 입력 신호들의 전압 레벨 변화를 살펴보면 다음과 같다.
적어도 한 프레임 단위로 설정된 기간은 영상이 표시되는 기간동안 교번적으 로 적용되므로 먼저, 입력 신호들의 전압레벨 변화를 살펴보면, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 게이트 로우 전압레벨과 게이트 하이 전압레벨의 진폭을 갖도록 주기적으로 공급되며, 충전용 전압원(VDD)은 게이트 하이 전압레벨을 유지하도록 공급된다. 이때, 방전용 전압원(VSS)은 게이트 로우 전압레벨을 유지하도록 공급된다.
한편, 상기 각 내장회로(GIP1 내지 GIPn) 중 한 프레임의 중간에 오프(off)되어 리세트가 되지 못한 채 다음 프레임 신호가 해당 내장회로에 입력될 때 리세트 되지 못해 비정상적인 출력을 발생하게 된다.
따라서 본 발명에 의한 내장회로를 구비한 액정표시장치는 한 프레임의 중간에 오프되어 리세트가 되지 못한 채 다음 프레임 신호가 인가되기 전에 복수의 클럭신호(CLK1 내지 CLK4) 중 적어도 어느 하나의 클럭신호를 이용하여 각 내장회로(GIP1 내지 GIPn)를 리세트시키고 있다.
여기서, 복수의 클럭신호(CLK1 내지 CLK4) 중 적어도 어느 하나의 클럭신호를 이용하는 것은 타이밍 컨트롤러로부터 출력되는 각종 제어신호 중 수평동기신호(Hsync) 또는 데이터인에이블 신호(DE)를 카운트하여 사용할 수 있다.
도 5는 도 3b의 액정표시장치에서 리세트되지 않은 내장회로를 임의로 리세트시키기 위한 파형도이다.
도 5에 도시한 바와 같이, 각 내장회로(GIP1 내지 GIPn) 중 한 프레임의 중간에 오프(off)되어 리세트가 되지 못한 채 다음 프레임 신호가 해당 내장회로에 입력되기 전에 복수의 클럭신호(CLK1 내지 CLKn) 중 임의의 클럭신호를 인가하여 리세트가 안된 내장회로를 임의로 리세트시킴으로써 각 내장회로로부터 비정상적인 출력이 발생하는 것을 방지할 수 있다.
보다 구체적으로 설명하면, 도 6a는 액정표시장치에서 한 프레임의 중간에 구동이 중단된 상태의 클럭펄스 파형도이고, 도 6b는 도 6a에서 구동이 중단된 상태의 내장회로를 리세트시키기 위한 클럭펄스 파형도이다.도 6a 내지 도 6b는 상기 도 3b에 도시된 구성을 기준으로 설명한다.
도 6a에서와 같이, 스타트 펄스(Vst)가 인가된 상태에서 순차적으로 제 1 클럭신호(CLK1)와 제 2 클럭신호(CLK2)가 제 1 내장회로(GIP1)와 제 2 내장회로(GIP2)에 인가되면, 상기 제 1 내장회로(GIP1)의 출력펄스(Vout1)는 제 3 내장회로(GIP3)를 세트하고, 상기 제 2 내장회로(GIP2)의 출력펄스(Vout2)는 제 4 내장회로(GIP4)를 세트한다.
그리고 상기 제 3 내장회로(GIP3)의 출력펄스(Vout3)는 상기 제 1 내장회로(GIP1)를 리세트하고, 상기 제 4 내장회로(GIP4)의 출력펄스(Vout4)는 상기 제 2 내장회로(GIP2)를 리세트한다.
그런데 한 프레임의 중간 즉, 제 1 클럭펄스(CLK1) 및 제 2 클럭신호(CLK2)가 차례로 인가되고 있는 상태에서 제 3 클럭펄스(CLK3)가 인가되기 전에 구동이 중단되면, 제 5 내장회로 내지 제 n 내장회로(GIP5 내지 GIPn)는 출력펄스를 출력하지 못하게 되고 이에 따라 제 3 내장회로(GIP3) 및 제 4 내장회로(GIP4)는 리세트되지 못한 상태로 되어 있게 된다.
따라서 상기 제 3 내장회로(GIP3) 및 제 4 내장회로(GIP4)가 리세트되지 못한 상태에서 다음 프레임 신호가 인가되면, 중간 단계에서 내장회로가 동작을 멈추 거나 출력펄스에 이상이 발생하고 이것이 전압 레벨을 다운시켜 일정이하로 내려가게 되면 화면 이상을 발생시킨다.
이는 액정표시패널의 크기가 커질수록 발생위험이 높아지므로 대형 모델에 게이트 내장회로를 적용할 경우에 도 6b에서와 같이, 순차적으로 인가되는 복수의 클럭펄스(CLK1 내지 CLK4)를 카운트하여 구동이 중단된 위치를 검출한 후에 강제적으로 제 3 클럭신호(CLK3) 및 제 4 클럭신호(CLK4)를 각 내장회로에 인가하여 모든 내장회로를 리세트시킨 상태에서 다음 프레임 신호가 인가되도록 한다.
한편, 상기 강제로 인가되는 클럭신호는 타이밍 콘트롤러(미도시) 자체에서 추가적인 클럭펄스를 강제로 인가하여 이전단의 내장회로를 리세트시킨다.
도 7은 본 발명의 다른 실시예에 의한 내장회로를 구비한 액정표시장치를 개략적으로 나타낸 구성도이고, 도 8은 도 7의 액정표시장치에 공급되는 복수의 구동신호들을 나타낸 파형도이다.
본 발명의 다른 실시예에 의한 내장회로를 구비한 액정표시장치는 도 7에 도시한 바와 같이, 도 3a 및 도 3b의 본 발명에 의한 내장회로를 구비한 액정표시장치와 비교하여 각 내장회로(GIP1 내지 GIPn)를 구동하는 각 클럭신호(CLK1 내지 CLK4)와 별개로 각 내장회로를 리세트시키는 리세트 신호(Vrst)를 받아 구동하는 리세트 트랜지스터를 각 내장회로(GIP1 내지 GIPn)에 내장하고 있다.
즉, 본 발명의 다른 실시예에 의한 내장회로를 구비한 액정표시장치는 내장회로와 무관하게 동작하는 리세트 트랜지스터를 추가로 구성하여 각 내장회로를 동시에 리세트시키고 있다.
도 9는 본 발명의 다른 실시예에 의한 내장회로를 구비한 액정표시장치에서 각 내장회로의 구성을 나타낸 회로도이다.
도 9에 도시한 바와 같이, 소오스 단자가 클럭신호(CLK)에 접속되고 드레인 단자를 출력단으로 하며 상기 클럭신호에 따라 게이트 라인에 하이 전압 및 로우 전압 중 하나를 공급하는 풀-업 트랜지스터(NT1)와, 상기 풀-업 트랜지스터(NT1)의 출력단에 소오스 단자가 접속되고 드레인 단자에 접지전압(VSS)이 접속되며 상기 클럭신호(CLK)에 따라 게이트 라인에 로우 전압을 공급하는 풀-다운 트랜지스터(NT2)와, 소오스 단자에 전원전압(VDD)이 접속되고 드레인 단자가 상기 풀-업 트랜지스터(NT1)의 게이트 단자에 접속되며 게이트 단자에 스타트 펄스(Vst)가 인가되는 제 1 스위칭 소자(NT3)와, 상기 제 1 스위칭 소자(NT3)의 드레인 단자에 소오스 단자가 연결되고 드레인 단자에 접지전압(VSS)이 접속되며 게이트 단자에 상기 풀-다운 트랜지스터(NT2)의 게이트 단자가 접속되는 제 2 스위칭 소자(NT4)와, 소오스 단자가 상기 제 1 스위칭 소자(NT3)의 드레인 단자에 연결되고 드레인 단자에 접지전압(VSS)이 접속되며 게이트 단자에 후단의 출력펄스(Vout3)가 인가되는 제 3 스위칭 소자(NT5)와, 상기 제 3 스위칭 소자(NT5)의 전단에 구성되고 소오스 단자가 상기 제 3 스위칭 소자(NT5)의 소오스 단자와 연결되며 드레인 단자에 접지전압(VSS)이 접속되고 게이트 단자에 리세트 신호가 인가되는 리세트 트랜지스터(NT6)를 포함하여 구성되어 있다.
여기서, 상기 제 2 스위칭 소자(NT4)와 제 3 스위칭 소자(NT5) 및 상기 리세트 트랜지스터(NT6)의 소오스 단자는 공통으로 상기 제 1 스위칭 소자(NT3)의 드레 인 단자 및 상기 풀-업 트랜지스터(NT1)의 게이트 단자에 노드를 통해 공통으로 연결되어 있다.
또한, 상기 풀-업 트랜지스터(NT1), 풀-다운 트랜지스터(NT2), 제 1 내지 제3 스위칭 소자(NT3 내지 NT5) 및 리세트 트랜지스터(NT6)는 NMOS 트랜지스터로 구성되어 있다.
한편, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
도 1은 종래 기술에 의한 액정표시장치를 개략적으로 나타낸 구성도
도 2는 종래 기술에 의한 내장회로를 구비한 액정표시장치에서 구동불량에 의한 출력파형의 충돌을 나타낸 출력도
도 3a 및 도 3b는 본 발명에 의한 내장회로를 구비한 액정표시장치를 개략적으로 나타낸 구성도
도 4는 도 3a 및 도 3b의 액정표시장치에 공급되는 복수의 구동신호들을 나타낸 파형도
도 5는 본 발명에 의한 내장회로를 구비한 액정표시장치에서 각 내장회로에 인가되는 클럭펄스를 나타낸 파형도
도 6a는 액정표시장치에서 한 프레임의 중간에 구동이 중단된 상태의 클럭펄스 파형도
도 6b는 도 6a에서 구동이 중단된 상태의 내장회로를 리세트시키기 위한 클럭펄스 파형도
도 7은 본 발명의 다른 실시예에 의한 내장회로를 구비한 액정표시장치를 개략적으로 나타낸 구성도
도 8은 도 7의 액정표시장치에 공급되는 복수의 구동신호들을 나타낸 파형도
도 9는 본 발명의 다른 실시예에 의한 내장회로를 구비한 액정표시장치에서 각 내장회로의 구성을 나타낸 회로도
도면의 주요 부분에 대한 부호의 설명
GIP1~GIPn : 내장회로 CLK1~CLK4 : 클럭신호
Vout1~Voutn : 출력펄스

Claims (5)

  1. 직렬로 연결된 내장회로를 구비한 액정표시장치에 있어서,
    상기 복수의 내장회로 각각은 서로 순차적인 위상차를 갖고 순환하는 복수의 클럭펄스 중 적어도 하나의 클럭펄스를 인가받고, 전단 내장회로로부터의 출력펄스 또는 외부로부터의 스타트 펄스와 후단 내장회로로부터의 출력펄스에 따라 세트 노드와 리세트 노드의 전압상태를 제어하고,
    상기 각 내장회로는 세트 노드와 리세트 노드의 전압 상태에 따라 제어되어 각각 출력펄스를 출력하며,
    상기 복수의 내장회로 중 한 프레임의 중간에 오프되어 리세트가 되지 못한 채 다음 프레임 신호가 입력될 때 리세트 되지 못한 내장회로를 상기 복수의 클럭펄스 중 적어도 어느 하나를 상기 리세트되지 못한 내장회로의 후단 내장회로에 강제로 인가하여 리세트하는 내장회로를 구비한 액정표시장치.
  2. 제 1 항에 있어서, 상기 강제로 인가되는 클럭펄스는 타이밍 콘트롤러 자체에서 추가적인 클럭펄스를 강제로 인가하여 이전단의 내장회로를 리세트시키는 것을 특징으로 하는 내장회로를 구비한 액정표시장치.
  3. 직렬로 연결된 내장회로를 구비한 액정표시장치에 있어서,
    상기 각 내장회로는 리세트 신호에 의해 리세트되는 리세트 트랜지스터를 구비하고,
    상기 복수의 내장회로 각각은 서로 순차적인 위상차를 갖고 순환하는 복수의 클럭펄스 중 적어도 하나의 클럭펄스를 인가받고, 전단 내장회로로부터의 출력펄스 또는 외부로부터의 스타트 펄스와 후단 내장회로로부터의 출력펄스에 따라 세트 노드와 리세트 노드의 전압상태를 제어하고,
    상기 각 내장회로는 세트 노드와 리세트 노드의 전압 상태에 따라 제어되어 각각 출력펄스를 출력하며,
    상기 복수의 내장회로 중 한 프레임의 중간에 오프되어 리세트가 되지 못한 채 다음 프레임 신호가 입력될 때 상기 각 내장회로 전체를 리세트하는 리세트 신호를 인가하는 내장회로를 구비한 액정표시장치.
  4. 삭제
  5. 제 3 항에 있어서, 상기 각 내장회로는 소오스 단자가 클럭신호에 접속되고 드레인 단자를 출력단으로 하며 상기 클럭신호에 따라 게이트 라인에 하이 전압 및 로우 전압 중 하나를 공급하는 풀-업 트랜지스터와, 상기 풀-업 트랜지스터의 출력단에 소오스 단자가 접속되고 드레인 단자에 접지전압이 접속되며 상기 클럭신호에 따라 게이트 라인에 로우 전압을 공급하는 풀-다운 트랜지스터와, 소오스 단자에 전원전압이 접속되고 드레인 단자가 상기 풀-업 트랜지스터의 게이트 단자에 접속되며 게이트 단자에 스타트 펄스가 인가되는 제 1 스위칭 소자와, 상기 제 1 스위칭 소자의 드레인 단자에 소오스 단자가 연결되고 드레인 단자에 접지전압이 접속되며 게이트 단자에 상기 풀-다운 트랜지스터의 게이트 단자가 접속되는 제 2 스위칭 소자와, 소오스 단자가 상기 제 1 스위칭 소자의 드레인 단자에 연결되고 드레인 단자에 접지전압이 접속되며 게이트 단자에 후단 내장회로의 출력펄스가 인가되는 제 3 스위칭 소자와, 상기 제 3 스위칭 소자의 전단에 구성되고 소오스 단자가 상기 제 3 스위칭 소자의 소오스 단자와 연결되며 드레인 단자에 접지전압이 접속되고 게이트 단자에 리세트 신호가 인가되는 리세트 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 내장회로를 구비한 액정표시장치.
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