KR20130110306A - 쉬프트 레지스터 - Google Patents

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KR20130110306A
KR20130110306A KR1020120032147A KR20120032147A KR20130110306A KR 20130110306 A KR20130110306 A KR 20130110306A KR 1020120032147 A KR1020120032147 A KR 1020120032147A KR 20120032147 A KR20120032147 A KR 20120032147A KR 20130110306 A KR20130110306 A KR 20130110306A
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Abstract

본 발명은 세트 노드의 전압으로부터 전하의 누출을 방지함으로써 스테이지로부터의 출력을 안정화시킬 수 있는 쉬프트 레지스터에 관한 것으로, 서로 위상차를 갖는 다수의 클럭펄스들을 공급받아 차례로 스캔펄스를 출력하여 다수의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며; 각 스테이지가, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 제 1 스위칭소자; 후단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인에 접속된 제 3 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 해당 스테이지의 출력단자간에 접속된 제 4 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 클럭펄스들 중 어느 하나의 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 상기 어느 하나의 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함하며; 그리고, 상기 제 2 방전용전압이 저전압 상태의 클럭펄스보다 작거나 같은 것을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 세트 노드의 전압으로부터 전하의 누출을 방지함으로써 스테이지로부터의 출력을 안정화시킬 수 있는 쉬프트 레지스터에 대한 것이다.
쉬프트 레지스터는 다수의 스캔펄스들을 차례로 출력하여 액정표시장치와 같은 표시장치의 게이트 라인들을 순차적으로 구동한다. 이를 위해 이 쉬프트 레지스터는 내부에 다수의 스위칭소자들을 포함하는 바, 이 스위칭소자는 산화물 반도체 트랜지스터(oxide transistor)가 사용될 수 있다.
N타입의 산화물 반도체 트랜지스터가 쉬프트 레지스터에 사용될 경우, 이의 문턱전압이 양의 값을 갖는 것이 바람직하다. 그러나, 온도가 증가할수록 산화물 반도체 트랜지스터의 문턱전압이 음의 방향으로 이동하게 되는 바, 이로 인해 쉬프트 레지스터의 출력기간에 턴-오프되어야 할 N타입의 산화물 반도체 트랜지스터가 높은 온도에서 정상적으로 턴-오프되지 않아 누설 전류를 발생시키게 되며, 이 누설 전류로 인해 세트 노드의 전압이 낮아지게 되어 쉬프트 레지스터의 출력이 정상적으로 발생되지 않는 문제점이 발생될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 세트 노드의 방전을 담당하는 스위칭소자의 게이트전극에 공급되는 방전용전압이 이의 소스전극에 공급되는 방전용전압보다 더 작게 유지되도록 방전용전압들의 크기를 설정하여 출력기간에 이 스위칭소자를 완전히 턴-오프시킴으로써 스캔펄스를 정상적으로 발생시킬 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 서로 위상차를 갖는 다수의 클럭펄스들을 공급받아 차례로 스캔펄스를 출력하여 다수의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며; 각 스테이지가, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 제 1 스위칭소자; 후단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인에 접속된 제 3 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 해당 스테이지의 출력단자간에 접속된 제 4 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 클럭펄스들 중 어느 하나의 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 상기 어느 하나의 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함하며; 그리고, 상기 제 2 방전용전압이 저전압 상태의 클럭펄스보다 작거나 같은 것을 특징으로 한다.
상기 제 1 방전용전압이 상기 제 2 방전용전압보다 작거나 같을 것을 특징으로 한다.
상기 제 2 방전용전압이 상기 제 1 방전용전압보다 작거나 같을 것을 특징으로 한다.
각 스테이지는, 상기 출력단자를 방전시키기 위한 풀다운 스위칭소자를 더 포함함을 특징으로 한다.
상기 풀다운 스위칭소자는, 어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속되며; 상기 풀다운 스위칭소자에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다른 것을 특징으로 한다.
상기 풀다운 스위칭소자는, 어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속되며; 상기 풀다운 스위칭소자의 게이트전극에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다르며; 상기 풀다운 스위칭소자의 소스전극에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 동일한 것을 특징으로 한다.
상기 풀다운 스위칭소자는, 상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속되며; 상기 풀다운 스위칭소자에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 동일한 것을 특징으로 한다.
상기 풀다운 스위칭소자는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인에 접속된 것을 특징으로 한다.
상기 풀다운 스위칭소자는, 후단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인에 접속된 것을 특징으로 한다.
상기 제 3 방전용전압과 상기 제 1 방전용전압이 동일한 것을 특징으로 한다.
각 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 풀다운 스위칭소자; 및, 어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 제 3 방전용전원라인간에 접속된 제 5 스위칭소자를 더 포함하며; 상기 제 5 스위칭소자에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다르며; 그리고, 상기 제 3 방전용전압과 상기 제 1 방전용전압이 동일한 것을 특징으로 한다.
각 스테이지는, 어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속된 풀다운 스위칭소자; 및, 상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된 제 5 스위칭소자를 더 포함하며; 상기 풀다운 스위칭소자의 게이트전극에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다르며; 상기 풀다운 스위칭소자의 소스전극에 인가되는 클럭펄스와 상기 제 5 스위칭소자의 소스전극에 인가되는 클럭펄스가 동일한 것을 특징으로 한다.
각 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 풀다운 스위칭소자; 및, 상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된 제 5 스위칭소자를 더 포함하며; 상기 제 5 스위칭소자에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 동일한 것을 특징으로 한다.
각 스테이지는, 어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 풀다운 스위칭소자; 및, 상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된 제 5 스위칭소자를 더 포함하며; 상기 풀다운 스위칭소자의 게이트전극에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다르며; 상기 풀업 스위칭소자에 인가되는 클럭펄스와 상기 제 5 스위칭소자의 소스전극에 인가되는 클럭펄스가 동일한 것을 특징으로 한다.
상기 충전용전압은 일정한 크기를 갖는 정전압인 것을 특징으로 한다.
상기 충전용전압은 상기 다수의 클럭펄스들에 근거하여 주기적으로 고전압 및 저전압을 갖는 펄스전압인 것을 특징으로 한다.
상기 충전용전압이 고전압으로 유지되는 각 지속시간이 상기 클럭펄스들 각각이 고전압에서 저전압으로 변경되는 시점들을 포함함을 특징으로 한다.
상기 충전용전압은 모든 스테이지의 제 1 스위칭소자들로 공통으로 공급됨을 특징으로 한다.
상기 클럭펄스들은 서로 다른 위상차를 갖는 p개(p는 1보다 큰 자연수)의 클럭펄스들로 구분되며; 상기 충전용전압은 상기 p개의 클럭펄스들에 대응되며, 서로 다른 위상차를 갖는 p개의 충전용펄스전압들로 구분되며; 임의의 충전용펄스전압이 고전압으로 유지되는 지속시간이 이 임의의 충전용펄스전압에 대응되는 클럭펄스가 고전압에서 저전압으로 변경되는 시점을 포함함을 특징으로 한다.
n번째 스테이지에 구비된 제 1 스위칭소자로 공급되는 충전용펄스전압과 n-x번째 스테이지의 스캔펄스로서 사용된 클럭펄스가 서로 대응 관계를 가지며; 상기 n번째 스테이지에 공급된 충전용펄스전압이 고전압으로 유지되는 지속시간이 상기 n-x번째 스테이지의 스캔펄스로서 사용된 클럭펄스가 고전압에서 저전압으로 변경되는 시점을 포함함을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과를 갖는다.
본 발명에 따른 쉬프트 레지스터는 세트 노드의 전압으로부터 전하의 누출을 방지함으로써 스테이지로부터의 출력을 안정화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도
도 3는 본 발명의 제 1 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 4는 본 발명의 제 2 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 5는 본 발명의 제 3 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 6은 본 발명의 제 4 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 7은 본 발명의 제 5 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 8은 본 발명의 제 6 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 9는 본 발명의 제 7 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 10은 본 발명의 제 8 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 11은 본 발명의 제 9 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 12는 본 발명의 제 10 실시예에 따른 스테이지의 회로 구성을 나타낸 도면
도 13은 본 발명의 제 1 실시예에 따른 충전용전압의 파형을 나타낸 도면
도 14는 본 발명의 제 2 실시예에 따른 충전용전압의 파형을 나타낸 도면
도 15는 본 발명의 제 3 실시예에 따른 충전용전압의 파형을 나타낸 도면
도 16은 본 발명의 제 4 실시예에 따른 충전용전압의 파형을 나타낸 도면
도 17은 본 발명의 제 5 실시예에 따른 충전용전압의 파형을 나타낸 도면
도 18은 본 발명의 제 6 실시예에 따른 충전용전압의 파형을 나타낸 도면
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도이다.
본 발명에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, m개의 스테이지들(ST1 내지 STm) 및 한 개의 더미 스테이지(STm+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STm+1)은 각각의 출력단자(OT)를 통해 한 프레임 기간 동안 한 번의 스캔펄스(SP1 내지 SPm+1)를 출력한다. 한편, 상기 스캔펄스는 한 프레임 기간 동안 두 번 이상 출력될 수도 있다. 이때, 스캔펄스의 듀티비(duty ratio)는 회로 구성에 따라 얼마든지 가변 가능하다.
각 스테이지(ST1 내지 STm)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 더미 스테이지를 제외한 모든 스테이지들(ST1 내지 STm+1)은 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다. 더미 스테이지는 자신의 전단에 위치한 스테이지의 동작을 제어한다.
스테이지들(ST1 내지 STm+1)은 첫 번째 스테이지(ST1)부터 더미 스테이지(STm+1) 순서로 차례로 스캔펄스를 출력한다. 즉, 첫 번째 스테이지(ST1)가 제 1 스캔펄스(SP1)를 출력하고, 이어서 두 번째 스테이지(ST2)가 제 2 스캔펄스(SP2)를 출력하고, 다음으로, 세 번째 스테이지(ST3)가 제 3 스캔펄스(SP3)를 출력하고, ...., 다음으로 m번째 스테이지(STm)가 제 m 스캔펄스(SPm)를 출력하고, 그리고, 마지막으로 더미 스테이지(STm+1)가 제 m+1 스캔펄스(SPm+1)를 출력한다.
더미 스테이지(STm+1)를 제외한 스테이지들(ST1 내지 STm)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 상기 스테이지들로부터 출력된 스캔펄스는 자신으로부터 전단에 위치한 스테이지에만 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에만 공급된다. 예를 들어, n번째 스테이지로부터 출력된 스캔펄스는 n번째 게이트 라인, n-p번째 스테이지(p는 n보다 작은 자연수) 및 n+q번째 스테이지(q는 자연수)에 공급된다. 여기서, n은 m보다 작은 자연수로서, 이 n번째 스테이지들은 m개의 스테이지들 중 어느 하나를 의미한다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지STm+1)는 충전용전압(VDD), 제 1 및 제 2 방전용전압(도시되지 않음)을 공급받음과 아울러, 또한 서로 순차적인 위상차를 갖고 순환하는 제 1 및 제 2 클럭펄스들(CLK1, CLK2) 중 어느 하나를 공급받는다. 한편, 상기 스테이지들(ST1 내지 STm+1) 중 첫 번째 스테이지(ST1) 및 더미 스테이지(STm+1)는 스타트 펄스(Vst)를 더 공급받는다. 한편, 전체 스테이지는 그 회로 구조에 따라 상술된 제 1 및 제 2 방전용전압 외에도 제 3 방전용전압(도시되지 않음)을 더 공급받을 수도 있다.
충전용전압(VDD)은 주로 각 스테이지(ST1 내지STm+1)의 노드들을 충전시키는데 사용되며, 제 1 내지 제 3 방전용전압은 주로 각 스테이지(ST1 내지 STm+1)의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.
제 1 내지 제 3 방전용전압은 모두 직류 전압으로서, 이들 제 1 내지 제 3 방전용전압은 부극성의 직류 전압으로 설정될 수 있다. 여기서, 제 1 내지 제 3 방전용전압 중 적어도 어느 하나는 접지전압이 될 수 있다.
충전용전압(VDD)은, 도 2에 도시된 바와 같이, 직류 전압으로 설정될 수 있다. 이때, 충전용전압(VDD)은 정극성의 직류 전압으로 설정될 수 있다. 한편, 다른 실시예로서, 이 충전용전압(VDD)은 펄스형태를 가질 수도 있다. 이에 대해서는 이후 자세히 설명한다.
제 1 및 제 2 클럭펄스(CLK1, CLK2)는 각 스테이지(ST1 내지 STm+1)가 스캔펄스(SP1 내지 SPm)를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지STm+1)들은 이들 제 1 및 제 2 클럭펄스들(CLK1, CLK2) 중 어느 하나를 공급받아 스캔펄스(SP1 내지 SPm+1)를 출력한다. 예를 들어, 2n-1번째 스테이지(기수 번째 스테이지)는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력하며, 그리고 2n번째 스테이지(우수 번째 스테이지)는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스를 출력한다.
한편, 도 1 및 도 2에는 서로 다른 위상차를 갖는 2상 클럭펄스를 사용하는 예가 나타나 있지만, 본 발명에서는 3상 이상의 클럭펄스들을 사용할 수도 있다.
도 2에 도시된 제 1 및 제 2 클럭펄스들(CLK1, CLK2), 그리고 스캔펄스들은 중첩되지 않도록 출력되고 있다.
한편, 도시되지 않았지만, 이 클럭펄스들(CLK1, CLK2)은 서로 인접한 기간에 출력되는 클럭펄스들간의 하이구간이 일정기간 중첩되도록 출력될 수도 있다. 예를 들어, 서로 인접한 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)가 그들의 하이구간이 약 1/2H(수평기간)에 해당하는 시간 동안 중첩되도록 출력될 수 있다. 이 중첩되는 수평기간의 시간은 1/3H가 될 수도 있다. 이와 같이 서로 인접한 클럭펄스들의 하이구간이 중첩됨에 따라 스캔펄스들 역시 이들 클럭펄스와 동일한 특성을 갖는다. 즉, 스캔펄스들은 서로 인접한 기간에 출력되는 스캔펄스들간의 하이구간이 일정기간 중첩되도록 출력된다. 도시되지 않은 스타트 펄스는 제 1 클럭펄스(CLK1) 또는 제 2 클럭펄스(CLK2)와 중첩될 수 있다.
도 1에 도시된 바와 같이, n번째 스테이지는 n-1번째 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 단, 첫 번째 스테이지(ST1)는 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
n번째 스테이지는 n+1번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 단, 더미 스테이지(STm+1)는 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 응답하여 디스에이블된다.
여기서 각 스테이지의 회로 구성을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 각 스테이지(ST1 내지 STm+1)는, 도 3에 도시된 바와 같이, 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
n번째 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 n-1번째 스테이지로부터의 스캔펄스(SP(n-1))에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 세트 노드(Q)간에 접속된다. 이러한 제 1 스위칭소자(Tr1)는 n-1번째 스테이지로부터의 스캔펄스에 의해 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 세트 노드(Q)간을 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 n+1번째 스테이지로부터의 스캔펄스(SP(n+1))에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인에 접속된다. 이러한 제 2 스위칭소자(Tr2)는 n+1번째 스테이지로부터의 스캔펄스에 의해 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 1 방전용전원라인을 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인에 접속된다. 이러한 제 3 스위칭소자(Tr3)는 세트 노드(Q)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)와 제 2 방전용전원라인을 서로 연결한다.
n번째 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 리세트 노드(Qb)의 전압에 따라 제어되며, 세트 노드(Q)와 n번째 스테이지(STn)의 출력단자(OT)간에 접속된다. 이러한 제 4 스위칭소자(Tr4)는 리세트 노드(Qb)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 출력단자(OT)를 서로 연결한다. 이 제 4 스위칭소자(Tr4)는 리세트 노드(Qb)의 전압에 따라 세트 노드(Q)의 전압을 방전시키는 역할을 한다.
n번째 스테이지(STn)에 구비된 풀업 스위칭소자(Pu)는 세트 노드(Q)의 전압에 따라 제어되며, 서로 다른 위상을 갖는 다수의 클럭펄스들 중 어느 하나의 클럭펄스(CLK)를 전송하는 클럭전송라인과 출력단자(OT)간에 접속된다. 이러한 풀업 스위칭소자(Pu)는 세트 노드(Q)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 클럭전송라인과 출력단자(OT)를 서로 연결한다. 예를 들어, 이 n번째 스테이지(STn)가 홀수 번째 스테이지인 경우 이 풀업 스위칭소자(Pu)에는 제 1 클럭펄스(CLK1)가 공급되며, 이 n번째 스테이지(STn)가 짝수 번째 스테이지인 경우 이 풀업 스위칭소자(Pu)에는 제 2 클럭펄스(CLK2)가 공급될 수 있다. 이 n번째 스테이지의 풀업 스위칭소자를 통해 출력된 스캔펄스(SP(n))는 제 n 게이트 라인, n-1번째 스테이지의 제 2 스위칭소자(Tr2) 및 n+1번째 스테이지의 제 1 스위칭소자(Tr1)로 공급된다.
n번째 스테이지(STn)에 구비된 커패시터(C)는 어느 하나의 클럭전송라인과 리세트 노드(Qb) 사이에 접속된다. 예를 들어, 이 커패시터(C)에 공급되는 클럭펄스와 풀업 스위칭소자(Pu)에 공급되는 클럭펄스는 동일할 수 있다.
여기서, 제 2 방전용전압(VSS2)이 클럭펄스(제 1 클럭펄스(CLK1) 또는 제 2 클럭펄스(CLK2))의 저전압보다 작거나 같게 설정된다. 이에 따라 각 스테이지로부터의 누설 전류의 발생이 최소화 될 수 있다.
즉, n번째 스테이지(STn)로부터 출력(스캔펄스)이 정상적으로 발생되기 위해서는 이 n번째 스테이지(STn)의 세트 기간 및 출력 기간 동안 이 n번째 스테이지(STn)의 세트 노드(Q)의 전압이 안정적으로 유지되어야 하는 바, 본 발명과 같이 제 2 방전용전압(VSS2)을 저전압 상태의 클럭펄스보다 작게 설정할 경우 이 세트 기간 및 출력 기간에서의 누설 전류가 방지된다.
이러한 n번째 스테이지(STn)의 세트 기간의 동작 및 리세트 기간의 동작을 구체적으로 설명하면 다음과 같다.
1) 세트 기간
n번째 스테이지(STn)의 세트 기간에는 n-1번째 스테이지로부터 스캔펄스(고전압 상태의 스캔펄스)가 발생되는 바, 이 n-1번째 스테이지로부터의 스캔펄스는 n번째 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로 인가된다. 그러면, 이 제 1 스위칭소자(Tr1)가 턴-온되며, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 풀업 스위칭소자(Pu)가 턴-온된다. 그러면, 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 방전용전압(VSS2)이 리세트 노드(Qb)로 인가되며, 이로 인해 리세트 노드(Qb)가 방전된다. 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 제 4 스위칭소자(Tr4)는 턴-오프된다.
한편, 이 세트 기간에 n+1번째 스테이지로부터의 스캔펄스는 저전압상태이므로, 이를 공급받는 n번째 스테이지(STn)의 제 2 스위칭소자(Tr2)는 턴-오프 상태이다.
한편, 이 세트 기간에 n번째 스테이지(STn)로 공급되는 클럭펄스(예를 들어, 제 1 클럭펄스(CLK1))는 저전압 상태이므로, 이 세트 기간 동안에는 턴-온된 풀업 스위칭소자(Pu)를 통해 저전압 상태의 제 1 클럭펄스(CLK1)가 이 n번째 스테이지(STn)의 출력단자(OT)로 공급된다.
이와 같이 n번째 스테이지(STn)의 세트 기간에는 이의 세트 노드(Q)가 고전압으로 충전되는 반면, 이의 리세트 노드(Qb)가 저전압으로 방전된다. 이때, 이 n번째 스테이지(STn)의 정상적인 동작을 위해, 이 세트 기간에 세트 노드(Q)의 전압이 누설되지 않고 안정적으로 유지되는 것이 중요하다. 이를 위해 이 세트 기간 동안 제 4 스위칭소자(Tr4)가 완전히 턴-오프되어야 하는 바, 본 발명에서는 상술된 바와 같이 제 2 방전용전압(VSS2)을 제 1 클럭펄스(CLK1)의 저전압보다 작거나 같게 설정함으로써 제 4 스위칭소자(Tr4)를 이 세트 기간 동안 완전히 턴-오프 상태로 만들 수 있다.
즉, 이 n번째 스테이지(STn)의 세트 기간 동안에, 제 4 스위칭소자(Tr4)의 게이트전극에는 제 2 방전용전압(VSS2)이 인가되고, 이 제 4 스위칭소자(Tr4)의 소스전극에는 저전압 상태의 제 1 클럭펄스(CLK1)가 인가되는 바, 이때 제 2 방전용전압(VSS2)이 저전압 상태의 제 1 클럭펄스(CLK1)보다 작으므로, 이 제 4 스위칭소자(Tr4)의 게이트전극과 소스전극간 전압이 제 4 스위칭소자(Tr4)의 문턱전압보다 더 낮은 값을 가질 수 있다. 즉, NMOS 트랜지스터인 제 4 스위칭소자(Tr4)의 소스전극에 인가되는 저전압 상태의 제 1 클럭펄스(CLK1)가 이의 게이트전극에 인가되는 제 2 방전용전압(VSS2)보다 더 큰 값을 가지므로, 이 제 4 스위칭소자(Tr4)의 게이트-소스간 전압이 부극성 값을 가지게 되어 이 제 4 스위칭소자(Tr4)가 완전히 턴-오프된 상태로 유지될 수 있기 때문이다. 따라서, 각 스테이지의 세트 동작시, 해당 스테이지의 세트 노드(Q)로부터의 누설 전류 발생이 최소화된다.
2) 출력 기간
n번째 스테이지(STn)의 출력 기간에는 이 n번째 스테이지(STn)에 공급되는 제 1 클럭펄스(CLK1)가 고전압 상태로 변경된다. 이에 따라 턴-온된 상태의 풀업 스위칭소자(Pu)를 통해 이 고전압 상태의 제 1 클럭펄스(CLK1)가 스캔펄스로서 출력된다. 이때, 커패시터(C)의 커플링 현상에 의해서 리세트 노드(Qb)의 전압도 상승하게 되는 바, 이 출력 기간에 앞서 이미 이 리세트 노드(Qb)의 전압이 제 2 방전용전압(VSS2)으로 충분히 낮은 상태로 유지되어 있었기 때문에, 이 리세트 노드(Qb)의 전압 상승분이 감소된다. 따라서, 제 4 스위칭소자(Tr4)의 턴-오프 상태를 최대한 긴 시간동안 가져갈 수 있어 이 출력 기간 동안 이 제 4 스위칭소자(Tr4)에 의한 누설 전류가 최소화된다.
한편, 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 작거나 같을 수도 있다. 이와 같이 제 1 방전용전압(VSS1)을 제 2 방전용전압(VSS2)보다 작게 설정할 경우, 각 스테이지의 리세트 기간 동안 누설 전류가 최소화 될 수 있다. 이를 n번째 스테이지(STn)의 리세트 기간을 예로 들어 구체적으로 설명하면 다음과 같다.
3) 리세트 기간
n번째 스테이지(STn)의 리세트 기간에는 n+1번째 스테이지로부터 스캔펄스(고전압 상태의 스캔펄스)가 발생되는 바, 이 n+1번째 스테이지로부터의 스캔펄스는 n번째 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극으로 인가된다. 그러면, 이 제 2 스위칭소자(Tr2)가 턴-온되며, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 제 1 방전용전압(VSS1)이 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 3 스위칭소자(Tr3) 및 풀업 스위칭소자(Pu)가 턴-오프된다.
한편, 이 리세트 기간 중에 제 1 클럭펄스(CLK1)가 고전압 상태로 될 때마다 커패시터(C)에 의한 커플링 현상에 의해 리세트 노드(Qb)가 충전되고, 이로 인해 그 때마다 제 4 스위칭소자(Tr4)가 턴-온된다. 그러면, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 출력단자(OT)의 전압(저전압 상태의 스캔펄스)이 세트 노드(Q)로 공급된다. 이에 따라, 리세트 기간 동안 세트 노드(Q)가 주기적으로 방전된다.
이와 같이 n번째 스테이지(STn)의 리세트 기간에는 이의 세트 노드(Q)가 저전압으로 방전되는 반면, 이의 리세트 노드(Qb)가 고전압으로 충전된다. 이때, n번째 스테이지(STn)의 정상적인 동작을 위해, 이 리세트 기간에 리세트 노드(Qb)의 전압이 누설되지 않고 안정적으로 유지되는 것이 중요하다. 이를 위해 이 리세트 기간 동안 제 3 스위칭소자(Tr3)가 완전히 턴-오프되어야 하는 바, 본 발명에서는 상술된 바와 같이 제 1 방전용전압(VSS1)을 제 2 방전용전압(VSS2)보다 작거나 같게 설정함으로써 제 3 스위칭소자(Tr3)를 이 리세트 기간 동안 완전히 턴-오프 상태로 만들 수 있다.
즉, 이 n번째 스테이지(STn)의 리세트 기간 동안에, 제 3 스위칭소자(Tr3)의 게이트전극에는 제 1 방전용전압(VSS1)이 인가되고, 이 제 3 스위칭소자(Tr3)의 소스전극에는 제 2 방전용전압(VSS2)이 인가되는 바, 이때 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2)보다 작으므로, 이 제 3 스위칭소자(Tr3)의 게이트전극과 소스전극간 전압이 제 3 스위칭소자(Tr3)의 문턱전압보다 더 낮은 값을 가질 수 있다. 즉, NMOS 트랜지스터인 제 3 스위칭소자(Tr3)의 소스전극에 인가되는 제 2 방전용전압(VSS2)이 이의 게이트전극에 인가되는 제 1 방전용전압(VSS1)보다 더 큰 값을 가지므로, 이 제 3 스위칭소자(Tr3)의 게이트-소스간 전압이 부극성 값을 가지게 되어 이 제 3 스위칭소자(Tr3)가 완전히 턴-오프된 상태로 유지될 수 있기 때문이다. 따라서, 각 스테이지의 리세트 동작시, 해당 스테이지의 리세트 노드(Qb)로부터의 누설 전류 발생이 최소화된다.
이와 반대로, 상술된 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 크거나 같을 수도 있다. 이와 같이 제 1 방전용전압(VSS1)을 제 2 방전용전압(VSS2)보다 크게 설정할 경우, 각 스테이지의 리세트 기간 동안 누설 전류가 최소화 될 수 있다. 즉, 세트 노드(Q)가 제 1 방전용전압(VSS1)으로 방전되고, 그리고 리세트 노드(Qb)가 제 2 방전용전압(VSS2)으로 방전된 상태일 때, 제 1 방전용전압(VSS1)을 제 2 방전용전압(VSS2)보다 크게 설정할 경우 제 4 스위칭소자(Tr4)의 게이트전극과 소스전극간의 전압이 부극성이 되어 제 4 스위칭소자(Tr4)를 완전히 턴-오프 상태로 만들 수 있다.
한편, 첫 번째 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로는 스캔펄스 대신 타이밍 컨트롤러로부터의 스타트 펄스(Vst)가 인가된다. 마찬가지로, 마지막 번째 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극으로는 스캔펄스 대신 타이밍 컨트롤러로부터의 스타트 펄스(Vst)가 인가된다.
한편, 도 3에서의 부호 "L"은 표시패널내의 부하(load)를 의미한다. 이 부하(L)는 게이트 라인의 부하도 포함한다.
도 4는 본 발명의 제 2 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 각 스테이지는, 도 4에 도시된 바와 같이, 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 2 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)는 상술된 제 1 실시예(도 3)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다. 여기서, 풀다운 스위칭소자(Pd)는 리세트 기간 동안 출력단자(OT)를 방전시키는 역할을 한다.
도 4에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Pd)는 어느 하나의 클럭펄스(CLK')에 따라 제어되며, n스테이지의 출력단자(OT)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다. 이러한 풀다운 스위칭소자(Pd)는 어느 하나의 클럭펄스(CLK')에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 제 3 방전용전원라인을 서로 연결한다.
이때, n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)에 인가되는 클럭펄스(CLK')와 풀업 스위칭소자(Pu)에 인가되는 클럭펄스는 서로 다르다. 예를 들어, n번째 스테이지(STn)의 풀업 스위칭소자(Pu)에 제 1 클럭펄스(CLK1)가 인가될 경우, 이 n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)에는 제 2 클럭펄스(CLK2)가 공급된다. 그 반대의 경우도 가능하다.
도 5는 본 발명의 제 3 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 3 실시예에 따른 각 스테이지는, 도 5에 도시된 바와 같이, 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 3 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)는 상술된 제 1 실시예(도 3)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다. 여기서, 풀다운 스위칭소자(Pd)는 리세트 기간 동안 출력단자(OT)를 방전시키는 역할을 한다.
도 5에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Pd)는 어느 하나의 클럭펄스(CLK')에 따라 제어되며, n스테이지의 출력단자(OT)와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속된다. 이러한 풀다운 스위칭소자(Pd)는 어느 하나의 클럭펄스(CLK')에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 어느 하나의 클럭전송라인을 서로 연결한다.
이때, n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)의 게이트전극에 인가되는 클럭펄스(CLK')와 풀업 스위칭소자(Pu)에 인가되는 클럭펄스(CLK)는 서로 다르다. 또한, 이 n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)의 소스전극에 인가되는 클럭펄스(CLK)와 풀업 스위칭소자(Pu)에 인가되는 클럭펄스(CLK)는 동일하다. 예를 들어, n번째 스테이지(STn)의 풀업 스위칭소자(Pu)에 제 1 클럭펄스(CLK1)가 인가될 경우, 이 n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)의 게이트전극으로는 제 2 클럭펄스(CLK2)가 공급되고, 이 풀다운 스위칭소자(Pd)의 소스전극(또는 드레인전극)으로는 제 1 클럭펄스(CLK1)가 공급된다. 그 반대의 경우도 가능하다. 즉, n번째 스테이지(STn)의 풀업 스위칭소자(Pu)에 제 2 클럭펄스(CLK2)가 인가될 경우, 이 n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)의 게이트전극으로는 제 1 클럭펄스(CLK1)가 공급되고, 이 풀다운 스위칭소자(Pd)의 소스전극(또는 드레인전극)으로는 제 2 클럭펄스(CLK2)가 공급된다.
도 6은 본 발명의 제 4 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 4 실시예에 따른 각 스테이지는, 도 6에 도시된 바와 같이, 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 4 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)는 상술된 제 1 실시예(도 3)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다. 여기서, 풀다운 스위칭소자(Pd)는 리세트 기간 동안 출력단자(OT)를 방전시키는 역할을 한다.
도 6에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Pd)는, n번째 스테이지(STn)의 출력단자(OT)의 전압에 따라 제어되며, 이 출력단자(OT)와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속된다. 이러한 풀다운 스위칭소자(Pd)는 n번째 스테이지(STn)의 출력단자(OT)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 어느 하나의 클럭전송라인을 서로 연결한다.
이때, n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)에 인가되는 클럭펄스(CLK)와 풀업 스위칭소자(Pu)에 인가되는 클럭펄스(CLK)는 서로 동일하다. 예를 들어, n번째 스테이지(STn)의 풀업 스위칭소자(Pu)로 제 1 클럭펄스(CLK1)가 공급될 경우, 이 n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)로는 제 2 클럭펄스(CLK2)가 공급된다. 그 반대의 경우도 가능하다.
도 7은 본 발명의 제 5 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 5 실시예에 따른 각 스테이지는, 도 7에 도시된 바와 같이, 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 5 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)는 상술된 제 1 실시예(도 3)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다. 여기서, 풀다운 스위칭소자(Pd)는 리세트 기간 동안 출력단자(OT)를 방전시키는 역할을 한다.
도 7에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Pd)는, 리세트 노드(Qb)의 전압에 따라 제어되며, n번째 스테이지(STn)의 출력단자(OT)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인에 접속된다. 이러한 풀다운 스위칭소자(Pd)는 리세트 노드(Qb)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 제 3 방전용전원라인을 서로 연결한다.
도 8은 본 발명의 제 6 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 6 실시예에 따른 각 스테이지는, 도 8에 도시된 바와 같이, 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 6 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)는 상술된 제 1 실시예(도 3)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다. 여기서, 풀다운 스위칭소자(Pd)는 리세트 기간 동안 출력단자(OT)를 방전시키는 역할을 한다.
도 8에 도시된 바와 같이, n번째 스테이지(STn)에 구비된 풀다운 스위칭소자(Pd)는, n+1번째 스테이지로부터의 스캔펄스에 따라 제어되며, n번째 스테이지(STn)의 출력단자(OT)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인에 접속된다. 이러한 풀다운 스위칭소자(Pd)는 n+1번째 스테이지로부터의 스캔펄스에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 제 3 방전용전원라인을 서로 연결한다.
도 9는 본 발명의 제 7 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 7 실시예에 따른 각 스테이지는, 도 9에 도시된 바와 같이, 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 7 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)는 상술된 제 5 실시예(도 7)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 5 실시예를 참조한다.
도 9에 도시된 바와 같이, n번째 스테이지(STn)에 제 5 스위칭소자(Tr5)는, 어느 하나의 클럭펄스(CLK')에 따라 제어되며, n번째 스테이지(STn)의 출력단자(OT)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인간에 접속된다. 이러한 제 5 스위칭소자(Tr5)는 어느 하나의 클럭펄스(CLK)에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 제 3 방전용전원라인을 서로 연결한다.
이때, 제 3 방전용전압(VSS3)과 제 1 방전용전압(VSS1)이 동일하다. 또한, n번째 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)에 인가되는 클럭펄스(CLK')와 풀업 스위칭소자(Pu)에 인가되는 클럭펄스(CLK)는 서로 다르다. 예를 들어, n번째 스테이지(STn)의 풀업 스위칭소자(Pu)로 제 1 클럭펄스(CLK1)가 공급될 경우, 이 n번째 스테이지(STn)의 제 5 스위칭소자(Tr5)로 제 2 클럭펄스(CLK2)가 공급된다. 그 반대의 경우도 가능하다.
도 10은 본 발명의 제 8 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 8 실시예에 따른 각 스테이지는, 도 10에 도시된 바와 같이, 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 8 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)는 상술된 제 3 실시예(도 5)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 3 실시예를 참조한다.
도 10에 도시된 바와 같이, n번째 스테이지(STn)에 제 5 스위칭소자(Tr5)는, n번째 스테이지(STn)의 출력단자(OT)의 전압에 따라 제어되며, 이 출력단자(OT)와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된다. 이러한 제 5 스위칭소자(Tr5)는 출력단자(OT)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 어느 하나의 클럭전송라인을 서로 연결한다.
이때, n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)의 게이트전극에 인가되는 클럭펄스(CLK')와 풀업 스위칭소자(Pu)에 인가되는 클럭펄스(CLK)는 서로 다르다. 그리고, 이 풀다운 스위칭소자(Pd)의 소스전극에 인가되는 클럭펄스(CLK)와 제 5 스위칭소자(Tr5)의 소스전극에 인가되는 클럭펄스(CLK)는 동일하다. 예를 들어, n번째 스테이지(STn)의 풀업 스위칭소자(Pu)로 제 1 클럭펄스(CLK1)가 인가되는 경우, 이 n번째 스테이지(STn)의 제 5 스위칭소자(Tr5)에도 제 1 클럭펄스(CLK1)가 인가된다.
도 11은 본 발명의 제 9 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 9 실시예에 따른 각 스테이지는, 도 11에 도시된 바와 같이, 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 9 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)는 상술된 제 5 실시예(도 7)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 5 실시예를 참조한다.
도 11에 도시된 바와 같이, n번째 스테이지(STn)에 제 5 스위칭소자(Tr5)는, n번째 스테이지(STn)의 출력단자(OT)의 전압에 따라 제어되며, 이 출력단자(OT)와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된다. 이러한 제 5 스위칭소자(Tr5)는 출력단자(OT)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 어느 하나의 클럭전송라인을 서로 연결한다.
이때, n번째 스테이지(STn)의 제 5 스위칭소자(Tr5)에 인가되는 클럭펄스(CLK)와 풀업 스위칭소자(Pu)에 인가되는 클럭펄스(CLK)는 동일하다. 예를 들어, n번째 스테이지(STn)의 풀업 스위칭소자(Pu)로 제 1 클럭펄스(CLK1)가 인가되는 경우, 이 n번째 스테이지(STn)의 제 5 스위칭소자(Tr5)로 제 1 클럭펄스(CLK1)가 인가된다.
도 12는 본 발명의 제 10 실시예에 따른 스테이지의 회로 구성을 나타낸 도면이다.
본 발명의 제 10 실시예에 따른 각 스테이지는, 도 12에 도시된 바와 같이, 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.
모든 스테이지의 구성이 동일하므로, 임의의 n번째 스테이지(STn)에 구비된 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)의 기능을 설명하면 다음과 같다.
여기서, 본 발명의 제 10 실시예에 따른 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)는 상술된 제 2 실시예(도 4)에서의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)와 동일하므로 이들에 대한 설명은 제 2 실시예를 참조한다.
도 12에 도시된 바와 같이, n번째 스테이지(STn)에 제 5 스위칭소자(Tr5)는, n번째 스테이지(STn)의 출력단자(OT)의 전압에 따라 제어되며, 이 출력단자(OT)와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된다. 이러한 제 5 스위칭소자(Tr5)는 출력단자(OT)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)와 어느 하나의 클럭전송라인을 서로 연결한다.
이때, n번째 스테이지(STn)의 제 5 스위칭소자(Tr5)에 인가되는 클럭펄스(CLK)와 풀업 스위칭소자(Pu)에 인가되는 클럭펄스(CLK)는 동일하다. 예를 들어, n번째 스테이지(STn)의 풀업 스위칭소자(Pu)로 제 1 클럭펄스(CLK1)가 인가되는 경우, 이 n번째 스테이지(STn)의 제 5 스위칭소자(Tr5)로 제 1 클럭펄스(CLK1)가 인가된다.
도 13은 본 발명의 제 1 실시예에 따른 충전용전압(VDD)의 파형을 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 충전용전압(VDD)은, 도 13에 도시된 바와 같이, 다수의 클럭펄스들에 근거하여 주기적으로 고전압 및 저전압을 갖는 펄스전압 형태를 가질 수 있다.
이때, 충전용전압(VDD)이 고전압으로 유지되는 각 지속시간은 클럭펄스들 각각이 고전압에서 저전압으로 변경되는 시점들을 포함한다. 예를 들어, 도 13에 도시된 바와 같이, 제 1 클럭펄스(CLK1)의 폴링에지(falling edge)가 충전용전압(VDD)의 고전압 기간내에 위치하고 있음을 알 수 있다. 상술된 정전압 형태의 충전용전압(VDD) 대신 도 13에 도시된 바와 같은 펄스형태의 충전용전압(VDD)을 사용할 경우, 각 스테이지 리세트 기간에 세트 노드(Q)로 고전압이 유입되는 것을 방지할 수 있다. 즉, 리세트 기간에는 제 1 스위칭소자(Tr1)가 턴-오프 상태로 유지되어야 하는 바, 계속적으로 고전압 상태를 유지하는 충전용전압(VDD)으로 인해 이 제 1 스위칭소자(Tr1)가 리세트 기간에 턴-온될 수도 있다. 그러면, 리세트 기간에 세트 노드(Q)가 충전되어 원치 않는 출력이 발생되는 문제점이 발생될 수 있다. 따라서, 본 발명에서는 도 13에 도시된 바와 같은 펄스 형태의 충전용전압(VDD)을 사용하여 이러한 문제점을 해결할 수 있다. 즉, 도 13에 도시된 바와 같이, 충전용전압(VDD)이 주기적으로 저전압으로 유지됨으로 인해, 리세트 기간에 제 1 스위칭소자(Tr1)가 턴-온되더라도 저전압 상태의 충전용전압(VDD)이 세트 노드(Q)로 공급될 수 있다. 따라서, 세트 노드(Q)가 고전압으로 충전되는 것이 방지된다.
도 14는 본 발명의 제 2 실시예에 따른 충전용전압(VDD)의 파형을 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 충전용전압(VDD)은, 도 14에 도시된 바와 같이, 2개의 서로 다른 충전용펄스전압들(VP1, VP2)로 구분된다. 즉, 제 1 클럭펄스(CLK1)에 동기된 제 1 충전용펄스전압(VP1)과 제 2 클럭펄스(CLK2)에 동기된 제 2 충전용펄스전압(VP2)으로 구분된다. 제 1 충전용펄스전압(VP1)이 고전압으로 유지되는 지속시간은 제 1 클럭펄스(CLK1)가 고전압에서 저전압으로 변경되는 시점들을 포함한다. 그리고, 제 2 충전용펄스전압(VP2)이 고전압으로 유지되는 지속시간은 제 2 클럭펄스(CLK2)가 고전압에서 저전압으로 변경되는 시점들을 포함한다.
이때, n번째 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)로 공급되는 충전용펄스전압과 n-1번째 스테이지의 스캔펄스로서 사용된 클럭펄스가 서로 대응 관계를 가지며, 이 n번째 스테이지(STn)에 공급된 충전용펄스전압이 고전압으로 유지되는 지속시간이 상기 n-1번째 스테이지의 스캔펄스로서 사용된 클럭펄스가 고전압에서 저전압으로 변경되는 시점을 포함한다.
예를 들어, 도 14에 도시된 바와 같은 제 1 및 제 2 클럭펄스(CLK1, CLK2), 그리고 제 1 충전용펄스전압(VP1) 및 제 2 충전용펄스전압(VP2)이 사용될 경우, 2n-1번째 스테이지(홀수 번째 스테이지)에는 제 1 클럭펄스(CLK1) 및 제 2 충전용펄스전압(VP2)이 공급되며, 2n번째 스테이지(STn)(짝수 번째 스테이지)에는 제 2 클럭펄스(CLK2) 및 제 1 충전용펄스전압(VP1)이 공급된다.
이 충전용펄스전압들의 수는 클럭펄스의 수에 맞추어 생성될 수 있다. 예를 들어, 클럭펄스가 4상이면, 이 충전용펄스전압들 역시 4개로 설정된다.
도 15는 본 발명의 제 3 실시예에 따른 충전용전압(VDD)의 파형을 나타낸 도면이다.
본 발명의 제 3 실시예에 따른 충전용전압(VDD)은, 도 15에 도시된 바와 같이, 그 펄스폭이 클럭펄스(CLK1 또는 CLK2)의 펄스폭보다 작게 형성될 수 있다. 또한, 이 충전용전압(VDD)의 라이징에지(rising edge)가 클럭펄스의 펄스폭내에 위치할 수도 있다. 이때, 충전용전압(VDD)이 고전압으로 유지되는 각 지속시간은 클럭펄스들 각각이 고전압에서 저전압으로 변경되는 시점들을 포함한다.
도 16은 본 발명의 제 4 실시예에 따른 충전용전압(VDD)의 파형을 나타낸 도면이다.
본 발명의 제 4 실시예에 따른 충전용전압(VDD)은, 도 16에 도시된 바와 같이, 그 펄스폭이 클럭펄스(CLK1 또는 CLK2)의 펄스폭과 동일하게 형성될 수 있다. 이때, 충전용전압(VDD)이 고전압으로 유지되는 각 지속시간은 클럭펄스들 각각이 고전압에서 저전압으로 변경되는 시점들을 포함한다.
도 17은 본 발명의 제 5 실시예에 따른 충전용전압(VDD)의 파형을 나타낸 도면이다.
본 발명의 제 5 실시예에 따른 충전용전압(VDD)은, 도 17에 도시된 바와 같이, 그 펄스폭이 클럭펄스(CLK1 또는 CLK2)의 펄스폭을 완전히 포함하도록 형성될 수 있다. 이때, 충전용전압(VDD)이 고전압으로 유지되는 각 지속시간은 클럭펄스들 각각이 고전압에서 저전압으로 변경되는 시점들을 포함한다.
도 18은 본 발명의 제 6 실시예에 따른 충전용전압(VDD)의 파형을 나타낸 도면이다.
도 18에 도시된 충전용전압(VDD)은 상술된 도 14의 충전용전압(VDD)과 유사한 형태이다. 단, 도 18에 도시된 클럭펄스 4상이므로, 이 충전용전압(VDD) 역시 4개의 충전용펄스전압들로 구분된다. 즉, 제 1 클럭펄스(CLK1)에 동기된 제 1 충전용펄스전압(VP1), 제 2 클럭펄스(CLK2)에 동기된 제 2 충전용펄스전압(VP2), 제 3 클럭펄스(CLK3)에 동기된 제 3 충전용펄스전압(VP3) 및 제 4 클럭펄스(CLK4)에 동기된 제 4 충전용펄스전압(VP4)으로 구분된다. 이때, 제 1 충전용펄스전압(VP1)이 고전압으로 유지되는 지속시간은 제 1 클럭펄스(CLK1)가 고전압에서 저전압으로 변경되는 시점을 포함하며, 제 2 충전용펄스전압(VP2)이 고전압으로 유지되는 지속시간은 제 2 클럭펄스(CLK2)가 고전압에서 저전압으로 변경되는 시점을 포함하며, 제 3 충전용펄스전압(VP3)이 고전압으로 유지되는 지속시간은 제 3 클럭펄스(CLK3)가 고전압에서 저전압으로 변경되는 시점을 포함하며, 그리고 제 4 충전용펄스전압(VP4)이 고전압으로 유지되는 지속시간은 제 4 클럭펄스(CLK4)가 고전압에서 저전압으로 변경되는 시점을 포함한다.
도 18과 같은 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4), 그리고 제 1 내지 제 4 충전용펄스전압들(VP1 내지 VP4)이 사용될 경우, 4n+1번째 스테이지로 제 1 클럭펄스(CLK1) 및 제 4 충전용펄스전압(VP4)이 인가되며, 4n+2번째 스테이지로 제 2 클럭펄스(CLK2) 및 제 3 충전용펄스전압(VP3)이 인가되며, 4n+3번째 스테이지로 제 3 클럭펄스(CLK3) 및 제 2 충전용펄스전압(VP2)이 인가되며, 그리고 4n+4번째 스테이지로 제 4 클럭펄스(CLK4) 및 제 1 충전용펄스전압(VP1)이 인가된다.
한편, 도면에 도시되지 않았지만, 클럭펄스의 상이 펄스형태의 충전용전압(VDD)의 상에 대하여 1/2이 될 수도 있다. 예를 들어, 클럭펄스가 4상(제 1 클럭펄스 내지 제 4 클럭펄스)으로 구성되고, 그리고 충전용전압(VDD)이 2상(제 1 충전용펄스전압 및 제 2 충전용펄스전압)으로 구성될 수도 있다.
도 13 내지 도 18에서의 충전용전압(VDD)은 상술된 제 1 내지 제 10 실시예에 따른 스테이지의 회로들로 공급될 수 있다.
한편, 제 1 내지 제 10 실시예에 따른 n번째 스테이지(STn)의 제 1 스위칭소자(Tr1)는 n-1번째 스테이지 대신 n-x번째 스테이지로부터의 스캔펄스를 인가받을 수도 있다. 여기서, x는 1보다 크고 n보다 작은 자연수이다.
또한, 제 1 내지 제 10 실시예에 따른 n번째 스테이지(STn)의 제 2 스위칭소자(Tr2)는 n+1번째 스테이지 대신 n+y번째 스테이지로부터의 스캔펄스를 인가받을 수도 있다. 여기서, y는 1보다 큰 자연수이다.
또한, 제 8 실시예에 따른 n번째 스테이지(STn)의 풀다운 스위칭소자(Pd)는 n+1번째 스테이지 대신 n+y번째 스테이지로부터의 스캔펄스를 인가 받을 수도 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
STn: n번째 스테이지 Tr#: 제 # 스위칭소자
Q: 세트 노드 Qb: 리세트 노드
OT: 출력단자 Pu: 풀업 스위칭소자
C: 커패시터 CLK: 클럭펄스
SP(n-1): n-1번째 스캔펄스 SP(n+1): n+1번째 스캔펄스
VSS#: 제 # 방전용전압 VDD: 충전용전압
SP(n): n번째 스캔펄스

Claims (20)

  1. 서로 위상차를 갖는 다수의 클럭펄스들을 공급받아 차례로 스캔펄스를 출력하여 다수의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며;
    각 스테이지가,
    전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드간에 접속된 제 1 스위칭소자;
    후단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인에 접속된 제 2 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인에 접속된 제 3 스위칭소자;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 해당 스테이지의 출력단자간에 접속된 제 4 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 클럭펄스들 중 어느 하나의 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자;
    상기 어느 하나의 클럭전송라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함하며; 그리고,
    상기 제 2 방전용전압이 저전압 상태의 클럭펄스보다 작거나 같은 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 1 방전용전압이 상기 제 2 방전용전압보다 작거나 같을 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 제 2 방전용전압이 상기 제 1 방전용전압보다 작거나 같을 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    각 스테이지는,
    상기 출력단자를 방전시키기 위한 풀다운 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 풀다운 스위칭소자는, 어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속되며;
    상기 풀다운 스위칭소자에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다른 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    상기 풀다운 스위칭소자는, 어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속되며;
    상기 풀다운 스위칭소자의 게이트전극에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다르며;
    상기 풀다운 스위칭소자의 소스전극에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 동일한 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 4 항에 있어서,
    상기 풀다운 스위칭소자는, 상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속되며;
    상기 풀다운 스위칭소자에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 동일한 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 4 항에 있어서,
    상기 풀다운 스위칭소자는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 4 항에 있어서,
    상기 풀다운 스위칭소자는, 후단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 3 방전용전압과 상기 제 1 방전용전압이 동일한 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 1 항에 있어서,
    각 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 풀다운 스위칭소자; 및,
    어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 제 3 방전용전원라인간에 접속된 제 5 스위칭소자를 더 포함하며;
    상기 제 5 스위칭소자에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다르며; 그리고,
    상기 제 3 방전용전압과 상기 제 1 방전용전압이 동일한 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 1 항에 있어서,
    각 스테이지는,
    어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인간에 접속된 풀다운 스위칭소자; 및,
    상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된 제 5 스위칭소자를 더 포함하며;
    상기 풀다운 스위칭소자의 게이트전극에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다르며;
    상기 풀다운 스위칭소자의 소스전극에 인가되는 클럭펄스와 상기 제 5 스위칭소자의 소스전극에 인가되는 클럭펄스가 동일한 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 1 항에 있어서,
    각 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 풀다운 스위칭소자; 및,
    상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된 제 5 스위칭소자를 더 포함하며;
    상기 제 5 스위칭소자에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 동일한 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 1 항에 있어서,
    각 스테이지는,
    어느 하나의 클럭펄스에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인간에 접속된 풀다운 스위칭소자; 및,
    상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭펄스를 전송하는 클럭전송라인에 접속된 제 5 스위칭소자를 더 포함하며;
    상기 풀다운 스위칭소자의 게이트전극에 인가되는 클럭펄스와 상기 풀업 스위칭소자에 인가되는 클럭펄스가 서로 다르며;
    상기 풀업 스위칭소자에 인가되는 클럭펄스와 상기 제 5 스위칭소자의 소스전극에 인가되는 클럭펄스가 동일한 것을 특징으로 하는 쉬프트 레지스터.
  15. 제 1 항에 있어서,
    상기 충전용전압은 일정한 크기를 갖는 정전압인 것을 특징으로 하는 쉬프트 레지스터.
  16. 제 1 항에 있어서,
    상기 충전용전압은 상기 다수의 클럭펄스들에 근거하여 주기적으로 고전압 및 저전압을 갖는 펄스전압인 것을 특징으로 하는 쉬프트 레지스터.
  17. 제 16 항에 있어서,
    상기 충전용전압이 고전압으로 유지되는 각 지속시간이 상기 클럭펄스들 각각이 고전압에서 저전압으로 변경되는 시점들을 포함함을 특징으로 하는 쉬프트 레지스터.
  18. 제 17 항에 있어서,
    상기 충전용전압은 모든 스테이지의 제 1 스위칭소자들로 공통으로 공급됨을 특징으로 하는 쉬프트 레지스터.
  19. 제 16 항에 있어서,
    상기 클럭펄스들은 서로 다른 위상차를 갖는 p개(p는 1보다 큰 자연수)의 클럭펄스들로 구분되며;
    상기 충전용전압은 상기 p개의 클럭펄스들에 대응되며, 서로 다른 위상차를 갖는 p개의 충전용펄스전압들로 구분되며;
    임의의 충전용펄스전압이 고전압으로 유지되는 지속시간이 이 임의의 충전용펄스전압에 대응되는 클럭펄스가 고전압에서 저전압으로 변경되는 시점을 포함함을 특징으로 하는 쉬프트 레지스터.
  20. 제 19 항에 있어서,
    n번째 스테이지에 구비된 제 1 스위칭소자로 공급되는 충전용펄스전압과 n-x번째 스테이지의 스캔펄스로서 사용된 클럭펄스가 서로 대응 관계를 가지며;
    상기 n번째 스테이지에 공급된 충전용펄스전압이 고전압으로 유지되는 지속시간이 상기 n-x번째 스테이지의 스캔펄스로서 사용된 클럭펄스가 고전압에서 저전압으로 변경되는 시점을 포함함을 특징으로 하는 쉬프트 레지스터.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150078587A (ko) * 2013-12-31 2015-07-08 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치
CN105957487A (zh) * 2016-07-08 2016-09-21 深圳市华星光电技术有限公司 一种goa电路
WO2017118057A1 (zh) * 2016-01-05 2017-07-13 京东方科技集团股份有限公司 一种栅极驱动电路、阵列基板、显示面板以及驱动方法
KR20180004868A (ko) * 2016-07-04 2018-01-15 삼성디스플레이 주식회사 표시 장치
CN109256078A (zh) * 2018-11-14 2019-01-22 成都中电熊猫显示科技有限公司 栅极驱动电路和栅极驱动器
US10504476B2 (en) 2016-08-10 2019-12-10 Samsung Display Co., Ltd. Gate driver of display device
CN111477193A (zh) * 2020-05-25 2020-07-31 京东方科技集团股份有限公司 移位寄存器及其驱动方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070109387A (ko) * 2006-05-11 2007-11-15 엘지.필립스 엘시디 주식회사 액정표시장치의 쉬프트레지스터 및 이의 구동방법
KR20080014414A (ko) * 2006-08-11 2008-02-14 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치
KR20120011765A (ko) * 2010-07-20 2012-02-08 엘지디스플레이 주식회사 쉬프트 레지스터

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070109387A (ko) * 2006-05-11 2007-11-15 엘지.필립스 엘시디 주식회사 액정표시장치의 쉬프트레지스터 및 이의 구동방법
KR20080014414A (ko) * 2006-08-11 2008-02-14 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 및 그의 구동방법과 그를 이용한 표시장치
KR20120011765A (ko) * 2010-07-20 2012-02-08 엘지디스플레이 주식회사 쉬프트 레지스터

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150078587A (ko) * 2013-12-31 2015-07-08 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치
WO2017118057A1 (zh) * 2016-01-05 2017-07-13 京东方科技集团股份有限公司 一种栅极驱动电路、阵列基板、显示面板以及驱动方法
US10170068B2 (en) 2016-01-05 2019-01-01 Boe Technology Group Co., Ltd. Gate driving circuit, array substrate, display panel and driving method
KR20180004868A (ko) * 2016-07-04 2018-01-15 삼성디스플레이 주식회사 표시 장치
CN105957487A (zh) * 2016-07-08 2016-09-21 深圳市华星光电技术有限公司 一种goa电路
US10504476B2 (en) 2016-08-10 2019-12-10 Samsung Display Co., Ltd. Gate driver of display device
CN109256078A (zh) * 2018-11-14 2019-01-22 成都中电熊猫显示科技有限公司 栅极驱动电路和栅极驱动器
CN111477193A (zh) * 2020-05-25 2020-07-31 京东方科技集团股份有限公司 移位寄存器及其驱动方法
CN111477193B (zh) * 2020-05-25 2022-04-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法

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