CN108962118B - Goa单元、goa电路及其驱动方法、阵列基板 - Google Patents

Abstract

本发明公开一种GOA单元、GOA电路及其驱动方法、阵列基板、显示装置，涉及显示技术领域，用于减小GOA电路的布线空间。该GOA单元包括栅扫描子电路和复位模块；该复位模块包括第一复位薄膜晶体管和一条复位信号线；第一复位薄膜晶体管的栅极与复位信号线相连，第一复位薄膜晶体管的漏极与栅扫描子电路的输出端相连，第一复位薄膜晶体管的源极与负极性电压端相连；复位信号线将复位信号输出至第一复位薄膜晶体管时，第一复位薄膜晶体管导通，将栅扫描子电路的输出端的电压拉低至负极性电压端的电压，对栅扫描子电路的输出端的电压进行复位。本发明提供的GOA单元、GOA电路及其驱动方法、阵列基板、显示装置用于窄边框的显示装置。

Description

GOA单元、GOA电路及其驱动方法、阵列基板

技术领域

本发明涉及显示技术领域，尤其涉及一种GOA单元、GOA电路及其驱动方法、阵列基板、显示装置。

背景技术

随着显示技术的发展，高分辨率、窄边框的显示面板已成为显示领域的主流发展趋势之一，为此出现了阵列基板栅极驱动(Gate Driver on Array，简称GOA)电路。GOA电路是指将显示面板的栅极驱动电路直接集成在阵列基板的非显示区后形成的电路，其能代替阵列基板外接的驱动芯片，具有成本低、工序少、产能高等优点。

目前，对于采用了GOA电路的显示面板，其GOA电路中每级GOA单元的复位，往往需要该级GOA单元之后某一级或某几级GOA单元的输出信号作为复位信号才能完成；这样也就导致GOA电路中最后几级GOA单元的复位，往往需要在其之后增加额外的复位电路方可实现。然而，该复位电路的结构一般比较复杂，需要占据GOA电路的一部分布线空间；而且，该复位电路的复杂程度也会随着GOA电路中时钟信号数目的增多而进一步增加，也就是进一步增加该复位电路对GOA电路布线空间的占用，从而导致GOA电路所需的布线空间较大，不利于实现显示面板的窄边框化。

发明内容

本发明实施例的目的在于提供一种GOA单元、GOA电路及其驱动方法、阵列基板、显示装置，用于减小GOA电路的布线空间，有利于实现显示装置的窄边框化。

为了实现上述目的，本发明实施例提供了两类GOA单元，以及由这两类GOA单元构成的GOA电路，其技术方案如下：

第一类GOA单元，该GOA单元包括栅扫描子电路和复位模块；栅扫描电路用于输出栅扫描信号；复位模块包括第一复位薄膜晶体管以及一条复位信号线；第一复位薄膜晶体管的栅极与复位信号线相连，第一复位薄膜晶体管的漏极与栅扫描子电路的输出端相连，第一复位薄膜晶体管的源极与负极性电压端相连；复位信号线将复位信号输出至第一复位薄膜晶体管时，第一复位薄膜晶体管导通，将栅扫描子电路的输出端的电压拉低至负极性电压端的电压，对栅扫描子电路的输出端的电压进行复位。

第二类GOA单元，该GOA单元包括栅扫描子电路和复位模块；栅扫描电路用于输出栅扫描信号；复位模块包括第一复位薄膜晶体管、第二复位薄膜晶体管以及一条复位信号线；其中，第一复位薄膜晶体管的栅极和第二复位薄膜晶体管的栅极分别与复位信号线相连；第一复位薄膜晶体管的漏极与栅扫描子电路的输出端相连；第二复位薄膜晶体管的漏极与栅扫描子电路的上拉节点相连；第一复位薄膜晶体管的源极和第二复位薄膜晶体管的源极分别与负极性电压端相连；复位信号线将复位信号输出至第一复位薄膜晶体管和第二复位薄膜晶体管时，第一复位薄膜晶体管和第二复位薄膜晶体管导通；第一复位薄膜晶体管将栅扫描子电路的输出端的电压拉低至负极性电压端的电压，对栅扫描子电路的输出端的电压进行复位；第二复位薄膜晶体管将栅扫描子电路的上拉节点的电压拉低至负极性电压端的电压，对栅扫描子电路的上拉节点的电压进行复位。

基于上述两类GOA单元的技术方案，本发明实施例还提供了一种GOA电路，包括上述技术方案所提供的第一类GOA单元和第二类GOA单元。

本发明实施例提供的两类GOA单元，通过在栅扫描子电路中增设一条复位信号线以及一个或两个复位薄膜晶体管，即可由该复位信号线和对应的复位薄膜晶体管构成复位模块，以利用该复位模块对相应的栅扫描子电路进行自复位，从而能够避免在由多个GOA单元级联构成的GOA电路中设置额外的复位电路。由此，与需要额外设置复位电路的GOA电路相比，本发明实施例提供的GOA单元在级联构成GOA电路后，其GOA电路的结构比较简单，能够有效减小GOA电路在显示装置中占用的布线空间，有利于实现显示装置的窄边框化。

基于上述GOA电路的技术方案，本发明实施例还提供了一种GOA电路的驱动方法，包括：在GOA电路中最后一级GOA单元的栅扫描子电路的输出端完成信号输出之后，通过复位信号线向各GOA单元输出复位信号；利用该复位信号以及各GOA单元的复位模块，将各GOA单元的栅扫描子电路的输出端电压，以及各GOA单元的栅扫描子电路的上拉节点电压拉低至负极性电压端的电压，对各GOA单元的栅扫描子电路的输出端电压以及各GOA单元的栅扫描子电路的上拉节点电压进行复位。本发明实施例提供的GOA电路的驱动方法所能实现的有益效果，与上述技术方案提供的GOA单元所能达到的有益效果相同，此处不再赘述。

基于上述GOA电路的技术方案，本发明实施例还提供了一种阵列基板，所述阵列基板包括显示区和非显示区，所述非显示区设有上述技术方案所提供的GOA电路。

基于上述阵列基板的技术方案，本发明实施例还提供了一种显示装置，所述显示装置包括上述技术方案所提供的阵列基板。

本发明实施例提供的阵列基板及其显示装置所能实现的有益效果，与上述技术方案提供的GOA电路所能达到的有益效果相同，此处不再赘述。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本发明实施例的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为相关技术中一种GOA电路的GOA单元的结构示意图；

图2为图1所示GOA电路中前6级GOA单元的级联示意图；

图3为图2所示前6级GOA单元的时序图；

图4为图1所示GOA电路中最后6级GOA单元的级联示意图；

图5为图4所示最后6级GOA单元的时序图；

图6为图1所示GOA电路中复位电路的结构示意图；

图7为本发明实施例提供的一类GOA单元的结构示意图；

图8为本发明实施例提供的另一类GOA单元的结构示意图；

图9为本发明实施例提供的GOA电路中前6级GOA单元的级联示意图；

图10为图9所示前6级GOA单元的时序图；

图11为本发明实施例提供的GOA电路中最后6级GOA单元的级联示意图；

图12为图11所示最后6级GOA单元的时序图。

附图标记：

10-输入模块， 20-上拉控制模块，

30-下拉模块， 40-放电模块，

50-复位模块。

具体实施方式

为便于理解，下面结合说明书附图，对本发明实施例提供的GOA单元、GOA电路及其驱动方法、阵列基板、显示装置进行详细描述。

目前，相关技术针对GOA电路中的最后几级GOA单元，通常设置有额外的复位电路；该复位电路一般与对应GOA电路中各GOA单元的结构有关。当GOA电路采用图1所示的GOA单元级联构成，且GOA电路采用6根时钟信号(clock)线控制时，GOA电路中前6级GOA单元的级联结构一般如图2所示，其最后6级GOA单元的级联结构一般如图4所示，其复位电路的结构一般如图6所示。

上述GOA电路中，各GOA单元的结构相同；请参阅图1，每个GOA单元均包括输入模块10、上拉控制模块20、下拉模块30以及放电模块40四个部分。其中，输入模块10包括第一薄膜晶体管M1，第一薄膜晶体管M1的栅极和源极分别与输入端(input端)相连，第一薄膜晶体管M1的漏极与上拉节点(PU点)相连。上拉控制模块20包括第二薄膜晶体管M2和电容C；第二薄膜晶体管M2的栅极与PU点相连，源极与时钟信号端(clk_n端)相连，漏极与输出端(output_n端)相连；电容C的第一极板与PU点相连，第二极板与output_n端相连。下拉模块30包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7和第八薄膜晶体管M8；第三薄膜晶体管M3的栅极和源极分别与正极性电压端(vdd端)相连，第三薄膜晶体管M3的漏极与第四薄膜晶体管M4的栅极以及第七薄膜晶体管M7的源极相连；第四薄膜晶体管M4的源极与vdd端相连，第四薄膜晶体管M4的漏极与下拉节点(PD点)相连；第七薄膜晶体管M7的栅极、第六薄膜晶体管M6的栅极以及第八薄膜晶体管M8的源极分别与PU点相连；第六薄膜晶体管M6的源极、第八薄膜晶体管M8的栅极以及第五薄膜晶体管M5的栅极分别与PD点相连；第五薄膜晶体管M5的源极与output_n端相连；第五薄膜晶体管M5的漏极、第六薄膜晶体管M6的漏极、第七薄膜晶体管M7的漏极以及第八薄膜晶体管M8的漏极分别与负极性电压端(vss端)相连。放电模块40包括第九薄膜晶体管M9和第十薄膜晶体管M10；第九薄膜晶体管M9的栅极与上拉重置端(rst_pu端)相连，第九薄膜晶体管M9的源极与PU点相连；第十薄膜晶体管M10的栅极与降噪重置端(rst_out端)相连，第十薄膜晶体管M10的源极与output_n端相连；第九薄膜晶体管M9的漏极以及第十薄膜晶体管M10的漏极分别与vss端相连。

上述GOA电路采用6根时钟信号(clock)线控制时，请参阅图2，在GOA电路前6级GOA单元的级联结构中，各级GOA单元依次用SR1、SR2、SR3、SR4、SR5和SR6表示，每级GOA单元的时钟信号端分别与对应的一条时钟信号线相连。其中，前3级GOA单元(SR1、SR2、SR3)的input端分别与使能信号线(stv线)相连，公用一个stv信号作为输入信号；第4级GOA单元(SR4)的input端与SR1的output_1端相连，SR4的输入信号由SR1的输出信号提供；第5级GOA单元(SR5)的input端与SR2的output_2端相连，SR5的输入信号由SR2的输出信号提供；第6级GOA单元(SR6)的input端与SR3的output_3端相连，SR6的输入信号由SR3的输出信号提供。此外，SR4的output_4端与SR1的rst_out端相连，SR4的输出信号可对SR1的rst_out端进行复位。SR5的output_5端与SR2的rst_out端以及SR1的rst_pu端相连，SR5的输出信号可对SR2的rst_out端以及SR1的rst_pu端进行复位。SR6的output_6端与SR3的rst_out端以及SR2的rst_pu端相连，SR6的输出信号可对SR3的rst_out端以及SR2的rst_pu端进行复位。当然，SR4的output_4端的输出信号还可以对应作为SR7的input端的输入信号；SR5的output_5端的输出信号还可以对应作为SR8的input端的输入信号；SR6的output_6端的输出信号还可以对应作为SR9的input端的输入信号。

上述GOA电路中前6级GOA单元的时序如图3所示，各时钟信号线clk1～clk6的每个脉冲宽度为3H，其对应的各时钟信号在输出时，依序相互交叠1H；而且，第一时钟信号线clk1的时钟信号在使能信号线输出高电平stv信号之后的3H时间输出。当第一时钟信号线clk1的第一个高电平脉冲到达时，对应的SR1输出output_1信号；当第二时钟信号线clk2的第一个高电平脉冲到达时，对应的SR2输出output_2信号；以此类推，当第6时钟信号线clk6的第一个高电平脉冲到达时，对应的SR6输出output_6信号。

请参阅图4，在上述GOA电路最后6级GOA单元的级联结构中，各级GOA单元依次用SR2k-5、SR2k-4、SR2k-3、SR2k-2、SR2k-1和SR2k表示，k为3的倍数且k≥6；每级GOA单元的时钟信号端分别与对应的一条时钟信号线相连。其中，SR2k-5的input端应与SR2k-8的output_2k-8端相连，SR2k-5的输入信号可由SR 2k-8的输出信号提供；SR2k-4的input端应与SR 2k-7的output_2k-7端相连，SR2k-4的输入信号可由SR2k-7的输出信号提供；SR2k-3的input端应与SR 2k-6的output_2k-6端相连，SR2k-3的输入信号可由SR2k-6的输出信号提供；SR2k-2的input端与SR 2k-5的output_2k-5端相连，SR2k-2的输入信号由SR2k-5的输出信号提供；SR2k-1的input端与SR 2k-4的output_2k-4端相连，SR2k-1的输入信号由SR2k-4的输出信号提供；SR2k的input端与SR 2k-3的output_2k-3端相连，SR2k的输入信号由SR2k-3的输出信号提供。以此类推，SR2k-2的输出信号、SR2k-1的输出信号以及SR2k的输出信号，还需作为后续复位电路的input_2k+1、input_2k+2以及input_2k+3三个输入信号。

当然，上述SR2k-5的rst_out端与SR2k-2的output_2k-2端相连，SR2k-5的rst_out端通过SR2k-2的输出信号进行复位；SR2k-5的rst_pu端与SR2k-1的output_2k-1端相连，SR2k-5的rst_pu端通过SR2k-1的输出信号进行复位。SR2k-4的rst_out端与SR2k-1的output_2k-1端相连，SR2k-4的rst_out端通过SR2k-1的输出信号进行复位；SR2k-4的rst_pu端与SR2k的output_2k端相连，SR2k-4的rst_pu端通过SR2k的输出信号进行复位；SR2k-3的rst_out端与SR2k的output_2k端相连，SR2k-3的rst_out端通过SR2k的输出信号进行复位。以此类推，SR2k-3的rst_pu端、SR2k-2的rst_out端、SR2k-2的rst_pu端、SR2k-1的rst_out端、SR2k-1的rst_pu端、SR2k的rst_out端以及SR2k的rst_pu端，还需要后续的复位电路提供output_2k+1、output_2k+2、output_2k+3和output_2k+4四个输出信号才能进行复位。

上述GOA电路中最后6级GOA单元的时序如图5所示，其对应时钟信号线时钟信号的输出模式同前6级GOA单元，只是对应使能信号线的stv信号始终为低电平信号；相应的，最后6级GOA单元的输出信号依序为output_2k-5信号、output_2k-4信号、output_2k-3信号、output_2k-2信号、output_2k-1信号和output_2k信号。

由此，上述GOA电路还需要设计复位电路用于处理上述7个信号(input_2k+1、input_2k+2、input_2k+3、output_2k+1、output_2k+2、output_2k+3以及output_2k+4)，图6所示的复位电路可以满足上述GOA电路对复位电路的需求。请参阅图6，该复位电路包括级联的8个复位单元，各复位单元分别用Dmy1、Dmy2、Dmy3、Dmy4、Dmy5、Dmy6、Dmy7以及Dmy8表示；其中每个复位单元的结构均同图1所示的GOA单元，各复位单元之间的电路连接详见图6，Dmy6、Dmy7以及Dmy8还分别设有由第十三薄膜晶体管M13、第十四薄膜晶体管M14和第十五薄膜晶体管M15构成的自复位电路。该复位电路用于实现上述GOA电路中最后6级GOA单元的复位，其各级输出不需要引出至显示面板的显示区，即Dmy1、Dmy2、Dmy3、Dmy4、Dmy5、Dmy6、Dmy7以及Dmy8的output端悬浮设置。

综上，相关技术中，GOA电路中复位电路的结构相当复杂，不仅需要设置Dmy1～Dmy8等的复位单元，还需要设置额外的第十三薄膜晶体管M13、第十四薄膜晶体管M14和第十五薄膜晶体管M15等，明显增加了GOA电路的布线空间。而且，随着GOA电路中时钟信号线数目的增多，比如8根时钟信号线、10根时钟信号线或更多的时钟信号线，GOA电路所需设置的复位电路的结构将进一步复杂化，需要进一步占用更多的布线空间，导致GOA电路所需的布线空间较大，不利于实现显示面板的窄边框。

为此，本发明实施例提供了一种优化的GOA电路，用于减小GOA电路的布线空间；该GOA电路由两类GOA单元构成，其中第一类GOA单元的结构请参阅图7，第二类GOA单元的结构请参阅图8。

上述第一类GOA单元和第二类GOA单元均包括有栅扫描子电路和复位模块50。上述栅扫描子电路用于输出栅扫描信号，一般包括输入模块10、上拉控制模块20、下拉模块30以及放电模块40。

可选的，输入模块10包括第一薄膜晶体管M1，第一薄膜晶体管M1的栅极和源极分别与输入端(input端)相连，第一薄膜晶体管M1的漏极与上拉节点(PU点)相连。上拉控制模块20包括第二薄膜晶体管M2和电容C；第二薄膜晶体管M2的栅极与上拉节点(PU点)相连，第二薄膜晶体管M2的源极与时钟信号端(clk_n端)相连，第二薄膜晶体管M2的漏极与输出端(output_n端)相连；电容C的第一极板与上拉节点(PU点)相连，电容C的第二极板与输出端(output_n端)相连。下拉模块30包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7以及第八薄膜晶体管M8；其中，第三薄膜晶体管M3的栅极和源极分别与正极性电压端(vdd端)相连，第三薄膜晶体管M3的漏极与第四薄膜晶体管M4的栅极以及第七薄膜晶体管M7的源极相连；第四薄膜晶体管M4的源极与正极性电压端(vdd端)相连，第四薄膜晶体管M4的漏极与下拉节点(PD点)相连；第六薄膜晶体管M6的栅极、第七薄膜晶体管M7的栅极以及第八薄膜晶体管M8的源极分别与上拉节点(PU点)相连；第五薄膜晶体管M5的栅极、第六薄膜晶体管M6的源极以及第八薄膜晶体管M8的栅极分别与下拉节点(PD点)相连；第五薄膜晶体管M5的源极与输出端(output_n端)相连；第五薄膜晶体管M5的漏极、第六薄膜晶体管M6的漏极、第七薄膜晶体管M7的漏极以及第八薄膜晶体管M8的漏极分别与负极性电压端(vss端)相连。放电模块40包括第九薄膜晶体管M9和第十薄膜晶体管M10；第九薄膜晶体管M9的栅极与上拉重置端(rst_pu端)相连，第九薄膜晶体管M9的源极与上拉节点(PU点)相连；第十薄膜晶体管M10的栅极与降噪重置端(rst_out端)相连，第十薄膜晶体管M10的源极与输出端(output_n端)相连；九薄膜晶体管M9的漏极以及第十薄膜晶体管M10的漏极分别与负极性电压端(vss端)相连。

请参阅图7，第一类GOA单元的复位模块50包括第一复位薄膜晶体管M11以及一条复位信号线(stv0)；第一复位薄膜晶体管M11的栅极与复位信号线(stv0)相连，第一复位薄膜晶体管M11的漏极与栅扫描子电路的输出端(output_n端)相连，第一复位薄膜晶体管M11的源极与负极性电压端(vss端)相连；复位信号线(stv0)将复位信号输出至第一复位薄膜晶体管M11时，第一复位薄膜晶体管M11导通，将栅扫描子电路的输出端(output_n端)的电压拉低至负极性电压端(vss端)的电压，对栅扫描子电路的输出端(output_n端)的电压进行复位。

请参阅图8，第二类GOA单元的复位模块50包括第一复位薄膜晶体管M11、第二复位薄膜晶体管M12以及一条复位信号线(stv0)；其中，第一复位薄膜晶体管M11的栅极和第二复位薄膜晶体管M12的栅极分别与复位信号线(stv0)相连；第一复位薄膜晶体管M11的漏极与栅扫描子电路的输出端(output_n端)相连；第二复位薄膜晶体管M12的漏极与栅扫描子电路的上拉节点(PU点)相连；第一复位薄膜晶体管M11的源极和第二复位薄膜晶体管M12的源极分别与负极性电压端(vss端)相连；复位信号线(stv0)将复位信号输出至第一复位薄膜晶体管M11和第二复位薄膜晶体管M12时，第一复位薄膜晶体管M11和第二复位薄膜晶体管M12导通；第一复位薄膜晶体管M11将栅扫描子电路的输出端(output_n端)的电压拉低至负极性电压端(vss端)的电压，对栅扫描子电路的输出端(output_n端)的电压进行复位；第二复位薄膜晶体管将栅扫描子电路的上拉节点(PU点)的电压拉低至负极性电压端(vss端)的电压，对栅扫描子电路的上拉节点(PU点)的电压进行复位。

本发明实施例提供的GOA电路由上述多个第一类GOA单元，以及多个第二类GOA单元级联构成；各类GOA单元的级联数量通常与GOA电路中所设置的时钟信号线的数量相关。示例性的，GOA电路由2m根时钟信号线进行控制时，该GOA电路中第一类GOA单元和第二类GOA单元的总数目为2tm个，m为正整数且m≥1，t为正整数且t≥1；其中，第1级至第m级的各GOA单元分别采用如图7所示的第一类GOA单元；第m+1级至第2tm级的各GOA单元分别采用如图8所示的第二类GOA单元。此外，第1级至第2tm级的各GOA单元共用上述的一条复位信号线(stv0)；该复位信号线(stv0)用于在第2tm级的GOA单元的栅扫描子电路的输出端(output_n端)完成信号输出之后，将复位信号输出至各GOA单元，具体为输出至各GOA单元的复位模块。

需要补充的是，上述GOA电路的各GOA单元在级联时，如果GOA电路由6根时钟信号线进行控制，即m＝3，结合图9可知，在该GOA电路前6级GOA单元的级联结构中，各级GOA单元可依次用SR1’、SR2’、SR3’、SR4’、SR5’和SR6’表示，其中，SR1’、SR2’、SR3’分别采用上述如图7所示的第一类GOA单元，SR4’以及之后各GOA单元分别采用上述如图8所示的第二类GOA单元；SR1’的时钟信号端与第一时钟信号线clk1相连，SR2’的时钟信号端与第二时钟信号线clk2相连，SR3’的时钟信号端与第三时钟信号线clk3相连，SR4’的时钟信号端与第四时钟信号线clk4相连，SR5’的时钟信号端与第五时钟信号线clk5相连，SR6’的时钟信号端与第六时钟信号线clk6相连。

请继续参阅图9，上述SR1’、SR2’、SR3’的input端分别与使能信号线(stv1)相连，公用一个stv1信号作为输入信号；SR4’的input端与SR1’的output_1’端相连，SR4’的输入信号由SR1’的输出信号提供；SR5’的input端与SR2’的output_2’端相连，SR5的输入信号由SR2’的输出信号提供；SR6’的input端与SR3’的output_3’端相连，SR6’的输入信号由SR3’的输出信号提供。此外，SR4’的output_4’端与SR1’的rst_out端相连，SR4’的输出信号可对SR1’的rst_out端进行复位。SR5’的output_5’端与SR2’的rst_out端以及SR1’的rst_pu端相连，SR5’的输出信号可对SR2’的rst_out端以及SR1’的rst_pu端进行复位。SR6’的output_6’端与SR3’的rst_out端以及SR2’的rst_pu端相连，SR6’的输出信号可对SR3’的rst_out端以及SR2’的rst_pu端进行复位。同理可推知，SR4’的output_4’端的输出信号还可以对应作为SR7’的input端的输入信号；SR5’的output_5’端的输出信号还可以对应作为SR8’的input端的输入信号；SR6’的output_6’端的输出信号还可以对应作为SR9’的input端的输入信号。上述SR1’、SR2’、SR3’、SR4’、SR5’以及SR6’的复位模块分别与复位信号线(stv0)相连，公用stv0信号。

上述GOA电路中前6级GOA单元的时序如图10所示，各时钟信号线clk1～clk6的每个脉冲宽度为3H，其对应的各时钟信号在输出时，依序相互交叠1H；而且，第一时钟信号线clk1的时钟信号在使能信号线(stv1)输出高电平stv信号之后的3H时间输出；当第一时钟信号线clk1的第一个高电平脉冲到达时，对应的SR1’输出output_1’信号；当第二时钟信号线clk2的第一个高电平脉冲到达时，对应的SR2’输出output_2’信号；以此类推，当第6时钟信号线clk6的第一个高电平脉冲到达时，对应的SR6’输出output_6’信号。

可选的，本实施例以高电平信号作为复位信号。具体实施时，复位信号线输出高电平信号，上述SR1’、SR2’、SR3’中复位模块的第一复位薄膜晶体管M11导通，各第一复位薄膜晶体管M11对相应的SR1’、SR2’、SR3’的输出端进行复位；同时，SR4’、SR5’、SR6’中复位模块的第一复位薄膜晶体管M11和第二复位薄膜晶体管M12导通，各第一复位薄膜晶体管M11对相应的SR4’、SR5’、SR6’的输出端进行复位，各第二复位薄膜晶体管M12对相应的SR4’、SR5’、SR6’的上拉节点(PU点)进行复位。需要说明的是，上述复位模块对各GOA单元的复位动作，相当于对各GOA单元的初始化动作；本实施例在SR1’、SR2’、SR3’中设置如图7所示的复位模块50，能够避免第二复位薄膜晶体管M12对SR1’、SR2’、SR3’中输出端的初始输入信号造成影响。

同理类推，上述GOA电路中GOA单元的总数目为2k，k＝tm且t≥2时，结合图11可知，在该GOA电路最后6级GOA单元的级联结构中，各级GOA单元可依次表示为SR2k-5’、SR2k-4’、SR2k-3’、SR2k-2’、SR2k-1’和SR2k’。其中，SR2k-5’的时钟信号端与第一时钟信号线clk1相连，SR2k-4’的时钟信号端与第二时钟信号线clk2相连，SR2k-3’的时钟信号端与第三时钟信号线clk3相连，SR2k-2’的时钟信号端与第四时钟信号线clk4相连，SR2k-1’的时钟信号端与第五时钟信号线clk5相连，SR2k’的时钟信号端与第六时钟信号线clk6相连。

请继续参阅图11，在该GOA电路最后6级GOA单元的级联结构中，SR2k-5’的input端应与SR2k-8’的output_2k-8’端相连，SR2k-5’的输入信号可由SR 2k-8’的输出信号提供；SR2k-4’的input端应与SR 2k-7’的output_2k-7’端相连，SR2k-4’的输入信号可由SR2k-7’的输出信号提供；SR2k-3’的input端应与SR 2k-6’的output_2k-6’端相连，SR2k-3’的输入信号可由SR2k-6’的输出信号提供；SR2k-2’的input端与SR 2k-5’的output_2k-5’端相连，SR2k-2’的输入信号由SR2k-5’的输出信号提供；SR2k-1’的input端与SR 2k-4’的output_2k-4’端相连，SR2k-1’的输入信号由SR2k-4’的输出信号提供；SR2k’的input端与SR 2k-3’的output_2k-3’端相连，SR2k’的输入信号由SR2k-3’的输出信号提供。当然，本实施例提供的GOA电路无需额外设置独立的复位电路，其最后6级GOA单元中SR2k-2’的输出信号、SR2k-1’的输出信号以及SR2k’的输出信号直接引出至显示面板的显示区即可。

此外，上述SR2k-5’的rst_out端与SR2k-2’的output_2k-2’端相连，SR2k-5’的rst_out端通过SR2k-2’的输出信号进行复位；SR2k-5’的rst_pu端与SR2k-1’的output_2k-1’端相连，SR2k-5’的rst_pu端通过SR2k-1’的输出信号进行复位。SR2k-4’的rst_out端与SR2k-1’的output_2k-1’端相连，SR2k-4’的rst_out端通过SR2k-1’的输出信号进行复位；SR2k-4’的rst_pu端与SR2k’的output_2k’端相连，SR2k-4’的rst_pu端通过SR2k’的输出信号进行复位；SR2k-3’的rst_out端与SR2k’的output_2k’端相连，SR2k-3’的rst_out端通过SR2k’的输出信号进行复位；SR2k-3’的rst_pu端、SR2k-2’的rst_out端、SR2k-2’的rst_pu端、SR2k-1’的rst_out端、SR2k-1’的rst_pu端、SR2k’的rst_out端以及SR2k’的rst_pu端分别与复位信号线(stv0)相连，并通过复位信号线(stv0)的复位信号统一复位。

上述GOA电路中最后6级GOA单元的时序如图12所示，具体实施时，复位信号线(stv0)在GOA电路中SR2k’的output_2k’端完成信号输出之后，也就是图12所示的Trst时段，将高电平的复位信号输出至从SR1’到SR2k’的各GOA单元中，具体为输出至各GOA单元的复位模块、以及SR2k-3’的rst_pu端、SR2k-2’的rst_out端、SR2k-2’的rst_pu端、SR2k-1’的rst_out端、SR2k-1’的rst_pu端、SR2k’的rst_out端和SR2k’的rst_pu端，以利用各复位模块对相应的GOA单元进行复位，同时，将SR2k-3’的rst_pu端、SR2k-2’的rst_out端、SR2k-2’的rst_pu端、SR2k-1’的rst_out端、SR2k-1’的rst_pu端、SR2k’的rst_out端和SR2k’的rst_pu端各自的电压均拉高至高电平，这样在从SR2k-3’到SR2k’的GOA单元中，其第九薄膜晶体管M9和第十薄膜晶体管M10均被导通，能够进一步确保各GOA单元的输出端的电压以及上拉节点的电压均被拉低至负极性电压端(vss端)的电压，从而完成整个GOA电路的复位动作，也就是完成整个GOA电路的初始化动作。此外，上述复位信号的宽度优选与各时钟信号线的脉冲宽度相同。

可以理解的是，上述实施例所提供的GOA电路使用了6根时钟信号线来控制，而对于其他采用了诸如8根时钟信号线、10根时钟信号线等来控制的GOA电路，也可以采用如上类似结构，即m＝4，m＝5等；这样结合上述实施例所提供的GOA电路，可类推得到，本实施提供的GOA电路包括2m根时钟信号线，以及2tm个GOA单元，m为正整数且m≥1，t为正整数且t≥1时，其第(2t-1)m级的GOA单元的栅扫描子电路的上拉重置端(rst_pu端)、以及第(2t-1)m+1级至第2tm级的各GOA单元的栅扫描子电路的上拉重置端(rst_pu端)和降噪重置端(rst_out端)，将分别与复位信号线(stv0)相连。

综上，本发明实施例提供的GOA电路由上述两类GOA单元级联构成，而各GOA单元通过在栅扫描子电路中增设一条复位信号线(stv0)以及一个或两个复位薄膜晶体管，即可由该复位信号线(stv0)和对应的复位薄膜晶体管构成复位模块，这样利用该复位模块对相应的栅扫描子电路进行自复位，就能够避免在由多个GOA单元级联构成的GOA电路中设置额外的复位电路。由此，与需要额外设置复位电路的GOA电路相比，本发明实施例提供的GOA单元在级联构成GOA电路后，其GOA电路的结构比较简单，能够有效减小GOA电路在显示装置中占用的布线空间，更易于实现显示装置的窄边框化。

基于上述实施例提供的GOA电路，本发明实施例还提供了一种GOA电路的驱动方法，包括：

步骤S1，在GOA电路中最后一级GOA单元的栅扫描子电路的输出端完成信号输出之后，通过复位信号线向各GOA单元输出复位信号；

步骤S2，利用该复位信号以及各GOA单元的复位模块，将各GOA单元的栅扫描子电路的输出端的电压，以及各GOA单元的栅扫描子电路的上拉节点的电压拉低至负极性电压端的电压，对各GOA单元的栅扫描子电路的输出端的电压以及各GOA单元的栅扫描子电路的上拉节点的电压进行复位。

本发明实施例提供的GOA电路的驱动方法，通过一根复位信号线(stv0)对GOA电路中的各GOA单元输出复位信号，即可对整个GOA电路进行复位，也就是完成整个GOA电路的初始化动作。本发明实施例提供的GOA电路的驱动方法所能实现的有益效果，与上述实施例提供的GOA电路所能达到的有益效果相同，此处不再赘述。

本发明实施例还提供了一种阵列基板，所述阵列基板包括显示区和非显示区；所述非显示区设有上述实施例所提供的GOA电路。所述阵列基板中的GOA电路与上述实施例中的GOA电路具有的优势相同，此处不再赘述。

本发明实施例还提供了一种显示装置，所述显示装置包括上述实施例所提供的阵列基板。所述显示装置中的阵列基板与上述实施例中的阵列基板具有的优势相同，此处不再赘述。

上述实施例提供的显示装置可以为手机、平板电脑、笔记本电脑、显示器、电视机、数码相框或导航仪等具有显示功能的产品或部件。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种GOA电路，其特征在于，包括至少一个第一类GOA单元和至少一个第二类GOA单元；

所述第二类GOA单元包括第二复位薄膜晶体管，所述第二复位薄膜晶体管的栅极与复位信号线相连，所述第二复位薄膜晶体管的漏极与上拉节点相连，所述第二复位薄膜晶体管的源极与负极性电压端相连，所述第一类GOA单元不包括所述第二复位薄膜晶体管。

2.根据权利要求1所述的GOA电路，其特征在于，

所述GOA电路还包括2m根时钟信号线，m为正整数且m≥1；

所述GOA单元的数目为2tm个，t为正整数且t≥1；

第1级至第m级的各GOA单元分别采用所述第一类GOA单元；第m+1级至第2tm级的各GOA单元分别采用所述第二类GOA单元；

第1级至第2tm级的各所述GOA单元共用一条复位信号线；所述复位信号线用于在第2tm级的GOA单元的栅扫描子电路的输出端完成信号输出之后，将复位信号输出至各GOA单元。

3.根据权利要求2所述的GOA电路，其特征在于，第(2t-1)m级的GOA单元的栅扫描子电路的上拉重置端、以及第(2t-1)m+1级至第2tm级的各GOA单元的栅扫描子电路的上拉重置端和降噪重置端，分别与所述复位信号线相连。

4.根据权利要求1所述的GOA电路，其特征在于，所述第一类GOA单元，包括：栅扫描子电路；以及，复位模块，所述复位模块包括第一复位薄膜晶体管以及一条复位信号线；所述第一复位薄膜晶体管的栅极与所述复位信号线相连，所述第一复位薄膜晶体管的漏极与所述栅扫描子电路的输出端相连，所述第一复位薄膜晶体管的源极与负极性电压端相连；

所述复位信号线将复位信号输出至所述第一复位薄膜晶体管时，所述第一复位薄膜晶体管导通，将所述栅扫描子电路的输出端的电压拉低至所述负极性电压端的电压，对所述栅扫描子电路的输出端的电压进行复位；

所述栅扫描子电路包括输入模块、上拉控制模块、下拉模块以及放电模块；其中，

所述输入模块包括第一薄膜晶体管，所述第一薄膜晶体管的栅极和源极分别与输入端相连，所述第一薄膜晶体管的漏极与上拉节点相连；

所述上拉控制模块包括第二薄膜晶体管和电容；所述第二薄膜晶体管的栅极与所述上拉节点相连，所述第二薄膜晶体管的源极与时钟信号端相连，所述第二薄膜晶体管的漏极与输出端相连；所述电容的第一极板与所述上拉节点相连，所述电容的第二极板与所述输出端相连；

所述下拉模块包括第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管以及第八薄膜晶体管；所述第三薄膜晶体管的栅极和源极分别与正极性电压端相连，所述第三薄膜晶体管的漏极与所述第四薄膜晶体管的栅极以及所述第七薄膜晶体管的源极相连；所述第四薄膜晶体管的源极与所述正极性电压端相连，所述第四薄膜晶体管的漏极与下拉节点相连；所述第六薄膜晶体管的栅极、所述第七薄膜晶体管的栅极以及所述第八薄膜晶体管的源极分别与所述上拉节点相连；所述第五薄膜晶体管的栅极、所述第六薄膜晶体管的源极以及所述第八薄膜晶体管的栅极分别与所述下拉节点相连；所述第五薄膜晶体管的源极与所述输出端相连；所述第五薄膜晶体管的漏极、所述第六薄膜晶体管的漏极、所述第七薄膜晶体管的漏极以及所述第八薄膜晶体管的漏极分别与负极性电压端相连；

所述放电模块包括第九薄膜晶体管和第十薄膜晶体管；所述第九薄膜晶体管的栅极与上拉重置端相连，所述第九薄膜晶体管的源极与所述上拉节点相连；所述第十薄膜晶体管的栅极与降噪重置端相连，所述第十薄膜晶体管的源极与所述输出端相连；所述第九薄膜晶体管的漏极以及所述第十薄膜晶体管的漏极分别与所述负极性电压端相连。

5.根据权利要求4所述的GOA电路，其特征在于，所述第二类GOA单元，还包括：所述第一类GOA单元；其中，所述复位信号线将复位信号输出至所述第一复位薄膜晶体管和所述第二复位薄膜晶体管时，所述第一复位薄膜晶体管和所述第二复位薄膜晶体管导通；所述第一复位薄膜晶体管将所述栅扫描子电路的输出端的电压拉低至所述负极性电压端的电压，对所述栅扫描子电路的输出端的电压进行复位；所述第二复位薄膜晶体管将所述栅扫描子电路的上拉节点的电压拉低至所述负极性电压端的电压，对所述栅扫描子电路的上拉节点的电压进行复位。

6.一种GOA电路的驱动方法，其特征在于，应用于如权利要求1-5任一项所述的GOA电路；所述驱动方法包括：

在GOA电路中最后一级GOA单元的栅扫描子电路的输出端完成信号输出之后，通过复位信号线向各GOA单元输出复位信号；

利用所述复位信号以及各所述GOA单元的复位模块，将各所述GOA单元的栅扫描子电路的输出端的电压，以及各所述GOA单元的栅扫描子电路的上拉节点的电压拉低至负极性电压端的电压，对各所述GOA单元的栅扫描子电路的输出端的电压以及各所述GOA单元的栅扫描子电路的上拉节点的电压进行复位。

7.一种阵列基板，包括显示区和非显示区；其特征在于，所述非显示区设有如权利要求1-5任一项所述的GOA电路。

8.一种显示装置，其特征在于，包括如权利要求7所述的阵列基板。

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