CN211529585U - 栅极驱动电路及显示面板 - Google Patents

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CN211529585U
CN211529585U CN202021705559.1U CN202021705559U CN211529585U CN 211529585 U CN211529585 U CN 211529585U CN 202021705559 U CN202021705559 U CN 202021705559U CN 211529585 U CN211529585 U CN 211529585U
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film transistor
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何孝金
彭邦银
金一坤
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Abstract

本申请提出了一种栅极驱动电路及显示面板，该栅极驱动电路包括级联的N个GOA单元，第n级GOA单元为N个所述GOA单元中的任一者，N个该GOA单元包括至少一第一GOA单元及至少一第二GOA单元，该第一GOA单元及第二GOA单元包括一上拉控制电路、一自举电容、一上拉电路、一下拉电路以及一下拉维持电路，以及该第二GOA单元还包括复位电路。本申请通过在栅极驱动电路的不同级中设置不同结构的GOA单元，去除了初始级GOA单元中的复位电路，避免了复位电路于初始阶段将起始信号与低电平源短接，而导致产品出现非正常黑屏的技术问题。

Description

栅极驱动电路及显示面板
技术领域
本申请涉及显示领域，特别涉及一种栅极驱动电路及显示面板。
背景技术
阵列基板行驱动(Gate Drive On Array，GOA)技术，为将扫描线驱动电路集成在液晶面板的阵列基板上，从而在材料成本和制作工艺方面上降低产品成本。
对于高解析度（例如8K）及高频率的显示面板，由于分辨率的增加，栅极驱动电路的布线更加复杂。现有技术中，为了简化栅极驱动电路的布线设计，其通常将起始信号线和复位信号线通过一条信号线来实现。而栅极驱动电路前面几级开始工作时，起始信号的高电平输入将常规的复位电路打开，使得起始信号与直流低电平源直接短接，使得栅极驱动电路出现较大电流而触发栅极驱动电路的过流保护，导致产品出现非正常的黑屏。
目前，亟需一种栅极驱动电路以解决上述技术问题。
实用新型内容
本申请提供一种栅极驱动电路及显示面板，以解决现有显示面板出现非正常黑屏的技术问题。
为解决上述问题，本申请提供的技术方案如下：
本申请提供了一种栅极驱动电路，所述栅极驱动电路包括级联的N个GOA单元，N个所述GOA单元包括至少一第一GOA单元及至少一第二GOA单元，第n级GOA单元用于对第n级扫描线输出栅极驱动信号，第n级GOA单元为N个所述GOA单元中的任一者，任一所述第一GOA单元及所述第二GOA单元包括：
于第一阶段使所述第n级GOA单元的控制节点Qn被拉高至第一高电位以及对自举电容充电的上拉控制电路；
于第二阶段将所述第n级GOA单元的控制节点Qn维持在所述第一高电位的自举电容；
依据一时钟信号、所述第n级GOA单元的控制节点Qn的第一高电位输出栅极驱动信号至第n级GOA单元的栅极信号端Gn的上拉电路；
于第三阶段将所述第n级GOA单元的控制节点Qn的电位拉低至一第一直流低电平、及将所述第n级GOA单元的栅极信号端Gn的电位拉低至一第二直流低电平的下拉电路；
于第四阶段将所述第n级GOA单元的控制节点Qn维持于所述第一直流低电平，并将所述第n级GOA单元的栅极信号端Gn的电位维持于所述第二直流低电平的下拉维持电路；
所述上拉控制电路与所述上拉电路、所述下拉电路、所述下拉维持电路及所述自举电容电性连接，所述第一直流低电平与所述下拉维持电路及所述下拉电路电性连接，所述第二直流低电平与所述下拉维持电路及所述下拉电路电性连接，时钟信号端CK与所述上拉电路电性连接；
所述第二GOA单元还包括于第五阶段将控制节点Qn的电位进行复位的复位电路，所述复位电路与所述上拉控制电路及所述第一直流低电平电连接。
在本申请的栅极驱动电路中，所述第一GOA单元包括第一上拉控制电路，所述第一上拉控制电路连接初始信号端STV和第a级GOA单元的控制节点Qa；
所述第二GOA单元包括第二上拉控制电路，所述第二上拉控制电路连接第b-1级GOA单元的级传信号端STb-1与栅极信号端Gb-1、第b级GOA单元的控制节点Qb以及本级的所述复位电路；
其中，a的取值范围为第一数值集合，b的取值范围为第二数值集合，所述第一数值集合与所述第二数值集合的交集为空集，1≤a≤n，1≤b≤n，a、b、n为正整数，a和b不相等。
在本申请的栅极驱动电路中，所述第一数值集合为1至12的正整数集合。
在本申请的栅极驱动电路中，所述第一上拉控制电路包括第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极及源极连接初始信号端STV，所述第十一薄膜晶体管T11的漏极连接所述第a级GOA单元的控制节点Qa；
所述第二上拉控制电路包括第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极连接所述第b-1级GOA单元的级传信号输出端STb-1，所述第十一薄膜晶体管T11的源极连接所述第b-1级GOA单元的栅极信号端Gb-1，所述第十一薄膜晶体管T11的漏极连接所述第b级GOA单元的控制节点Qb。
在本申请的栅极驱动电路中，所述自举电容连接所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、所述下拉维持电路、及所述上拉电路；
所述自举电容的第一端连接所述第n级GOA单元的控制节点Qn及所述上拉电路，所述自举电容的第二端连接所述第n级GOA单元的栅极信号端Gn及所述下拉维持电路。
在本申请的栅极驱动电路中，所述上拉电路连接所述第n级GOA单元的控制节点Qn、时钟信号端CK、第n级GOA单元的级传信号端STn、及所述第n级的栅极信号端Gn；
所述上拉电路包括第二十一薄膜晶体管T21和第二十二薄膜晶体管T22；
所述第二十一薄膜晶体管T21的栅极连接所述第n级GOA单元的控制节点Qn，所述第二十一薄膜晶体管T21的源极连接所述时钟信号端CK，所述第二十一薄膜晶体管T21的漏极连接所述第n级的栅极信号端Gn；
所述第二十二薄膜晶体管T22的栅极连接所述第n级GOA单元的控制节点Qn，所述第二十二薄膜晶体管T22的源极连接所述时钟信号端CK，所述第二十二薄膜晶体管T22的漏极连接第n级GOA单元的级传信号端STn。
在本申请的栅极驱动电路中，所述下拉电路连接所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、第n+1级GOA单元的栅极信号端Gn+1以及一第二直流低电平端VSSG；
所述第一直流低电平端VSSQ提供所述第一直流低电平，所述第二直流低电平端VSSG提供所述第二直流低电平。
在本申请的栅极驱动电路中，所述下拉电路包括第三十一薄膜晶体管T31及第四十一薄膜晶体管T41；
所述第三十一薄膜晶体管T31的源极连接所述第n级GOA单元的栅极信号端Gn，所述第四十一薄膜晶体管T41的源极连接所述第n级GOA单元的控制节点Qn；
所述第三十一薄膜晶体管T31连接所述第二直流低电平端VSSG，所述第四十一薄膜晶体管T41的漏极连接所述第一直流低电平端VSSQ；
所述第三十一薄膜晶体管T31栅极及所述四十一薄膜晶体管T41的栅极连接所述第n+1级GOA单元的栅极信号端Gn+1。
在本申请的栅极驱动电路中，所述下拉维持电路包括第一下拉维持单元及第二下拉维持单元；
所述第一下拉维持单元连接第一高压信号、所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、一第一直流低电平端VSSQ、以及一第二直流低电平端VSSG；
所述第二下拉维持单元连接第二高压信号、所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、一第一直流低电平端VSSQ、以及一第二直流低电平端VSSG。
在本申请的栅极驱动电路中，在所述第二GOA单元中，所述复位电路包括四十四薄膜晶体管T44，所述四十四薄膜晶体管T44的栅极连接所述接初始信号端（STV），所述四十四薄膜晶体管T44的源极连接所述第b级GOA单元的控制节点Qb，所述四十四薄膜晶体管T44的漏极连接所述第一直流低电平端VSSQ。
本申请还提出了一种显示面板，其中，所述显示面板包括上述栅极驱动电路。
有益效果：本申请通过在栅极驱动电路的不同级中设置不同结构的GOA单元，去除了初始级GOA单元中的复位电路，避免了复位电路于初始阶段将起始信号与低电平源短接，而导致产品出现非正常黑屏的技术问题。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请栅极驱动电路的结构简图；
图2为本申请栅极驱动电路中第一GOA单元的结构图；
图3为本申请栅极驱动电路中第二GOA单元的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
对于高解析度（例如8K）及高频率的显示面板，其通常将起始信号线和复位信号线通过一条信号线来实现。而栅极驱动电路前面几级开始工作时，起始信号的高电平输入将常规的复位电路打开，使得起始信号与直流低电平源直接短接，使得栅极驱动电路出现较大电流而触发栅极驱动电路的过流保护，导致产品出现非正常的黑屏。本申请基于上述技术问题提出了下列技术方案：
请参阅图1~图3，本申请提供了一种栅极驱动电路，其中，所述栅极驱动电路包括级联的N个GOA单元，N个所述GOA单元包括至少一第一GOA单元100及至少一第二GOA单元200，第n级GOA单元用于对第n级扫描线输出栅极驱动信号，第n级GOA单元为N个所述GOA单元中的任一者，1≤n≤N，n和N为正整数。
任一所述第一GOA单元100及所述第二GOA单元200包括一上拉控制电路、一自举电容、一上拉电路120、一下拉电路130以及一下拉维持电路140。
所述上拉控制电路于第一阶段使所述第n级GOA单元的控制节点Qn被拉高至第一高电位以及对所述自举电容充电。
所述自举电容于第二阶段将所述第n级GOA单元的控制节点Qn维持在所述第一高电位。
所述上拉电路120依据一时钟信号、所述第n级GOA单元的控制节点Qn的第一高电位输出栅极驱动信号至第n级GOA单元的栅极信号端Gn。
所述下拉电路130于第三阶段将所述第n级GOA单元的控制节点Qn的电位拉低至一第一直流低电平、及将所述第n级GOA单元的栅极信号端Gn的电位拉低至一第二直流低电平。
所述下拉维持电路140于第四阶段将所述第n级GOA单元的控制节点Qn维持于所述第一直流低电平，并将所述第n级GOA单元的栅极信号端Gn的电位维持于所述第二直流低电平。
其中，所述第二GOA单元200还包括一复位电路150，所述复位电路150于第五阶段将控制节点Qn的电位进行复位。
本申请通过在栅极驱动电路的不同级中设置不同结构的GOA单元，去除了初始级GOA单元中的复位电路150，避免了复位电路150于初始阶段将起始信号与低电平源短接，而导致产品出现非正常黑屏的技术问题。
现结合具体实施例对本申请的技术方案进行描述。
请参阅图1，在本申请的栅极驱动电路中，所述第一GOA单元100的数量可以为X个，则所述第二GOA单元200数量则为（N-X）个，所述第一GOA单元100的级数排布可以根据第一数值集合A设定，所述第二GOA单元200的级数可以根据第二数值集合B设定，例如第一数值集合A为{1,2,4,10,15}，相当于第一级、第二级、第四级、第十级及第十五级的GOA单元为所述第一GOA单元100，剩余的GOA单元为所述第二GOA单元200。
在下面的实施例中，限定第a级GOA单元为所述第一GOA单元100，第b级GOA单元为所述第二GOA单元200，a的取值为所述第一数值集合，b的取值为所述第二数值集合，所述第一数值集合与所述第二数值集合的交集为空集，1≤a≤n，1≤b≤n，a、b、n为正整数，a和b不相等。
请参阅图2，在所述第一GOA单元100中，所述第一上拉控制电路111于第一阶段接收初始信号端STV的启动信号而使所述第a级GOA单元的控制节点Qa被拉高至第一高电位以及对所述自举电容Cb充电。
在本实施例中，所述第一上拉控制电路111连接初始信号端STV和所述第a级GOA单元的控制节点Qa。所述启动信号来自于初始信号端STV。
在所述第一阶段中，所述第一上拉控制电路111接收来自初始信号端STV的启动信号，以及根据初始信号端STV的启动信号使所述第a级GOA单元的控制节点Qa处于所述第一高电位。
在本实施例中，所述第一上拉控制电路111包括一第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极及源极连接初始信号端STV，所述第十一薄膜晶体管T11的漏极连接所述第a级GOA单元的控制节点Qa。所述第十一薄膜晶体管T11接收初始信号端STV发出的启动信号将所述第十一薄膜晶体管T11打开，所述第十一薄膜晶体管T11的漏极将初始信号端STV发出的启动信号传输至所述第a级GOA单元的控制节点Qa，以及使所述第a级GOA单元的控制节点Qa处于所述第一高电位。
请参阅图3，在所述第二GOA单元200中，所述第二上拉控制电路112于第一阶段接收第b-1级的启动信号及栅极信号端的驱动信号使第b级GOA单元的控制节点Qn被拉高至第一高电位以及对所述自举电容Cb充电。
在本实施例中，所述第二上拉控制电路112连接第b-1级GOA单元的级传信号端STb-1与栅极信号端Gb-1、第b级GOA单元的控制节点Qb以及本级的所述复位电路150。所述启动信号来自于第b-1级GOA单元的级传信号端STb-1。
在所述第一阶段中，所述第一上拉控制电路111自所述第b-1级GOA单元的级传信号端STb-1接收所述启动信号，以及根据所述第b-1级GOA单元的栅极信号端Gb-1接收栅极驱动信号使所述第b级GOA单元的控制节点Qn处于所述第一高电位。
在本实施例中，所述第二上拉控制电路112包括一第十一薄膜晶体管T11。所述第十一薄膜晶体管T11的栅极及源极连接所述第b-1级GOA单元的级传信号输出端STb-1，所述第十一薄膜晶体管T11的源极连接所述第b-1级GOA单元的栅极信号端Gb-1，所述第十一薄膜晶体管T11的漏极连接所述第b级GOA单元的控制节点Qb及所述复位电路150。所述第十一薄膜晶体管T11接收所述第b-1级GOA单元的级传信号端STb-1将发出的启动信号将所述第十一薄膜晶体管T11打开，所述第十一薄膜晶体管T11的漏极将所述第b-1级GOA单元的栅极信号端Gb-1发出的驱动信号传输至所述第b级GOA单元的控制节点Qb，以及使所述第b级GOA单元的控制节点Qb处于所述第一高电位。
在本实施例中，请参阅图1，所述第一数值集合A为1至12的正整数集合，第一数值集合A为{1,2,3,4,5,6,7,8,9,10,11,12}，即第一级GOA单元至第十二级GOA单元为所述第一GOA单元100，对于8K的显示面板，则第13级至第4096级GOA单元为所述第二GOA单元200。
在本实施例中，所述第一GOA单元100的位置以及数量不限于上述连续的集合，其可以根据具体需求进行随机设置，例如第一GOA单元100与第二GOA单元200交替设置，或者增加第三种及以上的GOA单元的结构，本申请不作具体限定。
请参阅图2，如果将图3中的复位电路150加入至图2的结构中，则初始信号端STV将同时打开第十一薄膜晶体管T11及第四十四薄膜晶体管T44，第十一薄膜晶体管T11的高电位起始信号（即由初始信号发出的高电位）将直接与第一直流低电平端VSSQ连接而产生较大电流，触发产品的过流保护，导致产品的非正常黑屏。而本申请将起始级GOA单元与非起始级GOA单元的结构进行分开设定，去除了起始级GOA单元中的复位电路150，避免了初始阶段出现非正常黑屏的技术问题。
请参阅图2和图3，在第二阶段，所述自举电容Cb将所述第n级GOA单元的控制节点Qn维持在所述第一高电位。
在本实施例中，所述自举电容Cb连接所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、所述下拉维持电路140、及所述上拉电路120。
所述自举电容Cb的第一端连接所述第n级GOA单元的控制节点Qn及所述上拉电路120，所述自举电容Cb的第二端连接所述第n级GOA单元的栅极信号端Gn及所述下拉维持电路140。
在第二阶段，在第一GOA单元100中，所述第十一薄膜晶体管T11关闭，初始信号端STV发出的启动信号无法维持第a级GOA单元的控制节点Qa的第一高电位，此时自举电容Cb将使所述第a级GOA单元的控制节点Qa继续维持在所述第一高电位。或者，在第二GOA单元200中，所述第十一薄膜晶体管T11关闭，第b-1级GOA单元的级传信号端STb-1将发出的启动信号无法打开第十一薄膜晶体管T11，第b-1级GOA单元的栅极信号端Gn输出的驱动信号无法维持所述第b级GOA单元的控制节点Qb的第一高电位，此时自举电容Cb将使所述第b级GOA单元的控制节点Qb继续维持在所述第一高电位。
在本实施例中，所述上拉电路120依据一时钟信号、所述第n级GOA单元的控制节点Qn的第一高电位输出栅极驱动信号至第n级GOA单元的栅极信号端Gn。
在本实施例中，所述上拉电路120连接所述第n级GOA单元的控制节点Qn、时钟信号端CK、第n级GOA单元的级传信号端STn、及所述第n级的栅极信号端Gn。
在本实施例中，所述时钟信号端CK用于提供所述时钟信号。
在本实施例中，所述第n级GOA单元的控制节点Qn的电位用于控制所述上拉电路120中的薄膜晶体管打开和关闭。
在本申请的栅极驱动电路中，所述上拉电路120包括一第二十一薄膜晶体管T21和一第二十二薄膜晶体管T22。
所述第二十一薄膜晶体管T21的栅极连接所述第n级GOA单元的控制节点Qn，所述第二十一薄膜晶体管T21的源极连接所述时钟信号端CK，所述第二十一薄膜晶体管T21的漏极连接所述第n级的栅极信号端Gn。
所述第二十二薄膜晶体管T22的栅极连接所述第n级GOA单元的控制节点Qn，所述第二十二薄膜晶体管T22的源极连接所述时钟信号端CK，所述第二十二薄膜晶体管T22的漏极连接第n级GOA单元的级传信号端STn。
所述第n级GOA单元的控制节点Qn的第一高电位将所述第二十一薄膜晶体管T21及所述第二十二薄膜晶体管T22打开，所述第二十一薄膜晶体管T21的漏极连接所述第n级的栅极信号端Gn，以输出所述栅极驱动信号至第n级扫描线，所述第二十二薄膜晶体管T22的漏极连接第n级GOA单元的级传信号端STn输出另一启动信号，以控制下一级GOA单元的打开和关闭。
请参阅图2和图3，在第三阶段，所述下拉电路130于第三阶段将所述第n级GOA单元的控制节点Qn的电位拉低至一第一直流低电平、及将所述第n级GOA单元的栅极信号端Gn的电位拉低至一第二直流低电平。
在本实施例中，所述下拉电路130连接所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、第n+1级GOA单元的栅极信号端Gn+1、一第一直流低电平端VSSQ以及一第二直流低电平端VSSG。
在本实施例中，所述第一直流低电平端VSSQ提供所述第一直流低电平，所述第二直流低电平端VSSG提供所述第二直流低电平。
在本实施例中，所述第三阶段开始于所述第n+1级GOA单元的栅极信号端Gn+1处于高电位时。
在本实施例中，所述下拉电路130包括一第三十一薄膜晶体管T31及一第四十一薄膜晶体管T41。
所述第三十一薄膜晶体管T31的源极连接所述第n级GOA单元的栅极信号端Gn，所述第四十一薄膜晶体管T41的源极连接所述第n级GOA单元的控制节点Qn。
所述第三十一薄膜晶体管T31连接所述第二直流低电平端VSSG，所述第四十一薄膜晶体管T41的漏极连接所述第一直流低电平端VSSQ。
所述第三十一薄膜晶体管T31的栅极及所述四十一薄膜晶体管T41的栅极连接所述第n+1级GOA单元的栅极信号端Gn+1。
当所述第n+1级GOA单元的栅极信号端Gn+1处于高电位时，第三十一薄膜晶体管T31及第四十一薄膜晶体管T41被打开，第n级GOA单元的控制节点Qn被拉低至所述第一直流低电平，所述第n级GOA单元的栅极信号端Gn被拉低至所述第二直流低电平。
请参阅图2和图3，在第四阶段，所述下拉维持电路140于第四阶段将所述第n级GOA单元的控制节点Qn维持于所述第一直流低电平，并将所述第n级GOA单元的栅极信号端Gn的电位维持于所述第二直流低电平。
在本实施例中，所述下拉维持电路140包括第一下拉维持单元141及第二下拉维持单元142。所述第一下拉维持单元141连接第一高压信号、所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、一第一直流低电平端VSSQ、以及一第二直流低电平端VSSG；所述第二下拉维持单元142连接第二高压信号、所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、一第一直流低电平端VSSQ、以及一第二直流低电平端VSSG。
在本实施例中，所述第一高压信号由第一高压直流信号端LC1发出，所述第二高压信号由第二高压直流信号端LC2发出。
在本实施例中，所述第一高压信号和第二高压信号为200倍帧周期，所述第一高压信号和第二高压信号为占空比50%的低频信号，所述第一高压信号和第二高压信号的相位相差1/2。
所述第一下拉维持单元141包括第五十一薄膜晶体管T51、第五十二薄膜晶体管T52、第五十三薄膜晶体管T53、第五十四薄膜晶体管T54、第四十二薄膜晶体管T42以及第三十二薄膜晶体管T32。
所述第五十一薄膜晶体管T51的栅极以及漏极接入第一高压直流信号端LC1，所述第五十一薄膜晶体管T51的源极电性连接于所述第五十二薄膜晶体管T52的漏极以及所述第五十三薄膜晶体管T53的栅极。
所述第五十二薄膜晶体管T52的栅极电性连接至所述上拉控制电路的输出端，所述第五十二薄膜晶体管T52的源极电性连接于所述第一直流低电平端VSSQ。
所述第五十三薄膜晶体管T53的漏极接入第一高压直流信号端LC1，所述第五十三薄膜晶体管T53的源极电性连接至所述第五十四薄膜晶体管T54的漏极、所述第四十二薄膜晶体管T42的栅极以及所述第三十二薄膜晶体管T32的栅极。
所述第五十四薄膜晶体管T54的栅极电性连接至所述上拉控制电路的输出端，所述第五十四薄膜晶体管T54的源极电性连接于所述第一直流低电平端VSSQ。
所述第四十二薄膜晶体管T42的源极电性连接于所述第一直流低电平端VSSQ，所述第四十二薄膜晶体管T42的漏极电性连接至所述上拉控制电路的输出端。
所述第三十二薄膜晶体管T32的源极电性连接于所述第二直流低电平端VSSG，所述第三十二薄膜晶体管T32的漏极电性连接至所述本级的扫描信号的输出端。
所述第二下拉维持单元142包括第六十一薄膜晶体管T61、第六十二薄膜晶体管T62、第六十三薄膜晶体管T63、第六十四薄膜晶体管T64、第四十三薄膜晶体管T43以及第三十三薄膜晶体管T33。
所述第六十一薄膜晶体管T61的栅极以及漏极接入第二高压直流信号端LC2，所述第六十一薄膜晶体管T61的源极电性连接于所述第六十二薄膜晶体管T62的漏极以及所述第六十三薄膜晶体管T63的栅极。
所述第六十二薄膜晶体管T62的栅极电性连接至所述上拉控制电路的输出端，所述第六十二薄膜晶体管T62的源极电性连接至所述第一直流低电平端VSSQ。
所述第六十三薄膜晶体管T63的漏极接入第二高压直流信号端LC2，所述第六十三薄膜晶体管T63的源极电性连接于所述第六十四薄膜晶体管T64的漏极、所述第四十三薄膜晶体管T43的栅极以及所述第三十三薄膜晶体管T33的栅极。
所述第六十四薄膜晶体管T64的栅极电性连接至所述上拉控制电路的输出端，所述第六十四薄膜晶体管T64的源极电性连接于所述第一直流低电平端VSSQ。
所述第四十三薄膜晶体管T43的源极电性连接于所述第一直流低电平端VSSQ，所述第四十三薄膜晶体管T43的漏极电性连接于所述上拉控制电路的输出端。
所述第三十三薄膜晶体管T33的源极电性连接于所述第二直流低电平端VSSG，所述第三十三薄膜晶体管T33的漏极电性连接于所述本级的扫描信号的输出端。
在第四阶段之后的第五阶段，请参阅图3，对于包括有所述复位电路150的第二GOA单元200中，所述复位电路150包括四十四薄膜晶体管T44，所述四十四薄膜晶体管T44的栅极连接所述接初始信号端STV，所述四十四薄膜晶体管T44的源极连接所述第b级GOA单元的控制节点Qb，所述四十四薄膜晶体管T44的漏极连接所述第一直流低电平端VSSQ。
在第五阶段，所述接初始信号端STV将所述四十四薄膜晶体管T44打开，第b级GOA单元的控制节点Qb的电位被所述第一直流低电平端VSSQ拉低至所述第一直流低电平。
在本实施例中，除第一级GOA单元至第十二级GOA单元外，所述第二GOA单元200中的所述四十四薄膜晶体管T44接收所述接初始信号端STV输入的高电位而打开，第二GOA单元200中控制节点Qb的电位被拉低至第一直流低电平，相当于对控制节点Qb的电位进行复位，有利于控制节点在GOA单元工作一个周期后更快更好地放电，以及可以防止显示面板多次的开关机过程中控制节点Qb的电位不能及时放电而引起大电流，进一步提升了电路的可靠性。
本申请还提出了一种显示面板，其中，所述显示面板包括上述栅极驱动电路。所述显示面板的工作原理与上述栅极驱动电路的工作原理相同或相似，此处不再赘述。
本申请提出了一种栅极驱动电路及显示面板，该栅极驱动电路包括级联的至少一第一GOA单元及至少一第二GOA单元，该第一GOA单元及第二GOA单元包括一上拉控制电路、一自举电容、一上拉电路、一下拉电路以及一下拉维持电路，以及该第二GOA单元还包括复位电路。本申请通过在栅极驱动电路的不同级中设置不同结构的GOA单元，去除了初始级GOA单元中的复位电路，避免了复位电路于初始阶段将起始信号与低电平源短接，而导致产品出现非正常黑屏的技术问题。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的N个GOA单元，N个所述GOA单元包括至少一第一GOA单元及至少一第二GOA单元，第n级GOA单元用于对第n级扫描线输出栅极驱动信号，其中，第n级GOA单元为N个所述GOA单元中的任一者，任一所述第一GOA单元及所述第二GOA单元包括：
于第一阶段使所述第n级GOA单元的控制节点(Qn)被拉高至第一高电位以及对自举电容充电的上拉控制电路；
于第二阶段将所述第n级GOA单元的控制节点(Qn)维持在所述第一高电位的自举电容；
依据一时钟信号、所述第n级GOA单元的控制节点(Qn)的第一高电位输出栅极驱动信号至第n级GOA单元的栅极信号端(Gn)的上拉电路；
于第三阶段将所述第n级GOA单元的控制节点(Qn)的电位拉低至一第一直流低电平、及将所述第n级GOA单元的栅极信号端(Gn)的电位拉低至一第二直流低电平的下拉电路；
于第四阶段将所述第n级GOA单元的控制节点(Qn)维持于所述第一直流低电平，并将所述第n级GOA单元的栅极信号端(Gn)的电位维持于所述第二直流低电平的下拉维持电路；
所述上拉控制电路与所述上拉电路、所述下拉电路、所述下拉维持电路及所述自举电容电性连接，所述第一直流低电平与所述下拉维持电路及所述下拉电路电性连接，所述第二直流低电平与所述下拉维持电路及所述下拉电路电性连接，时钟信号端(CK)与所述上拉电路电性连接；
所述第二GOA单元还包括于第五阶段将控制节点(Qn)的电位进行复位的复位电路，所述复位电路与所述上拉控制电路及所述第一直流低电平电连接。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一GOA单元包括第一上拉控制电路，所述第一上拉控制电路连接初始信号端(STV)和第a级GOA单元的控制节点(Qa)；
所述第二GOA单元包括第二上拉控制电路，所述第二上拉控制电路连接第b-1级GOA单元的级传信号端(STb-1)与栅极信号端(Gb-1)、第b级GOA单元的控制节点(Qb)以及本级的所述复位电路；
其中，a的取值范围为第一数值集合，b的取值范围为第二数值集合，所述第一数值集合与所述第二数值集合的交集为空集，1≤a≤n，1≤b≤n，a、b、n为正整数，a和b不相等。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一数值集合为1至12的正整数集合。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一上拉控制电路包括第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极及源极连接初始信号端(STV)，所述第十一薄膜晶体管(T11)的漏极连接所述第a级GOA单元的控制节点(Qa)；
所述第二上拉控制电路包括第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极连接所述第b-1级GOA单元的级传信号输出端(STb-1)，所述第十一薄膜晶体管(T11)的源极连接所述第b-1级GOA单元的栅极信号端(Gb-1)，所述第十一薄膜晶体管(T11)的漏极连接所述第b级GOA单元的控制节点(Qb)。
5.根据权利要求2所述的栅极驱动电路，其特征在于，所述自举电容连接所述第n级GOA单元的控制节点(Qn)、所述第n级GOA单元的栅极信号端(Gn)、所述下拉维持电路、及所述上拉电路；
所述自举电容的第一端连接所述第n级GOA单元的控制节点(Qn)及所述上拉电路，所述自举电容的第二端连接所述第n级GOA单元的栅极信号端(Gn)及所述下拉维持电路。
6.根据权利要求2所述的栅极驱动电路，其特征在于，所述上拉电路连接所述第n级GOA单元的控制节点(Qn)、时钟信号端(CK)、第n级GOA单元的级传信号端(STn)、及所述第n级的栅极信号端(Gn)；
所述上拉电路包括第二十一薄膜晶体管(T21)和第二十二薄膜晶体管(T22)；
所述第二十一薄膜晶体管(T21)的栅极连接所述第n级GOA单元的控制节点(Qn)，所述第二十一薄膜晶体管(T21)的源极连接所述时钟信号端(CK)，所述第二十一薄膜晶体管(T21)的漏极连接所述第n级的栅极信号端(Gn)；
所述第二十二薄膜晶体管(T22)的栅极连接所述第n级GOA单元的控制节点(Qn)，所述第二十二薄膜晶体管(T22)的源极连接所述时钟信号端(CK)，所述第二十二薄膜晶体管(T22)的漏极连接第n级GOA单元的级传信号端(STn)。
7.根据权利要求2所述的栅极驱动电路，其特征在于，所述下拉电路连接第n级GOA单元的控制节点(Qn)、第n级GOA单元的栅极信号端(Gn)、第n+1级GOA单元的栅极信号端(Gn+1)以及一第二直流低电平端(VSSG)；
所述第一直流低电平端(VSSQ)提供所述第一直流低电平，所述第二直流低电平端(VSSG)提供所述第二直流低电平；
所述下拉电路包括第三十一薄膜晶体管(T31)及第四十一薄膜晶体管(T41)；
所述第三十一薄膜晶体管(T31)的源极连接所述第n级GOA单元的栅极信号端(Gn)，所述第四十一薄膜晶体管(T41)的源极连接所述第n级GOA单元的控制节点(Qn)；
所述第三十一薄膜晶体管(T31)连接所述第二直流低电平端(VSSG)，所述第四十一薄膜晶体管(T41)的漏极连接所述第一直流低电平端(VSSQ)；
所述第三十一薄膜晶体管(T31)栅极及所述四十一薄膜晶体管(T41)的栅极连接所述第n+1级GOA单元的栅极信号端(Gn+1)。
8.根据权利要求2所述的栅极驱动电路，其特征在于，所述下拉维持电路包括第一下拉维持单元及第二下拉维持单元；
所述第一下拉维持单元连接第一高压信号、所述第n级GOA单元的控制节点(Qn)、所述第n级GOA单元的栅极信号端(Gn)、一第一直流低电平端(VSSQ)、以及一第二直流低电平端(VSSG)；
所述第二下拉维持单元连接第二高压信号、所述第n级GOA单元的控制节点(Qn)、所述第n级GOA单元的栅极信号端(Gn)、一第一直流低电平端(VSSQ)、以及一第二直流低电平端(VSSG)。
9.根据权利要求2所述的栅极驱动电路，其特征在于，在所述第二GOA单元中，所述复位电路包括四十四薄膜晶体管(T44)，所述四十四薄膜晶体管(T44)的栅极连接所述接初始信号端（STV），所述四十四薄膜晶体管(T44)的源极连接所述第b级GOA单元的控制节点(Qb)，所述四十四薄膜晶体管(T44)的漏极连接所述第一直流低电平端(VSSQ)。
10.一种显示面板，其特征在于，所述显示面板包括权利要求1~9任一项所述的栅极驱动电路。
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