CN101877202A - 栅极驱动电路及其驱动方法 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路，所述栅极驱动电路包括级联的级并输出栅极信号，所述级中的每个包括第一节点、输出部分、第一保持部分和第二保持部分。第一节点的电压响应垂直开始电压和在前级中的一个的进位信号而被转换为高电压。输出部分响应第一节点的高电压来通过输出端将第一时钟信号作为栅极信号输出。第一保持部分响应后续级中的至少一个输出的栅极信号将第一低电压施加到输出端。第二保持部分，响应从后续级中的至少一个级输出的栅极信号将比第一低电压低的第二低电压施加到第一节点。

Description

栅极驱动电路及其驱动方法
技术领域
本发明的示例性实施例涉及一种栅极驱动电路及其驱动方法。更具体地讲，本发明的示例性实施例涉及一种显著增强驱动可靠性的栅极驱动电路及其驱动方法。
背景技术
近来，为减小液晶显示(LCD)装置的尺寸并提高LCD装置的产量，已经使用非晶硅栅极(ASG)技术将栅极驱动电路集成到显示基板上。
此外，已经减小了栅极驱动电路的晶体管的尺寸来降低面板的功耗。已经开发了微制造(microfabrication)工艺来制造具有小尺寸的晶体管。因而，当晶体管的尺寸减小时，通常以低电压驱动晶体管以降低功耗。
然而，当晶体管的尺寸减小时，产生漏电流，从而产生高温噪声。更具体地讲，当在高温下驱动栅极驱动电路时，产生因在栅极截止信号时间段期间产生的非正常的栅极导通信号的噪声缺陷。
发明内容
本发明的示例性实施例提供了一种实质上增强驱动可靠性的栅极驱动电路。
本发明的示例性实施例还提供了一种驱动上述栅极驱动电路的方法。
在示例性实施例中，公开了一种栅极驱动电路，包括级联并输出栅极信号的级。所述级中的每个级包括：第一节点、输出部分、第一保持部分和第二保持部分。第一节点的电压响应垂直开始信号和在前面的级中的一个级的进位信号中的一个信号而被转换为高电压。输出部分响应第一节点处的高电压来通过输出端输出第一时钟信号作为栅极信号。第一保持部分，响应于从后续第一级的栅极信号将第一低电压施加到输出端。第二保持部分，响应于后续第二级的栅极信号将比第一低电压低的第二低电压施加到第一节点。
在本发明的示例性实施例中，级中的每个级还可包括第二节点，当通过输出端和第一节点输出栅极信号时，第二节点接收第二低电压，第一节点基于第二节点的电压接收第二低电压。
在本发明的示例性实施例中，第二节点还可在前一级的进位信号施加到第二节点时接收第二低电压。
在本发明的示例性实施例中，第一节点可在通过输出端输出栅极信号时自举，在第一节点自举之后可将第一低电压施加到第一节点，并可响应后续第二级的栅极信号将第二低电压施加到第一节点。
在本发明的示例性实施例中，级中的每个级还可包括进位部分，进位部分响应于第一节点的高电压，通过进位端输出第一时钟信号，进位端可响应于第二节点的高电压来接收第二低电压。
在本发明的示例性实施例中，进位部分还可在将高电压施加到进位端时导通。
在本发明的示例性实施例中，进位部分还可在将高电压施加到输出端时导通。
在可选的示例性实施例中，公开了一种包括级联并输出栅极信号的级的栅极驱动电路。所述级中的每个级包括：第一节点、输出部分、第一保持部分和第二保持部分。第一节点的电压响应于垂直开始信号和在前一级中的一个的进位信号而被转换为高电压。输出部分响应于第一节点处的高电压来通过输出端将第一时钟信号作为栅极信号输出。第一保持部分，响应于后续第一级的栅极信号将第一低电压施加到输出端。第二保持部分，响应于后续第二级的栅极信号将比第一低电压低的第二低电压施加到第一节点。
在示例性实施例中，公开了一种包括级联并输出栅极信号的级的栅极驱动电路。所述级中的每个级包括：第一节点、输出部分、第一保持部分和第二保持部分。第一节点的电压响应于垂直开始信号和在前一级中的一个的进位信号而被转换为高电压。输出部分响应于第一节点处的高电压来通过输出端将第一时钟信号作为栅极信号输出。第一保持部分，响应于后续第一级的栅极信号将第一低电压施加到输出端。第二保持部分，响应于后续第二级的栅极信号将具有第一低电压和第二低电压中的一个的动态低电压施加到第一节点，第二低电压比第一低电压低。
根据本发明的另一方面，公开了一种包括级联并输出栅极信号的级的栅极驱动电路。所述级中的每个级包括：第一节点、输出部分、第一保持部分和第二保持部分。第一节点的电压响应于垂直开始信号和在前一级中的一个的进位信号而被转换为高电压。输出部分响应于第一节点处的高电压来通过输出端将第一时钟信号作为栅极信号输出。第一保持部分，响应于后续第一级的栅极信号将第一低电压施加到输出端。第二保持部分，响应于从后续第二级输出的栅极信号将具有第一低电压和第二低电压中的一个的动态低电压施加到第一节点，第二低电压比第一低电压低。
在示例性实施例中，公开了一种驱动包括级联并输出栅极信号的级的栅极驱动电路的方法。驱动栅极电路的方法包括以下步骤：响应于垂直开始信号和在前面的级的进位信号中的一个信号将第一节点的电压转换为高电压，响应于第一节点处的高电压通过输出端将第一时钟信号作为栅极信号输出；响应于后面的级的栅极信号将第一低电压施加到输出端；响应于后面的级的的栅极信号将比第一低电压低的第二低电压施加到第一节点。
在示例性实施例中，在栅极信号保持在低电压的时间段期间，将负电压施加到栅极驱动电路的输出端的控制端，从而实质上减小高温噪声。因而，长时间驱动栅极驱动电路。
附图说明
通过参照附图对本发明示例性实施例进行的进一步的详细描述，本发明的上述和其他方面、特征和优点将会变得更容易清楚，附图中：
图1是示出根据本发明的显示装置的示例性实施例的平面图；
图2是示出图1中示出的显示装置的栅极驱动电路的示例性实施例的框图；
图3是示出图2中示出的栅极驱动电路的第m驱动级的示例性实施例的示意性电路图；
图4是示出图3中示出的第m驱动级的输入和输出信号的波形的信号时序图；
图5是示出图3中示出的第m驱动级的第一晶体管的电流-电压特性的电流对电压的曲线图；
图6是示出图3中示出的第m驱动级的在第一节点Q处、第m栅极信号Gm、第一时钟端CK1和输出端OUT的电压变化的信号时序图；
图7是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图8是示出根据本发明的栅极驱动电路的可选示例性实施例的示意性电路图；
图9是示出图8中示出的栅极驱动电路的第m驱动级的可选示例性实施例的示意性电路图；
图10是示出根据本发明的栅极驱动电路的可选示例性实施例的框图；
图11是示出图10中示出的栅极驱动电路的第m驱动级的可选示例性实施例的示意性电路图；
图12是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图13是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图14是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图15是示出图10中示出的栅极驱动电路的第一哑(dummy)级的示例性实施例的示意性电路图；
图16是示出图10中示出的栅极驱动电路的第二哑级的示例性实施例的示意性电路图；
图17是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图18是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图19是示出根据本发明的栅极驱动电路的示例性实施例的示意性框图；
图20是示出图19中示出的栅极驱动电路的第m驱动级的可选示例性实施例的示意性电路图；
图21是示出图20中示出的第m驱动级的输出端和在第一节点处的电压的示例性实施例的信号时序图；
图22是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图23是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图24是示出根据本发明的栅极驱动电路的可选示例性实施例的示意性框图；
图25是示出图24中示出的栅极驱动电路的第m驱动级的可选示例性实施例的示意性电路图；
图26是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图；
图27是示出根据本发明的第m驱动级的可选示例性实施例的示意性电路图。
具体实施方式
现在，将在下文中参照附图更充分地描述本发明，在附图中示出了各种实施例。然而，本发明可以以许多不同的形式来实施，且不应该解释为局限于在这里所提出的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并将本发明的范围充分地传达给本领域技术人员。相同的标号始终表示相同的元件。
应该理解的是，当元件被称作在另一元件“上”时，该元件可以直接在另一元件上，或者可以存在在它们之间的中间元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
此外，在这里可使用相对术语，如“在...下”或“底部的”、“在...上”或“顶部的”等，用来描述如在图中所示的一个元件与另一元件的关系。应该理解的是，相对术语意在包含除了在附图中描述的方位之外的装置的不同方位。例如，如果一幅附图中的装置被翻转，则描述为“在”其它元件“下方”的元件随后将被定位为“在”其它元件“上方”。因而，示例性术语“在...下方”可根据附图的特定方向而包括“在...上方”和“在...下方”两种方位。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与本公开和相关领域的环境中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。
在此参照作为理想实施例的示意图的剖面图来描述示例性实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，这里描述的实施例不应该被解释为局限于在此示出的区域的具体形状，而应包括例如由制造导致的形状偏差。例如，示出或描述为平坦的区域通常可具有粗糙和/或非线性特征。此外，示出的锐角可被倒圆。因此，在图中示出的区域本质上是示意性的，它们的形状并不意图示出区域的精确形状，且不意图限制权利要求的范围。
以下，将参照附图进一步详细描述本发明的示例性实施例。
图1是示出显示装置的示例性实施例的平面图。
如图1所示，显示装置可包括显示面板100、栅极驱动电路200、数据驱动电路基板300和印刷电路板(PCB)400。
显示面板100可包括显示区域DA和围绕显示区域DA的至少一部分的外周区域PA。
栅极线GL、与栅极线GL交叉的数据线DL和像素部分P可设置在显示区域DA上。每个像素部分P包括：开关元件SW，电连接到栅极线GL和数据线DL；液晶电容器CLC和存储电容器CST，电连接到开关元件SW。可将共电压Vcom施加到液晶电容器CLC的共电极，可将存储共电压Vst施加到存储电容器CST的共电极。在示例性实施例中，每个像素部分可不包括存储电容器。
外周区域PA包括第一外周区域PA1和第二外周区域PA2，数据线的端部设置在第一外周区域PA1处，栅极线GL的端部设置在第二外周区域PA2处。
数据驱动电路300可设置在第一外周区域PA1中。数据驱动电路300可包括数据驱动芯片315和柔性印刷电路板(FPCB)325，数据驱动芯片315将数据信号输出到数据线DL，数据驱动芯片315设置在柔性印刷电路板(FPCB)325上。FPCB 325的第一端可连接到第一外周区域PA1，FPCB 325的第二端可连接到PCB 400。FPCB 325将PCB 400电连接到显示面板100。
在示例性实施例中，数据驱动芯片315可设置在FPCB 325上。在可选的示例性实施例中，数据驱动芯片315可设置在显示面板100上。在可选的示例性实施例中，数据驱动芯片315可设置在显示面板100的第一外周区域PA1上。
栅极驱动电路200可集成在第二外周区域PA2上。可选择地，当以玻璃上芯片(COG)形式实现显示面板100时，栅极驱动电路200可以以集成电路(IC)的形式安装在第二外周区域PA2上。栅极驱动电路200包括移位寄存器，在移位寄存器中，级以级联布置方式连接并将栅极信号输出到栅极线GL。
图2是示出图1中示出的显示装置的栅极驱动电路的示例性实施例的框图；
如图1和图2中所示，栅极驱动电路200的示例性实施例包括移位寄存器，在移位寄存器中，级SRC1至SRCd2级联。级SRC1至SRCd2可包括n个驱动级SRC1至SRCn和两个哑级，包括第一哑级SRCd1和第二哑级SRCd2。所述n个驱动级SRC1至SRCn连接到n条栅极线G1至Gn，以将栅极信号输出至栅极线G1至Gn。第一哑级SRCd1和第二哑级SRCd2连接到n个驱动级SRC1至SRCn的最后一个驱动级。在可选的示例性实施例中，哑级的位置和数量可以改变。
n个驱动级SRC1至SRCn中的每个级及第一哑级SRCd1包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第三输入端IN3、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。第二哑级SRCd2可包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第一电压端VT1、第二电压端VT2、进位端CR(carry terminal)和输出端OUT。
第一时钟端CK1和第二时钟端CK2接收第一时钟信号CK和具有与第一时钟信号CK的相位相反的相位的第二时钟信号CKB。在示例性实施例中，奇数级(例如SRC1、SRC3)的第一时钟端CK1接收第一时钟信号CK，每个奇数级(例如SRC1、SRC3)的第二时钟端CK2接收第一时钟信号CKB。每个偶数级(例如SRC2、SRC4)的第一时钟端CK1接收第二时钟信号CKB，每个偶数级(例如SRC2、SRC4)的第二时钟端CK2接收第一时钟信号CK。
级SRC1至SRCd2中的每个级的第一输入端IN1接收垂直开始信号STV或前一级(例如每个级的先前一级)的进位信号。在示例性实施例中，第一驱动级SRC1的第一输入端IN1接收垂直开始信号STV，除了第一驱动级之外的级SRC2至SRCd2中的每个级的第一输入端IN1接收前一级的进位信号。
每个级的第二输入端IN2接收来自后续第一级(如后面第一个级)的栅极信号或垂直开始信号STV。在示例性实施例中，n个驱动级SRC1至SRCn中的每个级及第一哑级SRCd1的第二输入端IN2接收来自后续第一级的栅极信号，例如第二驱动级SRC2至第二哑级SRCd2的栅极信号，第二哑级SRCd2的第二输入端IN2接收垂直开始信号STV。
每个驱动级的第三输入端IN3接收从后续第二级的输出端OUT输出的栅极信号。在示例性实施例中，当第k驱动级的第二输入端IN2接收第k+1驱动级的栅极信号时，第k驱动级的第三输入端IN3可接收第k+2驱动级的栅极信号。当第n-1驱动级的第二输入端IN2接收第n驱动级的栅极信号时，第n-1驱动级的第三输入端IN3可接收第一哑级SRCd1的栅极信号。当第n驱动级的第二输入端IN2接收第一哑级SRCd1的栅极信号时，第吗、n驱动级的第三输入端IN3可接收第二哑级SRCd2的栅极信号。第一哑级SRCd1的第三输入端IN3可接收垂直开始信号STV。
第一电压端VT1接收第一低电压VSS1。在移位寄存器处，第一低电压为逻辑值“0”，逻辑值“0”是与低电压对应的电压值。在示例性实施例中，第一低电压VSS1可以是大约-6伏。
第二电压端VT2接收比第一低电压VSS1低的第二低电压VSS2。在示例性实施例中，第二低电压VSS2可以是大约-11V。
每个驱动级的进位端CR可以电连接到每个驱动级的后续第一级的第一输入端IN1，并可以将进位信号输出至每个级的后续第一级的第一输入端IN1。第一哑级的进位端CR第二哑级的第一输入端IN1并可以将进位信号输出至第一输入端IN1。
每个驱动级的输出端OUT可以电连接到与栅极线G1至Gn中的与所述输出端OUT对应的一条栅极线，并将栅极信号输出至栅极线G1至Gn中的所述一条栅极线。输出端OUT可电连接到先前级中的一个级的第二输入端IN2，并将栅极信号提供给具有栅极信号的所述先前级中的一个级的第一输入端IN1。
图3是示出图2中的多个级的第m驱动级的示例性实施例的示意性电路图，第一哑级SRCd1的电路图与图3示出的第m驱动级的电路图相同，除了第二哑级SRCd2不包括IN3，第二哑级SRCd2的电路图与图3示出的第m驱动级的电路图基本相同。图4是示出图3中的第m驱动级的输入和输出信号的波形的信号时序图。在图4中，描述了第一时钟信号CK的占空比为大约50％。可选择地，第一时钟信号CK可具有各种占空比，例如30％、35％、40％等。在这种情况下，第二时钟信号CKB的占空比可以是大约70％、65％、60％等。
如图3和图4所示，第m驱动级SRCm可包括输入部分、输出部分210和保持部分。输入部分可包括：第一输入端IN1，接收第一输入信号；第二输入端IN2，接收第二输入信号；第三输入端IN3，接收第三输入信号。在示例性实施例中，第一输入信号是垂直开始信号STV或第m驱动级SRCm的前一级的进位信号，例如，第m-1即SRCm-1的进位信号CRm-1，第二输入信号是第m驱动级SRCm的后续第一级的栅极信号，例如，第m+1驱动级SRCm+1的栅极信号Gm+1。第三输入信号可以是第m驱动级的后续第二级的栅极信号，例如，第m+2级SRCm+2的栅极信号Gm+2，其中，后续第二级是后续第一级后面的级中的一个级，第m驱动级从后续第一级后面的一个级接收输出信号作为第三输入信号。
输出部分210包括第一晶体管T1。第一晶体管T1包括：漏极，连接到第一时钟端CK1；栅极，连接到第一节点Q；源极，连接到输出端OUT。通过进位信号将第一节点Q升压至高电平。在将第一节点Q升压至高电平后，可将连接到第一晶体管T1的栅极和第一晶体管T1的漏极的第一电容器C1充电。在通过第一节点Q的信号将输出部分210的第一晶体管T1导通后，第一晶体管T1可输出第一时钟信号CK作为栅极信号，第一时钟信号被施加到第一时钟端CK1。
第m驱动级还可包括输出驱动部分，输出驱动部分将输出部分210切换为导通或截止。在示例性实施例中，输出驱动部分可响应于第m-1驱动级SRCm-1的进位信号CRm-1或垂直开始信号STV来导通输出部分210，并响应于第m+1驱动级SRCm+1的栅极信号Gm+1来截止输出部分210。输出驱动部分可包括缓冲部分220、充电部分230和放电部分240。
缓冲部分220包括第四晶体管T4。第四晶体管T4包括连接到第一输入端IN1的栅极和漏极及连接到第一节点Q的源极。
充电部分230包括第一电容器C1，第一电容器C1包括连接到第一节点Q的第一电极和连接到输出端OUT的第二电极。可通过第一输入信号的高电压对充电部分230充电，从第一输入端IN1将第一输入信号的高电压施加到第一节点Q以保持第一节点处于高电平。第一电容器C1可实现为第一晶体管的寄生电容。
放电部分240包括第九晶体管T9。第九晶体管T9包括连接到第二输入端IN2的栅极、连接到第一电压端VT1的源极及连接到第一节点Q的漏极。
当第四晶体管T4响应于第m-1驱动级SRCm-1的进位信号CRm-1而导通时，通过将进位信号CRm-1施加到第一节点Q来对充电部分230充电。当充电部分230被充电到基本上高于第一晶体管T1的阈值电压的电压且第一时钟端CK1接收第一时钟信号CK的高电压时，第一晶体管T1自举(bootstrap)。当第一晶体管T1自举时，连接到第一晶体管T1的栅极的第一节点Q从第一电压V1升高到升压电压VBT。在将升压电压VBT施加到第一节点Q的时间段期间，输出部分210输出第一时钟信号CK的高电压作为第m个栅极信号。
当第九晶体管T9响应于第二输入信号的高电平而导通时，充电部分230将施加到第一电压端VT1的第一低电压VSS1施加到第一节点Q，放电部分240被放电到低于第一晶体管T1的阈值电压的电压，从而第一晶体管T1截止。
保持部分可包括第一保持部分251、第二保持部分252、第三保持部分253、第四保持部分254和第五保持部分255。
第一保持部分251包括第二晶体管T2。第二晶体管T2包括：栅极，连接到第二输入端IN2；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第一保持部分251响应于被施加到第二输入端IN2的第m+1驱动级SRCm+1的栅极信号Gm+1而将输出端OUT的电压下拉至第一低电压VSS1。
第二保持部分252包括第十晶体管T10。第十晶体管T10包括：栅极，连接到第二节点N；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。第二保持部分252响应于第二节点N的信号而将第一节点Q的电压保持在第二低电压VSS2，第二低电压VSS2被施加到第二电压端VT2。
第三保持部分253包括第三晶体管T3。第三晶体管T3包括：栅极，连接到第二节点N；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第三保持部分253响应于施加到第二节点N的高电压而将输出端OUT的电压保持在第一低电压VSS1。
第四保持部分254包括第五晶体管T5。第五晶体管T5包括：栅极，连接到第二时钟端CK2；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第四保持部分254响应于施加到第二时钟端CK2的第二时钟信号CKB而将输出端OUT的电压保持在第一低电压VSS1。
第五保持部分255包括第六晶体管T6。第六晶体管T6包括：栅极，连接到第三输入端IN3；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。第五保持部分255响应于施加到第三输入端IN3的第m+2级的栅极信号Gm+2而将第一节点Q的电压保持在第二低电压VSS2。
第m驱动级SRCm还可包括开关部分260和进位部分270。
开关部分260可包括第七晶体管T7、第八晶体管T8、第十一晶体管T11、第十二晶体管T12、第二电容器C2和第三电容器C3。
第七晶体管T7包括：漏极，连接到第一时钟端CK1；栅极，通过第二电容器C2连接到第一时钟端CK1；源极，连接到第二节点N。第三电容器C3连接在第七晶体管T7的栅极和源极之间。
第八晶体管T8包括：栅极，连接到第一节点Q；漏极，连接到第二节点N；源极，连接到第二电压端VT2。
第十一晶体管T11包括：源极，连接到第十二晶体管T12的漏极；栅极和漏极，连接到第一时钟端CK1。
第十二晶体管T12包括：栅极，连接到第一节点Q；漏极，连接到第十一晶体管T11的源极；源极，连接到第二电压端VT2。
在一个帧中，在高电压被施加到第一节点Q期间，开关部分260的第十二晶体管T12和第八晶体管T8导通，从而第二低电压VSS2被施加到第二节点N。在一个帧中，在低电压被施加到第一节点Q期间，开关部分260的第十二晶体管T12和第八晶体管T8截止，从而基本等同于由第一时钟端CK1接收的第一时钟信号CK的等同信号(equal signal)被施加到第二节点N。当第二节点N的电压被转换为高电平时，第三晶体管T3导通，从而第一低电压VSS 1被施加到输出端OUT。
进位部分270包括第十三晶体管T13。第十三晶体管T13包括：栅极，连接到第一节点Q；源极，连接到进位端CR；漏极，连接到第一时钟端CK1。进位部分270还包括第四电容器C4，第四电容器C4连接在第十三晶体管T13的栅极和源极之间。当将高电压施加到第一节点Q时，进位端CR输出第一时钟信号CK作为进位信号。
在可选实施例中，可将第一低电压VSS1或第二低电压VSS2施加到第二电压端VT2。例如，当在室温驱动栅极驱动电路时，可将第一低电压VSS1施加到第二电压端VT2，当在高温驱动栅极驱动电路以用低功率驱动栅极驱动电路时，可将第二低电压VSS2施加到第二电压端VT2。
图5是示出图3中示出的第m驱动级的第一晶体管的电流-电压特性的电流对电压的曲线图。
图5示出了当第一晶体管T1的沟道长度为大约3.5微米(μm)时第一晶体管T1的漏电流的测量结果，并与第一晶体管T1的栅极和源极之间的栅源电压VGS对应。如图5所示，当第一晶体管T1的栅源电压VGS为大约0V时，漏电流为大约10-6安培(A)(如图5中E1处所示)，当栅源电压VGS为大约-5V时，漏电流为大约10-9A(如图5中E2所示)。如图5所示，当将栅源电压VGS设置为大约0V时的第一晶体管T1的漏电流大于当将栅源电压VGS设置为大约-5V时的第一晶体管T1的漏电流。
图6是示出当第一晶体管T1的沟道长度L为大约3.5μm时，图3中示出的第m驱动级的在第一节点Q处、第m栅极信号Gm、第一时钟端CK1和输出端OUT的电压变化的信号时序图。
在第m时间段Tm中，第m节点信号Qm(即第一节点Q的信号)自举至大约41V，第一时钟信号CK的高电压被输出为第m栅极信号Gm，第m栅极信号Gm为输出端OUT的信号。在m+1时间段Tm+1中，通过第九晶体管T9将第一低电压(VSS1＝大约-6V)施加到第m驱动级的第一节点Q，第九晶体管T9通过m+1栅极信号Gm+1导通。在m+2间隔Tm+2中，通过第六晶体管T6将第二低电压(VSS2＝大约-11V)施加到第m驱动级的第一节点Q，第六晶体管T6通过m+2栅极信号Gm+2导通。第m驱动级的第一节点Q通过第十晶体管T10保持在第二低电压VSS2，第十晶体管T10响应于施加到第m驱动级的第二节点N的高电压而导通。
如图6所示，在一个帧中，第m驱动级栅极信号Gm保持在低电压，连接到第一晶体管T1的栅极的第一节点Q保持在第二低电压VSS2，连接到第一晶体管T1的源极的输出端OUT保持在第一低电压VSS1。因而，第一晶体管T1的栅源电压VGS可为大约-5V。
在示例性实施例中，在将第二低电压VSS2施加到第一晶体管T1的栅极端时产生的漏电流明显小于在将第一低电压VSS1施加到第一晶体管T1的栅极端时产生的漏电流，因此，显著减小了功耗。
当在高温驱动传统的显示装置时，由于第一节点Q的电压产生的波纹(ripple)，第一晶体管T1会被非正常地驱动。当第一晶体管T1被非正常地驱动时，传统显示装置会有显示缺陷。在本发明的示例性实施例中，在输出每个级的后续第二级的栅极信号以即使当产生波纹时也保证驱动电压余量之后，每个级的第一节点Q1的电压保持在低于第一低电压VSS1的第二低电压VSS2。
在示例性实施例中，在第m栅极信号Gm保持在低电压期间，可将第一晶体管T1的栅源电压VGS设置为负电压，从而可显著去除高温噪声。
图7是示出第m驱动级的可选示例性实施例的示意性电路图。
除了开关部分262之外，图7中的示意性电路图与图3中示出的示意性电路图基本相同。已使用与上面描述图3中示出的第m驱动级的示例性实施例使用的标号相同的标号来标记图7中示出的相同或相似的元件，以下将省略或简化对它们的任何重复性的详细描述。
如图7所示，第m驱动级SRCm可包括输入部分、输出部分210、输出驱动部分、保持部分、开关部分262和进位部分270。输出驱动部分可包括缓冲部分220、充电部分230和放电部分240。保持部分可包括第一保持部分251、第二保持部分252、第三保持部分253、第四保持部分254和第五保持部分255。
开关部分262可包括第七晶体管T7、第八晶体管T8、第十一晶体管T11、第十二晶体管T12、第二电容器C2和第三电容器C3。
第七晶体管T7包括：漏极，连接到第一时钟端CK1；栅极，通过第二电容器C2连接到第一时钟端CK1；源极，连接到第二节点N。第三电容器C3连接在第七晶体管T7的栅极和源极之间。
第八晶体管T8包括：栅极，连接到输出端OUT；漏极，连接到第二节点N；源极，连接到第二电压端VT2。当将m级的前一级的进位信号施加到m级时，第二节点N接收第二低电压VSS2。在示例性实施例中，第十二晶体管T12包括：栅极，连接到输出端OUT；源极，连接到第二电压端VT2。在示例性实施例中，第八晶体管和第十二晶体管的栅极连接到输出端OUT。
第十一晶体管T11包括：栅极和漏极，连接到第一时钟端CK1；源极，连接到第十二晶体管T12的漏极。
在一个帧中，在第m栅极信号Gm保持在高电压期间，开关部分262的第十二晶体管T12和第八晶体管T8导通，从而第二节点N的电压被放电至第二低电压VSS2。当第三晶体管T3处于截止状态时，第一电压端VT1与第m驱动级的输出端OUT电隔离。因而，第m栅极信号不被放电至第一低电压VSS1，并通过输出端OUT基本上完全输出。
在一个帧中，在第m栅极信号Gm保持在低电压期间，开关部分262的第十二晶体管T12和第八晶体管T8截止，从而具有与由第一时钟端CK1接收的第一时钟信号CK的相位基本等同的相位的等同信号被施加到第二节点N。当第二节点N的电压被转换为高电平时，第三晶体管T3导通，从而第一低电压VSS1被施加到输出端OUT。
在示例性实施例中，在第m栅极信号Gm保持在低电压时间段期间，第一晶体管T1的栅源电压VGS可为负电压，从而可显著去除高温噪声。
图8是示出根据本发明的栅极驱动电路的可选示例性实施例的示意性电路图。
除了第四输入端IN4之外，图8中的电路图与图2中示出的电路图基本相同。已使用与上面描述图2中示出的栅极驱动电路200的示例性实施例所使用的标号相同的标号来标记图8中的相同或相似的元件，以下将省略或简化任何重复性的详细描述。
如图2和图8中所示，栅极驱动电路200的示例性实施例可包括级联在一起的级，例如，n个驱动级SRC1至SRCn和包括第一哑级SRCd1和第二哑级SRCd2的两个哑级。所述n个驱动级SRC1至SRCn分别连接到n条栅极线G1至Gn，以将栅极信号输出至栅极线G1至Gn。
每个驱动级可包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第三输入端IN3、第四输入端IN4、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。第一哑级可包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第三输入端IN3、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。第二哑级可包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。
每个驱动级的第四输入端IN4电连接到每个级的后续级的进位端CR，以接收从进位端CR输出的进位信号。
图9是示出图8中示出的栅极驱动电路的第m驱动级的可选示例性实施例的示意性电路图，第一哑级SRCd1的电路图与图9示出的第m驱动级的电路图相同，除了第二哑级SRCd2不包括IN3，第二哑级SRCd2的电路图与图9示出的第m驱动级的电路图基本相同。
除了放电部分242之外，图9中的电路图与图3中示出的电路图基本相同。已使用与上面描述图3中示出的第m驱动级的示例性实施例所使用的标号相同的标号来标记图9中的相同或相似的元件，以下将省略或简化对它们的任何重复性的详细描述。
如图8和图9所示，第m驱动级SRCm可包括输入部分、输出部分210、输出驱动部分、保持部分、开关部分260和进位部分270。输出驱动部分可包括缓冲部分220、充电部分230和放电部分242。保持部分可包括第一保持部分251、第二保持部分252、第三保持部分253、第四保持部分254和第五保持部分255。
放电部分242包括第九晶体管T9。第九晶体管T9包括：栅极，连接到第四输入端IN4；源极，连接到第一电压端VT1；漏极，连接到第一节点Q。放电部分242响应于被施加到第四输入端IN4的第m+1进位信号CRm+1的高电平，将第一节点Q的电压放电至第一低电压VSS1的电平。
在示例性实施例中，栅极驱动电路接收第m+1进位信号CRm+1作为放电部分242的控制信号，从而将通过放电部分242流入第一节点Q的漏电流显著地最小化。
图10是栅极驱动电路200的可选示例性实施例的框图。
除了施加给第二输入端IN2和第三输入端IN3的信号之外，图10的框图与图2中示出的框图基本相同。已使用与上面描述图2中示出的栅极驱动电路的示例性实施例所使用的标号相同的标号来标记图10中的相同或相似的元件，以下将省略或简化对它们的任何重复性的详细描述。
如图10中所示，栅极驱动电路200的示例性实施例可包括级联在一起的级，例如，n个驱动级SRC1至SRCn和包括第一哑级SRCd1和第二哑级SRCd2的两个哑级。所述n个驱动级SRC1至SRCn分别连接到n条栅极线G1至Gn，以将栅极信号输出至栅极线G1至Gn。两个哑级SRCd1和SRCd2级联到第n驱动级SRCn。
所述n个驱动级SRC1至SRCn的每个级及第一哑级SRCd1可包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第三输入端IN3、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。第二哑级可包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。
每个驱动级的第二输入端IN2从每个驱动级的后续第一级接收进位信号或垂直开始信号STV，所述每个驱动级的后续第一级为每个驱动级的后续的级中的一个。所述n个驱动级SRC1至SRCn的每个及第一哑级SRCd1可接收后续第一级(例如，分别是SRC2至SRCd2)的进位信号，第二哑级SRCd2的第二输入端IN2可接收垂直开始信号STV。
每个驱动级的第三输入端IN3接收每个级的后续第一级的后续的后续第二级的进位信号或垂直开始信号STV，后续第一级向每个驱动级的第二输入端IN2提供进位信号。在示例性实施例中，当第k驱动级的第二输入端接收第k+1驱动级的进位信号时，第k驱动级的第三输入端IN3可接收第k+2驱动级的进位信号。所述n个驱动级SRC1至SRCn的每个的第三输入端IN3接收每个级的后续第二级的进位信号，第一哑级SRCd1的第三输入端IN3接收垂直开始信号。
第一电压端VT1接收第一低电压VSS1。第一低电压VSS1可以是大约-6V。
第二电压端VT2接收动态低电压VSSD。动态低电压VSSD可包括第一电平的低电压和第二电平的低电压。在示例性实施例中，动态低电压VSSD包括在室温的第一电平的低电压，并包括在高温的第二电平的低电压。在示例性实施例中，第一电平的低电压可以为基本等于第一低电压VSS1的大约-6V，第二电平的低电压可以是明显低于第一电平的低电压的大约-11V。
图11是示出图10中示出的第m驱动级的示例性实施例的示意性电路图。第一哑级SRCd1的电路图与图11示出的第m驱动级的电路图相同，除了第二哑级SRCd2不包括IN3，第二哑级SRCd2的电路图与图11示出的第m驱动级的电路图基本相同。
如图10和图11所示，第m驱动级SRCm可包括输入部分、输出部分310、输出驱动部分、保持部分、开关部分360和进位部分370。输出驱动部分可包括缓冲部分320、充电部分330和放电部分340。保持部分可包括第一保持部分351、第二保持部分352、第三保持部分353、第四保持部分354和第五保持部分355。
输出部分310包括第一晶体管T1。第一晶体管T1包括：漏极，连接到第一时钟端CK1；栅极，连接到第一节点Q；源极，连接到输出端OUT。当通过第一节点Q施加高电压时，输出部分310输出通过第一时钟端CK1施加的第一时钟信号CK作为栅极信号。
缓冲部分320包括第四晶体管T4。第四晶体管T4包括连接到第一输入端IN1的栅极和漏极及连接到第一节点Q的源极。
充电部分330包括第一电容器，第一电容器包括连接到第一节点Q的第一电极和连接到输出端OUT的第二电极。充电部分330由施加到第一输入端IN1的第一输入信号的高电压充电，以将第一节点Q的电压保持在高电压。
放电部分340包括第九晶体管T9。第九晶体管T9包括：栅极，连接到第二输入端IN2；源极，连接到第一电压端VT1；漏极，连接到第一节点Q。放电部分340响应于被施加到第二输入端IN2的从第m+1驱动级输出的第m+1进位信号CRm+1的高电压，来将第一节点Q的电压放电至第一低电压VSS1的电平。
第一保持部分351包括第二晶体管T2。第二晶体管T2包括：栅极，连接到第二输入端IN2；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第一保持部分351响应于被施加到第二输入端IN2的第m+1进位信号CRm+1而将被施加到第一电压端VT1的第一低电压VSS1施加到输出端OUT。
第二保持部分352包括第十晶体管T10。第十晶体管T10包括：栅极，连接到第二节点N；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。第二保持部分352响应于第二节点N的信号而将第一节点Q的电压保持在被施加到第二电压端VT2的动态低电压VSSD。动态低电压VSSD具有在室温的第一电平，并具有在高温下的低于第一电平的第二电平，其中，所述高温明显高于室温。
第三保持部分353包括第三晶体管T3。第三晶体管T3包括：栅极，连接到第二节点N；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第三保持部分353响应于施加到第二节点N的高电压而将输出端OUT的电压保持在第一低电压VSS1。
第四保持部分354包括第五晶体管T5。第五晶体管T5包括：栅极，连接到第二时钟端CK2；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第四保持部分354响应于第二时钟信号CKB而将输出端OUT的电压保持在第一低电压VSS1。
第五保持部分355包括第六晶体管T6。第六晶体管T6包括：栅极，连接到第三输入端IN3；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。第五保持部分355响应于在第三输入端IN3接收的从m+2级输出的第m+2进位信号CRm+2而将动态低电压VSSD施加到第一节点Q。
开关部分360可包括第七晶体管T7、第八晶体管T8、第十一晶体管T11、第十二晶体管T12、第二电容器C2和第三电容器C3。
第七晶体管T7包括：漏极，连接到第一时钟端CK1；栅极，通过第二电容器C2连接到第一时钟端CK1；源极，连接到第二节点N。第三电容器C3连接在第七晶体管T7的栅极和源极之间。
第八晶体管T8包括：栅极，连接到第一节点Q；漏极，连接到第二节点N；源极，连接到第二电压端VT2。
第十一晶体管T11包括：源极，连接到第十二晶体管T12的漏极；栅极和漏极，连接到第一时钟端CK1。
第十二晶体管T12包括：栅极，连接到第一节点Q；漏极，连接到第十一晶体管T11的源极；源极，连接到第二电压端VT2。
在一个帧中，在高电压被施加到第一节点Q期间，开关部分360的第十二晶体管T12和第八晶体管T8导通，从而第二节点N的电压被放电至第二低电压VSS2。在低电压被施加到第一节点Q期间，开关部分360的第十二晶体管T12和第八晶体管T8截止，从而相位基本与由第一时钟端CK1接收的第一时钟信号CK的相位等同的等同信号被施加到第二节点N。当第二节点N的电压被转换为高电平时，第三晶体管T3导通，从而输出端OUT被放电至第一低电压VSS1。
进位部分370包括第十三晶体管T13。第十三晶体管T13包括：栅极，连接到第一节点Q；源极，连接到进位端CR；漏极，连接到第一时钟端CK1。进位部分370还可包括第四电容器C4，第四电容器C4连接到第十三晶体管T13的栅极和源极。当将第一节点Q的电压转换为高电压时，进位端CR输出高电平的第一时钟信号CK作为进位信号。
在示例性实施例中，栅极驱动电路接收不是栅极信号的进位信号作为放电部分340和第五保持部分355的控制信号，从而将通过放电部分340和第五保持部分355流入第一节点Q的漏电流显著地最小化，当长时间驱动栅极驱动电路时，明显防止了放电部分340和第五保持部分355的劣化。
在示例性实施例中，当在高温驱动栅极驱动电路时，第一节点Q的电压被施加为具有比被施加到第一电压端VT1的第一低电压VSS1低的第二电平的动态低电压VSSD，从而可将第一晶体管T1的栅源电压VGS设置为负电压，以去除栅极信号的高温噪声。
图12是示出第m驱动级的可选示例性实施例的示意性电路图。
除了开关部分362之外，图12中的电路图与图11中示出的电路图基本相同。已使用与上面描述图11中示出的第m驱动级的示例性实施例所使用的标号相同的标号来标记图12中的相同或相似的元件，以下将省略或简化对它们的任何重复性的详细描述。
如图12所示，第m驱动级SRCm可包括输入部分、输出部分310、输出驱动部分、保持部分、开关部分362和进位部分370。输出驱动部分可包括缓冲部分320、充电部分330和放电部分340。保持部分可包括第一保持部分351、第二保持部分352、第三保持部分353、第四保持部分354和第五保持部分355。
开关部分362可包括第七晶体管T7、第八晶体管T8、第十一晶体管T11、第十二晶体管T12、第二电容器C2和第三电容器C3。
第七晶体管T7包括：漏极，连接到第一时钟端CK1；栅极，通过第二电容器C2连接到第一时钟端CK1；源极，连接到第二节点N。第三电容器C3连接在第七晶体管T7的栅极和源极之间。
第八晶体管T8包括：栅极，连接到输出端OUT；漏极，连接到第二节点N；源极，连接到第二电压端VT2。
第十一晶体管T11包括：栅极和漏极，连接到第一时钟端CK1；源极，连接到第十二晶体管T12的漏极。
第十二晶体管T12包括：栅极，连接到输出端OUT；源极，连接到第二电压端VT2。
在一个帧中，在第m栅极信号Gm保持在高电压期间，开关部分362的第十二晶体管T12和第八晶体管T8导通，从而第二节点N的电压被放电至第二低电压VSS2。由于第三晶体管T3处于截止状态，所以第一电压端VT1与第m驱动级的输出端OUT电隔离。因而，第m栅极信号不被放电至第一低电压VSS1，并通过输出端OUT基本上完全输出。
在一个帧中，在第m栅极信号Gm保持在低电压期间，开关部分362的第十二晶体管T12和第八晶体管T8截止，从而具有与由第一时钟端CK1接收的第一时钟信号CK的相位基本等同的相位的等同信号被施加到第二节点N。当第二节点N的电压被转换为高电平时，第三晶体管T3导通，从而第一低电压VSS1被施加到输出端OUT。
在示例性实施例中，当在高温驱动栅极驱动电路时，在对于第一帧将第m栅极信号Gm保持在低电压的时间段期间，第一晶体管T1的栅源电压VGS可设置为负电压，以去除高温噪声。
图13是示出第m驱动级的可选示例性实施例的示意性电路图。
除了第五保持部分355和包括在放电部分342中的开关元件的连接结构之外，图13中的电路图与图11中示出的电路图基本相同。图13中示出的相同或相似的元件用与上面描述图11中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图13所示，第m驱动级SRCm可包括输入部分、输出部分310、输出驱动部分、维持部分、开关部分360和进位部分370。输出驱动部分还可包括缓冲部分320、充电部分330和放电部分342。保持部分可包括第一保持部分351、第二保持部分352、第三保持部分353和第四保持部分354。
放电部分342包括第九晶体管T9。第九晶体管T9包括：栅极，连接到第二输入端IN2；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。放电部分342响应施加到第二输入端IN2的第m+1驱动级的m+1进位信号CRm+1来使第一节点Q的电压放电至施加到第二电压端VT2的动态低电压VSSD的电平。动态低电压VSSD包括在室温的第一电平的低电压，并包括在高温的比第一电平低的第二电平的低电压。在示例性实施例中，第一电平为大约-6V，第二电平为大约-11V。
当栅极驱动电路在高温下操作时，在一帧中，在第m栅极信号Gm保持为低电压的同时，连接到第一晶体管T1的栅极的第一节点Q保持为第二电平的低电压，连接到第一晶体管T1的源极的输出端OUT保持为由第一电压端VT1施加的第一低电压VSS1。
在示例性实施例中，当栅极驱动电路在高温下操作时，在对于一帧将第m栅极信号Gm保持为低电压的时间段期间，第一晶体管T1的栅极-源极电压VGS可被设置为负电压，从而可去除高温噪声。
图14是示出第m驱动级的可选示例性实施例的示意性电路图。
除了第六保持部分356之外，图14中的每个级与图12中示出的每个级基本相同。图14中示出的相同或相似的元件用与上面描述图12中示出的每个级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图14所示，第m驱动级SRCm可包括输入部分、输出部分310、输出驱动部分、保持部分、开关部分360和进位部分370。输出驱动部分可包括缓冲部分320、充电部分330和放电部分340。保持部分可包括第一保持部分351、第二保持部分352、第三保持部分353、第四保持部分354、第五保持部分355和第六保持部分356。
第六保持部分356包括第十四晶体管T14。第十四晶体管T14包括：栅极，连接到第二节点N；源极，连接到第二电压端VT2；漏极，连接到进位端CR。当第m栅极信号Gm为低电压时，第二保持部分356响应第二节点N的信号来使进位端CR的进位信号CRm保持为施加到第二电压端VT2的动态低电压VSSD。m+1动态低电压VSSD包括在室温的第一电平的低电压，并包括在高温的比第一电平低的第二电平的低电压。在示例性实施例中，第一电平为大约-6V(与施加到第一电压端VT1的第一低电压VSS1基本相等)，第二电平为比第一电平低的大约-11V。
除了在第m栅极信号Gm为高电压且第一时钟信号CK为高电压的时间段之外，第六保持部分356可使进位信号CRm稳定地保持为动态低电压VSSD。
在示例性实施例中，在除了对应的进位信号被保持为高电压的时间段之外的剩余时间段期间，施加到第m驱动级的后续级的进位信号通过第六保持部分356被稳定地保持为低电压，从而显著减少了由于进位信号而产生的纹波。
图15是示出图10的第一哑级SRCd1的示例性实施例的示意性电路图。
除了第五保持部分355a之外，图15的电路图与图14中示出的电路图基本相同。图15中示出的相同或相似的元件用与上面描述图14中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图10和图15所示，第一哑级SRCd1可包括输入部分、输出部分310、输出驱动部分、保持部分、开关部分360和进位部分370。输出驱动部分可包括缓冲部分320、充电部分330和放电部分。保持部分可包括第一保持部分351、第二保持部分352、第三保持部分353、第四保持部分354、第五保持部分355a和第六保持部分356。
第五保持部分355a包括第六晶体管T6。第六晶体管T6包括：栅极，连接到第三输入端IN3；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。第五保持部分355a响应施加到第三输入端IN3的垂直开始信号STV使第一节点Q的电压保持为施加到第二电压端VT2的动态低电压VSSD。
图16是示出图10的第二哑级SRCd2的示例性实施例的示意性电路图。
除了放电部分342之外，图16的电路图与图14中示出的电路图基本相同。图16中示出的相同或相似的元件用与上面描述图14中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图10和图16所示，第二哑级SRCd2可包括输入部分、输出部分310、输出驱动部分、保持部分、开关部分360和进位部分。输出驱动部分可包括缓冲部分320、充电部分330和放电部分340。保持部分可包括第一保持部分351a、第二保持部分352、第三保持部分353、第四保持部分354、第五保持部分356和第六保持部分357。
放电部分342包括第九晶体管T9。第九晶体管T9包括：栅极，连接到第二输入端IN2；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。放电部分342响应施加到第二输入端IN2的垂直开始信号STV来使第一节点Q的电压放电至施加到第二电压端VT2的动态低电压VSSD的电平。动态低电压VSSD包括在室温的第一电平的低电压，并包括在高温(高温显著地比室温高)下的显著比第一电平低的第二电平的低电压。在示例性实施例中，第一电平的低电压为大约-6V，第二电平的低电压为大约-11V。
第一保持部分351a包括第二晶体管T2。第二晶体管T2包括：栅极，连接到第二输入端IN2；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第一保持部分351a响应施加到第二输入端IN2的竖直开始信号STV来将输出端OUT的电压下拉至第一低电压VSS1。
第五保持部分356包括第十四晶体管T14。第十四晶体管T14包括：栅极，连接到第二节点N；源极，连接到第二电压端VT2；漏极，连接到进位端CR。当第m栅极信号为低电压时，第五保持部分356响应第二节点N的信号来使通过进位端CR输出的进位信号CRm保持为施加到第二电压端VT2的动态低电压VSSD。
第六保持部分357包括第十五晶体管T15。第十五晶体管T15包括：栅极，连接到输出端OUT；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。第六保持部分357响应输出端OUT的信号来使第一节点Q的信号保持为施加到第二电压端VT2的动态低电压VSSD。
图17是示出第m驱动级的可选示例性实施例的示意性电路图。
除了开关部分362a之外，图17的电路图与图14中示出的电路图基本相同。图17中示出的相同或相似的元件用与上面描述图14中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图17所示，第m驱动级SRCm可包括输入部分、输出部分310、输出驱动部分、保持部分、开关部分362a和进位部分370。输出驱动部分可包括缓冲部分320、充电部分330和放电部分340。保持部分可包括第一保持部分351、第二保持部分352、第三保持部分353、第四保持部分354、第五保持部分355和第六保持部分356。
第六保持部分356包括第十四晶体管T14。第十四晶体管T14包括：栅极，连接到第二节点N；源极，连接到第二电压端VT2；漏极，连接到进位端CR。当第m栅极信号Gm为低电压时，第六保持部分356响应第二节点N的信号来使通过进位端CR输出的进位信号CRm保持为施加到第二电压端VT2的动态低电压VSSD。动态低电压VSSD包括在室温的第一电平的低电压，并包括在高温的显著比第一电平低的第二电平的低电压。在示例性实施例中，第一电平为大约-6V(与施加到第一电压端VT1的第一低电压VSS1基本相等)，第二电平为大约-11V(显著比第一电平低)。
开关部分362a可包括第七晶体管T7、第八晶体管T8、第十一晶体管T11、第十二晶体管T12、第二电容器C2和第三电容器C3。
第七晶体管T7包括：漏极，连接到第一时钟端CK1；栅极，通过第二电容器C2连接到第一时钟端CK1；源极，连接到第二节点N。第三电容器C3连接到第七晶体管T7的栅极和源极之间。
第八晶体管T8包括：栅极，连接到第一输入端IN1；漏极，连接到第二节点N；源极，连接到第二电压端VT2。
第十一晶体管T11包括：栅极和漏极，共同连接到第一时钟端CK1；源极，连接到第十二晶体管T12。
第十二晶体管T12包括：栅极，连接到进位端CR；源极，连接到第二电压端VT2；漏极，连接到第十一晶体管的源极。
当第八晶体管T8响应第m-1驱动级SRCm-1的施加到第一输入端IN1的第m-1进位信号CRm-1而导通时，第二节点N的电压被充电至施加到第二电压端VT2的动态低电压VSSD。当第十二晶体管T12响应第m驱动级SRCm的进位信号CRm而导通时，施加在第一时钟端CK1和第二电压端VT2之间的电压被第十一晶体管T11和第十二晶体管T12下拉而产生低电压，所述施加在第一时钟端CK1和第二电压端VT2之间的电压被施加到第三节点N1。
第八晶体管T8的栅极-源极电压VGS可被定义为进位端CR的电压和第二电压端VT2的电压之间的电压差。当第m-1栅极信号被保持为高电压时，连接到第八晶体管T8的栅极的第一输入端IN1被保持为第m-1驱动级SRCm-1的进位信号CRm-1的高电压(例如，大约22V)，并且连接到第八晶体管T8的源极的第二电压端VT2被保持为动态低电压(例如，大约-11V)。因此，第八晶体管T8的栅极-源极电压VGS可以是大约33V(例如，22V-(-11V))。
当第m栅极信号保持为高电压时，连接到第十二晶体管T12的进位端CR被保持为施加到第一时钟端CK1的第一时钟信号CK的高电压(例如，大约22V)，连接到第十二晶体管T12的源极第二电压端VT2被保持为动态低电压(例如，大约-11V)。因此，第十二晶体管T12的栅极-源极电压VGS可以是大约33V(例如，22V-(-11V))。
在可选示例性实施例中，当第八晶体管T8和第十二晶体管T12的栅极连接到第一节点Q时，第八晶体管T8和第十二晶体管T12的栅极-源极电压可改变。当第m栅极信号或第m-1栅极信号为高电压时，连接到第八晶体管T8和第十二晶体管T12的栅极的第一节点Q被保持为高电压(大约41V)，连接到第八晶体管T8和第十二晶体管T12的源极的第二电压端VT2被保持为动态低电压(大约-11V)。因此，第八晶体管T8和第12晶体管T12的栅极-源极电压VGS可以是大约52V(41V-(-11V))。因此，当第八晶体管T8和第十二晶体管T12的栅极-源极电压为相当高的电压时，可在栅极驱动电路中产生击穿。
在示例性实施例中，施加第m-1驱动级SRCm-1的进位信号CRm-1以作为第八晶体管T8的控制信号，施加第m驱动级SRCm的进位信号CRm以作为第十二晶体管T12的控制信号，因而第八晶体管T8和第十二晶体管T12的栅极-源极电压可从在施加第一节点Q的信号以作为第八晶体管T8和第十二晶体管T12的控制信号时的第八晶体管T8和第十二晶体管T12的栅极-源极电压降低大约19V。因此，可以长时间驱动栅极驱动电路。
图18是示出第m驱动级的可选示例性实施例的示意性电路图。
除了开关部分362b之外，图18的电路图与图14中示出的电路图基本相同。图18中示出的相同或相似的元件用与上面描述图14中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图18所示，第m驱动级SRCm可包括输入部分、输出部分310、输出驱动部分、保持部分、开关部分362b和进位部分370。输出驱动部分还可包括缓冲部分320、充电部分330和放电部分340。保持部分可包括第一保持部分351、第二保持部分352、第三保持部分353、第四保持部分354、第五保持部分355和第六保持部分356。
第六保持部分356包括第十四晶体管T14。第十四晶体管T14包括：栅极，连接到第二节点N；源极，连接到第二电压端VT2；漏极，连接到进位端CR。当第m栅极信号Gm为低电压时，第二保持部分356响应第二节点N的信号来使进位端CR的进位信号CRm保持为施加到第二电压端VT2的动态低电压VSSD。动态低电压VSSD包括在室温的第一电平的低电压，并包括在高温的比第一电平低的第二电平的低电压。在示例性实施例中，第一电平为大约-6V(与施加到第一电压端VT1的第一低电压VSS1基本相等)，第二电平为大约-11V(显著比第一电平低)。
开关部分362b可包括第七晶体管T7、第八晶体管T8、第十一晶体管T11、第十二晶体管T12、第二电容器C2和第三电容器C3。
第七晶体管T7包括：漏极，连接到第一时钟端CK1；栅极，通过第二电容器C2连接到第一时钟端CK1；源极，连接到第二节点N。第三电容器C3，连接到第七晶体管T7的栅极和源极之间。
第八晶体管T8包括：栅极，连接到进位端CR；漏极，连接到第二节点N；源极，连接到第二电压端VT2。
第十一晶体管T11包括：栅极和漏极，共同连接到第一时钟端CK1；源极，连接到第十二晶体管T12。
第十二晶体管T12包括：栅极，连接到第一输入端IN1；源极，连接到第二电压端VT2；漏极，连接到第十一晶体管的源极。
当第十二晶体管T12响应第m-1驱动级SRCm-1的施加到第一输入端IN1的进位信号CRm-1而导通时，施加到第一时钟端CK1和第二电压端VT2之间的电压被被第十一晶体管T11和第十二晶体管T12下拉而产生低电压，并且该低电压被施加到第三节点N1。当第八晶体管T8响应第m驱动级SRCm的进位信号CRm而导通时，第二节点N的电压被充电至施加到第二电压端VT2的动态低电压VSSD。
第八晶体管T8的栅极-源极电压VGS可被定义为进位端CR的电压和第二电压端VT2的电压之间的电压差。当第m-1栅极信号被保持为高电压时，连接到第八晶体管T8的栅极的进位端CR被保持为施加到第一时钟端CK1的第一时钟信号CK的高电压(例如，大约22V)，并且连接到第八晶体管T8的源极的第二电压端VT2被保持为动态低电压(例如，大约-11V)。因此，第八晶体管T8的栅极-源极电压VGS可以是大约33V(例如，22V-(-11V))。
当第m+1栅极信号被保持为高电压时，连接到第十二晶体管T12的栅极的第一输入端IN1被保持为第m-1驱动级SRCm-1的进位信号CRm-1的高电压(例如，大约22V)，并且连接到第十二晶体管T12的源极的第二电压端VT2被保持为动态低电压(例如，大约-11V)。因此，第十二晶体管T12的栅极-源极电压VGS可以是大约33V(例如，22V-(-11V))。
在示例性实施例中，当施加第m驱动级SRCm的进位信号CRm以作为第八晶体管T8的控制信号，并且施加第m-1驱动级SRCm-1的进位信号CRm以作为第十二晶体管T12的控制信号时，第八晶体管T8和第十二晶体管T12的栅极-源极电压可比在施加第一节点Q的信号以作为第八晶体管T8和第十二晶体管T12的控制信号时的第八晶体管T8和第十二晶体管T12的栅极-源极电压显著降低。因此，可以长时间驱动栅极驱动电路。
图19是示出栅极驱动电路的可选示例性实施例的框图。
如图19所示，栅极驱动电路包括移位寄存器，移位寄存器包括级联到一起的级SRC1至SRCd2。级SRC1至SRCd2可包括n个驱动级SRC1至SRCn和两个哑级，例如，第一哑级SRCd1和第二哑级SRCd2。n个驱动级SRC1至SRCn分别连接到n条栅极线G1至Gn，以将栅极信号输出到n条栅极线G1至Gn。
级SRC1至SRCd1的每个级的每个级可包括第一时钟端CK1、第一输入端IN1、第二输入端IN2、第三输入端IN3、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。第二哑级SRCd2可包括第一时钟端CK1、第一输入端IN1、第二输入端IN2、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。
第一时钟端CK1接收时钟信号CK。
级SRC1和SRCd2的每个级的第一输入端IN1接收垂直开始信号STV或每个级的前一级的进位信号。第一级SRC1的第一输入端IN1接收垂直开始信号STV，除了第一级SRC1之外的每个级(例如，第二级SRC2至第二哑级SRCd2)的第一输入端IN1接收第一级SRC1之外的每个级的前一级的进位信号。
每个级的第二输入端IN2接收第一后续级(即，每一级的后续级中的一个级)的进位信号或垂直开始信号STV。N个驱动级SRC1至SRCn和第一哑级SRCd1的第二输入端IN2分别接收后续级SRC2至SRCd2的进位信号，第二哑级SRCd2的第二输入端接收垂直开始信号STV。
每个驱动级的第三输入端IN3接收第二后续级(向每个驱动级的第二输入端IN2提供进位信号的第一后续级的后续的级中的一个级)的进位信号或垂直开始信号STV。在示例性实施例中，当第k驱动级的第二输入端IN2接收第(k+1)驱动级的进位信号时，第k驱动级的第三输入端IN3接收第(k+2)驱动级的进位信号。所述n个驱动级SRC1至SRCn的每个级的第三输入端IN3接收每个级的第二后续级的进位信号，第一哑级SRCd1的第三输入端IN3接收垂直开始信号STV。
第一电压端VT1接收第一低电压VSS1。第一低电压可以是大约-6V。
第二电压端VT2接收比第一低电压VSS1低的第二低电压。第二低电压VSS2可以是大约-11V。
每个驱动级的进位端CR电连接到每个级的第一后续级的第一输入端IN1以通过第一后续级的第一输入端IN1输出进位信号。
每个驱动级的输出端OUT电连接到栅极线以将栅极信号输出到栅极线。进位端CR电连接到每个级的前一级的第一输入端IN1以将进位信号提供到前一级的第一输入端IN1。
图20是示出图19级中的第m驱动级的示例性实施例的示意性电路图。第一哑级SRCd1的电路图与图20所述的第m驱动级的电路图相同，第二哑级SRCd2的电路图与图20所述的第m驱动级的电路图基本相同。
如图19和图20所示，第m驱动级SCRm可包括输入部分、输出部分410和保持部分。输入部分可包括接收第一输入信号的第一输入端IN1、接收第二输入信号的第二输入端IN2和接收第三输入信号的第三输入端IN3。在示例性实施例中，第一输入信号是第m-1驱动级SRCm-1的进位信号CRm-1或垂直开始信号STV，第二输入信号是第m+1驱动级SRCm+1的进位信号CRm+1，第三输入信号是第m+2驱动级SRCm+2的进位信号CRm+2。
输出部分410包括第一晶体管T1。第一晶体管T1包括：漏极，连接到第一时钟端CK1；栅极，连接到第一节点Q；源极，连接到输出端OUT。输出部分410响应第一节点Q的信号将通过第一时钟端CK1施加的时钟信号CK的高电压作为栅极信号输出。
第m驱动级SRCm还可包括输出驱动部分，输出驱动部分响应第m-1驱动级SRCm-1的进位信号CRm-1或垂直开始信号STV来使输出部分410导通，并响应第m+1驱动级SRCm+1的进位信号CRm+1来使输出部分410截止。输出驱动部分可包括缓冲部分420、充电部分430和放电部分440。
缓冲部分420包括第三晶体管T3。第三晶体管T3包括：栅极和漏极，连接到第一输入端IN1；源极，连接到第一节点Q。
充电部分430包括第一电容器C1，第一电容器C1包括连接到第一节点Q的第一电极和连接到输出端OUT的第二电极。充电部分430由施加到第一输入端IN1的第一输入信号的高电压充电以使第一节点Q保持为高电平。
放电部分440包括第四晶体管T4。第四晶体管T4包括：栅极，连接到第二输入端IN2；源极，连接到第一电压端VT1；漏极，连接到第一节点Q。
保持部分可包括第一保持部分452和第二保持部分454。
第一保持部分452包括第二晶体管T2。第二晶体管T2包括：栅极，连接到第二输入端IN2；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第一保持部分452响应施加到第二输入端IN2的第m+1驱动级SRCm+1的进位信号CRm+1来使输出端OUT的电压下降至第一低电压VSS1。
第二保持部分454包括第五晶体管T5。第五晶体管包括：栅极，连接到第三输入端IN3；源极，连接到第二电压端VT2；漏极，连接到第一节点Q。第二保持部分454响应由第三输入端IN3接收的第m+2驱动级SRCm+2的进位信号CRm+2来使第一节点Q的电压保持为第二低电压VSS2。
第m驱动级SRCm还可包括进位部分460。
进位部分460包括第六晶体管T6。第六晶体管T6包括：栅极，连接到第一节点Q；源极，连接到进位端CR；漏极，连接到第一时钟端CK1。进位部分460还可包括连接到第六晶体管T6的栅极和第六晶体管T6的源极的第二电容器C2。当第一节点Q的电压变化至高电平时，进位部分460将第一时钟信号CK的高电压作为进位信号输出。
图21是示出图20的第一节点和输出端的电压的信号时序图。
如图20和图21所示，在升压电压(例如，大约41V)被施加到第一节点Q的时间段期间，第m栅极信号Gm(即，输出端OUT的信号)被保持为施加到第一时钟端CK1的时钟信号CK的高电压(例如，大约22V)，在其它时间段期间，第m栅极信号Gm被保持为第一低电压(例如，大约-6V)。当第五晶体管T5响应第m+2驱动级的进位信号(即，第三输入信号)而导通时，如图21所示，第m结点信号Qm(即，第第m驱动级的一节点Q的信号)被保持为第二低电压(例如，大约-11V)。
在示例性实施例中，当第m栅极信号Gm在一帧中被保持为低电压时，连接到第一晶体管T1的栅极的第一节点Q被保持为第二低电压VSS2，连接到第一晶体管T1的源极的输出端OUT被保持为第一低电压VSS1。因此，第一晶体管T1的栅极-源极电压VGS为大约-5V。
根据本实施例，在第m栅极信号Gm被保持为低电压的时间段期间，第一晶体管T1的栅极-源极电压VGS可被设置为负电压，从而可消去高温噪声。
图22是示出第m驱动级的可选示例性实施例的示意性电路图。第一哑级SRCd1的电路图与图22所述的第m驱动级的电路图相同，第二哑级SRCd2的电路图与图22所述的第m驱动级的电路图基本相同。
除了进位部分462之外，图22中的电路图与图20中示出的电路图基本相同。图22中示出的相同或相似的元件用与上面描述图20中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图20和图22所示，第m驱动级SRCm可包括输入部分、输出部分410、输出驱动部分、保持部分和进位部分462。输出驱动部分可包括缓冲部分420、充电部分430和放电部分440。保持部分可包括第一保持部分452和第二保持部分454。
进位部分462包括第六晶体管T6。第六晶体管T6可包括双栅极结构。第六晶体管T6包括：第一栅极，第一栅极是底栅极，连接到第一节点Q；源极，连接到进位端CT；漏极，连接到第一时钟端CK1；第二栅极，第二栅极是顶栅极，连接到进位端CR。进位部分462还包括连接到第六晶体管T6的第一栅极和第六晶体管T6的源极的第二电容器C2。当第一节点Q的电压变为高电平时，进位部分462将第一时钟信号CK的高电压作为进位信号输出。在示例性实施例中，进位部分460的第六晶体管T6还通过进位信号的输出而导通。
当第六晶体管T6包括双栅极结构时，在除了第m栅极信号Gm被保持为高电压的时间段之外的其余时间段期间，第一节点Q的电压被稳定地保持为第二低电平VSS2，从而基本消去了由于纹波而导致的栅极信号的噪声。
图23是示出第m驱动级的可选示例性实施例的示意性电路图。第一哑级SRCd1的电路图与图23所述的第m驱动级的电路图相同，第二哑级SRCd2的电路图与图23所述的第m驱动级的电路图基本相同。
除了进位部分464之外，图23中的电路图与图20中示出的电路图基本相同。图23中示出的相同或相似的元件用与上面描述图20中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图20和图23所示，第m驱动级SRCm可包括输入部分、输出部分410、输出驱动部分、保持部分和进位部分。输出驱动部分可包括缓冲部分420、充电部分430和放电部分440。保持部分可包括第一保持部分452和第二保持部分454。
进位部分464可包括第六晶体管T6。第六晶体管T6可包括双栅极结构。第六晶体管T6包括：第一栅极，第一栅极是底栅极，连接到第一节点Q；源极，连接到进位端CT；漏极，连接到第一时钟端CK1；第二栅极，第二栅极是顶栅极，连接到输出端OUT。进位部分464还包括连接到第六晶体管T6的第一栅极和第六晶体管T6的源极的第二电容器C2。当第一节点Q的电压变为高电平时，进位部分464将第一时钟信号CK的高电压作为进位信号输出。当高电压被施加到输出端OUT时，进位部分464的第六晶体管T6还通过第二栅极导通。
当第六晶体管T6包括双栅极结构时，在除了第m栅极信号Gm被保持为高电压的时间段之外的剩余时间段期间，第一节点Q的信号被稳定地保持为第二低电平VSS2，从而可以基本消去由于纹波而导致的栅极信号的噪声。
图24是栅极驱动电路的可选示例性实施例的框图。
除了第二时钟端CK2之外，图24中的框图与图19中示出的框图基本相同。图24中示出的相同或相似的元件用与上面描述图19中示出的栅极驱动电路的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图24所示，栅极驱动电路包括移位寄存器，移位寄存器包括级联到一起的级SRC1至SRCd2。级SRC1至SRCd2可包括n个驱动级SRC1至SRCn和两个哑级，例如，第一哑级SRCd1和第二哑级SRCd2。
级SRC1至SRCd1的每个级可包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第三输入端IN3、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。第二哑级SRCd2可包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端IN2、第一电压端VT1、第二电压端VT2、进位端CR和输出端OUT。
第一时钟端CK1接收时钟信号CK，第二时钟端CK2接收具有与第一时钟信号CK的相位相反的相位的第二时钟信号CKB。在示例性实施例中，例如级SRC1、SRC3的奇数级中的每个级的第一时钟端CK1接收第一时钟信号CK，例如级SRC1、SRC3的奇数级中的每个级的第二时钟端CK2接收第二时钟信号CKB。例如SRC2、SRC4的偶数级中的每个级的第一时钟端CK1接收第二时钟信号CKB。例如SRC2、SRC4的偶数级中的每个级的第二时钟端CK2接收第一时钟信号CK。
图25是示出图24中的级的第m驱动级的示例性实施例的示意性电路图。第一哑级SRCd1的电路图与图25所述的第m驱动级的电路图相同，第二哑级SRCd2的电路图与图25所述的第m驱动级的电路图基本相同。
除了第三保持部分456之外，图25中的电路图与图20中示出的电路图基本相同。图25中示出的相同或相似的元件用与上面描述图20中示出的第m驱动级的示例性实施例所用的参考标号相同的参考标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图25所示，第m驱动级SRCm可包括输入部分、输出部分410、输出驱动部分、保持部分和进位部分460。输出驱动部分可包括缓冲部分420、充电部分430和放电部分440。保持部分可包括第一保持部分452、第二保持部分454和第三保持部分456。
第三保持部分456包括第七晶体管T7。第七晶体管T7包括：栅极，连接到第二时钟端CK2；源极，连接到第一电压端VT1；漏极，连接到输出端OUT。第三保持部分456响应施加到第二时钟端CK2的第二时钟信号CKB来使输出端OUT的电压保持为通过第一电压端VT1第一低电压VSS1。
在示例性实施中，在除了第m栅极信号被保持为高电压的时间段之外的剩余时间段期间，第m栅极信号被通过第三保持部分456而稳定地保持为第一低电平VSS1，从而可基本消去高温噪声。
图26是示出第m驱动级的可选示例性实施例的电路图。第一哑级SRCd1的电路图与图26所述的第m驱动级的电路图相同，第二哑级SRCd2的电路图与图26所述的第m驱动级的电路图基本相同。
除了进位部分462之外，图26中的电路图与图25中示出的电路图基本相同。图26中示出的相同或相似的元件用与上面描述图25中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图26所示，第m驱动级SRCm可包括输入部分、输出部分410、输出驱动部分、保持部分和进位部分462。输出驱动部分可包括缓冲部分420、充电部分430和放电部分440。保持部分可包括第一保持部分452、第二保持部分454和第三保持部分456。
进位部分462包括第六晶体管T6。第六晶体管T6采用双栅极结构。第六晶体管T6包括：第一栅极，连接到第一节点Q；源极，连接到进位端CR；漏极，连接到第一时钟端CK1；第二栅极，连接到进位端CR。在示例性实施例中，第一栅极是底栅级，第二栅极是顶栅极。进位部分462还包括连接到第六晶体管T6的第一栅极和第六晶体管T6的源极的第二电容器C2。当第一节点Q的电压变为高电平时，进位部分462将第一时钟信号CK的高电压作为进位信号输出。
在示例性实施例中，当第六晶体管T6包括双栅极结构时，在除了第m栅极信号Gm被保持为高电压的时间段之外的剩余时间段期间，第一节点Q的信号被稳定地保持为第二低电平VSS2。因此，基本消去了由于纹波而导致的栅极信号的噪声。当在除了第m栅极信号Gm被保持为高电压的时间段之外的剩余时间段期间使第m栅极信号稳定地通过第三保持部分456而保持为第一低电平VSS1时，可基本消去高温噪声。
图27是示出第m驱动级的可选示例性实施例的电路图。第一哑级SRCd1的电路图与图27所述的第m驱动级的电路图相同，第二哑级SRCd2的电路图与图27所述的第m驱动级的电路图基本相同。
除了进位部分464之外，图27中的电路图与图25中示出的电路图基本相同。图27中示出的相同或相似的元件用与上面描述图25中示出的第m驱动级的示例性实施例所用的标号相同的标号标示，并且在下文中省略或简化对它们重复的详细描述。
如图27所示，第m驱动级SRCm可包括输入部分、输出部分410、输出驱动部分、保持部分和进位部分464。输出驱动部分可包括缓冲部分420、充电部分430和放电部分440。保持部分可包括第一保持部分452、第二保持部分454和第三保持部分456。
进位部分464可包括第六晶体管T6。第六晶体管T6可包括双栅极结构。第六晶体管T6包括：第一栅极，第一栅极是底栅极，连接到第一节点Q；源极，连接到进位端CR；漏极，连接到第一时钟端CK1；第二栅极，第二栅极是顶栅极，连接到输出端OUT。进位部分464还包括连接到第六晶体管T6的第一栅极和第六晶体管T6的源极的第二电容器C2。当第一节点Q的电压变为高电平时，进位部分464将第一时钟信号CK的高电压作为进位信号输出。当第一节点Q的电压被放电至第二低电压VSS2时，进位部分464将第二低电压VSS2作为进位信号输出。
在示例性实施例中，当第六晶体管T6包括双栅极结构时，在除了第m  栅极信号Gm被保持为高电压的时间段之外的剩余时间段期间，第一节点Q的信号被稳定地保持为第二低电平VSS2，从而可以基本消去由于纹波而导致的栅极信号的噪声。
根据在此描述的本发明的示例性实施例，在栅极信号被保持为低电压的时间段期间，可在栅极驱动电路的输出部分的栅极和源极之间施加负电压，从而可基本消去高温噪声。级联到一起的每个级的后续一级的进位信号被用作放电部分(放电部分将第一节点电压放电至低电压)和第一保持部分(第一保持部分将输出端电压下拉至低电压)的控制信号，从而可以有效地防止放电部分和第一保持部分的劣化，并且当栅极驱动电路长时间驱动时，栅极驱动电路是可靠的。
前述是对本发明的举例说明，且不应被理解为限制本发明。虽然已经在此描述了本发明的示例性实施例，但是本领域普通技术人员应该很容易理解，在不脱离本发明的精神或范围的情况下，可以对示例性实施例进行修改。因此，应该理解的是，前述是对本发明的示例性实施例的举例说明，且不应理解为局限于在此公开的具体示例性实施例，还应理解的是，对公开的示例性实施例的各种修改以及其它可选示例性实施例均包括在如权利要求书限定的本发明的精神和范围内。

Claims (10)

1.一种栅极驱动电路，包括级联并输出栅极信号的级，所述级中的每个级包括：
第一节点，第一节点的电压响应垂直开始信号和前面的级中的一个级的进位信号中的一个信号而被转换为高电压；
输出部分，响应第一节点处的高电压来通过输出端将第一时钟信号作为栅极信号输出；
第一保持部分，响应从后面的级中的至少一个级输出的栅极信号将第一低电压施加到输出端；
第二保持部分，响应从后面的级中的至少一个级输出的栅极信号将比第一低电压低的第二低电压施加到第一节点。
2.如权利要求1所述的栅极驱动电路，其中，
所述级中的每个级还包括第二节点，当通过输出端输出栅极信号时，第二节点接收第二低电压，
第一节点基于第二节点的电压接收第二低电压。
3.如权利要求1所述的栅极驱动电路，其中，
第一节点在通过输出端输出栅极信号时自举，
在第一节点自举之后将第一低电压施加到第一节点，
响应从后面的级中的至少一个级输出的栅极信号将第二低电压施加到第一节点。
4.一种栅极驱动电路，包括级联并输出栅极信号的级，所述级中的每个包括：
第一节点，第一节点的电压响应垂直开始信号和前面的级中的一个级的进位信号中的一个信号而被转换至高电压；
输出部分，响应第一节点的高电压通过输出端将第一时钟信号作为栅极信号输出；
第一保持部分，响应从后面的级中的至少一个级输出的进位信号将第一低电压施加到输出端；
第二保持部分，响应从后面的级中的至少一个级输出的进位信号将比第一低电压低的第二低电压输出到第一节点。
5.如权利要求4所述的栅极驱动电路，其中，
所述级中的每个级还包括第二节点，第二节点在从输出端输出栅极信号时接收第二低电压，
第一节点基于第二节点的电压而接收第二低电压。
6.如权利要求4所述的栅极驱动电路，其中，
第一节点在通过输出端输出栅极信号时自举，
在第一节点自举之后将第一低电压施加到第一节点，
响应从后续级中的至少一个级输出的进位信号将第二低电压施加到第一节点。
7.一种栅极驱动电路，包括级联并输出栅极信号的级，所述级中的每个级包括：
第一节点，第一节点的电压响应垂直开始信号和前一级的进位信号中的一个信号转换至高电压；
输出部分，响应第一节点的高电压通过输出端将第一时钟信号作为栅极信号输出；
第一保持部分，响应从后面的级中的至少一个级输出的栅极信号将第一低电压施加到输出端；
第二保持部分，响应从后续级中的至少一个输出的栅极信号将包括第一低电压和比第一低电压低的第二低电压之一的动态低电压输出到第一节点。
8.一种栅极驱动电路，包括级联并输出栅极信号的级，所述级中的每个级包括：
第一节点，第一节点的电压响应垂直开始信号和前面的级中的一个级的进位信号中的一个信号转换至高电压；
输出部分，响应第一节点的高电压通过输出端将时钟信号作为栅极信号输出；
第一保持部分，响应从后面的级中的至少一个级输出的栅极信号将第一低电压施加到输出端；
第二保持部分，响应从后面的级中的至少一个级输出的栅极信号将包括第一低电压和比第一低电压低的第二低电压之一的动态低电压输出到第一节点。
9.如权利要求8所述的栅极驱动电路，其中，所述级中的每个级还包括第二节点，第二节点在通过输出端输出栅极信号时接收第二低电压，
第一节点基于第二节点的电压而接收第二低电压。
10.一种驱动栅极驱动电路的方法，所述栅极驱动电路包括级联并输出栅极信号的级，该方法包括以下步骤：
响应垂直开始信号和前面的级中的一个级的进位信号中的一个信号将第一节点的电压转换为高电压；
响应第一节点处的高电压，通过输出端将第一时钟信号作为栅极信号输出；
响应从后面的级中的至少一个级输出的栅极信号，将第一低电压施加到输出端；
响应从后面的级中的至少一个级输出的栅极信号，将比第一低电压低的第二低电压施加到第一节点。
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