CN112185311B - Goa驱动电路及显示面板 - Google Patents

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Abstract

本申请公开了一种GOA驱动电路及显示面板，所述GOA驱动电路包含多个级联的GOA驱动单元。本级的GOA驱动单元包括：上拉模块、上拉控制模块、下拉模块、下拉维持模块以及选择模块。所述上拉模块包括第一晶体管，其源极连接至所述选择模块，其栅极通过第一节点连接至所述上拉控制模块，其漏极输出本级扫描信号。所述选择模块用以接收第一控制信号与第二控制信号以控制所述时钟信号是否输入至所述第一晶体管的所述源极，达到部份显示画面的功能。

Description

GOA驱动电路及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种GOA驱动电路及显示面板。
背景技术
GOA(阵列基板行驱动)技术利用现有液晶显示器阵列的薄膜晶体管制程将栅极行扫描驱动电路制作在阵列基板上，实现对栅极线逐行扫描的驱动方式。
现有技术中的GOA电路只能全屏幕显示，因此即使在待机状态下只需要显示部分区域或是显示低分辨率的图像时，仍需全屏幕显示，使得功耗较大。另外，在通过倍频分时技术显示左右眼影像以实现3D显示效果时，现有技术中的GOA电路的全屏幕显示只能在同一位置显示左眼图像及右眼图像，人脑在合成左右眼图像时容易出现头晕呕吐等不适感。
发明内容
申请提出一种GOA驱动电路及显示面板，可选择性输出扫描信号，达到部份显示画面的功能，以降低功耗。同时也可以应用在3D显示，在显示左右图像时，使左眼图像及右眼图像的像素位置不同以帮助人脑的左右眼图像合成，改善3D显示效果。
本申请实施例提供一种GOA驱动电路，包括：
多个级联的GOA驱动单元，其中，本级的GOA驱动单元包括：上拉模块、上拉控制模块、下拉模块、下拉维持模块以及选择模块；
其中，所述上拉模块包括：
第一晶体管，其源极连接至所述选择模块，其栅极通过第一节点连接至所述上拉控制模块，其漏极输出本级扫描信号；以及
第十一晶体管，其源极接入时钟信号，其栅极连接所述第一节点，其漏极用以向下一级GOA驱动单元输出本级起始信号；
所述上拉控制模块用以接收上一级GOA驱动单元的起始讯号并通过第一节点控制所述第一晶体管与第十一晶体管的启闭；
所述选择模块用以接收第一控制信号与第二控制信号以控制所述时钟信号是否输入至所述第一晶体管的所述源极。
本发明实施例所述GOA驱动电路中，其中所述上拉控制模块包括起始晶体管，其源极与栅极接入所述上一级GOA驱动单元的所述起始信号，其漏极连接至第一节点。
本发明实施例所述GOA驱动电路中，其中所述选择模块包括第一控制晶体管以及第二控制晶体管，所述第一控制晶体管的源极接入所述时钟信号，所述第一控制晶体管的栅极接入所述第一控制信号，所述第一控制晶体管的漏极连接所述第二控制晶体管的源极，所述第二控制晶体管的栅极接入所述第二控制信号，所述第二控制晶体管的漏极连接至参考低电平，所述第一晶体管通过所述第一控制晶体管接入所述时钟信号，所述第一晶体管通过所述第二控制晶体管连接至所述参考低电平。
本发明实施例所述GOA驱动电路中，其中所述第二控制信号的相位与所述第一控制信号的相位完全相反。
本发明实施例所述GOA驱动电路中，其中所述下拉模块包括：
第二晶体管，其源极连接所述第一晶体管的漏极，其栅极接入下一级GOA驱动单元的起始信号，其漏极连接第二低电平；以及
第十二晶体管，其源极连接所述第一节点，其栅极连接所述下一级GOA驱动单元的所述起始信号，其漏极连接第一低电平。
本发明实施例所述GOA驱动电路中，其中所述下拉维持模块包括：
第三晶体管，其源极连接所述第一节点，其栅极连接第二节点，其漏极连接所述第一低电平；
第四晶体管，其源极接入所述本级扫描信号，其栅极连接所述第二节点，其漏极连接第二低电平；
第五晶体管，其源极接入所述本级起始信号，其栅极连接所述第二节点，其漏极连接第一低电平；
第六晶体管，其源极与栅极接入第一开关信号；
第七晶体管，其源极连接所述第六晶体管的漏极，其栅极连接所述第一节点，其漏极连接所述第一低电平；
第八晶体管，其源极接入所述第一开关信号，其栅极连接所述第六晶体管的漏极；以及
第九晶体管，其源极连接所述第八晶体管的漏极，其栅极连接所述第一节点，其漏极连接所述第一低电平。
本发明实施例所述GOA驱动电路中，其中所述下拉维持模块还包括：
第十三晶体管，其源极接入所述扫描信号，其栅极连接第三节点，其漏极连接所述第二低电平；
第十四晶体管，其源极连接所述第一节点，其栅极连接所述第三节点，其漏极连接所述第一低电平；
第十五晶体管，其源极接入所述本级起始信号，其栅极连接所述第三节点，其漏极连接所述第一低电平；
第十六晶体管，其源极与栅极接入第二开关信号；
第十七晶体管，其源极连接所述第十六晶体管的漏极，其栅极连接第一节点，其漏极连接所述第一低电平；
第十八晶体管，其源极接入所述第二开关信号，其栅极连接所述第十六晶体管的漏极；以及
第十九晶体管，其源极连接所述第十八晶体管的漏极，其栅极连接第一节点，其漏极连接所述第一低电平。
本申请尚提供一种显示面板，其特征在于，包括上述任一GOA驱动电路、阵列基板及选择电路，其中，所述选择电路包含第一致能线与第二致能线，所述第一致能线用以提供一部分所述GOA驱动单元所述第一控制信号，所述第二致能线用以提供另一部分所述GOA驱动单元所述第一控制信号。
本发明实施例所述显示面板中，其中每一所述GOA驱动单元包括反向器，用以反转所述第一控制信号以产生对应的所述第二控制信号。
本发明实施例所述显示面板中，其中单数级的所述GOA驱动单元连接至所述第一致能线，偶数级的所述GOA驱动单元连接至所述第二致能线。
本申请实施例的GOA驱动电路及显示面板提供所述选择模块，可以选择性输出扫描信号Gn，不会影响GOA驱动单元的级传功能，即可通过第一控制信号以及第二控制信号的电平高低来控制扫描信号Gn的输出。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果清楚呈现。
图1为本申请实施例提供的GOA驱动电路示意图。
图2为本申请实施例提供的显示面板示意图。
图3为本申请另一实施例提供的显示面板示意图。
图4为本申请实施例的GOA驱动电路提供低电位扫描信号时的信号时序图。
图5为本申请实施例的GOA驱动电路提供高电位扫描信号时的信号时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个组件内部的连通或两个组件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
具体的，请参阅图1至图2，本申请实施例提供一种GOA驱动电路。GOA驱动电路包含多个级联的GOA驱动单元20、20’，其中，本级的GOA驱动单元20、20’包括：上拉模块21、上拉控制模块22、下拉模块23、下拉维持模块24以及选择模块25。所述上拉模块21包括：第一晶体管T11以及第十一晶体管T12，第一晶体管T11的源极连接至所述选择模块25，其栅极通过第一节点Q连接至所述上拉控制模块22，其漏极输出本级扫描信号Gn。第十一晶体管的源极接入时钟信号CK，其栅极连接所述第一节点Q，其漏极用以向下一级GOA驱动单元输出本级起始信号STn。所述上拉控制模块22用以接收上一级GOA驱动单元的起始讯号STn-1并通过第一节点Q控制所述第一晶体管T11与第十一晶体管T12的启闭。所述选择模块25用以接收第一控制信号EN1与第二控制信号EN2以控制所述时钟信号CK是否输入至所述第一晶体管T11的所述源极。
所述上拉控制模块22包括起始晶体管T1，其源极与栅极接入所述上一级GOA驱动单元的所述起始信号STn-1，其漏极连接至第一节点Q。所述选择模块25包括第一控制晶体管T2以及第二控制晶体管T3，所述第一控制晶体管T2的源极接入所述时钟信号CK，所述第一控制晶体管T2的栅极接入所述第一控制信号EN1，所述第一控制晶体管T2的漏极连接所述第二控制晶体管T3的源极，所述第二控制晶体管T3的栅极接入所述第二控制信号EN2，所述第二控制晶体管T3的漏极连接至参考低电平VGL，所述第一晶体管T11通过所述第一控制晶体管T2接入所述时钟信号CK，所述第一晶体管T1通过所述第二控制晶体管T3连接至所述参考低电平VGL。
参照图4、图5，所述第二控制信号EN2的相位与所述第一控制信号EN1的相位完全相反。
参照图1、图2，所述下拉模块23包括：第二晶体管T21以及第十二晶体管T22。第二晶体管T21的源极连接所述第一晶体管T11的漏极，其栅极接入下一级GOA驱动单元的起始信号STn+1，其漏极连接第二低电平VSS2。第十二晶体管T22，其源极连接所述第一节点Q，其栅极连接所述下一级GOA驱动单元的所述起始信号STn+1，其漏极连接第一低电平VSS1。
所述下拉维持模块24包括：第三晶体管T31、第四晶体管T41、第五晶体管T51、第六晶体管T61、第七晶体管T71、第八晶体管T81、以及第九晶体管T91。第三晶体管T31、第四晶体管T41以及第五晶体管T51的栅极均连接至第二节点P，第三晶体管T31的源极连接至第一节点Q，其漏极连接至第一低电平VSS1，第四晶体管T41的源极接入本级扫描信号Gn，第四晶体管T41的漏极连接至第二低电平VSS2，第五晶体管T51的源极接入本级起始信号STn，第五晶体管T51的漏极连接至第一低电平VSS1。
第六晶体管T61的栅极与源极相连并接入第一开关信号LC1，第七晶体管T71的栅极连接至第一节点Q，第七晶体管T71的源极连接至第六晶体管T61的漏极，第七晶体管T71的漏极连接至第一低电平VSS1，第八晶体管T81的栅极连接至第六晶体管T61的漏极，即第八晶体管T81的栅极与第七晶体管T71的源极相连，第八晶体管T81的源极连接至第六晶体管T61的栅极，即第八晶体管T81的源极接入第一开关信号LC1，第八晶体管T81的漏极连接至第二节点P，第九晶体管T91的源极连接至第二节点P，即第九晶体管T91的源极与第八晶体管T81的漏极相连，第九晶体管T91的栅极连接至第一节点Q，第九晶体管T91的漏极连接至第一低电平VSS1。
本级的GOA驱动单元还可包括重置模块26，重置模块26包含第十晶体管T10，第十晶体管T10的源极与起始晶体管T1的漏极相连，第十晶体管T10的栅极接入重置信号reset，第十晶体管T10的漏极连接至第一低电平VSS1。重置模块26用以接收重置信号reset将第一节点Q的电位拉至低电位以重置本级的GOA驱动单元。
所述下拉维持模块24还包含第十三晶体管T32、第十四晶体管T42、第十五晶体管T52、第十六晶体管T62、第十七晶体管T72、第十八晶体管T82以及第十九晶体管T92。第十三晶体管T32、第十四晶体管T42以及第十五晶体管T52的栅极均连接至第三节点K，第十三晶体管T32的源极接入本级扫描信号Gn，第十三晶体管T32的漏极连接至第二低电平VSS2，第十四晶体管T42的源极连接至第一节点Q，第十四晶体管T42的漏极连接至第一低电平VSS1，第十五晶体管T52的源极接入本级起始信号STn，第十五晶体管T52的漏极连接至第一低电平VSS1。
第十六晶体管T62的栅极与源极相连并接入第二开关信号LC2，第十七晶体管T72的栅极连接至第一节点Q，第十七晶体管T72的源极连接至第十六晶体管T62的漏极，第十七晶体管T72的漏极连接至第一低电平VSS1，第十八晶体管T82的栅极连接至第十六晶体管T62的漏极，即第十八晶体管T82的栅极与第十七晶体管T72的源极相连，第十八晶体管T82的源极连接至第十六晶体管T62的栅极，即第十八晶体管T82的源极接入第二开关信号LC2，第十八晶体管T82的漏极连接至第三节点K，第十九晶体管T92的源极连接至第三节点K，即第十九晶体管T92的源极与第十八晶体管T82的漏极相连，第十九晶体管T92的栅极连接至第一节点Q，第十九晶体管T92的漏极连接至第一低电平VSS1。
请一并参考图4及图5，本级的GOA驱动单元在上一级GOA驱动单元的起始信号STn-1为高电平、时钟信号CK为低电平时，上拉控制模块22的起始晶体管T1导通，第一节点Q上拉为第一高电平将上拉模块21的第一晶体管T11与第十一晶体管T12导通，但是因为时钟信号CK为低电平，所以此时本级的扫描信号Gn及本级起始信号STn仍为低电平。另外，下拉维持模块24此时结束下拉维持的工作，其第七晶体管T71、第九晶体管T91、第十七晶体管T72及第十九晶体管T92因为Q点的高电位而导通，拉下第二节点P及第三节点K的电位至低电平使得第三晶体管T31、第四晶体管T41、第五晶体管T51、第十三晶体管T32、第十四晶体管T42及第十五晶体管T52不导通，以免后续第三晶体管T31、第四晶体管T41、第五晶体管T51、第十三晶体管T32、第十四晶体管T42及第十五晶体管T52将第一节点Q、本级扫描信号Gn及本级起始信号STn的电位拉低。
参照图5，在下一个时脉中，上一级的起始信号STn-1为低电平、时钟信号CK为高电平，上拉控制模块22的起始晶体管T1关闭，第一节点Q处于浮动(floating)状态，自举电容C由于时钟信号CK由低电平转为高电平而产生耦合(coupling)效应，使得第一节点Q的电位自举至第二高电平，第一晶体管T11与第十一晶体管T12完全导通，本级扫描信号Gn及本级起始信号STn输出高电平。
接着在下一时脉中，上一级的起始信号STn-1仍然为低电平，时钟信号CK转为低电平，下一级GOA驱动单元的起始信号STn+1转为高电平，下拉模块23中的第二晶体管T21与第十二晶体管T22因而导通使得本级扫描信号Gn、第一节点Q均被下拉至低电平，由于第一节点Q被下拉至低电平，因此下拉维持模块24中的第七晶体管T71、第九晶体管T91、第十七晶体管T72及第十九晶体管T92不导通，即第二节点P与第三节点K不再被拉至低电平，以便下一时脉的下拉维持模块24的启动。
接着在下一时脉中，第一开关信号LC1或第二开关信号LC2为高电平。其中，第一开关信号LC1与第二开关信号LC2的相位相反，使得下拉维持模块24的右半边电路与左半边电路可以交替的工作，即当第一开关信号LC1为高电平时，第二开关信号LC2为低电平，下拉维持模块24右半边的第六晶体管T61及第八晶体管T81导通使得第二节点P上拉为高电平，因此第三晶体管T31、第四晶体管T41及第五晶体管T51导通，以分别维持第一节点Q、本级扫描信号Gn及本级起始信号STn的电平持续拉低，即下拉维持模块24的右半边电路运作以维持本级信号的低电位。同理，当第二开关信号LC2为高电平时，第一开关信号LC1为低电平，下拉维持模块24左半边的第十六晶体管T62及第十八晶体管T82导通使得第三节点K上拉为高电平，因此第十三晶体管T32、第十四晶体管T42及第十五晶体管T52导通，以分别维持第一节点Q、本级扫描信号Gn及本级起始信号STn的电平持续拉低。第一开关信号LC1与第二开关信号LC2的相位相反，使得下拉维持模块24的右半边电路的晶体管与左半边电路的晶体管可以交替的工作，以避免晶体管因长期偏压而造成晶体管阈值电压漂移。
参照图1、图4及图5，本申请尚有第一控制信号EN1及第二控制信号EN2分别控制第一控制晶体管T2的栅极及第二控制晶体管T3的栅极。当本级扫描信号Gn需输出高电位的扫描信号时，第一控制信号EN1为高电平，第二控制信号EN2为低电平使得时钟信号CK能通过第一晶体管T11而使本级扫描信号Gn输出高电平，如图5所示。当本级扫描信号Gn需输出低电平的扫描信号时，第一控制信号EN1为低电平，第二控制信号EN2为高电平使得时钟信号CK一律被拉低而使第一晶体管T11输出低电平的本级扫描信号Gn，如图4所示。
参照图2，本发明尚提供一种显示面板100，其特征在于，包括任一上述的GOA驱动电路、阵列基板10及选择电路40，其中，所述选择电路40包含第一致能线EN-R与第二致能线EN-L，所述第一致能线EN-R用以提供一部分所述GOA驱动单元20所述第一控制信号EN1，所述第二致能线EN-L用以提供另一部分所述GOA驱动单元20’所述第一控制信号EN1。
具体的，所述GOA驱动电路设置于所述阵列基板10上。所述显示面板100还包括多个源极驱动电路30、多条栅极线GL与多条资料线DL设置于所述阵列基板10上。每条栅极线GL与数据线DL交会处设有画素电路(图未绘示)，所述GOA驱动单元20、20’与栅极线GL一一对应，用以提供扫描信号。
具体的，所述选择电路40透过第一致能线EN-R与第二致能线EN-L控制显示面板100右半边显示而左半边不显示，或是左半边显示而右半边不显示。显示面板100可适用于某些种类的3D立体显示，使得左眼影像与右眼影像可以分别显示。
具体的，参照图1与图2，所述GOA驱动单元20、20’的级传功能是透过起始信号，即上一级启始信号STn-1、本级起始信号STn、下一级启始信号STn+1等传递，因此，即使选择电路40控制某些GOA驱动单元20、20’的扫描信号下拉至低电平，也不影响GOA驱动单元20、20’的级传功能。
于本发明的一实施例中，每一所述GOA驱动单元20、20’包括反向器50，用以反转所述第一控制信号EN1以产生对应的所述第二控制信号EN2。
参照图3，于本发明的一实施例中，显示面板100’的单数级的所述GOA驱动单元20连接至所述第一致能线EN-R，偶数级的所述GOA驱动单元20’连接至所述第二致能线EN-L。具体的，所述选择电路40透过第一致能线EN-R与第二致能线EN-L控制显示面板100’单数级的所述GOA驱动单元20显示而偶数级的所述GOA驱动单元20’不显示，或是偶数级的所述GOA驱动单元20’显示而单数级的所述GOA驱动单元20不显示。显示面板100’可适用于某些具有棱镜板的3D立体显示，使得左眼影像与右眼影像可以分别显示。显示面板100’还可适用于某些需要节能的使用情境，使得显示面板100’仅有一半的画素进行显示以节省电能。
以上仅为选择电路40与GOA驱动单元20、20’的几种配置方式，本发明不限于此，还可依实际需求进行选择电路40与GOA驱动单元20、20’的配置，例如依序每两个GOA驱动单元为一组进行交互启动与关闭，或是每三个GOA驱动单元为一组等。
本申请实施例的GOA驱动电路及显示面板提供所述选择模块，可以选择性输出扫描信号，不会影响GOA驱动单元的级传功能，即可通过第一控制信号以及第二控制信号的电平高低来控制扫描信号的输出。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种电子装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (9)

1.一种GOA驱动电路，其特征在于，包括：
多个级联的GOA驱动单元，其中，本级的GOA驱动单元包括：上拉模块、上拉控制模块、下拉模块、下拉维持模块以及选择模块；
其中，所述上拉模块包括：
第一晶体管，其源极连接至所述选择模块，其栅极通过第一节点连接至所述上拉控制模块，其漏极输出本级扫描信号；以及
第十一晶体管，其源极接入时钟信号，其栅极连接所述第一节点，其漏极用以向下一级GOA驱动单元输出本级起始信号；
所述上拉控制模块用以接收上一级GOA驱动单元的起始讯号并通过第一节点控制所述第一晶体管与第十一晶体管的启闭；
所述选择模块用以接收第一控制信号与第二控制信号以控制所述时钟信号是否输入至所述第一晶体管的所述源极；
所述选择模块包括第一控制晶体管以及第二控制晶体管，所述第一控制晶体管的源极接入所述时钟信号，所述第一控制晶体管的栅极接入所述第一控制信号，所述第一控制晶体管的漏极连接所述第二控制晶体管的源极，所述第二控制晶体管的栅极接入所述第二控制信号，所述第二控制晶体管的漏极连接至参考低电平，所述第一晶体管通过所述第一控制晶体管接入所述时钟信号，所述第一晶体管通过所述第二控制晶体管连接至所述参考低电平。
2.如权利要求1所述的GOA驱动电路，其特征在于，所述上拉控制模块包括起始晶体管，其源极与栅极接入所述上一级GOA驱动单元的所述起始信号，其漏极连接至第一节点。
3.如权利要求1所述的GOA驱动电路，其特征在于，所述第二控制信号的相位与所述第一控制信号的相位完全相反。
4.如权利要求1所述的GOA驱动电路，其特征在于，所述下拉模块包括：
第二晶体管，其源极连接所述第一晶体管的漏极，其栅极接入下一级GOA驱动单元的起始信号，其漏极连接第二低电平；以及
第十二晶体管，其源极连接所述第一节点，其栅极连接所述下一级GOA驱动单元的所述起始信号，其漏极连接第一低电平。
5.如权利要求1所述的GOA驱动电路，其特征在于，所述下拉维持模块包括：
第三晶体管，其栅极连接第二节点，其源极连接所述第一节点，其漏极连接第一低电平；
第四晶体管，其源极接入所述本级扫描信号，其栅极连接所述第二节点，其漏极连接第二低电平；
第五晶体管，其源极接入所述本级起始信号，其栅极连接所述第二节点，其漏极连接第一低电平；
第六晶体管，其源极与栅极接入第一开关信号；
第七晶体管，其源极连接所述第六晶体管的漏极，其栅极连接所述第一节点，其漏极连接所述第一低电平；
第八晶体管，其源极接入所述第一开关信号，其栅极连接所述第六晶体管的漏极；以及
第九晶体管，其源极连接所述第八晶体管的漏极，其栅极连接所述第一节点，其漏极连接所述第一低电平。
6.如权利要求5所述的GOA驱动电路，其特征在于，所述下拉维持模块包括：
第十三晶体管，源极接入所述本级扫描信号，其栅极连接第三节点，其漏极连接所述第二低电平；
第十四晶体管，其源极连接所述第一节点，其栅极连接所述第三节点，其漏极连接所述第一低电平；
第十五晶体管，其源极接入所述本级起始信号，其栅极连接所述第三节点，其漏极连接所述第一低电平；
第十六晶体管，其源极与栅极接入第二开关信号；
第十七晶体管，其源极连接所述第十六晶体管的漏极，其栅极连接第一节点，其漏极连接所述第一低电平；
第十八晶体管，其源极接入所述第二开关信号，其栅极连接所述第十六晶体管的漏极；以及
第十九晶体管，其源极连接所述第十八晶体管的漏极，其栅极连接第一节点，其漏极连接所述第一低电平。
7.一种显示面板，其特征在于，包括如权利要求1-6任一所述的GOA驱动电路、阵列基板及选择电路，其中，所述选择电路包含第一致能线与第二致能线，所述第一致能线用以提供一部分所述GOA驱动单元所述第一控制信号，所述第二致能线用以提供另一部分所述GOA驱动单元所述第一控制信号。
8.如权利要求7所述的显示面板，其特征在于，每一所述GOA驱动单元包括反向器，用以反转所述第一控制信号以产生对应的所述第二控制信号。
9.如权利要求7所述的显示面板，其特征在于，单数级的所述GOA驱动单元连接至所述第一致能线，偶数级的所述GOA驱动单元连接至所述第二致能线。
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