CN106875911B - 移位寄存器单元、栅极驱动电路及其驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路及其驱动方法 Download PDF

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Abstract

一种移位寄存器单元及其驱动方法、栅极驱动电路，以及阵列基板，其中该移位寄存器单元包括：输入子电路，连接信号输入端和上拉节点之间，被配置为向上拉节点输入信号；输出子电路，连接在上拉节点和信号输出端之间，被配置为在上拉节点的控制下，向信号输出端输出脉冲信号；复位子电路，连接在复位端、上拉节点和信号输出端之间，被配置为在复位端的控制下，对上拉节点和信号输出端进行复位；以及时钟信号选择子电路，其输入端连接到第一时钟信号端和第二时钟信号端，第一输出端连接到输出子电路，被配置为根据第一控制端和第二控制端的电平来选择向输出子电路提供第一时钟信号还是第二时钟信号。由此，实现了显示面板在2D和3D两种不同的显示模式下自由切换，并且能够在3D显示中实现对双栅线的同时扫描。

Description

移位寄存器单元、栅极驱动电路及其驱动方法
技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括多级移位寄存器的栅极驱动电路及其驱动方法。
背景技术
在包括像素阵列的液晶显示面板的显示过程中，利用栅极驱动电路产生驱动显示面板上的像素的栅线电压。通过栅极驱动电路输出栅线电压，逐行扫描各像素。近几年随着非晶硅薄膜工艺的不断提高，可以将栅极驱动电路集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)而对栅线进行驱动。采用GOA驱动，将GOA单元直接制成在液晶面板上，可以简化工艺，降低了成本，而且容易实现窄边框。
通常，可以采用由多级移位寄存器单元构成的GOA为像素阵列的各行栅线提供开关信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素输入显示数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
目前，3D(Three-Dimensional)显示越来越得到市场上消费者的青睐,作为一种主流的3D显示技术，3D快门式显示技术由于具有画面分辨率较高、成本较低、立体效果较好等优势得到市场的广泛认可。然而3D快门式显示技术同样存在一定不足，如受到液晶响应时间的影响，出现串扰现象(上一帧画面残留到下一帧，导致重影)。为了解决串扰问题，一般在左右眼信号之间采用插黑技术来降低串扰现象。由于3D快门式显示技术是左右眼交替接收信号，所以对显示的帧频要求较高，一般要求120Hz。采用插黑技术之后，帧频需要提升一倍或更高。然而，采用高频率驱动对于液晶面板的充电饱和度有很大的影响，并且需要对栅极集成电路做出很大改动，增加设计难度和系统复杂度。
发明内容
为此，本公开提出了一种移位寄存器单元、包括多级移位寄存器单元的栅极驱动电路及其驱动方法。
根据本公开的一方面，提供了一种移位寄存器单元，其包括：输入子电路，连接信号输入端和上拉节点之间，被配置为向上拉节点输入信号；输出子电路，连接在上拉节点和信号输出端之间，被配置为在上拉节点的控制下，向信号输出端输出脉冲信号；复位子电路，连接在复位端、上拉节点和信号输出端之间，被配置为在复位端的控制下，对上拉节点和信号输出端进行复位；以及时钟信号选择子电路，其输入端连接到第一时钟信号端和第二时钟信号端，第一输出端连接到输出子电路，被配置为根据第一控制端和第二控制端的电平来选择向输出子电路提供第一时钟信号还是第二时钟信号。
根据本公开的另一方面，还提供了一种栅极驱动电路，其包括N级如上所述的移位寄存器单元，其中，第k级移位寄存器单元被配置为扫描对应的栅线，其信号输出端经由与第k级对应的第一开关晶体管连接到第k+1级移位寄存器单元的信号输入端，并且还经由与第k级对应的第二开关晶体管连接到第k+2级移位寄存器单元的信号输入端,其中k≥3；第k级移位寄存器单元信号输入端经由与第k级对应的第三开关晶体管连接到第k-1级移位寄存器单元的信号输出端，并且还经由与第k级对应的第四开关晶体管连接到第k-2级移位寄存器单元的输出端。
根据本公开的又一方面，还提供了一种应用于上述栅极驱动电路的方法，其包括：在2D显示模式下，向第一开关控制线输入第二电平而向第二开关控制线输入第一电平、从而将布置在相邻两级GOA单元之间的第一开关晶体管开启并且将布置在中间间隔一级的两级GOA单元之间的第二开关晶体管关断；向第一控制线和第三控制线输入第二电平，而向第二控制线和第四控制线输入第一电平，从而使得相邻的两级GOA单元中选择输出的时钟信号分别为第一时钟信号和第二时钟信号；将帧启示信号输入第一级哑移位寄存器的信号输入端，将第一时钟信号和第二时钟信号分别输入到第一级哑移位寄存器的第一时钟信号端和第二时钟信号端，使得各级扫描移位寄存器向所连接的栅线依次顺序输出驱动信号。
可选地，上述方法还包括：在3D显示模式下，向第一开关控制线输入第一电平而向第二开关控制线输入第二电平，从而将布置在相邻两级GOA单元之间的第一开关晶体管关断，而将布置在中间间隔一级的两级GOA单元之间的第二开关晶体管开启；向第一控制线和第四控制线输入第二电平，而向第二控制线和第三控制线输入第一电平；将帧启示信号输入第一级和第二级哑移位寄存器的信号输入端，将第一时钟信号和第二时钟信号分别输入到第一级哑移位寄存器单元的第一时钟信号端和第二时钟信号端，使得每相邻的两级移位寄存器单元的信号输入端接收的信号的时序相同，并且输出的信号的时序相同。可选地，其中第一电平为低电平，第二电平为高电平。
在根据本公开提出的移位寄存器单元、栅极驱动电路及其驱动方法中，在各级移位寄存器单元之间设置有开关晶体管，并且利用相应的控制线来控制各个开关晶体管，使得在2D显示模式下和在3D显示模式下各级移位寄存器单元的连接方式发生改变，从而实现显示面板在2D和3D两种不同的显示模式下自由切换，并且能够在3D显示中实现对双栅线的同时扫描，降低了扫描频率，减小了高频扫描信号对于显示面板充电的影响，并且不需额外设计，有效降低了产品成本。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1图示了根据本公开实施例的一种移位寄存器单元的框图；
图2图示了根据本公开实施例的一种移位寄存器单元的具体电路结构；
图3图示了根据本公开实施例的一种可用于图2所示的移位寄存器单元的信号时序；
图4图示了根据本公开实施例的一种包括多级移位寄存器单元的栅极驱动电路的示意性结构；
图5图示了根据本公开实施例的在图4所示的栅极驱动电路进行2D显示驱动时采用的信号时序；
图6图示了根据本公开实施例的在图4所示的栅极驱动电路进行3D显示驱动时采用的信号时序；
图7图示了根据本公开实施例的一种应用于图4所示的栅极驱动电路的方法的示意性流程；以及
图8图示了根据本公开实施例的另一种应用于图4所示的栅极驱动电路的方法的示意性流程。
具体实施方式
下面将结合附图对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，也属于本公开保护的范围。
图1图示了根据本公开实施例的一种移位寄存器单元的框图。如图1所示，该移位寄存器单元包括：输入子电路101，连接信号输入端INPUT和上拉节点PU之间，被配置为向上拉节点输入信号；输出子电路102，连接在上拉节点PU和信号输出端OUTPUT之间，被配置为在上拉节点PU的控制下，向信号输出端OUTPUT输出脉冲信号；复位子电路103，连接在复位端RESET、上拉节点PU和信号输出端OUTPUT之间，被配置为在复位端RESET的控制下，对上拉节点PU和信号输出端OUTPUT进行复位；以及时钟信号选择子电路104，其输入端连接到第一时钟信号端CLK1和第二时钟信号端CLK2，第一输出端连接到输出子电路102，被配置为根据第一控制端和第二控制端的电平来选择向输出子电路102提供第一时钟信号还是第二时钟信号。
可选地，根据本公开的移位寄存器单元，如图1所示，还包括下拉节点控制子电路105，其连接到上拉节点PU和时钟信号选择子电路104的第二输出端，被配置为根据时钟信号选择子电路104提供的第一时钟信号或第二时钟信号以及上拉节点PU的电平，控制下拉节点的电平。
可选地，根据本公开的移位寄存器单元，如图1所示，还包括下拉子电路106，其连接到下拉节点、上拉节点和信号输出端，被配置为根据下拉节点的电平对上拉节点和信号输出端进行下拉。
可选地，根据本公开的移位寄存器单元，如图1所示，还包括辅助控制子电路107，其连接到上拉节点PU、信号输出端和时钟信号选择子电路104的第二输出端，被配置为根据时钟信号选择子电路提供的时钟信号，辅助控制上拉节点和信号输出端的电平。
根据本公开实施例的移位寄存器单元，可以通过时钟信号选择子电路来选择向输出子电路提供的时钟信号，从而在信号输出端输出相应的脉冲信号。
此外，根据本公开实施例的移位寄存器单元，可以通过时钟信号选择子电路来选择向下拉节点控制子电路和辅助控制子电路提供的时钟信号，以便对下拉节点、上拉节点以及信号输出端的电平进行控制。
图2图示了根据本公开实施例的一种移位寄存器单元的具体电路结构。如图2所示，可选地，输入子电路包括：输入晶体管M1，其控制极和第一极连接到信号输入端，第二极连接到上拉节点。
可选地，如图2所示，输出子电路包括：输出晶体管M3，其控制极连接到上拉节点，第一极连接到时钟信号选择子电路的第一输出端CLKOUT1，第二极连接到信号输出端OUTPUT；以及电容C1，其第一端连接到上拉节点PU，第二端连接到信号输出端OUTPUT。
可选地，如图2所示，复位子电路包括：第一复位晶体管M2，其控制极连接到复位端RESET，第一极连接到上拉节点PU，第二极连接到第一电源端VSS；以及第二复位晶体管M4，其控制极连接到复位端RESET，第一极连接到信号输出端OUTPUT，第二极连接到第一电源端VSS。
可选地，如图2所示，时钟信号选择子电路包括：第一选择晶体管T1，其控制极连接到第一控制端CLR1，第一极连接到第一时钟信号端CLK1，第二极连接到时钟信号选择子电路的第一输出端CLKOUT1；第二选择晶体管T2，其控制极连接到第二控制端CLR2，第一极连接到第二时钟信号端CLK2，第二极连接到第一选择晶体管T1的第二极。
可选地，如图2所示，时钟信号选择子电路还包括：第三选择晶体管T3，其控制极连接到第一控制端CLR1，第一极连接到第二时钟信号端CLK2，第二极连接到时钟信号选择子电路104的第二输出端CLKOUT2；第四选择晶体管T4，其控制极连接到第二控制端CLR2，第一极连接到第一时钟信号端CLK1，第二极连接到第三选择晶体管T3的第二极。
可选地，如图2所示，下拉节点控制子电路包括：第一下拉控制晶体管M9，其控制极和第一极连接到时钟信号选择子电路的第二输出端CLKOUT2，第二极连接到下拉控制节点PD_CN；第二下拉控制晶体管M5，其控制极连接到下拉控制节点PD_CN，第一极连接到第一下拉控制晶体管M9的第一极，第二极连接到下拉节点PD；第三下拉控制晶体管M8，其控制极连接到上拉节点PU，第一极连接到下拉控制节点PD_CN，第二极连接到第一电源端VSS；以及第四下拉控制晶体管M6，其控制极连接到上拉节点PU，第一极连接到下拉节点PD，第二极连接到第一电源端VSS。
可选地，如图2所示，下拉子电路包括：第一下拉晶体管M10，其控制极连接到下拉节点PD，第一极连接到上拉节点PU，第二极连接到第一电源端VSS；以及第二下拉晶体管M11，其控制极连接到下拉节点PD，第一极连接到信号输出端OUTPUT，第二极连接到第一电源端VSS。
可选地，如图2所示，辅助控制子电路107包括：第一辅助控制晶体管M13，其控制极连接到时钟信号选择子电路的第二输出端CLKOUT2，第一极连接到信号输入端INPUT，第二极连接到上拉节点PU；以及第二辅助控制晶体管M12，其控制极连接到时钟信号选择子电路的第二输出端CLKOUT2，第一极连接到信号输出端OUTPUT，第二极连接到第一电源端VSS。
可选地，在上述移位寄存器单元中，上述的各个晶体管可以采用TFT晶体管，其中晶体管的控制极是栅极，第一极是漏极，第二极是源极。此外，应理解，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，为区分晶体管除栅极之外的两极，其中的一极可以被称为源极，另一极可以被称为漏极。若选取源极作为信号输入端、则漏极作为信号输出端，反之亦然。
另外，在图2中，以所有的TFT采用N型TFT为例进行了说明。然而，应理解，其中的一部分或者全部TFT可以采用P型TFT，只要相应地调整其栅极的控制电平以及向其提供的电源电压即可，这样的实施方式也在本公开的保护范围之内。
此外，在图2中，第一电源端被示为接入低电平VSS。然而，为实现本公开的原理，第一电源端可以接入到不同的低电平，例如具有不同电压值的低电平VSS和VGL。例如，与用于下拉移位寄存器单元输出端的晶体管连接的低电平可以接入低电平VGL，而与用于下拉移位寄存器单元的上拉节点的低电平可以接入低电平VSS，其中VGL的电平低于VSS的电平。通过这种方式，可以在上拉节点和输出端均被下拉到低电平时，将移位寄存器单元的输出晶体管的栅源电势反偏，即便输出晶体管采用耗尽型晶体管时，也能保证输出晶体管的完全关断。
下面参照图3图示的信号时序来简要说明图2所示的移位寄存器单元的工作原理。其中，以第一控制端CLR1为高电平，第二控制端CLR2为低电平为例，来描述移位寄存器单元在图3所示的时序图中的a、b、c、d和e五个阶段的操作。
由于第一控制端CLR1为高电平，第二控制端CLR2为低电平，时钟信号选择子电路中的第一选择晶体管T1和第三选择晶体管T3开启，而第二选择晶体管T2和第四选择晶体管T4关闭，从而向时钟信号选择子电路的第一输出端提供第一时钟信号CLKA，而向时钟信号选择子电路的第二输出端提供第二时钟信号CLKB。第一时钟信号CLKA和第二时钟信号CLKB的周期相等、占空比均为50％，并且相位相差180度。
在第一阶段a中，信号输入端INPUT接入的输入信号为高电平，第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平；晶体管M1开启，使得高电平的输入信号对上拉节点PU进行充电；由于第二时钟信号CLKB为高电平，晶体管M13开启，加速上拉节点PU的充电过程；由此，上拉节点PU被充电到第一高电平，输出晶体管M3开启，向信号输出端输出低电平的时钟信号CLKA；晶体管M9开启，对下拉控制节点PD_CN充电，然而，由于上拉节点PU处于第一高电平，晶体管M6和M8开启；在晶体管的设计上，可以将晶体管M8与M9的尺寸比配置为在M9和M8均开启时，下拉控制节点PD_CN的电平被下拉到低电平，在这种情况下，PD_CN为低电平，晶体管M5保持关断；由于晶体管M6开启，下拉节点PD的电平被下拉到低电平，从而晶体管M10和M11在此阶段处于关断状态；由于CLKB为高电平，晶体管M12开启，可以确保将移位寄存器单元的输出端拉低到低电平VSS；
在第二阶段b中，第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平，信号输入端INPUT输入的信号为低电平；晶体管M1、M13、M9、M5和M12关断；输出晶体管M3保持开启，将高电平的时钟信号CLKA输出，作为脉冲信号；由于存储电容C1的自举效应，上拉节点PU的电平进一步升高，达到第二高电平，使得输出晶体管M3的导通更充分；由于上拉节点PU的电平相对于阶段a的电平被提升，晶体管M8和M6的导通更充分，分别将下拉控制节点PD_CN和下拉节点PD进一步拉低；由于下拉节点PD为低电平，晶体管M10和M11保持关断状态，从而不会影响移位寄存器单元输出脉冲信号；
在第三阶段c中，第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平，信号输入端INPUT继续接入低电平，复位端RESET接入高电平；由于复位端接入高电平，晶体管M2和M4开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS；而晶体管M1关断，晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电；上拉节点PU被放电到低电平，使得晶体管M3关断；由于第二时钟信号CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启，从而对下拉节点PD充电；由于上拉节点PU处于低电平，晶体管M6和M8关断；下拉节点PD被充电到高电平，晶体管M10和M11开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS；
在第四阶段d中，第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平，信号输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M13、M2、M4、M9和M12关断；由于上拉节点PU保持低电平，晶体管M6和M8继续关断；由于晶体管M8和M9均关断，下拉控制节点PD_CN的放电路径被关闭，下拉控制节点PD_CN保持之前的高电平，从而使得晶体管M5保持开启，由于第二时钟信号CLKB为低电平，因此，下拉节点PD被放电。
在第五阶段e中，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M2、M4关断；晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电，确保关断晶体管M3；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出端的噪声；晶体管M9开启，对下拉控制节点PD_CN充电，使得晶体管M5的开启更充分，并且对下拉节点PD充电，使得下拉节点PD变成高电平；由于上拉节点PU被放电，晶体管M6和M8保持关断；下拉节点PD的高电平使得晶体管M10和M11开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS，消除了在上拉节点和输出端处形成的噪声。
之后，移位寄存器单元重复阶段d和e的操作，直至下一个有效输入信号到来。
尽管以上是以第一控制端CLR1为高电平，第二控制端CLR2为低电平为例对图2所示的移位寄存器单元的工作原理进行了说明，然而，基于上面的原理，当第一控制端CLR1为低电平，而第二控制端CLR2为高电平的情形是类似的，具体细节不在此赘述。
根据本公开的一实施例，提出了一种包括多级上述的移位寄存器单元(GOA单元)的栅极驱动电路。图4示出了该栅极驱动电路的示意性的结构。如图4所示，该栅极驱动电路包括多个GOA单元，其中，多个GOA单元分为大致4种，即，第一级哑(Dummy)GOA 1、第二级哑(Dummy)GOA2、奇数级扫描GOA 2N+1(N≥0，N为整数)，偶数级扫描GOA 2N+2(N≥0，N为整数)。其中，每个GOA单元的内部结构如图2所示，具体包括十六个TFT和一个电容。
具体地，Dummy GOA 1和Dummy GOA 2主要负责信号启动，为后续GOA单元的开启起到信号开启的作用，不负责对显示面板有效区域(Active Area)的栅线扫描提供控制。
如图4所示，Dummy GOA 1的信号输入端INPUT接入STV信号，Dummy GOA 1的信号输出端经由与Dummy GOA 1对应的第一开关晶体管SW1连接到Dummy GOA 2的信号输入端，并且经由与Dummy GOA 1对应的第二开关晶体管SW2连接到第一级扫描GOA 1的信号输入端；Dummy GOA 1的复位端经由与Dummy GOA 1对应的第三开关晶体管SW3连接到Dummy GOA 2的信号输出端，并且经由与Dummy GOA 1对应的第四开关晶体管SW4连接到第一级扫描GOA1的信号输出端；Dummy GOA 1的第一控制端连接到第一控制线CTR1，其第二控制端连接到第二控制线CTR2,第一开关晶体管SW1的控制极连接到第一开关控制线SCL1、第二开关晶体管SW2的控制极连接到第二开关控制线SCL2，第三开关晶体管SW3的控制极连接到第一开关控制线SCL1，第四开关晶体管SW4的控制极连接到第二开关控制线SCL2，第一时钟信号端接收第一时钟信号CLKA，第二时钟信号端接收第二时钟信号CLKB。
Dummy GOA 2的信号输入端INPUT经由与Dummy GOA 2对应的第五开关晶体管SW5接入STV信号，Dummy GOA 2的信号输出端经由与Dummy GOA 2对应的第六开关晶体管SW6连接到第一级扫描GOA 1的信号输入端，并且经由与Dummy GOA 2对应的第七开关晶体管SW7连接到第二级扫描GOA 2的信号输入端；Dummy GOA 2的复位端直接连接到第一级扫描GOA1的信号输出端；Dummy GOA 2的第一控制端连接到第三控制线CTR3，其第二控制端连接到第四控制线CTR4,第五开关晶体管SW5的控制极连接到第二开关控制线SCL2、第六开关晶体管SW6的控制极连接到第一开关控制线SCL1，第七开关晶体管SW7的控制极连接到第二开关控制线SCL2，第一时钟信号端接收第二时钟信号CLKB，第二时钟信号端接收第一时钟信号CLKA。
如图4所示，对于第一级扫描GOA 1而言，其信号输出端除了与Dummy GOA1和DummyGOA 2的复位端连接之外，还连接到对应的栅线GL1，用于为栅线GL1提供扫描信号，从而驱动显示面板上相应的像素子电路；此外，第一级扫描GOA 1的信号输出端还经由与第一级扫描GOA 1对应的第八开关晶体管SW8连接到第二级扫描GOA 2的信号输入端，并且经由与第一级扫描GOA 1对应的第九开关晶体管SW9连接到第三级扫描GOA 3的信号输入端；第一级扫描GOA 1的复位端经由与第一级扫描GOA 1对应的第十开关晶体管SW10连接到第二级扫描GOA 2的信号输出端，并且经由与第一级扫描GOA 1对应的第十一开关晶体管SW11连接到第三级扫描GOA 3的信号输出端；第一级扫描GOA 1的第一控制端连接到第三控制线CTR3，其第二控制端连接到第四控制线CTR4,第八开关晶体管SW8的控制极连接到第一开关控制线SCL1、第九开关晶体管SW9的控制极连接到第二开关控制线SCL2，第十开关晶体管SW10的控制极连接到第一开关控制线SCL1，第十一开关晶体管SW11的控制极连接到第二开关控制线SCL2，第一时钟信号端接收第一时钟信号CLKA，第二时钟信号端接收第二时钟信号CLKB。
如图4所示，对于第二级扫描GOA 2而言，其信号输出端除了与第一级扫描GOA 1的复位端连接之外，还连接到对应的栅线GL2，用于为栅线GL2提供扫描信号，从而驱动显示面板上相应的像素子电路；此外，第二级扫描GOA 2的信号输出端还经由与第二级扫描GOA 2对应的第十二开关晶体管SW12连接到第三级扫描GOA 3的信号输入端，并且经由与第二级扫描GOA 2对应的第十三开关晶体管SW13连接到第四级扫描GOA 4的信号输入端；第二级扫描GOA 2的复位端直接连接到第三级扫描GOA 3的信号输出端；第二级扫描GOA 2的第一控制端连接到第一控制线CTR1，其第二控制端连接到第二控制线CTR2,第十二开关晶体管SW12的控制极连接到第一开关控制线SCL1、第十三开关晶体管SW13的控制极连接到第二开关控制线SCL2，第一时钟信号端接收第二时钟信号CLKB，第二时钟信号端接收第一时钟信号CLKA。
由此可见，Dummy GOA 1子电路的输入信号的来源只有一个，来自帧起始信号STV；复位信号的来源有两个，来自之后的连续两级GOA的输出，即，Dummy GOA 2子电路和第一扫描GOA1子电路的输出；Dummy GOA 2子电路的输入信号的来源有两个，STV信号和前一级GOA单元(即Dummy GOA 1子电路)的输出，而Dummy GOA 2子电路的复位信号的来源只有一个，即来自前一级GOA单元的输出，即第一扫描GOA 1子电路的输出。
对于扫描GOA单元的输入信号，例如，图4所示的第一扫描GOA1和第二扫描GOA2子电路，输入信号的来源有两个，来自之前的连续两级GOA单元的输出；例如，第一扫描GOA1子电路的输入信号来自于Dummy GOA 1子电路和Dummy GOA 2子电路的输出，第二扫描GOA2子电路的输入信号来自于Dummy GOA 2子电路和第一扫描GOA 1子电路的输出。
对于扫描GOA单元的复位信号，例如，图4所示的第一扫描GOA1的复位信号的来源有两个，即，之后的连续两级GOA单元的输出，也就是GOA2和GOA3的输出；而第二扫描GOA2的复位信号的来源有一个，即，之后的连续一级GOA单元的输出，也就是GOA3的输出。
之后的各级GOA单元的输入信号和复位信号的来源以此类推。例如，针对GOA K子电路(K≥3，K为奇数)，其输入信号的来源是之前的连续两级GOA单元的输出，即GOA K-1子电路和GOAK-2子电路的输出，其复位信号的来源是之后的连续两级GOA单元的输出，即是GOA K+1和GOAK+2的输出。针对GOA K’(K’≥4，K为偶数)，其输入信号的来源是之前的连续两级GOA单元的输出，即GOA K-1和GOA K-2的输出，其复位信号的来源是之后的连续一级GOA单元的输出，即，GOA K+1子电路的输出。另外，需要注意，如上所述，奇数级和偶数级GOA中的时钟信号选择子电路的第一时钟信号端和第二时钟信号端所接入的时钟信号是彼此交替切换的，例如，奇数级GOA中的时钟信号选择子电路的第一时钟信号端接收第一时钟信号CLKA，第二时钟信号端接收第二时钟信号CLKB，而偶数级GOA的第一时钟信号端接收第二时钟信号CLKB，第二时钟信号端接收第一时钟信号CLKA。
根据本公开的上述实施例，通过在GOA区域设置相应的控制线并且利用一定数量TFT开关，可以实现显示面板2D和3D不同显示模式自由切换。同时在3D显示中实现双栅线同时打开，可以降低高频对于显示面板充电的影响。不需额外设计，有效降低成本。
为此，在根据本公开的上述实施例的栅极驱动电路中，如图4所示，Dummy GOA1、扫描GOA单元，即，GOA2、GOA3、GOA6、GOA7、GOA10、GOA11......GOA 4N+2、GOA 4N+3(N≥0，N为整数)中的时钟信号选择子电路的第一控制端连接到第一控制线CTR1，其第二控制端连接到第二控制线CTR2；Dummy GOA2、扫描GOA单元，即，GOA1、GOA4、GOA5、GOA8、GOA9、GOA12......GOA 4N+1、GOA 4N+4(N≥0，N为整数)的第一控制端连接到第三控制线CTR3，其第二控制端连接到第四控制线CTR4。
根据以上实施例，本公开提供的栅极驱动电路包括N级如图2所示的移位寄存器单元，其中，第k级移位寄存器单元被配置为扫描对应的栅线，其信号输出端经由与第k级对应的第一开关晶体管连接到第k+1级移位寄存器单元的信号输入端，并且还经由与第k级对应的第二开关晶体管连接到第k+2级移位寄存器单元的信号输入端,其中k≥3，N和k为整数；第k级移位寄存器单元信号输入端经由与第k级对应的第三开关晶体管连接到第k-1级移位寄存器单元的信号输出端，并且还经由与第k级对应的第四开关晶体管连接到第k-2级移位寄存器单元的输出端。
可选地，在上述栅极驱动电路中，第一级和第二级移位寄存器单元被配置为哑移位寄存器单元；其中，第1级移位寄存器单元的信号输出端经由与第1级对应的第一开关晶体管连接到第2级移位寄存器单元的信号输入端，并且第1级移位寄存器单元的信号输入端接收帧起始信号STV；第2级移位寄存器单元的信号输入端还经由与第2级对应的第二开关晶体管接收帧起始信号STV。
可选地，在上述栅极驱动电路中，第2j-1级移位寄存器单元的复位端经由与该第2j-1级对应的第五开关晶体管连接到第2j级移位寄存器单元的信号输出端，并且还经由与该第2j-1级对应的第六开关晶体管连接到第2j+1级移位寄存器单元的信号输出端；第2j级移位寄存器单元的复位端连接到第2j+1级移位寄存器单元的信号输出端，其中1≤j≤(N-1)/2，j为整数。
为了实现显示面板在2D-3D之间不同显示模式的转换，同时保证在3D显示过程中双栅线同时开启，本公开实施例的栅极驱动电路中的奇数级GOA单元与偶数级GOA单元的控制原理略有差异，以下将结合图5所示的信号时序来首先说明根据本公开实施例的栅极驱动电路进行2D显示驱动时的工作原理。
当显示面板在2D模式下进行2D显示时，如图5所示，第一开关控制线SCL1提供高电平，第二开关控制线SCL2提供低电平，第一控制线CTR1和第三控制线CTR3提供高电平，而第二控制线CTR2和第四控制线CTR4提供低电平。
由于布置在相邻两级GOA单元之间的开关晶体管的控制极与第一开关控制线SCL1连接，因此，布置在相邻两级GOA单元之间的开关晶体管开启，从而将相邻两级GOA单元的信号路径导通；具体而言，Dummy GOA1的输出信号可以经由开启的开关晶体管SW1提供给Dummy GOA 2的信号输入端，而Dummy GOA 2的输出信号可以经由开启的开关晶体管SW3提供给Dummy GOA 1的复位端；类似地，Dummy GOA2的输出信号可以经由开启的开关晶体管SW6提供给第一级扫描GOA1的信号输入端，而第一级扫描GOA1的输出信号可以直接提供给Dummy GOA2的复位端；而第一级扫描GOA1的输出信号还可以经由开启的开关晶体管SW8提供给第二级扫描GOA 2的信号输入端，而第二级扫描GOA 2的输出信号可以经由开启的开关晶体管SW10提供给第一级扫描GOA 1的复位端；此外，由于布置在中间间隔一级的两级GOA单元之间的开关晶体管的控制极与第二开关控制线SCL2连接，从而将中间间隔一级的两级GOA单元的信号路径切断；具体而言，由于开关晶体管SW2被关断，Dummy GOA1的信号输出端与第一级扫描GOA1的信号输入端之间的信号路径被切断；由于开关晶体管SW4被关断，Dummy GOA1的复位端与第一级扫描GOA1的信号输出端之间的信号路径被切断；类似地，由于开关晶体管SW7被关断，Dummy GOA2的信号输出端与第二级扫描GOA2的信号输入端之间的信号路径被切断；由于开关晶体管SW9被关断，第一级扫描GOA1的信号输出端与第三级扫描GOA3的信号输入端之间的信号路径被切断；由于开关晶体管SW11被关断，第一级扫描GOA1的复位端与第三级扫描GOA3的信号输出端之间的信号路径被切断；其余各级扫描GOA单元的信号连接关系以此类推。
此外，由于第二开关控制线SCL2提供低电平，控制极连接到第二开关控制线SCL2的开关晶体管SW5被关断，也就是Dummy GOA2的信号输入端与STV信号之间的信号路径被切断。
由此可见，在2D显示模式下，例如在正向扫描方式下，当输入STV信号时，各级扫描GOA单元由上一级GOA单元的输出信号触发而驱动相应的栅线，并且各级GOA单元的输出信号作为复位信号而提供给上一级GOA单元，其中各级GOA单元的工作原理可以参见以上结合图2和图3所描述的移位寄存器的工作原理，具体细节不再赘述。
此外，由于Dummy GOA 1中的时钟信号选择子电路的第一控制端连接到第一控制线CTR1，其第二控制端连接到第二控制线CTR2，因此，其中的时钟信号选择子电路选择第一时钟信号CLKA在其第一输出端输出，并且选择第二时钟信号CLKB在其第二输出端输出。
类似地，由于Dummy GOA 2中的时钟信号选择子电路的第一控制端连接到第三控制线CTR3，其第二控制端连接到第四控制线CTR4，其中的时钟信号选择子电路选择第二时钟信号CLKB在其第一输出端输出，并且选择第一时钟信号CLKA在其第二输出端输出。
类似地，由于第一扫描GOA 1中的时钟信号选择子电路的第一控制端连接到第三控制线CTR3，其第二控制端连接到第四控制线CTR4，其中的时钟信号选择子电路选择第一时钟信号CLKA在其第一输出端输出，并且选择第二时钟信号CLKB在其第二输出端输出。
类似地，由于第二级扫描GOA 2的第一控制端连接到第一控制线CTR1，其第二控制端连接到第二控制线CTR2，其中的时钟信号选择子电路选择第二时钟信号CLKB在其第一输出端输出，并且选择第一时钟信号CLKA在其第二输出端输出。
其它各级扫描GOA的时钟信号选择子电路选择的时钟信号以此类推，具体可以参见如图5示意性示出的各级GOA单元的输出信号的时序。
当显示面板的显示模式切换到3D时，需要双栅线同时开启。以下将结合图6示意性示出的信号时序来说明根据本公开实施例的栅极驱动电路进行3D显示驱动时的工作原理。
当显示面板切换到3D模式进行3D显示时，如图6所示，第一开关控制线SCL1提供低电平，第二开关控制线SCL2提供高电平，第一控制线CTR1和第四控制线CTR4提供高电平，而第二控制线CTR2和第三控制线CTR3提供低电平。
由于布置在相邻两级GOA单元之间的开关晶体管的控制极与第一开关控制线SCL1连接，因此，布置在相邻两级GOA单元之间的开关晶体管被关断，从而将相邻两级GOA单元经由开关晶体管的信号路径切断；具体而言，Dummy GOA1的信号输出端与Dummy GOA 2的信号输入端之间的信号路径被切断，而Dummy GOA 2的信号输出端与Dummy GOA 1的复位端之间的信号路径被切断；类似地，Dummy GOA2的信号输出端与第一级扫描GOA 1的信号输入端之间的信号路径被切断，而第一级扫描GOA 1的输出信号可以直接提供给Dummy GOA 2的复位端；第一级扫描GOA1的信号输出端与第二级扫描GOA 2的信号输入端之间的信号路径被切断，而第二级扫描GOA 2的信号输出端与第一级扫描GOA 1的复位端之间的信号路径被切断。
此外，由于布置在中间间隔一级的两级GOA单元之间的开关晶体管的控制极与第二开关控制线SCL2连接，因此被开启，从而将中间间隔一级的两级GOA单元的信号路径导通；具体而言，由于开关晶体管SW2被开启，Dummy GOA1的信号输出端与第一级扫描GOA1的信号输入端之间的信号路径被导通；由于开关晶体管SW4被开启，Dummy GOA1的复位端与第一级扫描GOA1的信号输出端之间的信号路径被导通；类似地，由于开关晶体管SW7被开启，Dummy GOA2的信号输出端与第二级扫描GOA2的信号输入端之间的信号路径被导通；由于开关晶体管SW9被开启，第一级扫描GOA1的信号输出端与第三级扫描GOA3的信号输入端之间的信号路径被导通；由于开关晶体管SW11被开启，第一级扫描GOA1的复位端与第三级扫描GOA3的信号输出端之间的信号路径被导通；其余各级扫描GOA单元的信号连接关系以此类推。
此外，由于第二开关控制线SCL2提供高电平，控制极连接到第二开关控制线SCL2的开关晶体管SW5被开启，也就是Dummy GOA2的信号输入端与STV信号之间的信号路径被导通。
由此可见，在3D显示模式下，Dummy GOA1和Dummy GOA2的输入信号端和复位信号端彼此并联，Dummy GOA1和Dummy GOA2输出的信号分别作为第一级扫描GOA1和第二级扫描GOA2的输入信号；第一级扫描GOA1和第二级扫描GOA2的复位端均与第三级扫描GOA3的信号输出端连接，而第一级扫描GOA1和第二级扫描GOA2输出的信号除了驱动相应的栅线之外，还分别作为第三级扫描GOA3和第二级扫描GOA4的输入信号；之后的扫描GOA的信号连接关系以此类推。其中各级GOA单元的工作原理可以参见以上结合图2和图3所描述的移位寄存器的工作原理，具体细节不再赘述。
因此，在3D显示模式下，例如在正向扫描方式下，当输入STV信号时，Dummy GOA1和Dummy GOA2的输入信号端均接收STV信号作为触发信号，并且其复位端均接收来自第一级扫描GOA 1的输出信号作为复位信号，因此如图6所示，Dummy GOA1和Dummy GOA2输出的信号时序相同；如上所述，由于第一极扫描GOA1和第二级扫描GOA2分别接收来自于DummyGOA1和Dummy GOA2的输出信号作为触发信号，并且其复位端均接收来自第三级扫描GOA 3的输出信号作为复位信号，因此，如图6所示，第一级扫描GOA1和第二级扫描GOA2输出的信号时序相同；也就是说，第一级扫描GOA1对应的栅线和第二级扫描GOA2对应的栅线同时开启；类似地，第三级扫描GOA3和第四级扫描GOA4输出的信号时序相同，其各自对应的栅线同时开启；其它扫描GOA的时序以此类推，从而实现了双栅线同时开启。
如上所述，第一控制线CTR1和第四控制线CTR4提供高电平，而第二控制线CTR2和第三控制线CTR3提供低电平，由于Dummy GOA 1中的时钟信号选择子电路的第一控制端连接到第一控制线CTR1，其第二控制端连接到第二控制线CTR2，因此，其中的时钟信号选择子电路选择第一时钟信号CLKA在其第一输出端输出，并且选择第二时钟信号CLKB在其第二输出端输出。
类似地，由于Dummy GOA 2中的时钟信号选择子电路的第一控制端连接到第三控制线CTR3，其第二控制端连接到第四控制线CTR4，其中的时钟信号选择子电路选择第一时钟信号CLKA在其第一输出端输出，并且选择第二时钟信号CLKB在其第二输出端输出。
由此可见，Dummy GOA 1和Dummy GOA 2的时钟信号的时序是相同的。
类似地，由于第一扫描GOA 1中的时钟信号选择子电路的第一控制端连接到第三控制线CTR3，其第二控制端连接到第四控制线CTR4，其中的时钟信号选择子电路选择第二时钟信号CLKB在其第一输出端输出，并且选择第一时钟信号CLKA在其第二输出端输出。
类似地，由于第二级扫描GOA 2的第一控制端连接到第一控制线CTR1，其第二控制端连接到第二控制线CTR2，其中的时钟信号选择子电路选择第二时钟信号CLKB在其第一输出端输出，并且选择第一时钟信号CLKA在其第二输出端输出。
由此可见，第一级扫描GOA 1和第二级扫描GOA 2的时钟信号的时序也是相同的。
其它各级扫描GOA的时钟信号选择子电路选择的时钟信号以此类推。可以参见如图6示意性示出的各级GOA单元的输出信号的时序。
由此可见，在3D显示模式下，例如在正向扫描方式下，当输入STV信号时，连续的两级扫描GOA单元，例如，GOA1&GOA2、GOA3&GOA4、GOA5&GOA6……GOA 2N+1&GOA 2N+2的输入信号、时钟信号以及复位信号的时序完全相同，从而向对应的两条栅线输出相同的信号，实现了双栅极同时打开。图6示意性地示出整个显示面板的时序图，使得在降低帧频的情况下，完成显示面板正常的3D显示，其中各级GOA单元的工作原理可以参见以上结合图2和图3所描述的移位寄存器的工作原理，具体细节不再赘述。
根据本公开的又一方面，还提供了一种用于对图4所示的栅极驱动电路进行控制的方法。如图7图示，该方法主要包括：在2D显示模式下，向第一开关控制线输入第二电平而向第二开关控制线输入第一电平、从而将布置在相邻两级GOA单元之间的第一开关晶体管开启并且将布置在中间间隔一级的两级GOA单元之间的第二开关晶体管关断；向第一控制线和第三控制线输入第二电平，而向第二控制线和第四控制线输入第一电平，从而使得相邻的两级GOA单元中选择输出的时钟信号分别为第一时钟信号和第二时钟信号；将帧启示信号输入第一级哑移位寄存器的信号输入端，将第一时钟信号和第二时钟信号分别输入到第一级哑移位寄存器的第一时钟信号端和第二时钟信号端，使得各级扫描移位寄存器向所连接的栅线依次顺序输出驱动信号，其中，第m级移位寄存器，在其信号输入端接收来自于第(m-1)级移位寄存器输出的信号，在其信号输出端向第(m+1)级移位寄存器输出触发信号，并且在其复位端接收来自于第(m+1)输出的信号作为复位信号。可选地，其中第一电平为低电平，第二电平为高电平。
可选地，如图8所示，上述方法还包括：在3D显示模式下，向第一开关控制线输入第一电平而向第二开关控制线输入第二电平，从而将布置在相邻两级GOA单元之间的第一开关晶体管关断，而将布置在中间间隔一级的两级GOA单元之间的第二开关晶体管开启；向第一控制线和第四控制线输入第二电平，而向第二控制线和第三控制线输入第一电平，从而使得每相邻的两级GOA单元选择输出的时钟信号相同，为第一时钟信号和第二时钟信号中的一个，而与之相邻的另两级GOA单元选择输出的时钟信号为第一时钟信号和第二时钟信号中的另一个；将帧启示信号输入第一级和第二级哑移位寄存器的信号输入端，将第一时钟信号和第二时钟信号分别输入到第一级哑移位寄存器单元的第一时钟信号端和第二时钟信号端，使得每相邻的两级移位寄存器单元的信号输入端接收的信号的时序相同，并且输出的信号的时序相同。可选地，其中第一电平为低电平，第二电平为高电平。
根据本公开的上述实施例的栅极驱动电路包括在各级移位寄存器单元之间设置的开关晶体管，并且利用相应的控制线来控制各个开关晶体管，使得在2D显示模式下和在3D显示模式下各级移位寄存器单元的连接方式发生改变，从而实现显示面板在2D和3D两种不同的显示模式下自由切换，并且能够在3D显示中实现对双栅线的同时扫描，降低了扫描频率，减小了高频扫描信号对于显示面板充电的影响，并且不需额外设计，有效降低了产品成本。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例公开的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应该以权利要求的保护范围为准。

Claims (14)

1.一种移位寄存器单元，包括：
输入子电路(101)，连接信号输入端和上拉节点之间，被配置为向上拉节点输入信号；
输出子电路(102)，连接在上拉节点和信号输出端之间，被配置为在上拉节点的控制下，向信号输出端输出脉冲信号；
复位子电路(103)，连接在复位端、上拉节点和信号输出端之间，被配置为在复位端的控制下，对上拉节点和信号输出端进行复位；以及
时钟信号选择子电路(104)，其输入端连接到第一时钟信号端和第二时钟信号端，控制端连接到第一控制端和第二控制端，第一输出端连接到输出子电路，被配置为根据第一控制端和第二控制端的电平来选择向输出子电路提供第一时钟信号还是第二时钟信号，其中
所述时钟信号选择子电路(104)包括：第一选择晶体管(T1)，其控制极连接到第一控制端，第一极连接到第一时钟信号端，第二极连接到时钟信号选择子电路的第一输出端；第二选择晶体管(T2)，其控制极连接到第二控制端，第一极连接到第二时钟信号端，第二极连接到时钟信号选择子电路的第一输出端。
2.根据权利要求1所述的移位寄存器单元，还包括下拉节点控制子电路(105)，其连接到上拉节点(PU)和时钟信号选择子电路(104)的第二输出端，被配置为根据时钟信号选择子电路提供的第一时钟信号或第二时钟信号以及上拉节点的电平，控制下拉节点的电平。
3.根据权利要求2所述的移位寄存器单元，其中，移位寄存器还包括下拉子电路(106)，连接到下拉节点、上拉节点和信号输出端，被配置为根据下拉节点的电平对上拉节点和信号输出端进行下拉。
4.根据权利要求3所述的移位寄存器单元，其中，移位寄存器还包括辅助控制子电路(107)，连接到上拉节点(PU)、信号输出端和时钟信号选择子电路(104)的第二输出端，被配置为根据时钟信号选择子电路提供的时钟信号，辅助控制上拉节点和信号输出端的电平。
5.根据权利要求1-4任一项所述的移位寄存器单元，其中，
输入子电路包括：输入晶体管(M1)，其控制极和第一极连接到信号输入端，第二极连接到上拉节点；
输出子电路包括：输出晶体管(M3)，其控制极连接到上拉节点，第一极连接到时钟信号选择子电路的第一输出端，第二极连接到信号输出端；以及电容(C1)，其第一端连接到上拉节点，第二端连接到信号输出端；以及
复位子电路(103)包括：第一复位晶体管(M2)，其控制极连接到复位端，第一极连接到上拉节点，第二极连接到第一电源端；以及第二复位晶体管(M4)，其控制极连接到复位端，第一极连接到信号输出端，第二极连接到第一电源端。
6.根据权利要求1所述的移位寄存器单元，其中，
时钟信号选择子电路(104)还包括：第三选择晶体管(T3)，其控制极连接到第一控制端，第一极连接到第二时钟信号端，第二极连接到时钟信号选择子电路的第二输出端；第四选择晶体管(T4)，其控制极连接到第二控制端，第一极连接到第一时钟信号端，第二极连接到第三选择晶体管的第二极。
7.根据权利要求2-4任一项所述的移位寄存器单元，其中，
其中，下拉节点控制子电路(105)包括：第一下拉控制晶体管(M9)，其控制极和第一极连接到时钟信号选择子电路的第二输出端，第二极连接到下拉控制节点(PD_CN)；第二下拉控制晶体管(M5)，其控制极连接到下拉控制节点(PD_CN)，第一极连接到第一下拉控制晶体管(M9)的第一极，第二极连接到下拉节点；第三下拉控制晶体管(M8)，其控制极连接到上拉节点，第一极连接到下拉控制节点，第二极连接到第一电源端；以及第四下拉控制晶体管(M6)，其控制极连接到上拉节点，第一极连接到下拉节点，第二极连接到第一电源端。
8.根据权利要求3-4任一项所述的移位寄存器单元，其中，
下拉子电路(106)包括：第一下拉晶体管(M10)，其控制极连接到下拉节点，第一极连接到上拉节点，第二极连接到第一电源端；以及第二下拉晶体管(M11)，其控制极连接到下拉节点，第一极连接到信号输出端，第二极连接到第一电源端。
9.根据权利要求4所述的移位寄存器单元，其中，
辅助控制子电路(107)包括：
第一辅助控制晶体管(M13)，其控制极连接到时钟信号选择子电路的第二输出端，第一极连接到信号输入端，第二极连接到上拉节点；以及
第二辅助控制晶体管(M12)，其控制极连接到时钟信号选择子电路的第二输出端，第一极连接到信号输出端，第二极连接到第一电源端。
10.一种栅极驱动电路，包括N级如权利要求1-9任一项所述的移位寄存器单元，其中，第k级移位寄存器单元被配置为扫描对应的栅线，其信号输出端经由与第k级对应的第一开关晶体管连接到第k+1级移位寄存器单元的信号输入端，并且还经由与第k级对应的第二开关晶体管连接到第k+2级移位寄存器单元的信号输入端,其中k≥3，N和k为整数；
其信号输入端经由与第k级对应的第三开关晶体管连接到第k-1级移位寄存器单元的信号输出端，并且还经由与第k级对应的第四开关晶体管连接到第k-2级移位寄存器单元的输出端。
11.根据权利要求10所述的栅极驱动电路，其中，第一级和第二级移位寄存器单元被配置为哑移位寄存器单元；
其中，第1级移位寄存器单元的信号输出端经由与第1级对应的第一开关晶体管连接到第2级移位寄存器单元的信号输入端，并且第1级移位寄存器单元的信号输入端接收帧起始信号STV；
第2级移位寄存器单元的信号输入端还经由与第2级对应的第二开关晶体管接收帧起始信号STV。
12.根据权利要求10或11所述的栅极驱动电路，其中，
第2j-1级移位寄存器单元的复位端经由与该第2j-1级对应的第五开关晶体管连接到第2j级移位寄存器单元的信号输出端，并且还经由与该第2j-1级对应的第六开关晶体管连接到第2j+1级移位寄存器单元的信号输出端；
第2j级移位寄存器单元的复位端连接到第2j+1级移位寄存器单元的信号输出端，其中1≤j≤(N-1)/2，j为整数。
13.一种应用于权利要求10-12任一项所述的栅极驱动电路的驱动方法，包括：
在2D显示模式下，向第一开关控制线输入第二电平而向第二开关控制线输入第一电平、从而将布置在相邻两级GOA单元之间的第一开关晶体管开启并且将布置在中间间隔一级的两级GOA单元之间的第二开关晶体管关断；
向第一控制线和第三控制线输入第二电平，而向第二控制线和第四控制线输入第一电平，从而使得相邻的两级GOA单元中选择输出的时钟信号分别为第一时钟信号和第二时钟信号；
将帧启示信号输入第一级哑移位寄存器的信号输入端，将第一时钟信号和第二时钟信号分别输入到第一级哑移位寄存器的第一时钟信号端和第二时钟信号端，使得各级扫描移位寄存器向所连接的栅线依次顺序输出驱动信号。
14.根据权利要求13所述的驱动方法，还包括：
在3D显示模式下，向第一开关控制线输入第一电平而向第二开关控制线输入第二电平，从而将布置在相邻两级GOA单元之间的第一开关晶体管关断，而将布置在中间间隔一级的两级GOA单元之间的第二开关晶体管开启；
向第一控制线和第四控制线输入第二电平，而向第二控制线和第三控制线输入第一电平，从而使得每相邻的两级GOA单元选择输出的时钟信号相同，为第一时钟信号和第二时钟信号中的一个，而与之相邻的另两级GOA单元选择输出的时钟信号为第一时钟信号和第二时钟信号中的另一个；
将帧启示信号输入第一级和第二级哑移位寄存器的信号输入端，将第一时钟信号和第二时钟信号分别输入到第一级哑移位寄存器单元的第一时钟信号端和第二时钟信号端，使得每相邻的两级移位寄存器单元的信号输入端接收的信号的时序相同，并且输出的信号的时序相同。
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