CN108694916A - 移位寄存器单元、栅线驱动电路及其驱动方法 - Google Patents

Abstract

公开了一种移位寄存器单元、栅线驱动电路及其驱动方法，其中该移位寄存器单元包括：输入子电路，被配置将信号输入端接收的触发信号提供给上拉节点；输出子电路，被配置为在上拉节点的控制下，向信号输出端输出第一时钟信号端提供的脉冲信号作为扫描栅线的驱动信号；复位子电路，被配置为在复位端的控制下，对上拉节点和信号输出端进行复位；以及输入选择子电路，被配置为根据第一控制端至第三控制端的电平来选择向信号输入端提供的触发信号。根据本公开的移位寄存器单元、栅线驱动电路及其驱动方法，可以针对各种反转模式，在驱动对应的栅线的同时，对其它栅线进行预充电。

Description

移位寄存器单元、栅线驱动电路及其驱动方法

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括多级移位寄存器的栅线驱动电路及其驱动方法。

背景技术

在包括像素阵列的液晶显示面板的显示过程中，利用栅线驱动电路产生驱动显示面板上的像素的栅线电压。通过栅线驱动电路输出栅线电压，逐行扫描各像素。近几年随着非晶硅薄膜工艺的不断提高，可以将栅线驱动电路集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)而对栅线进行驱动。采用GOA驱动，将GOA单元直接制成在液晶面板上，可以简化工艺，降低了成本，而且容易实现窄边框。

通常，可以采用由多级移位寄存器单元构成的GOA为像素阵列的各行栅线提供开关信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素输入显示数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。

在GOA栅线驱动电路中，每一级GOA单元将扫描信号依次传递给下一GOA单元，从而逐行驱动对应连接的栅线，使得能够利用数据线完成对像素单元的数据信号的输入。为保证GOA单元中上拉节点的电位有足够的上升时间，在设计时会使上拉时间超出一行栅线充电所需要的时间。同时，为了满足目前产品高分辨率的要求，使行与行之间开启存在重叠，以便在开启一条栅线的同时，可以对后面行栅线上的像素进行预充电。目前显示面板存在多种反转方式，例如，列反转，1dot反转、2dot反转、1+2dot反转等等。已知的GOA栅线驱动电路一般只能针对一种反转方式来对像素进行预充电，如果显示面板的反转方式发生改变，则不可能针对新的反转方式实现预充电效果。因此，很有可能会造成不同行的充电效果差异，出现横纹等不良现象，降低了显示画面的品质。

发明内容

为此，本公开提出了一种移位寄存器单元、包括多级移位寄存器单元的栅线驱动电路及其驱动方法。

根据本公开的一方面，提供了一种移位寄存器单元，其包括：输入子电路，连接在信号输入端和上拉节点之间，被配置将信号输入端接收的触发信号提供给上拉节点；输出子电路，连接在上拉节点、信号输出端和第一时钟信号端之间，被配置为在上拉节点的控制下，向信号输出端输出第一时钟信号端提供的脉冲信号作为扫描栅线的驱动信号；复位子电路，连接在复位端、上拉节点和信号输出端之间，被配置为在复位端的控制下，对上拉节点和信号输出端进行复位；以及输入选择子电路，其输入端连接到第一触发信号端、第二触发信号端和第一触发信号端，其输出端连接到移位寄存器单元的信号输入端，被配置为根据第一控制端至第三控制端的电平来选择向信号输入端提供的触发信号。

根据本公开的另一方面，还提供了一种栅线驱动电路，包括M级如上所述的移位寄存器单元，其中每一级移位寄存器单元的信号输出端连接一条栅线，并且被配置为驱动对应栅线的扫描移位寄存器单元；第m级扫描移位寄存器单元的信号输出端连接到第m+1级、第m+3级和第m+5级扫描移位寄存器单元的输入选择子电路。

根据本公开的又一方面，还提供了一种应用于上述的栅线驱动电路的驱动方法，包括：在第一反转模式下，向第一控制线和第二控制线输入第一电平，而向第三控制线输入第二电平，使得各级扫描GOA单元选择第一触发信号和第二触发信号；其中，在第k级扫描GOA单元向与之连接的第k条栅线输出扫描信号的同时，第k+2级扫描GOA单元向与之连接的第k+2条栅线进行预充电。

在根据本公开提出的移位寄存器单元、栅线驱动电路及其驱动方法中，可以通过相应的控制线对各级扫描GOA单元中设置的输入选择子电路进行控制，从而选择向其信号输入端提供的触发信号，从而可以增加扫描各级GOA单元在一帧中输出的脉冲信号数量，以便针对各种反转模式，在驱动对应的栅线的同时，对其它栅线进行预充电。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1示出了根据本公开实施例的一种移位寄存器单元的框图；

图2示出了根据本公开实施例的一种移位寄存器单元的具体电路结构；

图3示出了根据本公开实施例的一种可用于图2所示的移位寄存器单元的信号时序；

图4示出了根据本公开实施例的一种包括多级上述的移位寄存器单元的栅线驱动电路的示意性结构；

图5示出了根据本公开实施例的栅线驱动电路中包括的各级哑移位寄存器单元的具体电路结构；

图6A-6B分别示意性示出了在显示面板采用1dot反转方式的情况下、各像素极性变化和根据本公开实施例的栅线驱动电路相应采用的信号时序；

图7A-7B分别示意性示出了在显示面板采用2dot反转方式的情况下、各像素极性变化和根据本公开实施例的栅线驱动电路相应采用的信号时序；

图8示出了根据本公开实施例的一种应用于图4所示的栅线驱动电路的方法的示意性流程；以及

图9示出了根据本公开实施例的另一种应用于图4所示的栅线驱动电路的方法的示意性流程。

具体实施方式

下面将结合附图对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，也属于本公开保护的范围。

图1示出了根据本公开实施例的一种移位寄存器单元的框图。如图1所示，该移位寄存器单元包括：输入子电路101，连接在信号输入端INPUT和上拉节点PU之间，被配置将信号输入端接收的触发信号提供给上拉节点；输出子电路102，连接在上拉节点、信号输出端和第一时钟信号端CLK1之间，被配置为在上拉节点的控制下，向信号输出端输出第一时钟信号端提供的脉冲信号作为扫描栅线的驱动信号；复位子电路103，连接在复位端、上拉节点和信号输出端之间，被配置为在复位端的控制下，对上拉节点和信号输出端进行复位；以及输入选择子电路104，其输入端连接到第一触发信号端TRG1、第二触发信号端TRG2和第一触发信号端TRG3，其输出端连接到移位寄存器单元的信号输入端INPUT，被配置为根据第一控制端至第三控制端的电平来选择向信号输入端提供的触发信号。

可选地，如图1所示，上述移位寄存器单元还包括：下拉节点控制子电路105，连接到上拉节点、下拉节点PD和第二时钟信号端CLK2，被配置为根据第二时钟信号端提供的时钟信号以及上拉节点的电平来控制下拉节点的电平。

可选地，如图1所示，上述移位寄存器单元还包括：下拉子电路106，连接到下拉节点、上拉节点和信号输出端，被配置为根据下拉节点的电平对上拉节点和信号输出端进行下拉。

可选地，如图1所示，上述移位寄存器单元还包括：辅助控制子电路107，连接到上拉节点、信号输出端和第二时钟信号端，被配置为根据第二时钟信号端提供的时钟信号来辅助控制上拉节点和信号输出端的电平。

根据本公开的上述移位寄存器单元，可以通过输入选择子电路来选择向其信号输入端提供的触发信号，从而可以增加移位寄存器单元在一帧中输出的脉冲信号数量，以便针对各种反转模式，在驱动对应的栅线的同时，对其它栅线进行预充电。

图2示出了根据本公开实施例的一种移位寄存器单元的具体电路结构。如图2所示，可选地，输入子电路101包括：输入晶体管M1，其控制极和第一极连接到信号输入端INPUT，第二极连接到上拉节点PU。

可选地，如图2所示，输出子电路102包括：输出晶体管M3，其控制极连接到上拉节点，第一极连接到第一时钟信号端CLK1，第二极连接到信号输出端OUTPUT；以及电容C1，其第一端连接到上拉节点，第二端连接到信号输出端。

可选地，如图2所示，复位子电路103包括：第一复位晶体管M2，其控制极连接到复位端RESET，第一极连接到上拉节点，第二极连接到第一电源端VSS；以及第二复位晶体管M4，其控制极连接到复位端，第一极连接到信号输出端，第二极连接到第一电源端VSS。

可选地，如图2所示，输入选择子电路104包括：第一选择晶体管M14，其控制极连接到第一控制端CLR1，第一极连接到第一触发信号端TRG1，第二极连接到输入选择子电路的输出端；第二选择晶体管M15，其控制极连接到第二控制端CLR2，第一极连接到第二触发信号端TRG2，第二极连接到第一选择晶体管的第二极；以及第三选择晶体管M16，其控制极连接到第三控制端CLR3，第一极连接到第三触发信号端TRG3，第二极连接到第一选择晶体管的第二极。

可选地，如图2所示，下拉节点控制子电路105包括：第一下拉控制晶体管M9，其控制极和第一极连接到第二时钟信号端CLK2，第二极连接到下拉控制节点PD_CN；第二下拉控制晶体管M5，其控制极连接到下拉控制节点PD_CN，第一极连接到第一下拉控制晶体管M9的第一极，第二极连接到下拉节点PD；第三下拉控制晶体管M8，其控制极连接到上拉节点，第一极连接到下拉控制节点，第二极连接到第一电源端；以及第四下拉控制晶体管M6，其控制极连接到上拉节点，第一极连接到下拉节点，第二极连接到第一电源端。

可选地，如图2所示，下拉子电路106包括：第一下拉晶体管M10，其控制极连接到下拉节点，第一极连接到上拉节点，第二极连接到第一电源端；以及第二下拉晶体管M11，其控制极连接到下拉节点，第一极连接到信号输出端，第二极连接到第一电源端。

可选地，如图2所示，辅助控制子电路107包括：第一辅助控制晶体管M13，其控制极连接到第二时钟信号端，第一极连接到信号输入端，第二极连接到上拉节点；以及第二辅助控制晶体管M12，其控制极连接到第二时钟信号端，第一极连接到信号输出端，第二极连接到第一电源端。

可选地，在上述移位寄存器单元中，上述的各个晶体管可以采用TFT晶体管，其中晶体管的控制极是栅极，第一极是漏极，第二极是源极。此外，应理解，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，为区分晶体管除栅极之外的两极，其中的一极可以被称为源极，另一极可以被称为漏极。若选取源极作为信号输入端、则漏极作为信号输出端，反之亦然。

另外，在图2中，以所有的TFT采用N型TFT为例进行了说明。然而，应理解，其中的一部分或者全部TFT可以采用P型TFT，只要相应地调整其栅极的控制电平以及向其提供的电源电压即可，这样的实施方式也在本公开的保护范围之内。

此外，在图2中，第一电源端被示为接入低电平VSS。然而，为实现本公开的原理，第一电源端可以接入到不同的低电平，例如具有不同电压值的低电平VSS和VGL。例如，与用于下拉移位寄存器单元输出端的晶体管连接的低电平可以接入低电平VGL，而与用于下拉移位寄存器单元的上拉节点的低电平可以接入低电平VSS，其中VGL的电平低于VSS的电平。通过这种方式，可以在上拉节点和输出端均被下拉到低电平时，将移位寄存器单元的输出晶体管的栅源电势反偏，即便输出晶体管采用耗尽型晶体管时，也能保证输出晶体管的完全关断。

下面参照图3示出的信号时序来简要说明图2所示的移位寄存器单元的工作原理。其中，当第一至第三控制端CLR1-CLR3中的任一个提供高电平时，第一至第三选择晶体管中相应的晶体管将被开启。例如，当第一控制端CLR1提供高电平时，其控制极连接到第一控制端的第一选择晶体管M14将被开启，从而向输入选择子电路的输出端，即，信号输入端INPUT，提供第一触发信号。以下以第一触发信号被提供给信号输入端INPUT、第一时钟信号CLKA被提供给第一时钟信号端、第二时钟信号CLKB被提供给第二时钟信号端为例，来描述图2所示的移位寄存器单元在图3所示的时序图中的a、b、c、d和e五个阶段的操作。作为示例，第一时钟信号CLKA和第二时钟信号CLKB的周期相等、占空比均为50％，并且相位相差180度。

在第一阶段a中，信号输入端INPUT接收到的第一触发信号为高电平，第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平；晶体管M1开启，使得高电平的触发信号对上拉节点PU进行充电；由于第二时钟信号CLKB为高电平，晶体管M13开启，加速上拉节点PU的充电过程；由此，上拉节点PU被充电到第一高电平，输出晶体管M3开启，向信号输出端输出低电平的时钟信号CLKA；晶体管M9开启，对下拉控制节点PD_CN充电，然而，由于上拉节点PU处于第一高电平，晶体管M6和M8开启；在晶体管的设计上，可以将晶体管M8与M9的尺寸比配置为在M9和M8均开启时，下拉控制节点PD_CN的电平被下拉到低电平，在这种情况下，PD_CN为低电平，晶体管M5保持关断；由于晶体管M6开启，下拉节点PD的电平被下拉到低电平，从而晶体管M10和M11在此阶段处于关断状态；由于CLKB为高电平，晶体管M12开启，可以确保将移位寄存器单元的输出端拉低到低电平VSS；

在第二阶段b中，第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平，信号输入端INPUT输入的触发信号变为低电平；晶体管M1、M13、M9、M5和M12关断；输出晶体管M3保持开启，将高电平的时钟信号CLKA输出，作为脉冲信号；由于存储电容C1的自举效应，上拉节点PU的电平进一步升高，达到第二高电平，使得输出晶体管M3的导通更充分；由于上拉节点PU的电平相对于阶段a的电平被提升，晶体管M8和M6的导通更充分，分别将下拉控制节点PD_CN和下拉节点PD进一步拉低；由于下拉节点PD为低电平，晶体管M10和M11保持关断状态，从而不会影响移位寄存器单元输出脉冲信号；

在第三阶段c中，第一时钟信号CLKA为低电平，第二时钟信号CLKB为高电平，信号输入端INPUT继续接入低电平，复位端RESET接入高电平；由于复位端接入高电平，晶体管M2和M4开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS；而晶体管M1关断，晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电；上拉节点PU被放电到低电平，使得晶体管M3关断；由于第二时钟信号CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启，从而对下拉节点PD充电；由于上拉节点PU处于低电平，晶体管M6和M8关断；下拉节点PD被充电到高电平，晶体管M10和M11开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS；

在第四阶段d中，第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平，信号输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M13、M2、M4、M9和M12关断；由于上拉节点PU保持低电平，晶体管M6和M8继续关断；由于晶体管M8和M9均关断，下拉控制节点PD_CN的放电路径被关闭，下拉控制节点PD_CN保持之前的高电平，从而使得晶体管M5保持开启，由于第二时钟信号CLKB为低电平，因此，下拉节点PD被放电。

在第五阶段e中，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M2、M4关断；晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电，确保关断晶体管M3；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出端的噪声；晶体管M9开启，对下拉控制节点PD_CN充电，使得晶体管M5的开启更充分，并且对下拉节点PD充电，使得下拉节点PD变成高电平；由于上拉节点PU被放电，晶体管M6和M8保持关断；下拉节点PD的高电平使得晶体管M10和M11开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS，消除了在上拉节点和输出端处形成的噪声。

之后，移位寄存器单元重复阶段d和e的操作，直至下一个有效触发信号的到来。

尽管以上是以第一控制端CLR1为高电平为例对图2所示的移位寄存器单元的工作原理进行了说明，然而，基于上面的原理，当第二或者第三控制端CLR2或CLR3为高电平时的情形是类似的，具体细节不在此赘述。

根据本公开的一实施例，提出了一种包括多级上述移位寄存器单元(GOA单元)的栅线驱动电路。图4示出了该栅线驱动电路的示意性的结构，其中，上述各级移位寄存器单元的信号输出端连接一条栅线，并且作为扫描GOA单元来驱动对应栅线。此外，如图4所示，该栅线驱动电路还包括多级哑(Dummy)GOA单元。作为示例，在图4中示出了四级哑GOA单元。然而，应注意，四级哑GOA单元仅仅是根据本公开实施例的示例，而不是对本公开原理的限制。实际上，在本公开的原理的教导下，采用其它数量的多级哑GOA单元也是可能的，只要相应地调整信号连接关系即可，在此不再赘述。在根据图4所示的栅线驱动电路中，哑GOA单元主要用于产生触发信号，并将其传递给扫描GOA单元，扫描GOA单元用于驱动对应的栅线并且用于为其它某些栅线进行预充电。

可选地，Dummy GOA单元与扫描GOA单元的内部电路结构基本相同，区别主要在于，各级Dummy GOA单元不包括上述的输入选择子电路，其信号输入端INPUT直接连接上一级GOA单元的信号输出端。图5示意性地示出了一种哑GOA单元的内部结构。为避免重复，对于Dummy GOA单元的内部结构不再进行详细描述，可以参见以上结合图1和图2描述的扫描GOA单元的结构，只需要忽略其中的输入选择子电路即可。

如上所述，各级Dummy GOA单元主要负责信号启动，为后续扫描GOA单元的开启起到信号触发的作用，不负责对显示面板有效区域(Active Area)的栅线扫描提供直接控制。

如图4所示，四级Dummy GOA单元进行级联，第一级Dummy GOA 1的信号输入端INPUT接入STV信号，其信号输出端连接到Dummy GOA 2的信号输入端；Dummy GOA 1的复位端连接到Dummy GOA 2的信号输出端，第一时钟信号端接收第一时钟信号CLKA，第二时钟信号端接收第二时钟信号CLKB；Dummy GOA 2的信号输出端连接到Dummy GOA 3的信号输入端，并且其复位端连接到Dummy GOA 3的信号输出端，只是其第一时钟信号端和第二时钟信号端接收的时钟信号与Dummy GOA 1的第一时钟信号端和第二时钟信号端接收的时钟信号进行交换，即，Dummy GOA 2的第一时钟信号端接收第二时钟信号CLKB，第二时钟信号端接收第一时钟信号CLKA。Dummy GOA 3和Dummy GOA 4的连接关系以此类推，只是作为最后一级Dummy GOA单元，Dummy GOA 4的信号输出端连接到第一级扫描GOA单元的输入选择子电路的第一触发信号端，并且其复位端连接到第一级扫描GOA1的信号输出端。

对于各级扫描GOA单元的信号连接关系，以下将进行详细描述。例如，当栅线驱动电路包括N级扫描GOA单元时，第一级扫描GOA 1单元的第一触发信号端连接到最后一级哑GOA单元的信号输出端，也就是如图4所示，连接到第四级哑GOA4单元的信号输出端，第一级扫描GOA 1单元的第二触发信号端连接到第二级哑GOA2单元的信号输出端，而第一级扫描GOA 1的第三触发信号端直接接收STV信号；第二级扫描GOA2的第一触发信号端连接到第一级扫描GOA1的信号输出端，第二级扫描GOA 2的第二触发信号端连接到第三级哑GOA3单元的信号输出端，而第二级扫描GOA2的第三触发信号端连接到第一级哑GOA1单元的信号输出端；第三级扫描GOA3单元的第一至第三触发信号端分别与GOA[2]、D-GOA[4]、D-GOA[2]的信号输出端相连，第四级扫描GOA4单元的第一至第三触发信号端分别与GOA[3]、GOA[1]、D-GOA[3]的信号输出端相连，第五级扫描GOA单元5的第一至第三触发信号端分别与GOA[4]、GOA[2]、D-GOA[4]的信号输出端相连，第六级扫描GOA单元6的第一至第三触发信号端分别与GOA[5]、GOA[3]、GOA[1]的信号输出端相连……其后各级扫描GOA单元以此类推，也就是第k级GOA单元的第一触发信号端连接到第k-1级GOA的信号输出端，第二触发信号端连接到第k-3级GOA的信号输出端，第三触发信号端连接到第k-5级GOA单元的信号输出端。

此外，如图4所示，栅线驱动电路中的各级GOA单元(包括哑GOA单元和扫描GOA单元)的复位端均与后一级GOA单元的信号输出端连接；此外，相邻两级GOA单元的第一时钟信号端和第二时钟信号端输入的时钟信号彼此交换。对于各级扫描GOA单元而言，其第一至第三控制端CLR1-CLR3分别连接到第一至第三控制线SCL1-SCL3，而其信号输出端分别连接一条栅线，以便为相应的栅线提供扫描信号。

在根据本公开的上述实施例所述的栅线驱动电路中，所包括的N级级联的哑移位寄存器单元中的第一级哑移位寄存器单元的信号输入端被配置为接收帧起始信号STV，第N级哑移位寄存器单元的信号输出端连接到第一级扫描移位寄存器单元的输入选择子电路。

可选地，第一级扫描移位寄存器单元的输入选择子电路的第一至第二触发信号端分别连接到第N级、第N-2级哑移位寄存器单元的信号输出端，并且其输入选择子电路的第三触发信号端连接到帧起始信号。

可选地，对于第k级扫描移位寄存器单元，其输入选择子电路的第一至第三触发信号端分别连接到第k-1级、第k-3和第k-5级移位寄存器单元的信号输出端。

可选地，第j级移位寄存器单元的复位端连接到第j+1级移位寄存器单元的输出端,1≤j≤M+N-1。

根据本公开实施例的栅线驱动装置，通过在各级扫描GOA单元中增加输入选择子电路来选择向其信号输入端提供的触发信号，从而可以增加扫描GOA单元在一帧中输出的脉冲信号的数量，以便针对各种反转模式，在驱动对应的栅线的同时，可以对其它栅线进行预充电。

以下将结合图6A-6B说明根据本公开实施例的栅线驱动电路在针对1dot的反转模式时的工作原理。其中，图6A示意性示出了显示面板采用的1dot反转模式时各像素的极性变化，图6B示出了根据本公开实施例的栅线驱动电路相应采用的信号时序。

具体地，当反转方式为1dot时，第n帧与第n+1帧像素的极性如图6A所示，其相应的信号时序如图6B所示。其中，第一和第二控制线SCL1、SCL2提供高电平，第三控制线SCL3提供低电平，因此，各级扫描GOA单元中的输入选择子电路的第一和第二选择晶体管开启，而第三选择晶体管关断。由此，来自于第一和第二触发信号端的触发信号可以被输入给信号输入端，而第三触发信号端的触发信号无法被输入给信号输入端。结合图4所示的栅线驱动电路的结构可知，四级哑GOA单元为级联的结构，在第一级哑GOA单元接收到帧起始信号STV时，其信号输出端会输出移位后的脉冲信号，相应地，第二级到第四级哑GOA单元依次输出移位的脉冲信号。

如上所述，第一级扫描GOA单元在第一和第二触发信号端接收的触发信号可以被输入给其信号输入端，而第一级扫描GOA单元的第一和第二触发信号端分别连接到第四级哑GOA单元和第二级哑GOA单元的信号输出端，因此，第一级扫描GOA单元会对第四级哑GOA单元和第二级哑GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图6B所示，第一级扫描GOA单元输出两个脉冲信号。

类似地，第二级扫描GOA单元在第一和第二触发信号端接收的触发信号可以被输入给其信号输入端，而第二级扫描GOA单元的第一和第二触发信号端分别连接到第一级扫描GOA单元和第三级哑GOA单元，因此，第二级扫描GOA单元会对第一级扫描GOA单元和第三级哑GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图6B所示，注意到第三级哑GOA单元输出的脉冲信号与第一级扫描GOA单元输出的第一个脉冲信号时序相同，因此，第二级扫描GOA单元输出两个脉冲信号。

类似地，第三级扫描GOA单元的第一和第二触发信号端分别连接到第二级扫描GOA单元和第四级哑GOA单元，因此，第三级扫描GOA单元会对第二级扫描GOA单元和第四级哑GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图6B所示，注意到第四级哑GOA单元输出的脉冲信号与第二级扫描GOA单元输出的第一个脉冲信号时序相同，因此，第三级扫描GOA单元输出两个脉冲信号。

相应地，第四级扫描GOA单元的第一和第二触发信号端分别连接到第三级扫描GOA单元和第一级扫描GOA单元，因此，第四级扫描GOA单元会对第三级扫描GOA单元和第一级扫描GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图6B所示，注意到第一级GOA单元输出的第二个脉冲信号与第三级扫描GOA单元输出的第一个脉冲信号时序相同，因此，第四级扫描GOA单元输出三个脉冲信号。

其后各级扫描GOA单元输出的时序关系以此类推。

由此可见，针对1dot反转模式下驱动像素的极性，在第一行像素写入时，第三行像素开启预充电，并且使得第一行与第三行中位于第一列的像素极性相同为“+”，而在第二行像素写入时，第四行像素开启预充电，并且使得第二行与第四行中位于第一列的像素极性相同为“-”，……，这样奇偶行都实现了同极性预充电，达到预充电效果。

以下将结合图7A-7B说明根据本公开实施例的栅线驱动电路在针对2dot的反转模式时的工作原理。其中，图7A示意性示出了显示面板采用的2dot反转模式时各像素的极性变化，图7B示出了根据本公开实施例的栅线驱动电路相应采用的信号时序。

具体地，当反转方式为2 dot时，第n帧与第n+1帧像素的极性如图7A所示，其相应的信号时序如图7B所示。

第一和第三控制线SCL1、SCL3提供高电平，第二控制线SCL2提供低电平，因此，各级扫描GOA单元中的输入选择子电路的第一和第三选择晶体管开启，而第二选择晶体管关断。由此，来自于第一和第三触发信号端的触发信号可以被输入给信号输入端，而第二触发信号端的触发信号无法被输入给信号输入端。结合图4所示的栅线驱动电路的结构可知，四级哑GOA单元为级联的结构，在第一级哑GOA单元接收到帧起始信号STV时，其信号输出端会输出移位后的脉冲信号，相应地，第二级到第四级哑GOA单元依次输出移位的脉冲信号。

如上所述，第一级扫描GOA单元在第一和第三触发信号端接收的触发信号可以被输入给其信号输入端，而第一级扫描GOA单元的第一和第三触发信号端分别连接到第四级哑GOA单元的信号输出端和帧起始信号STV，因此，第一级扫描GOA单元会对第四级哑GOA单元输出的脉冲信号和帧起始信号进行移位，并且输出移位后的脉冲信号，如图7B所示，第一级扫描GOA单元输出两个脉冲信号。

类似地，第二级扫描GOA单元在第一和第三触发信号端接收的触发信号可以被输入给其信号输入端，而第二级扫描GOA单元的第一和第三触发信号端分别连接到第一级扫描GOA单元和第一级哑GOA单元，因此，第二级扫描GOA单元会对第一级扫描GOA单元和第一级哑GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图7B所示，注意到第一级哑GOA单元输出的脉冲信号与第一级扫描GOA单元输出的第一个脉冲信号时序相同，因此，第二级扫描GOA单元输出两个脉冲信号。

类似地，第三级扫描GOA单元的第一和第三触发信号端分别连接到第二级扫描GOA单元和第二级哑GOA单元，因此，第三级扫描GOA单元会对第二级扫描GOA单元和第二级哑GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图7B所示，注意到第二级哑GOA单元输出的脉冲信号与第二级扫描GOA单元输出的第一个脉冲信号时序相同，因此，第三级扫描GOA单元输出两个脉冲信号。

相应地，第四级扫描GOA单元的第一和第三触发信号端分别连接到第三级扫描GOA单元和第三级哑扫描GOA单元，因此，第四级扫描GOA单元会对第三级扫描GOA单元和第三级哑扫描GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图7B所示，注意到第三级哑GOA单元输出的脉冲信号与第三级扫描GOA单元输出的第一个脉冲信号时序相同，因此，第四级扫描GOA单元输出两个脉冲信号。

相应地，第五级扫描GOA单元的第一和第三触发信号端分别连接到第四级扫描GOA单元和第四级哑扫描GOA单元，因此，第五级扫描GOA单元会对第四级扫描GOA单元和第四级哑扫描GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图7B所示，注意到第四级哑GOA单元输出的脉冲信号与第四级扫描GOA单元输出的第一个脉冲信号时序相同，因此，第五级扫描GOA单元输出两个脉冲信号。

相应地，第六级扫描GOA单元的第一和第三触发信号端分别连接到第五级扫描GOA单元和第一级扫描GOA单元，因此，第六级扫描GOA单元会对第五级扫描GOA单元和第一级扫描GOA单元输出的脉冲信号进行移位，并且输出移位后的脉冲信号，如图7B所示，注意到第一级GOA单元输出的第二个脉冲信号与第五级扫描GOA单元输出的第一个脉冲信号时序相同，因此，第六级扫描GOA单元输出三个脉冲信号。

其后各级扫描GOA单元输出的时序关系以此类推。

由此可见，针对2 dot反转模式下驱动像素的极性，在第一行像素写入时，第五行开启预充电，并且使得第一行与第五行中位于第一列的像素极性相同为“+”，在第二行像素写入时，第六行开启预充电，并且使得第二行与第六行中位于第一列的像素极性相同为“+”，在第三行像素写入时，第七行开启预充电，并且使得第三行与第七行中位于第一列的像素极性相同为“-”，在第四行像素写入时，第八行开启预充电，并且使得第四行与第八行中位于第一列的像素极性相同为“-”，……，由此，根据本公开的栅极驱动电路实现了在2dot反转模式下的预充电。

根据本公开的又一方面，还提供了一种用于对图4所示的栅线驱动电路进行控制的方法。如图8示出，该方法主要包括：在第一反转模式下，向第一控制线和第二控制线输入第一电平，而向第三控制线输入第二电平，使得各级扫描GOA单元选择第一触发信号和第二触发信号；其中，在第k级扫描GOA单元向与之连接的第k条栅线输出扫描信号的同时，第k+2级扫描GOA单元向与之连接的第k+2条栅线进行预充电。

可选地，如图9所示，上述方法还包括：在第二反转模式下，向第一控制线和第三控制线输入第一电平，而向第二控制线输入第二电平，使得各级扫描GOA单元选择第一触发信号和第三触发信号；其中，在第k级扫描GOA单元向与之连接的第k条栅线输出扫描信号的同时，第k+4级扫描GOA单元向与之连接的第k+4条栅线进行预充电。

可选地，其中第一电平为高电平，第二电平为低电平。

根据本公开的上述栅线驱动电路，可以通过相应的控制线对各级扫描GOA单元中设置的输入选择子电路进行控制，从而选择向其信号输入端提供的触发信号，从而可以增加扫描各级GOA单元在一帧中输出的脉冲信号数量，以便针对各种反转模式，在驱动对应的栅线的同时，对其它栅线进行预充电。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例公开的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应该以权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器单元，包括：

输入子电路(101)，连接信号输入端和上拉节点(PU)之间，被配置将信号输入端接收的触发信号提供给上拉节点；

输出子电路(102)，连接在上拉节点、信号输出端和第一时钟信号端(CLK1)之间，被配置为在上拉节点的控制下，向信号输出端输出第一时钟信号端提供的脉冲信号作为扫描栅线的驱动信号；

复位子电路(103)，连接在复位端、上拉节点和信号输出端之间，被配置为在复位端的控制下，对上拉节点和信号输出端进行复位；以及

输入选择子电路(104)，其输入端连接到第一触发信号端、第二触发信号端和第三触发信号端，其输出端连接到移位寄存器单元的信号输入端，被配置为根据第一控制端至第三控制端的电平来选择向信号输入端提供的触发信号。

2.根据权利要求1所述的移位寄存器单元，还包括：

下拉节点控制子电路(105)，连接到上拉节点、下拉节点(PD)和第二时钟信号端(CLK2)，被配置为根据第二时钟信号端提供的时钟信号以及上拉节点的电平，来控制下拉节点的电平。

3.根据权利要求1所述的移位寄存器单元，还包括：

下拉子电路(106)，连接到下拉节点、上拉节点和信号输出端，被配置为根据下拉节点的电平对上拉节点和信号输出端进行下拉。

4.根据权利要求1所述的移位寄存器单元，还包括：

辅助控制子电路(107)，连接到上拉节点、信号输出端和第二时钟信号端，被配置为根据第二时钟信号端提供的时钟信号来辅助控制上拉节点和信号输出端的电平。

5.根据权利要求1-4任一项所述的移位寄存器单元，其中，

输入子电路(101)包括：输入晶体管(M1)，其控制极和第一极连接到信号输入端，第二极连接到上拉节点；

输出子电路(102)包括：输出晶体管(M3)，其控制极连接到上拉节点，第一极连接到第一时钟信号端，第二极连接到信号输出端；以及电容(C1)，其第一端连接到上拉节点，第二端连接到信号输出端；以及

复位子电路(103)包括：第一复位晶体管(M2)，其控制极连接到复位端，第一极连接到上拉节点，第二极连接到第一电源端；以及第二复位晶体管(M4)，其控制极连接到复位端，第一极连接到信号输出端，第二极连接到第一电源端。

6.根据权利要求1-4任一项所述的移位寄存器单元，其中，输入选择子电路(104)包括：

第一选择晶体管(M14)，其控制极连接到第一控制端，第一极连接到第一触发信号端，第二极连接到输入选择子电路的输出端；

第二选择晶体管(M15)，其控制极连接到第二控制端，第一极连接到第二触发信号端，第二极连接到第一选择晶体管的第二极；以及

第三选择晶体管(M16)，其控制极连接到第三控制端，第一极连接到第三触发信号端，第二极连接到第一选择晶体管的第二极。

7.根据权利要求2所述的移位寄存器单元，其中，下拉节点控制子电路(105)包括：

第一下拉控制晶体管(M9)，其控制极和第一极连接到第二时钟信号端，第二极连接到下拉控制节点(PD_CN)；

第二下拉控制晶体管(M5)，其控制极连接到下拉控制节点(PD_CN)，第一极连接到第一下拉控制晶体管(M9)的第一极，第二极连接到下拉节点；

第三下拉控制晶体管(M8)，其控制极连接到上拉节点，第一极连接到下拉控制节点，第二极连接到第一电源端；以及

第四下拉控制晶体管(M6)，其控制极连接到上拉节点，第一极连接到下拉节点，第二极连接到第一电源端。

8.根据权利要求3所述的移位寄存器单元，其中，下拉子电路(106)包括：

第一下拉晶体管(M10)，其控制极连接到下拉节点，第一极连接到上拉节点，第二极连接到第一电源端；以及

第二下拉晶体管(M11)，其控制极连接到下拉节点，第一极连接到信号输出端，第二极连接到第一电源端。

9.根据权利要求4所述的移位寄存器单元，其中，辅助控制子电路(107)包括：

第一辅助控制晶体管(M13)，其控制极连接到第二时钟信号端，第一极连接到信号输入端，第二极连接到上拉节点；以及

第二辅助控制晶体管(M12)，其控制极连接到第二时钟信号端，第一极连接到信号输出端，第二极连接到第一电源端。

10.一种栅线驱动电路，包括M级如权利要求1-9任一项所述的移位寄存器单元，其中每一级移位寄存器单元的信号输出端连接一条栅线，并且被配置为驱动对应栅线的扫描移位寄存器单元；

第m级扫描移位寄存器单元的信号输出端连接到第m+1级、第m+3级和第m+5级扫描移位寄存器单元的输入选择子电路，其中，1≤m≤M-5。

11.根据权利要求10所述的栅线驱动电路，还包括N级级联的哑移位寄存器单元，其中，第一级哑移位寄存器单元的信号输入端被配置为接收帧起始信号STV，第N级哑移位寄存器单元的信号输出端连接到第一级扫描移位寄存器单元的输入选择子电路。

12.根据权利要求11所述的栅线驱动电路，其中，第一级扫描移位寄存器单元的输入选择子电路的第一至第二触发信号端分别连接到第N级、第N-2级哑移位寄存器单元的信号输出端，并且其输入选择子电路的第三触发信号端连接到帧起始信号；

对于第k级扫描移位寄存器单元，其输入选择子电路的第一至第三触发信号端分别连接到第k-1级、第k-3和第k-5级移位寄存器单元的信号输出端。

13.根据权利要求10-12任一项所述的栅线驱动电路，其中，第j级移位寄存器单元的复位端连接到第j+1级移位寄存器单元的输出端,1≤j≤M+N-1。

14.一种应用于权利要求10-13任一项所述的栅线驱动电路的驱动方法，包括：

在第一反转模式下，向第一控制线和第二控制线输入第一电平，而向第三控制线输入第二电平，使得各级扫描GOA单元选择第一触发信号和第二触发信号；其中，在第k级扫描GOA单元向与之连接的第k条栅线输出扫描信号的同时，第k+2级扫描GOA单元向与之连接的第k+2条栅线进行预充电。

15.根据权利要求14所述的驱动方法，还包括：

在第二反转模式下，向第一控制线和第三控制线输入第一电平，而向第二控制线输入第二电平，使得各级扫描GOA单元选择第一触发信号和第三触发信号；其中，在第k级扫描GOA单元向与之连接的第k条栅线输出扫描信号的同时，第k+4级扫描GOA单元向与之连接的第k+4条栅线进行预充电。