CN104392686B - 移位寄存单元及驱动电路及显示装置 - Google Patents

Abstract

本发明提供了一种移位寄存单元包括依次电连接的双向选择单元、锁存单元、运算单元和缓冲单元，还包括与锁存单元电连接的重置单元。双向选择单元包括第一输入端、第二输入端、第一方向扫描控制端和第二方向扫描控制端；锁存单元包括传输门、第一时钟控制反相器和第一反相器；运算单元包括第二时钟控制反相器和第一晶体管。本发明还提供一种包括沿第一方向排列为多级的该移位寄存单元的驱动电路以及包括此驱动电路的显示装置。本发明提供的移位寄存单元、驱动电路以及显示装置不仅可简化电路，节省边框宽度；还可以减少电信号的反相次数，降低功耗。

Description

移位寄存单元及驱动电路及显示装置

技术领域

本发明涉及一种显示装置，特别涉及一种显示驱动电路中的移位寄存单元及具有该移位寄存单元的驱动电路。

背景技术

近些年来，有源矩阵型显示装置得到普及，例如，广泛应用在移动电话、平板电脑、MP3、MP4等移动设备中。在现有技术中，显示装置中包括多个扫描线(栅极线)、多个信号线(数据线)和有多个扫描线(栅极线)和信号线(数据线)相交围合而成的像素区域。在驱动该显示装置时，现有技术通常在显示装置的边框区域形成驱动电路，驱动电路包括多个移位寄存单元。移位寄存单元一般包括锁存单元、重置单元、与非单元和缓冲单元。如图1所示，移位寄存单元包括双向选择单元12、锁存单元13、重置单元14、与非单元15和缓冲单元16。锁存单元13通常采用两个时钟控制反相器和一个反相器组成一个锁存结构，两个时钟控制反相器由同一个时钟信号控制且始终工作在不同的状态。重置单元14通过一个P沟道型晶体管接入重置信号，将锁存单元重置。与非单元15将锁存单元输出的NEXT信号与另一个时钟信号进行运算，并经过包括3个反相器的缓冲单元输出信号。

现有移位寄存单元需要经过三次正负信号交替，存在功耗较大的问题；并且显示装置边框大小的设计很大程度上取决于移位寄存单元的设计，现有技术中移位寄存单元过于复杂，影响了窄边框的实现。

发明内容

本发明的实施例所要解决的技术问题是现有技术的移位寄存单元、具有该移位寄存单元的驱动电路和具有该驱动电路的功耗较大和内部器件结构复杂影响边框宽度的问题。

为了解决上述技术问题，本发明的实施例提供了一种移位寄存单元，包括双向选择单元、锁存单元、运算单元、重置单元和缓冲单元；

所述双向选择单元的输出端电连接所述锁存单元的输入端，所述锁存单元的输出端电连接所述运算单元的输入端、所述运算单元的输出端连接所述缓冲单元的输入端、所述缓冲单元的输出端为移位寄存单元的输出端。所述重置单元的输出端电连接所述锁存单元的移位信号端；

所述双向选择单元包括第一输入端、第二输入端、第一方向扫描控制端和第二方向扫描控制端；

所述锁存单元包括传输门、第一时钟控制反相器和第一反相器，所述传输门的输出端电连接所述第一时钟控制反相器的输出端、所述第一反相器的输入端和所述移位信号端，所述第一反相器的输出端连接所述第一时钟控制反相器的输入端。

所述运算单元包括第二时钟控制反相器和第一晶体管，所述第二时钟控制反相器的输出端电连接所述第一晶体管的第二极，所述第一晶体管的第一极电连接所述第一电位。本发明还提供移位寄存单元在锁存单元用传输门替代了一个时钟控制反相器，不仅使电路更加简单，还减少了晶体管的数量，有利于窄边框的实现；其次在运算单元采用时钟控制反相器替代了与非门并结合缓冲单元减少了一个反相器，使运算结果只通过二级反相器作为移位寄存单元的输出信号，节省了功耗。

本发明还提供一种驱动电路，包括本发明实施例提供的移位寄存单元，所述移位寄存单元沿第一方向排列为多级；

沿所述第一方向排列的前一级移位寄存单元的移位信号端电连接沿所述第一方向排列的后一级移位寄存单元第一输入端，沿所述第一方向排列的前一级移位寄存单元的第二输入端电连接沿所述第一方向排列的后一级移位寄存单元移位信号端；

所述第一方向扫描控制端接入第一扫描控制信号，所述第二方向扫描控制端接入第二扫描信号，所述第一方向扫描控制端和所述第二方向扫描控制端控制所述驱动电路沿所述第一方向或所述第二方向进行扫描；

所述第二方向为所述第一方向的反方向。

本发明提供的驱动电路可以实现第一方向和第二方向的扫描，且采用本发明提供的垂直移位驱动单元级联而成，同样具有简化电路、减少器件和降低功耗的优点。

本发明还提供一种显示装置，包括显示区以及包围所述显示区的边框区；其中，所述显示区至少一侧的边框区设置本发明提供的驱动电路。

本发明提供的显示装置，由于采用本发明提供的驱动电路和移位寄存单元，其不仅采用了较少的器件，节约了边框宽度，还减少了正负信号交替次数，节省了功耗。

附图说明

图1为现有技术中移位寄存单元的模块连接图；

图2为本发明实施例提供的移位寄存单元的模块连接图；

图3为本发明实施例提供的一种移位寄存单元的电路图；

图4a为图3中锁存单元的一种工作状态；

图4b为图3中锁存单元的另一种工作状态；

图5为本发明实施例提供的一种移位寄存单元的工作时序图；

图6为本发明实施例提供的一种驱动电路的模块连接图；

图7a为本发明实施例提供的一种驱动电路沿第一方向驱动的工作时序图；

图7b为本发明实施例提供的一种驱动电路沿第二方向驱动的工作时序图；

图8a为本发明实施例提供的一种显示装置的俯视图；

图8b为本发明实施例提供的另一种显示装置的俯视图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

本发明提供一种移位寄存单元，其模块连接如图2所示，包括双向选择单元22、锁存单元23、运算单元25、重置单元24和缓冲单元26。双向选择单元22的输出端电连接锁存单元23的输入端，锁存单元23的输出端电连接运算单元25的输入端，运算单元25的输出端连接缓冲单元26的输入端，缓冲单元26的输出端为移位寄存单元的输出端Gout。重置单元24的输出端电连接锁存单元23的移位信号端Next；

双向选择单元22包括第一输入端IN1、第二输入端IN2、第一方向扫描控制端U2D和第二方向扫描控制端D2U。

锁存单元23包括传输门TG、第一时钟控制反相器CKINV1和第一反相器INV1，传输门TG的输出端电连接第一时钟控制反相器CKINV1的输出端和第一反相器INV1的输入端和移位信号端Next，第一反相器INV1的输出端连接第一时钟控制反相器CKIVN1的输入端。

运算单元25包括第二时钟控制反相器CKINV2和第一晶体管T1，第二时钟控制反相器CKINV2的输出端电连接第一晶体管T1的第二极，第一晶体管T1的第一极电连接第一电位。

缓冲单元26包括第二反相器INV2和第三反相器INV3，第二反相器INV2的输出端电连接第三反相器INV3的输入端，第三反相器INV3的输出端电连接移位寄存单元的输出端Gout。

继续参考图2中的锁存单元23，锁存单元23还包括第四反相器INV4，第四反相器INV4的输入端电连接第一时钟信号端CLK1和第一时钟控制反相器CNINV1的第一控制端。第四反相器INV4的输出端电连接第一时钟控制反相器的第二控制端，将第一时钟信号端CLK1接入的时钟信号反相。第一时钟信号端CLK1接入的原本的第一时钟信号和经过反相后的第一时钟信号分别接入第一时钟控制反相器CNINV1的两个控制端，如图2所示，第一时钟信号端CLK1电连接第一时钟控制反相器CKINV1的第一控制端，第一时钟信号端CLK1经第四反相器INV4反相后的电连接第一时钟控制反相器的第二控制端，可见第一时钟控制反相器CKINV1的第一控制端和第一时钟控制反相器CKINV1的第二控制端工作在两个不同的状态。第四反相器INV4的输入端还电连接传输门TG的第一控制端，第四反相器INV4的输出端还电连接传输门TG的第二控制端，可见传输门的两个控制端信号也是互补的，最终使输出信号等于输入信号且将两个控制端的信号错开，防止静电短路。

继续参考图2，运算单元25还包括第五反相器INV5，第五反相器INV5的输入端电连接第二时钟信号端CLK2和第二时钟控制反相器CKINV2的第一控制端，第五反相器INV5的输出端电连接第二时钟控制反相器CKINV2的第二控制端和第一晶体管T1的栅极。运算单元25中的第五反相器INV5与锁存单元23中的第四反相器INV4功能相似，都是控制时钟控制器工作在两个状态。但第五反相器INV5与第四反相器INV4的区别点为：第五反相器INV5的输入端，即第二时钟信号端CLK2的输出端，电连接第二时钟控制反相器CKINV2的第一控制端；第五反相器INV5的输出端，即第二时钟信号端CLK2的经过反相后，电连接第二时钟控制反相器CKINV2的第二控制端。

请继续参考图2，重置单元24包括重置信号端Grest和第二晶体管T2，重置信号端Grest电连接第二晶体管T2的栅极，第二晶体管T2的第一极电连接第一电位，第二晶体管T2的第二极电连接锁存单元23的移位信号端Next。重置信号单元24对移位寄存单元进行重置，其也电连接移位信号端Next，移位信号端Next主要用于将信号传输到另一级移位寄存单元，其具体连接和工作方式将在后续介绍。

进一步，第一晶体管T1和第二晶体管T2优选为N沟道型晶体管，这样第一晶体管T1和第二晶体管T2均为高电平导通，其未工作时处于低电平状态，这样可进一步减少功耗。

本发明提供的移位寄存单元减少了与非门电路，且将原先的一级时钟控制反相器调整为传输门，在最终的两级反相器前增加一个管子控制最终输出信号的稳定性。相比之前的移位寄存单元，每一级均能简化电路；此外在去除了与非门电路，且将第二时钟控制的反相器作为第一级缓冲，减少了信号的正负极性转换的次数，在维持稳定输出的前提下降低了功耗。

本发明提供一种移位寄存单元，其电路连接入图3所示，结合图2，双向选择单元包括第三至第六晶体管，第一方向扫描控制端U2D电连接第三晶体管T3的栅极和第五晶体管T5的栅极，第二方向扫描控制端D2U电连接第四晶体管T4的栅极和第六晶体管T6的栅极，第一输入端IN1电连接第三晶体管T3的第一极和第四晶体管T4的第一极，第二输入端IN2电连接第五晶体管T5的第一极和第六晶体管T6的第一极，第三至第六晶体管的第二极电连接双向选择单元的输出端。第一方向扫描控制端U2D和第二扫描控制端D2U可分别接入第一扫描信号和第二扫描信号，来控制第三至第六晶体管的打开或关闭，从而使第一输入端IN1或第二输入端IN2接入的信号输入移位寄存单元。

锁存单元包括第七至第十六晶体管，双向选择单元的输出端电连接第七晶体管T7的第一极和第八晶体管T8的第一极；第七晶体管T7的第二极和第八晶体管T8的第二极电连接第十一晶体管T11的栅极、第十二晶体管T12的第二极、第十三晶体管T13的第二极和移位信号端Next；第七晶体管T7的栅极电连接第九晶体管T9的第二极、第十晶体管T10的第二极和第十四晶体管T14的栅极。第九晶体管T9的栅极电连接第一时钟信号端CLK1；第九晶体管T9的第一极电连接第二电位。第十晶体管T10的栅极电连接第一时钟信号端CLK1，第十晶体管T10的第一极电连接第一电位。第十一晶体管T11的第一极电连接第二电位；第十一晶体管T11的第二极电连接第十二晶体管T12的第一极。第十二晶体管T12的栅极电连接第十三晶体管T13的栅极和锁存单元的输出端。第十三晶体管T13第一极电连接第十四晶体管T14的第二极，第十四晶体管T14的第一极电连接所述第一电位。移位信号端Next电连接第十五晶体管T15的栅极和第十六晶体管T16的栅极，第十五晶体管T15的第一极电连接第二电位，第十五晶体管T15的第二极电连接第十六晶体管T16的第二极和锁存单元的输出端。第十六晶体管T16的第一极电连接所述第一电位。

第九晶体管T9和第十晶体管T10为图2中第四反相器INV4，当第七晶体管T7、第九晶体管T9、第十一晶体管T11和第十二晶体管T12为P沟道型晶体管，第八晶体管T8、第十晶体管T10、第十三晶体管T13和第十四晶体管T14为N沟道型晶体管，第二电位为高电平电位，第一电位为低电平电位时：

为第一时钟信号端CLK1接入低电平，则第九晶体管T9打开，第十晶体管T10关闭，第一时钟控制反相器CKINV1的第一控制端即第十一晶体管关闭，第八晶体管T8即传输门TG的第二控制端关闭；此时第九晶体管T9的第二极即第四反相器INV4的输出端输出高电平信号(反相作用)，第一时钟控制反相器CKINV1的第二控制端即第十四晶体管T14打开；传输门TG的第一控制端即第七晶体管T7关闭，此时如图4a所示，锁存单元工作为传输门TG关闭；第一时钟控制反相器CNINV1处于锁存状态；

为第一时钟信号端CLK1接入高电平，则第九晶体管T9关闭，第十晶体管T10打开，第一时钟控制反相器CKINV1的第一控制端即第十一晶体管打开，第八晶体管T8即传输门TG的第二控制端关闭；此时第九晶体管T9的第二极即第四反相器INV4的输出端输出低电平信号(反相作用)，第一时钟控制反相器CKINV1的第二控制端即第十四晶体管T14关闭；传输门TG的第一控制端即第七晶体管T7打开，此时如图4b所示，传输门TG进行传输，第一时钟控制反相器CKINV1也进行传输。

继续参考图3，运算单元还包括第十七至第二十二晶体管，第二时钟信号端CLK2电连接第十七晶体管T17的栅极、第十八晶体管T18的栅极和第二十二晶体管T22的栅极。第十七晶体管T17的第一极电连接第二电位，第十七晶体管T17的第二极电连接第十八晶体管T18的第二极、第十九晶体管T19的栅极和第一晶体管T1的栅极。第十八晶体管T18的第一极电连接所述第一电位，第十九晶体管T19的第一极电连接所述第二电位，第十九晶体管T19的第二极电连接第二十晶体管T20的第一极。第二十晶体管T20的栅极电连接第二十一晶体管T21的栅极和锁存单元的输出端，第二十晶体管T20的第二极电连接第二十一晶体管T21的第二极、第一晶体管T1的第二极和运算单元的输出端。第二十一晶体管T21的第一极电连接第二十二晶体管T22的第二极，第二十二晶体管T22的第一极电连接第一电位，第一晶体管T1的第一极电连接所述第一电位。

第十七晶体管T17和第十八晶体管T18为图2所示的第五反相器INV5，第十九至第二十二晶体管为图2所示的第二时钟控制反相器CKINV2，其与锁存单元输出的结果进行运算后输入后续单元。当第十七晶体管T17、第十九晶体管T19和第二十晶体管T20为P沟道型晶体管，第十八晶体管T18、第二十一晶体管T21、第二十二晶体管T22和第一晶体管T1为N沟道型晶体管，第二电位为高电平电位，第一电位为低电平电位时：

为第二时钟信号端CLK2接入低电平，则第十七晶体管T17打开，第十八晶体管T18关闭，第二时钟控制反相器CKINV2的第二控制端即第二十二晶体管T22关闭；此时第十七晶体管T17的第二极即第五反相器INV4的输出端输出高电平信号(反相作用)，第二时钟控制反相器CKINV2的第一控制端即第十九晶体管T19关闭，第一晶体管T1打开，此时，整个第二时钟控制反相器CKINV2处于关闭状态，其输出处于悬空开路，运算单元输出第一晶体管T1接入的低电平信号；

为第二时钟信号端CLK2接入高电平，则第十七晶体管T17关闭，第十八晶体管T18打开，第二时钟控制反相器CKINV2的第二控制端即第二十二晶体管T22打开；此时第十七晶体管T17的第二极即第五反相器INV4的输出端输出低电平信号(反相作用)，第二时钟控制反相器CKINV2的第一控制端即第十九晶体管T19打开，第一晶体管T1关闭，此时，第二时钟控制反相器CKINV2等效为一个反相器，运算单元输出锁存单元输出的反相结果，起到了进行缓冲作用。

继续参考图3缓冲单元包括第二十三至第二十六晶体管，运算单元的输出端电连接第二十三晶体管T23的栅极和第二十四晶体管T24的栅极；第二十三晶体管T23的第二极电连接第二十四晶体管T24的第二极、第二十五晶体管T25的栅极和第二十六晶体管T26的栅极；第二十五晶体管T25的第二极电连接第二十六晶体管T26的第二极和缓冲单元的输出端；第二十三晶体管T23的第一极和第二十五晶体管T25的第一极电连接第二电位，第二十四晶体管T24的第一极和第二十六晶体管T26的第一极电连接所述第一电位。

第二十三晶体管T23和第二十四晶体管T24为图2所示缓冲单元的第二反相器INV2，第二十五晶体管T25和第二十六晶体管T26为图2所示缓冲单元的第三反相器INV3。其通过将运算单元输出的信号经过两次反相放大，然后由移位寄存单元输出。

继续参考图3，重置单元包括重置信号端Grest和第二晶体管T2，重置信号端Grest电连接第二晶体管T2的栅极，第二晶体管T2的第二极电连接锁存单元的移位信号端Next，第二晶体管T2的第一极电连接第一电位。

进一步，第一晶体管T1、第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第十晶体管T10、第十三晶体管T13、第十四晶体管T14、第十六晶体管T16、第十八晶体管T18、第二十一晶体管T21、第二十二晶体管T22、第二十四晶体管T24和第二十六晶体T26管均为N沟道型晶体管；

第四晶体管T4、第五晶体管T5、第七晶体管T7、第九晶体管T9、第十一晶体管T11、第十二晶体管T12、第十五晶体管T15、第十七晶体管T17、第十九晶体管T19、第二十晶体管T20、第二十三晶体管T23和第二十五晶体管T25均为P沟道型晶体管。

本发明提供的上述移位寄存单元的工作时序如图5所示，第一电位为低电平电位、第二电位为高电平电位，第一时钟信号端CLK1接入第一时钟信号，第二时钟信号CLK2接入第二时钟信号。现结合图3对电路动作进行说明：

P1阶段：重置信号Grest端为高电平电位，第二晶体管T2导通，将移位寄存单元重置。

P2阶段：第一时钟信号端CLK1为高电平电位，由图4b及其分析可知，传输门TG和第一时钟控制反相器CKINV1处于传输状态，由输入端IN1或IN2输入的高电平接入移位信号端Next并经反相后传输至运算单元，此时第二时钟信号端CLK2为低电平电位，由图3对运算单元的分析可知，整个第二时钟控制反相器CKINV2处于关闭状态，其输出处于悬空开路，运算单元输出第一晶体管T1接入的低电平信号。低电平信号经过缓冲单元的两次反相依然输出低电平信号，因此移位寄存单元的输出端Gout为低电平。

P3阶段：第一时钟信号端CLK1为低电平电位，由图4a即分析可知，传输门TG关闭，第一时钟控制反相器CNINV1处于锁存状态，由于P2阶段已接入了信号，此信号被锁存在锁存单元中，因此高电平继续接入移位信号端Next。第二时钟信号端CLK2为低电平电位，由图3对运算单元的分析可知，整个第二时钟控制反相器CKINV2处于关闭状态，其输出处于悬空开路，运算单元依然输出第一晶体管T1接入的低电平信号。低电平信号经过缓冲单元的两次反相依然输出低电平信号，因此移位寄存单元的输出端Gou依然t为低电平。

P4阶段，第一时钟信号端CLK1为低电平电位，由图4a即分析可知，传输门TG关闭，第一时钟控制反相器CNINV1处于锁存状态，由于P2阶段已接入了信号，此信号被锁存在锁存单元中，因此高电平继续接入移位信号端Next。第二时钟信号端CLK2为高电平电位，由图3对运算单元的分析可知，此时第二时钟控制反相器CKINV2等效为一个反相器，运算单元输出锁存单元输出的反相结果，即高电平；高电平经过缓冲单元两次反相后输出，输出端Gout输出高电平。此时当该级的开关为高电平导通时，该级则被驱动。

本发明提供的移位寄存单元，用传输门TG代替了一级时钟控制反相器，让运算单元承担了首级缓冲的作用，节省了器件，减少了电信号的反相次数，节省了功耗和边框宽度。

本发明还提供一种驱动电路，包括本发明提供的移位寄存单元，所述移位寄存单元沿第一方向排列为多级：

沿第一方向排列的前一级移位寄存单元的移位信号端Next电连接后一级移位寄存单元第一输入端IN1，如图7所示，即沿第一方向的第一级移位寄存单元P1的移位信号端Next电连接第二级移位寄存单元P2的第一输入端IN1，第二级移位寄存单元P2的移位信号端Next电连接第三级移位寄存单元P3的第一输入端IN1；

沿第一方向排列的前一级移位寄存单元的第二输入端IN2电连接后一级移位寄存单元移位信号端Next，继续参考图7，即沿第一方向的第一级移位寄存单元P1的第二输入端IN2电连接第二级移位寄存单元P2的移位信号端Next，第二级移位寄存单元P2的第二输入端IN2电连接第三级移位寄存单元P3的移位信号端Next。

第一方向扫描控制端U2D接入第一扫描控制信号，第二方向扫描控制端D2U接入第二扫描信号，控制驱动电路沿第一方向或第二方向进行扫描,第二方向为第一方向的反方向。

进一步，第一方向的第一级移位寄存单元P1的第一输入端电连接第一方向起始端STV1第一方向的第一级移位寄存单元P1的第一输入端，第一方向的最末即移位寄存单元，即图7中的第一方向的第三级移位寄存单元P3的第二输入端电连接第二方向起始端STV2。在沿第一方向扫描时，第一方向起始端STV1接入第一方向起始信号；在沿第二方向进行扫描时，第二方向起始端STV2接入第二方向起始信号。

进一步，沿第一方向的奇数级移位寄存单元的第一时钟信号端CLK1接入第一时钟信号CK1，第二时钟信号端CLK2接入第二时钟信号CK2；沿第一方向的偶数级移位寄存单元的第一时钟信号端CLK1接入第二时钟信号CK2，第二时钟信号端CLK2接入第一时钟信号CK1。

本发明提供的驱动电路可沿第一方向进行扫描，图7a示出其扫描的时序图。如图7a所示，第一方向扫描控制端U2D为高电平电位，第二方向扫描控制端为低电平电位，结合图3，此时控制第一输入端IN1输入的第三晶体管T3和第四晶体管T4打开，控制第二输入端IN2输入的第五晶体管T5和第六晶体管T6关闭，整个驱动电路仅有第一输入端IN1接入移位寄存单元信号，即整个驱动电路沿第一方向进行扫描，沿第一方向的第一级至第三级移位寄存单元的输出端Gout依次输出高电平信号。

本发明提供的驱动电路还可沿第二方向进行扫描，图7b示出其扫描的时序图。如图7b所示，第一方向扫描控制端U2D为低电平电位，第二方向扫描控制端为高电平电位，结合图3，此时控制第一输入端IN1输入的第三晶体管T3和第四晶体管T4关闭，控制第二输入端IN2输入的第五晶体管T5和第六晶体管T6打开，整个驱动电路仅有第二输入端IN2接入移位寄存单元信号，即整个驱动电路沿第二方向进行扫描沿第一方向的第三级至第一级移位寄存单元的输出端Gout依次输出高电平信号。

进一步，第一时钟信号CK1和第二时钟信号CK2一个周期内的前四分之一周期为高电平电位，后四分之三周期为低电平电位；并且第一时钟信号CK1领先第二时钟信号CK2半个周期。

本发明提供的驱动电路首先包括本发明提供的移位寄存单元，不仅节省了器件，减小了边框宽度；还每一级都减小了一次正负信号交替，节省了功耗。

本发明还提供一种显示装置，包括显示区以及包围所述显示区的边框区；其中，显示区至少一侧的边框区设置本发明提供的驱动电路。驱动电路可以设置到一侧，为单边驱动。如图8a所示，显示装置80包括显示区82和包围显示区82的边框区84，显示区82的一侧的边框区84设置了本发明提供的驱动电路86，驱动电路86可沿第一方向或第二方向进行扫描。

驱动电路还可设置在相对的两侧，为双边驱动。双边驱动包括两侧驱动电路各驱动每行一部分像素，也包括两侧驱动电路驱动交错驱动整行像素。图8b示出了双边交错驱动的方式，如图8b所示，显示装置80包括显示区82和包围显示区82的边框区84，显示区82的一侧的边框区84设置了本发明提供的驱动电路86a，设有驱动电路86a的对侧边框去84设置本发明提供的驱动电路86b，驱动电路86a可沿第一方向或第二方向进行扫描，驱动电路86b也可沿第一方向或第二方向进行扫描。

显示区82可进一步包括多条数据线、多条栅极线和由多条数据线和栅极线围合而成的矩阵式像素区域，用以显示图像或画面。

本发明提供的显示装置，由于包括本发明提供的驱动电路和移位寄存单元，在每级移位寄存单元中不仅用传输门替代了一个时钟控制反相器，使电路更加简单且减少了晶体管的数量，有利于窄边框的实现；其次在每级移位寄存单元中采用时钟控制反相器替代了与非门并结合缓冲单元减少了一个反相器，使运算结果只通过二级反相器作为移位寄存单元的输出信号，节省了功耗。

需要说明的是，以上实施例可以互相借鉴、综合使用。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种移位寄存单元，包括双向选择单元、锁存单元、运算单元、重置单元、缓冲单元、第一电位和第二电位；

所述双向选择单元的输出端电连接所述锁存单元的输入端，所述锁存单元的输出端电连接所述运算单元的输入端、所述运算单元的输出端连接所述缓冲单元的输入端、所述缓冲单元的输出端为所述移位寄存单元的输出端，所述重置单元的输出端电连接所述锁存单元的移位信号端；

所述双向选择单元包括第一输入端、第二输入端、第一方向扫描控制端和第二方向扫描控制端；

所述锁存单元包括传输门、第一时钟控制反相器和第一反相器，所述传输门的输出端电连接所述第一时钟控制反相器的输出端、所述第一反相器的输入端和所述移位信号端，所述第一反相器的输出端连接所述第一时钟控制反相器的输入端；

所述运算单元包括第二时钟控制反相器和第一晶体管，所述第二时钟控制反相器的输出端电连接所述第一晶体管的第二极，所述第一晶体管的第一极电连接所述第一电位。

2.如权利要求1所述的移位寄存单元，其特征在于，所述缓冲单元包括第二反相器和第三反相器，所述第二反相器的输出端电连接所述第三反相器的输入端，所述第三反相器的输出端电连接所述移位寄存单元的输出端。

3.如权利要求2所述的移位寄存单元，其特征在于，所述锁存单元还包括第四反相器，所述第四反相器的输入端电连接第一时钟信号端、所述传输门的第一控制端和所述第一时钟控制反相器的第二控制端，所述第四反相器的输出端电连接所述传输门的第二控制端和所述第一时钟控制反相器的第一控制端。

4.如权利要求3所述的移位寄存单元，其特征在于，所述运算单元还包括第五反相器，所述第五反相器的输入端电连接第二时钟信号端和所述第二时钟控制反相器的第一控制端，所述第五反相器的输出端电连接所述第二时钟控制反相器的第二控制端和所述第一晶体管的栅极。

5.如权利要求4所述的移位寄存单元，其特征在于，所述重置单元包括重置信号端和第二晶体管，所述重置信号端电连接所述第二晶体管的栅极，所述第二晶体管的第一极电连接第一电位，所述第二晶体管的第二极电连接所述锁存单元的所述移位信号端。

6.如权利要求5所述的移位寄存单元，其特征在于，所述第一晶体管和所述第二晶体管为N沟道型晶体管。

7.如权利要求1所述的移位寄存单元，其特征在于，所述双向选择单元包括第三至第六晶体管，所述第一方向扫描控制端电连接所述第三晶体管的栅极和所述第五晶体管的栅极，所述第二方向扫描控制端电连接所述第四晶体管的栅极和所述第六晶体管的栅极，所述第一输入端电连接所述第三晶体管的第一极和所述第四晶体管的第一极，所述第二输入端电连接所述第五晶体管的第一极和所述第六晶体管的第一极，所述第三至第六晶体管的第二极电连接所述双向选择单元的输出端；

所述锁存单元包括第七至第十六晶体管，所述双向选择单元的输出端电连接所述第七晶体管的第一极和所述第八晶体管的第一极，所述第七晶体管的第二极和所述第八晶体管的第二极电连接所述第十一晶体管的栅极、所述第十二晶体管的第二极、所述第十三晶体管的第二极和所述移位信号端，所述第七晶体管的栅极电连接所述第九晶体管的第二极、所述第十晶体管的第二极和所述第十四晶体管的栅极，所述第九晶体管的栅极电连接第一时钟信号端，所述第九晶体管的第一极电连接第二电位，所述第十晶体管的栅极电连接所述第一时钟信号端，所述第十晶体管的第一极电连接所述第一电位，所述第十一晶体管的第一极电连接所述第二电位，所述第十一晶体管的第二极电连接所述第十二晶体管的第一极，所述第十二晶体管的栅极电连接所述第十三晶体管的栅极和所述锁存单元的输出端，所述第十三晶体管第一极电连接所述第十四晶体管的第二极，所述第十四晶体管的第一极电连接所述第一电位，所述移位信号端电连接所述第十五晶体管的栅极和所述第十六晶体管的栅极，所述第十五晶体管的第一极电连接所述第二电位，所述第十五晶体管的第二极电连接所述第十六晶体管的第二极和所述锁存单元的输出端，所述第十六晶体管的第一极电连接所述第一电位；

所述运算单元还包括第十七至第二十二晶体管，第二时钟信号端电连接所述第十七晶体管的栅极、所述第十八晶体管的栅极和所述第二十二晶体管的栅极，所述第十七晶体管的第一极电连接所述第二电位，所述第十七晶体管的第二极电连接所述第十八晶体管的第二极、所述第十九晶体管的栅极和所述第一晶体管的栅极，所述第十八晶体管的第一极电连接所述第一电位，所述第十九晶体管的第一极电连接所述第二电位，所述第十九晶体管的第二极电连接所述第二十晶体管的第一极，所述第二十晶体管的栅极电连接所述第二十一晶体管的栅极和所述锁存单元的输出端，所述第二十晶体管的第二极电连接所述第二十一晶体管的第二极、第一晶体管的第二极和所述运算单元的输出端，所述第二十一晶体管的第一极电连接所述第二十二晶体管的第二极，所述第二十二晶体管的第一极电连接所述第一电位，所述第一晶体管的第一极电连接所述第一电位；

所述缓冲单元包括第二十三至第二十六晶体管，所述运算单元的输出端电连接所述第二十三晶体管的栅极和所述第二十四晶体管的栅极，所述第二十三晶体管的第二极电连接所述第二十四晶体管的第二极、所述第二十五晶体管的栅极和所述第二十六晶体管的栅极，所述第二十五晶体管的第二极电连接所述第二十六晶体管的第二极和所述缓冲单元的输出端，所述第二十三晶体管的第一极和所述第二十五晶体管的第一极电连接所述第二电位，所述第二十四晶体管的第一极和所述第二十六晶体管的第一极电连接所述第一电位；

所述重置单元包括重置信号端和第二晶体管，所述重置信号端电连接所述第二晶体管的栅极，所述第二晶体管的第二极电连接所述锁存单元的移位信号端，所述第二晶体管的第一极电连接所述第一电位。

8.如权利要求7所述的移位寄存单元，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第六晶体管、第八晶体管、第十晶体管、第十三晶体管、第十四晶体管、第十六晶体管、第十八晶体管、第二十一晶体管、第二十二晶体管、第二十四晶体管和第二十六晶体管均为N沟道型晶体管；

所述第四晶体管、第五晶体管、第七晶体管、第九晶体管、第十一晶体管、第十二晶体管、第十五晶体管、第十七晶体管、第十九晶体管、第二十晶体管、第二十三晶体管和第二十五晶体管均为P沟道型晶体管。

9.如权利要求8所述的移位寄存单元，其特征在于，所述第一电位为低电平电位、所述第二电位为高电平电位；

所述第一时钟信号端接入第一时钟信号，所述第二时钟信号端接入第二时钟信号。

10.一种驱动电路，包括如权利要求1-9任一项所述的移位寄存单元，所述移位寄存单元沿第一方向排列为多级；

沿所述第一方向排列的前一级移位寄存单元的移位信号端电连接沿所述第一方向排列的后一级移位寄存单元第一输入端，沿所述第一方向排列的前一级移位寄存单元的第二输入端电连接沿所述第一方向排列的后一级移位寄存单元移位信号端；

所述第一方向扫描控制端接入第一扫描控制信号，所述第二方向扫描控制端接入第二扫描信号，所述第一方向扫描控制端和所述第二方向扫描控制端控制所述驱动电路沿所述第一方向或所述第二方向进行扫描；

所述第二方向为所述第一方向的反方向。

11.如权利要求10所述的驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号一个周期内的前四分之一周期为高电平电位，后四分之三周期为低电平电位；

所述第一时钟信号领先所述第二时钟信号半个周期。

12.一种显示装置，包括显示区以及包围所述显示区的边框区；

其中，所述显示区至少一侧的所述边框区设置如权利要求10所述的驱动电路。

13.如权利要求12所述的显示装置，其特征在于，所述显示区包括多条扫描线、多条数据线和由所述扫描线和数据线围合而成的阵列型像素区域。