CN103489391B - 一种栅极驱动电路及栅线驱动方法、显示装置 - Google Patents

一种栅极驱动电路及栅线驱动方法、显示装置 Download PDF

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Abstract

本发明的实施例提供一种栅极驱动电路及栅线驱动方法、显示装置，涉及显示技术领域，能够解决分时驱动的触摸屏技术中，扫描信号中断造成的显示不良。该栅极驱动电路包括：包括串联的多个移位寄存器单元，相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间串接位移延迟模块；其中所述位移延迟模块连接所述第j级移位寄存器单元的输出端和所述第j+1级移位寄存器单元的输入端，所述位移延迟模块还连接重复输出模块；所述重复输出模块连接所述第j-n+1级移位寄存器单元的输出端及时钟控制端。本发明的实施例应用于显示器制造。

Description

一种栅极驱动电路及栅线驱动方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及栅线驱动方法、显示装置。
背景技术
在触摸屏技术中，可以通过分时驱动的方式实现显示扫描，即在驱动阶段进行像素扫描，在触摸阶段停止扫描信号输出，在触摸阶段结束后在继续输出扫描信号对像素扫描，由于在现有技术中栅极驱动电路通常都是由多个串联的移位寄存器单元构成，而每个移位寄存器单元对应为一条栅线输出驱动信号，因此在上述扫描信号的输出过程中由于触摸阶段较长，扫描信号输出的中断会出现画面不连续，从而导致产品显示不良出现。
发明内容
本发明的实施例提供一种栅极驱动电路及栅线驱动方法、显示装置，能够解决分时驱动的触摸屏技术中，扫描信号中断造成的显示不良。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种栅极驱动电路，包括串联的多个移位寄存器单元，其特征在于，相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间串接位移延迟模块；
其中所述位移延迟模块连接所述第j级移位寄存器单元的输出端和所述第j+1级移位寄存器单元的输入端，所述位移延迟模块还连接重复输出模块；
所述重复输出模块连接所述第j-n+1级移位寄存器单元的输出端及时钟控制端；
在所述第j级移位寄存器单元输出栅极扫描信号后，在预设的触摸时间结束后所述时钟控制端输入时钟信号打开所述重复输出模块，以便所述位移延迟模块通过所述重复输出模块向所述第j-n+1级移位寄存器单元的输出端输出重复扫描信号，以便所述第j-n+1级移位寄存器单元至所述第j级移位寄存器单元重新输出扫描信号至栅线，其中，n为大于或等于1的正整数。
可选的，当n大于或等于1时，所述重复输出模块还连接参考电平端，用于在所述第j级移位寄存器单元重复输出扫描信号时，通过所述参考电平端的电压控制所述重复输出模块停止向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号。
可选的，所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括i个串联的虚拟移位寄存器单元，其中第1级虚拟移位寄存器单元的输入端连接所述第j级移位寄存器单元的输出端，所述第1级虚拟移位寄存器单元的输出端连接所述输出单元，所述时钟控制端连接所述输出单元，第i级虚拟移位寄存器单元的输出端连接和所述第j+1级移位寄存器单元的输入端，其中i=n，i为大于1的正整数；
其中所述输出单元用于在所述时钟控制端的控制下向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号；
所述下拉单元还连接参考电平端和所述第1级虚拟移位寄存器单元的输出控制端，用于通过所述参考电平端的电压控制所述第1级虚拟移位寄存器单元停止通过所述输出单元向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号。
可选的，所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括i个串联的虚拟移位寄存器单元，其中第1级虚拟移位寄存器单元的输入端连接所述第j级移位寄存器单元的输出端，第i级虚拟移位寄存器单元的输出端连接所述下拉单元、所述第j+1级移位寄存器单元的输入端，所述时钟控制端连接所述输出单元，其中i=2；
其中所述输出单元用于在所述时钟控制端的控制下向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号，其中n=1；
所述下拉单元还连接参考电平端和所述第1级虚拟移位寄存器单元的输出控制端，用于通过所述参考电平端的电压控制所述第1级虚拟移位寄存器单元向下一级虚拟移位寄存器单元输出信号，以便控制所述第i级虚拟移位寄存器单元的输出端停止通过所述输出单元向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号。
可选的，所述输出单元包括第一开关晶体管，其中，所述第一开关晶体管的栅极连接所述时钟控制端，所述第一开关晶体管的源极连接所述位移延迟模块，所述第一开关晶体管的漏极连接所述第j级移位寄存器单元的输出端；
所述下拉单元包括第二开关晶体管，所述第二开关晶体管的栅极连接所述第n级虚拟移位寄存器单元的输出端，所述第二开关晶体管的源极连接所述参考电平端，所述第二开关晶体管的漏极连接所述第1级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
可选的，当n等于1时，所述重复输出模块还连接参考电平端及所述第j+1级移位寄存器单元的输出端，用于在所述第j+1级移位寄存器单元输出扫描信号时，通过所述参考电平端的电压控制所述重复输出模块停止向所述j级移位寄存器单元的输出端输出重复扫描信号。
可选的，所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括一个第1级虚拟移位寄存器单元，其中所述第1级虚拟移位寄存器单元的输入端连接所述第j级移位寄存器单元的输出端，所述第1级虚拟移位寄存器单元的输出端连接所述第j+1级移位寄存器单元的输入端，所述输出单元连接所述时钟控制端；
其中所述输出单元用于在所述时钟控制端的控制下向所述j级移位寄存器单元的输出端输出重复扫描信号；
所述下拉单元还连接参考电平端、所述第j+1级移位寄存器单元的输出端和所述第1级虚拟移位寄存器单元的输出控制端，用于当所述第j+1级移位寄存器单元输出扫描信号时，通过所述参考电平端的电压控制所述第1级虚拟移位寄存器单元停止向所述j级移位寄存器单元的输出端输出重复扫描信号。
可选的，所述输出单元包括第一开关晶体管，其中，所述第一开关晶体管的栅极连接所述时钟控制端，所述第一开关晶体管的和源极连接所述位移延迟模块，所述第一开关晶体管的漏极连接所述第j级移位寄存器单元的输出端；
所述下拉单元包括第二开关晶体管，所述第二开关晶体管的栅极连接所述第j+1级移位寄存器单元的输出端，所述第二开关晶体管的源极连接所述参考电平端，所述第二开关晶体管的漏极连接所述第1级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
一方面，提供一种显示装置，包括上述任一栅极驱动电路。
一方面，提供一种栅线驱动方法，位移延迟模块位于相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间时，包括：
在触摸时间结束后，时钟控制端控制打开所述重复输出模块，所述位移延迟模块通过重复输出模块向之前对应的第j-n+1级移位寄存器单元的输出端输出重复扫描信号；
所述j-n+1级移位寄存器单元至所述第j级移位寄存器单元重新输出扫描信号至栅线。
可选的，在所述第j级移位寄存器单元重新输出扫描信号或所述第j+1级移位寄存器单元输出扫描信号后，所述重复输出模块停止向所述第j-n+1级移位寄存器单元的输出端输出重复扫描信号。
本发明实施例提供的栅极驱动电路及栅线驱动方法、显示装置，能够在触摸阶段结束后，通过位移延迟模块和时钟控制端控制重复输出模块将触摸阶段前栅极驱动移位寄存器单元的栅极驱动信号重复输出，从而能够解决分时驱动的触摸屏技术中，扫描信号中断造成的显示不良。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例。
图1为本发明的实施例提供的一种栅极驱动电路的结构示意图；
图2为本发明的另一实施例提供的一种栅极驱动电路的结构示意图；
图3为本发明的又一实施例提供的一种栅极驱动电路的结构示意图；
图4为本发明的再一实施例提供的一种栅极驱动电路的结构示意图；
图5为本发明的实施例提供的一种栅线驱动方法流程示意图；
图6为本发明的实施例提供的一种栅极驱动电路的输出时序状态示意图；
图7为本发明的另一实施例提供的一种栅极驱动电路的输出时序状态示意图；
图8为本发明的又一实施例提供的一种栅极驱动电路的输出时序状态示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本发明实施例所采用的晶体管均为P或N型晶体管，P型晶体管在栅极为低电平时导通，N型晶体管为在栅极为高电平时导通。
参照图1所示，本发明的实施例提供一种栅极驱动电路，包括：包括串联的多个移位寄存器单元（图1中以第1级移位寄存器单元至第6级移位寄存器单元为例）；
相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间串接位移延迟模块11（在附图中以j=4为例进行说明）；
其中位移延迟模块11连接第j级移位寄存器单元的输出端和第j+1级移位寄存器单元的输入端，位移延迟模块还连接重复输出模块；
重复输出模块12连接第j-n+1级移位寄存器单元的输出端及时钟控制端；
在第j级移位寄存器单元输出栅极扫描信号后，在预设的触摸时间结束后时钟控制端输入时钟信号打开重复输出模块12，以便位移延迟模块11通过重复输出模块12向第j-n+1级移位寄存器单元的输出端输出重复扫描信号，以便第j-n+1级移位寄存器单元至所述第j级移位寄存器单元重新输出扫描信号至栅线，其中，n为大于或等于1的正整数。同时参照图1所示，每个移位寄存器单元连接一条对应的栅线（G1-G6）。
可选的图1中示出了重复输出模块12连接第3级移位寄存器单元的输出端，以使得栅线G3和G4重复输出扫描信号，当然根据具体需求，也可以将重复输出模块12连接连接至第4级移位寄存器单元之前任一移位寄存器单元的输出端。
本发明实施例提供的栅极驱动电路，能够在触摸阶段结束后，通过位移延迟模块和时钟控制端控制重复输出模块将触摸阶段前栅极驱动移位寄存器单元的栅极驱动信号重复输出，从而能够解决分时驱动的触摸屏技术中，扫描信号中断造成的显示不良。
参照图2所示，本发明实施例提供的一种栅极驱动电路，包括串联的多个移位寄存器GOA单元，
除第一个和最后一个GOA单元外，每个GOA单元的输出端连接相邻的下一GOA单元的输入端，每个GOA单元的输入端连接相邻的上一GOA单元的输出端；每个移位寄存单元器单元还包括一个第一时钟信号端、一个第二时钟信号端和一个参考电压端；此外，第一个移位寄存器单元的输入端接收帧起始信号STV，第一个移位寄存器单元的的输出端连接一条栅线，最后一个移位寄存器单元的输入端连接其相邻的上一移位寄存器单元的输出端。
其中，每个栅极驱动移位寄存器单元的输出端连接一条栅线，并为所述栅线提供驱动信号；（图2中以移位寄存器单元SR1至移位寄存器单元SR6为例），相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间串接位移延迟模块11（在附图2中以j=4为例进行说明）；
其中位移延迟模块11连接第j级移位寄存器单元的输出端和第j+1级移位寄存器单元的输入端，位移延迟模块还连接重复输出模块；
重复输出模块12连接第j-n+1级移位寄存器单元的输出端及时钟控制端Rescan；
在所述第j级移位寄存器单元输出栅极扫描信号后，在预设的触摸时间结束后所述时钟控制端输入时钟信号打开所述重复输出模块，以便所述位移延迟模块通过所述重复输出模块向所述第j-n+1级移位寄存器单元的输出端输出重复扫描信号，以便所述第j-n+1级移位寄存器单元至所述第j级移位寄存器单元重新输出扫描信号至栅线，其中，n为大于或等于1的正整数。同时参照图1所示，每个移位寄存器单元连接一条对应的栅线（G1-G6）。
当n大于或等于1时，重复输出模块12还连接参考电平端，用于在第j级移位寄存器单元重复输出扫描信号时，通过参考电平端的电压控制重复输出模块12停止向j-n+1级移位寄存器单元的输出端输出重复扫描信号。
可选的，参照图2所示，重复输出模块12包括输出单元CK和下拉单元RES；
位移延迟模块11包括i个串联的虚拟移位寄存器单元，其中第1级虚拟移位寄存器单元的输入端连接第j级移位寄存器单元的输出端，第1级虚拟移位寄存器单元的输出端连接输出单元，时钟控制端Rescan连接输出单元CK，第i级虚拟移位寄存器单元的输出端连接和第j+1级移位寄存器单元的输入端，其中i=n，i为大于1的正整数；
其中，输出单元CK用于在时钟控制端Rescan的控制下向j-n+1级移位寄存器单元的输出端输出重复扫描信号；
下拉单元RSE还连接参考电平端和第1级虚拟移位寄存器单元的输出控制端，用于通过参考电平端的电压控制第1级虚拟移位寄存器单元停止通过输出单元向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号。
具体的，如图2所示栅极驱动电路，包括若干个串联的移位寄存器单元，其中移位寄存器单元SR1的输出端OUTPUT连接一条栅线G1；移位寄存器单元SR2的输入端INPUT连接移位寄存器单元SR1的输出端，并连接一条栅线G2；移位寄存器单元SR3的输入端INPUT连接移位寄存器单元SR2的输出端，并连接一条栅线G3；移位寄存器单元SR4的输入端INPUT连接移位寄存器单元SR3的输出端，并连接一条栅线G4；虚拟移位寄存器单元SRD1的输入端INPUT连接移位寄存器单元SR4的输出端，并连接一条栅线GD1；虚拟移位寄存器单元SRD2的输入端INPUT连接虚拟移位寄存器单元SRD1的输出端，并连接一条栅线GD2；移位寄存器单元SR5的输入端INPUT连接虚拟移位寄存器单元SRD2的输出端，并连接一条栅线G5；移位寄存器单元SR6的输入端INPUT连接移位寄存器单元SR5的输出端，并连接一条栅线G6；此外重复输出模块的输出单元CK连接虚拟移位寄存器单元SRD1的输出端、移位寄存器单元SR3的输出端和时钟控制端Rescan，用于在输出单元CK对应的虚拟移位寄存器单元SRD1的输出端有信号输出时，通过时钟控制端Rescan控制输出单元CK在连接的移位寄存器单元SR3的输出端输出信号；这样在触控阶段结束后可以实现SR3和SR4两级移位寄存器单元的重复输出，从而改善画面质量。
此外重复输出模块还包括下拉单元RES，下拉单元RES与虚拟移位寄存器单元SRD2的输出端相连，下拉单元RES还连接虚拟移位寄存器单元SRD1输出控制端PU，下拉单元RES还连接参考电压vss，用于通过参考电平端的电压控制虚拟移位寄存器单元SRD1停止通过输出单元向移位寄存器单元SR3的输出端输出重复扫描信号。
每个移位寄存器单元和虚拟移位寄存器单元均包括一个第一时钟信号端CLK、一个第二时钟信号端CLKB，及参考电压端VSS，其中对于每一级移位寄存器单元和虚拟移位寄存器单元，第一时钟信号端CLK接收与第二时钟信号端CLKB上的时钟信号相反的时钟信号。更具体的，奇数级的移位寄存器单元或虚拟移位寄存器单元在其第一时钟信号端接收时钟信号CLOCK1，在其第二时钟信号端接收与时钟信号CLOCK1相反的时钟信号，偶数级的移位寄存器单元或虚拟移位寄存器单元在其第一时钟信号端接收时钟信号CLOCK2，在其第二时钟信号端接收与时钟信号CLOCK2相反的时钟信号；此外时钟信号CLOCK1与时钟信号CLOCK2相反。
进一步，每一级移位寄存器单元或虚拟移位寄存器单元的第一时钟信号端CLK和第二时钟信号端CLKB分别通过与系统时钟相连，获取时钟信号，如图提供了一种连接方式，奇数级的移位寄存器单元或虚拟移位寄存器单元的第一时钟信号端CLK连接系统时钟CLOCK1、第二时钟信号端连接系统时钟CLOCK2，偶数级的移位寄存器单元或虚拟移位寄存器单元的第一时钟信号端CLK连接系统时钟CLOCK2、第二时钟信号端连接系统时钟CLOCK1。参考电压端VSS连接参考电压vss。其中，参照图6所示的信号时序图（包括各级移位寄存器单元的输入端信号、一组系统时钟信号第一时钟信号CLOCK1、第二时钟信号CLOCK2），其中在触控阶段系统时钟信号停止输出，系统时钟信号在输出阶段CLOCK1、CLOCK2的高电平或低电平占空比均为1:1（即CLOCK1和CLOCK2的占空比分别为50%），即：CLOCK1的低电平信号结束后CLOCK2的低电平信号开始，CLOCK2的所述低电平信号结束后CLOCK1的下一个低电平时钟信号开始，以后如此循环，高电平信号的输出同理，不再赘述。
在本实施例中，第一个移位寄存器单元为SR1，则GOA单元SR1的输入信号INPUT为一个激活脉冲信号，可选的如帧起始信号STV，系统第一时钟信号CLOCK1在STV信号结束后开始输出。
进一步的，参照图2所示，输出单元CK包括第一开关晶体管T1，其中，第一开关晶体管T1的栅极连接时钟控制端Rescan，第一开关晶体管T1的源极连接位移延迟模块，第一开关晶体管T1的漏极连接第j-n+1级移位寄存器单元的输出端；
下拉单元RES包括第二开关晶体管T2，第二开关晶体管T2的栅极连接第n级虚拟移位寄存器单元的输出端，第二开关晶体管T2的源极连接参考电平端，第二开关晶体管T2的漏极连接第1级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
或者，可选的参照图3所示，重复输出模块12包括输出单元CK和下拉单元RSE；
位移延迟模块11包括i个串联的虚拟移位寄存器单元，其中第1级虚拟移位寄存器单元的输入端连接第j级移位寄存器单元的输出端，第i级虚拟移位寄存器单元的输出端连接下拉单元RSE、第j+1级移位寄存器单元的输入端，时钟控制端Rescan连接输出单元CK，其中i=2，需要说明的是，i也可以大于2，但是只要两个虚拟移位寄存器单元就可以实现位移延迟的功能；
其中输出单元CK用于在时钟控制端Rescan的控制下向j-n+1级移位寄存器单元（图3中移位寄存器单元SR4）的输出端输出重复扫描信号，其中n=1；
下拉单元RSE还连接参考电平端和第1级虚拟移位寄存器单元的输出控制端，用于通过参考电平端的电压控制第1级虚拟移位寄存器单元向下一级虚拟移位寄存器单元输出信号，以便控制第i级虚拟移位寄存器单元的输出端停止通过输出单元向j-n+1级移位寄存器单元的输出端输出重复扫描信号。
其中，参照图3所示，输出单元CK包括第一开关晶体管T1，其中，第一开关晶体管T1的栅极连接时钟控制端Rescan，第一开关晶体管T1的源极连接位移延迟模块，第一开关晶体管T1的漏极连接第j级移位寄存器单元的输出端；
下拉单元RES包括第二开关晶体管T2，第二开关晶体管T2的栅极连接第2级虚拟移位寄存器单元的输出端，第二开关晶体管T2的源极连接参考电平端，第二开关晶体管T2的漏极连接第1级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极,即PU点。
或者，可选的，参照图4所示，当n等于1时，重复输出模块12还连接参考电平端及所述第j+1级移位寄存器单元的输出端，用于在第j+1级移位寄存器单元输出扫描信号时，通过参考电平端的电压控制重复输出模块停止向所述j级移位寄存器单元的输出端输出重复扫描信号。
可选的，重复输出模块12包括输出单元CK和下拉单元RES；
位移延迟模块11包括一个第1级虚拟移位寄存器单元，其中第1级虚拟移位寄存器单元的输入端连接第j级移位寄存器单元的输出端，第1级虚拟移位寄存器单元的输出端连接第j+1级移位寄存器单元的输入端，输出单元CK连接时钟控制端Rescan；
其中输出单元CK用于在时钟控制端Rescan的控制下向j级移位寄存器单元的输出端输出重复扫描信号；
下拉单元RES还连接参考电平端、第j+1级移位寄存器单元的输出端和第1级虚拟移位寄存器单元的输出控制端，用于当第j+1级移位寄存器单元输出扫描信号时，通过参考电平端的电压控制第1级虚拟移位寄存器单元停止向j级移位寄存器单元的输出端输出重复扫描信号。
具体的，输出单元CK包括第一开关晶体管，其中，第一开关晶体管的栅极连接时钟控制端Rescan，第一开关晶体管T1的源极连接位移延迟模块，第一开关晶体管的漏极连接第j级移位寄存器单元的输出端；
下拉单元RES包括第二开关晶体管，第二开关晶体管的栅极连接第j+1级移位寄存器单元的输出端，第二开关晶体管的源极连接参考电平端，第二开关晶体管的漏极连接第1级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
其中图4提供的实施例中，位移延迟模块11仅包括一个虚拟移位寄存器单元SRD1，通过向移位寄存器单元SR4的输出端输出重复扫描信号，实现触摸接收后栅线OG4上扫描信号的重复输出。
本发明的实施例提供一种栅线驱动方法，参照图5所示，包括：
步骤1、在触摸时间结束后，时钟控制端控制打开重复输出模块，位移延迟模块通过重复输出模块向之前对应的第j-n+1级移位寄存器单元的输出端输出重复扫描信号；
步骤2、第j-n+1级移位寄存器单元至第j级移位寄存器单元重新输出扫描信号至栅线。
可选的该方法还包括：步骤3、在所述第j级移位寄存器单元重新输出扫描信号或所述第j+1级移位寄存器单元输出扫描信号后，所述重复输出模块停止向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号。
本发明实施例提供的栅线驱动方法，能够在触摸阶段结束后，通过位移延迟模块和时钟控制端控制重复输出模块将触摸阶段前栅极驱动移位寄存器单元的栅极驱动信号重复输出，从而能够解决分时驱动的触摸屏技术中，扫描信号中断造成的显示不良。
具体的参照图2所示的栅极驱动电路，及图6提供的栅极驱动电路的工作时序图，本发明的实施方式如下：
STV为起始信号，每级移位寄存器（包括本发明中提供的移位寄存器单元和虚拟移位寄存器单元）都以上级的输出端的输出信号作为起始信号，在双时钟（CLOCK1和CLOCK2）下工作，前四个移位寄存器单元SR1、SR2、SR3、SR4实现自上而下的栅驱动扫描输出G1,G2,G3,G4，然后时钟信号停止，进入触控时间。
触控时间结束，时钟信号再次开启，CLOCK1为高时虚拟移位寄存器单元SRD1的输出端在GD1输出高电平，在GD1输出高电平的同时，时钟控制端Rescan输出高电平将T1打开，GD1的高电平信号传至G3，此时G3也为高，此时便实现了对SR3对应的栅线G3的重复扫描，栅线G3上的信号作为SR4的输入信号，下一个时钟到来时SR4再次向栅线G4输出扫描线号。从而实现了对栅线G3和G4的重复输出。在此需要特殊说明的是，GD1和GD2的输出信号不接入像素区域内，对像素显示没有任何影响。
然后接下来GD2作为SR5的起始信号，将使G5输出高电平，以下SR5、SR6、SR7依次输出高电平信号，依次实现对G6，G7，G7…的扫描。
在G4和GD2同时为高电平内，为了防止GD1再次被G4拉高，也就是为防止GD1和GD2再重复输出，本发明通过T2对SRD1的PU端进行下拉，从而阻断了GD1再次输出高电平。
具体的参照图3所示的栅极驱动电路，及图7提供的栅极驱动电路的工作时序图，本发明的实施方式如下：
STV为起始信号，每级移位寄存器（包括本发明中提供的移位寄存器单元和虚拟移位寄存器单元）都以上级的输出端的输出信号作为起始信号，在双时钟（CLOCK1和CLOCK2）下工作，前四个移位寄存器单元SR1、SR2、SR3、SR4实现自上而下的栅驱动扫描输出G1,G2,G3,G4，然后时钟信号停止，进入触控时间。
触控时间结束，时钟信号再次开启，CLOCK1为高时虚拟移位寄存器单元SRD1的输出端在GD1输出高电平，GD1输出高电平作为虚拟移位寄存器单元SRD2的输入信号，在下一个时钟到来时虚拟移位寄存器单元SRD2在GD2输出高电平，时钟控制端Rescan输出高电平将T1打开，GD2的高电平信号传至G4，此时G4也为高，此时便实现了对SR4对应的栅线G4的重复扫描。在此需要特殊说明的是，GD1和GD2的输出信号不接入像素区域内，对像素显示没有任何影响。
然后接下来GD2作为SR5的起始信号，将使G5输出高电平，以下SR5、SR6、SR7依次输出高电平信号，依次实现对G6，G7，G7…的扫描。
在G4和GD2同时为高电平内，为了防止GD1再次被G4拉高，也就是为防止GD1和GD2再重复输出，本发明通过T2对SRD1的PU端进行下拉，从而阻断了GD1再次输出高电平。
具体的参照图4所示的栅极驱动电路，及图8提供的栅极驱动电路的工作时序图，本发明的实施方式如下：
STV为起始信号，每级移位寄存器（包括本发明中提供的移位寄存器单元和虚拟移位寄存器单元）都以上级的输出端的输出信号作为起始信号，在双时钟（CLOCK1和CLOCK2）下工作，前四个移位寄存器单元SR1、SR2、SR3、SR4实现自上而下的栅驱动扫描输出G1,G2,G3,G4，然后时钟信号停止，进入触控时间。
触控时间结束，时钟信号再次开启，CLOCK1为高时虚拟移位寄存器单元SRD1的输出端在GD1输出高电平，在GD1输出高电平的同时，时钟控制端Rescan输出高电平将T1打开，GD1的高电平信号传至G4，此时G4也为高，此时便实现了对SR4对应的栅线G4的重复扫描。在此需要特殊说明的是，GD1的输出信号不接入像素区域内，对像素显示没有任何影响。
然后接下来GD2作为SR5的起始信号，将使G5输出高电平，以下SR5、SR6、SR7依次输出高电平信号，依次实现对G6，G7，G7…的扫描。
在G5为高电平内，为了防止GD1再次被G4拉高，也就是为防止本发明通过T2对SRD1的PU端进行下拉，从而阻断了GD1再次输出高电平。
以上仅以高电平的扫描信号为例进行说明，此时对应的开关晶体管均为高电平导通，同理根据显示装置设计时移位寄存器内部结构及像素单元的电压需求，扫描信号也可以采用低电平实现，此时对应的开关晶体管均为低电平导通。
本发明实施例还提供一种显示装置，包括上述的栅极驱动电路。
本发明实施例提供的显示装置，能够在触摸阶段结束后，通过位移延迟模块和时钟控制端控制重复输出模块将触摸阶段前栅极驱动移位寄存器单元的栅极驱动信号重复输出，从而能够解决分时驱动的触摸屏技术中，扫描信号中断造成的显示不良。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种栅极驱动电路，其特征在于，包括串联的多个移位寄存器单元，其特征在于，相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间串接位移延迟模块；
其中所述位移延迟模块连接所述第j级移位寄存器单元的输出端和所述第j+1级移位寄存器单元的输入端，所述位移延迟模块还连接重复输出模块；
所述重复输出模块连接所述第j-n+1级移位寄存器单元的输出端及时钟控制端；
在所述第j级移位寄存器单元输出栅极扫描信号后，在预设的触摸时间结束后所述时钟控制端输入时钟信号打开所述重复输出模块，以便所述位移延迟模块通过所述重复输出模块向所述第j-n+1级移位寄存器单元的输出端输出重复扫描信号，以便所述第j-n+1级移位寄存器单元至所述第j级移位寄存器单元重新输出扫描信号至栅线，其中，n为大于或等于1的正整数。
2.根据权利要求1所述的栅极驱动电路，其特征在于，
当n大于或等于1时，所述重复输出模块还连接参考电平端，用于在所述第j级移位寄存器单元重复输出扫描信号时，通过所述参考电平端的电压控制所述重复输出模块停止向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括i个串联的虚拟移位寄存器单元，其中第1级虚拟移位寄存器单元的输入端连接所述第j级移位寄存器单元的输出端，所述第1级虚拟移位寄存器单元的输出端连接所述输出单元，所述时钟控制端连接所述输出单元，第i级虚拟移位寄存器单元的输出端连接所述下拉单元和所述第j+1级移位寄存器单元的输入端，其中i＝n，i为大于1的正整数；
其中所述输出单元用于在所述时钟控制端的控制下向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号；
所述下拉单元还连接参考电平端和所述第1级虚拟移位寄存器单元的输出控制端，用于通过所述参考电平端的电压控制所述第1级虚拟移位寄存器单元停止通过所述输出单元向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括i个串联的虚拟移位寄存器单元，其中第1级虚拟移位寄存器单元的输入端连接所述第j级移位寄存器单元的输出端，第i级虚拟移位寄存器单元的输出端连接所述下拉单元、所述第j+1级移位寄存器单元的输入端，所述时钟控制端连接所述输出单元，其中i＝2；
其中所述输出单元用于在所述时钟控制端的控制下向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号，其中n＝1；
所述下拉单元还连接参考电平端和所述第1级虚拟移位寄存器单元的输出控制端，用于通过所述参考电平端的电压控制所述第1级虚拟移位寄存器单元向下一级虚拟移位寄存器单元输出信号，以便控制所述第i级虚拟移位寄存器单元的输出端停止通过所述输出单元向所述j-n+1级移位寄存器单元的输出端输出重复扫描信号。
5.根据权利要求3或4所述的栅极驱动电路，其特征在于，所述输出单元包括第一开关晶体管，其中，所述第一开关晶体管的栅极连接所述时钟控制端，所述第一开关晶体管的源极连接所述位移延迟模块，所述第一开关晶体管的漏极连接所述第j级移位寄存器单元的输出端；
所述下拉单元包括第二开关晶体管，所述第二开关晶体管的栅极连接所述第n级虚拟移位寄存器单元的输出端，所述第二开关晶体管的源极连接所述参考电平端，所述第二开关晶体管的漏极连接所述第1级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
6.根据权利要求1所述的栅极驱动电路，其特征在于，
当n等于1时，所述重复输出模块还连接参考电平端及所述第j+1级移位寄存器单元的输出端，用于在所述第j+1级移位寄存器单元输出扫描信号时，通过所述参考电平端的电压控制所述重复输出模块停止向所述j级移位寄存器单元的输出端输出重复扫描信号。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括一个第1级虚拟移位寄存器单元，其中所述第1级虚拟移位寄存器单元的输入端连接所述第j级移位寄存器单元的输出端，所述第1级虚拟移位寄存器单元的输出端连接所述第j+1级移位寄存器单元的输入端，所述输出单元连接所述时钟控制端；
其中所述输出单元用于在所述时钟控制端的控制下向所述j级移位寄存器单元的输出端输出重复扫描信号；
所述下拉单元还连接参考电平端、所述第j+1级移位寄存器单元的输出端和所述第1级虚拟移位寄存器单元的输出控制端，用于当所述第j+1级移位寄存器单元输出扫描信号时，通过所述参考电平端的电压控制所述第1级虚拟移位寄存器单元停止向所述j级移位寄存器单元的输出端输出重复扫描信号。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述输出单元包括第一开关晶体管，其中，所述第一开关晶体管的栅极连接所述时钟控制端，所述第一开关晶体管的和源极连接所述位移延迟模块，所述第一开关晶体管的漏极连接所述第j级移位寄存器单元的输出端；
所述下拉单元包括第二开关晶体管，所述第二开关晶体管的栅极连接所述第j+1级移位寄存器单元的输出端，所述第二开关晶体管的源极连接所述参考电平端，所述第二开关晶体管的漏极连接所述第1级虚拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
9.一种显示装置，其特征在于，包括如权利要求1至8任一所述的栅极驱动电路。
10.一种栅线驱动方法，其特征在于，位移延迟模块位于相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间时，包括：
在触摸时间结束后，时钟控制端控制打开重复输出模块，所述位移延迟模块通过重复输出模块向之前对应的第j-n+1级移位寄存器单元的输出端输出重复扫描信号；
所述第j-n+1级移位寄存器单元至所述第j级移位寄存器单元重新输出扫描信号至栅线。
11.根据权利要求10所述的方法，其特征在于，
在所述第j级移位寄存器单元重新输出扫描信号或所述第j+1级移位寄存器单元输出扫描信号后，所述重复输出模块停止向所述第j-n+1级移位寄存器单元的输出端输出重复扫描信号。
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