CN102708926A - 一种移位寄存器单元、移位寄存器、显示装置和驱动方法 - Google Patents

Abstract

本发明提供移位寄存器单元、移位寄存器、显示装置和驱动方法，用以解决现有移位寄存器单元存在Delay的叠加造成显示面板下面的显示行无法正常工作和第三薄膜晶体管M3经常开启而影响其使用寿命的问题。该技术方案使第n+1级的触发信号由第n级的INPUT_NEXT端传输来的第一时钟信号提供，能够避免由第n级的OUT信号为第n+1级提供触发信号带来Delay，解决了由于Delay的叠加造成显示面板靠下面的显示行无法正常工作的问题；且当第n级输出OUT之后、下一个INPUT到来之前，下拉结点PD在两个时钟信号的交替控制下一直保持高电平，这样就能保证上拉结点PU和输出端持续放电，解决了M3由于经常开启而影响其使用寿命的问题。

Description

一种移位寄存器单元、移位寄存器、显示装置和驱动方法

技术领域

本发明涉及显示驱动技术领域，特别涉及一种移位寄存器单元、移位寄存器、显示装置和驱动方法。

背景技术

非晶硅薄膜晶体管集成栅极驱动（GOA）技术已经逐渐在TFT-LCD制造领域得到应用，但现有的GOA驱动电路连续触发进行工作的过程中，第n+1级的触发信号通常是由第N级的输出信号提供的，这样第n级的Delay（延迟）会累加到第n+1级，导致GOA驱动电路实现输出功能的薄膜晶体管不能正常开启，进而在垂直方向上分辨率较高的TFT-LCD面板中和Dual Gate的产品中会发生靠下的显示行无法正常工作的现象。另外，实现主要输出功能的薄膜晶体管M3由于尺寸较大，经常开启会造成薄膜晶体管M3的阈值电压漂移，进而影响其使用寿命。

发明内容

本发明实施例提供了一种移位寄存器单元、移位寄存器、显示装置和驱动方法，用以解决现有移位寄存器单元存在Delay的叠加造成显示面板靠下面的显示行无法正常工作的问题和第三薄膜晶体管M3经常开启而影响其使用寿命的问题。

本发明实施例提供了一种移位寄存器单元，包括：

存储电容，一端与上拉结点连接，另一端与输出端连接；

第一薄膜晶体管，用于在输入信号为高电平时，为上拉结点和所述存储电容充电；

复位模块，用于根据复位信号的控制为所述上拉结点和所述存储电容放电；

第三薄膜晶体管，用于在第一时钟信号为高电平时，向输出端发送输出信号；

第八薄膜晶体管，用于在所述第三薄膜晶体管向所述输出端发送输出信号时，发送触发信号；

电位保持模块，用于根据所述第一时钟信号和第二时钟信号，交替控制下拉结点在下一个输入信号到来之前处于高电位以使所述上拉结点和所述输出端持续放电。

实施时，所述复位模块包括：

复位端子；

第二薄膜晶体管，栅极与所述复位端子连接、源极与所述上拉结点连接、漏极与低电平连接；

第四薄膜晶体管，栅极与所述复位端子连接、源极与所述输出端连接、漏极与低电平连接。

实施时，所述电位保持模块包括：

第五薄膜晶体管，源极和栅极与第二时钟信号输入端连接、漏极与下拉结点连接；

第六薄膜晶体管，源极与所述下拉结点连接、栅极与所述存储电容的一端连接、漏极与低电平连接；

第九薄膜晶体管，源极和栅极与第一时钟信号输入端连接、漏极与所述下拉结点连接；

第十薄膜晶体管，源极与所述上拉结点连接、栅极与所述下拉结点连接、漏极与低电平连接；

第十一薄膜晶体管，源极与所述输出端连接、栅极与所述下拉结点连接、漏极与低电平连接。

实施时，第三薄膜晶体管的W/L值大于第八薄膜晶体管的W/L值。

本发明实施例还提供了一种移位寄存器，包括多级级联的上述的移位寄存器单元，其中：

第n级移位寄存器单元的输出端连接第n-1级移位寄存器单元的复位端子；

第n级移位寄存器单元的INPUT_NEXT端连接第n+1级移位寄存器单元的输入端。

本发明实施例还提供了一种显示装置，包括上述的移位寄存器。

本发明实施例还提供了一种驱动上述移位寄存器的驱动方法，包括：

当第n级移位寄存器单元的输入端接收到高电平信号时，第一薄膜晶体管开启，对上拉节点充电；

当第一时钟信号为高电平时，输出端的输出信号为高电平；

下一个时钟信号周期内，复位信号为高电位，开始对本级上拉节点PU和输出端放电，使本级输出端为低电平。

之后，第一时钟信号和第二时钟信号交替控制使得在下一个输入信号到来之前本级输出端持续处于低电平。

本发明实施例提供的移位寄存器单元、移位寄存器、显示装置和驱动方法，使第n+1级移位寄存器单元的触发信号由第n级的INPUT_NEXT端传输来的第一时钟信号提供，能够避免由第n级移位寄存器单元的OUT信号（输出信号）为第n+1级移位寄存器单元提供触发信号带来Delay，解决了由于Delay的叠加造成显示面板靠下面的显示行无法正常工作的技术问题；另外，当第n级移位寄存器单元输出OUT信号之后、下一个INPUT信号（输入信号）到来之前，下拉结点PD在第一时钟信号和第二时钟信号的交替控制下一直保持高电平，这样就能保证上拉结点PU（直接连接第三薄膜晶体管M3的栅极）和输出端持续放电，从而解决了由于第三薄膜晶体管M3经常开启而影响其使用寿命的问题。

附图说明

图1为本发明实施例中一种移位寄存器单元的结构示意图；

图2为本发明实施例中一种移位寄存器的结构示意图；

图3为图2中移位寄存器单元的时序图；

图4为应用图2中移位寄存器单元的显示装置的工作原理图。

具体实施方式

为使本发明实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

如图1所示，本发明实施例提供了一种移位寄存器单元，包括：

第一薄膜晶体管M1，用于在输入信号INPUT为高电平时，为上拉结点PU和存储电容C1充电；其中，本级的输入信号INPUT是由上一级的INPUT_NEXT端输入的；优选地，在第八薄膜晶体管M8导通时，第一时钟信号Clock1经过第八薄膜晶体管M8输出到INPUT_NEXT端；

复位模块，用于根据复位信号的控制为上拉结点PU和存储电容C1放电；

第三薄膜晶体管M3，用于在第一时钟信号Clock1为高电平时，向输出端OUT发送输出信号；

第八薄膜晶体管M8，用于在第三薄膜晶体管M3向输出端OUT发送输出信号时，发送触发信号；

电位保持模块，用于根据第一时钟信号Clock1和第二时钟信号Clock2，交替控制下拉结点PD在下一个输入信号到来之前处于高电位以使上拉结点PU和输出端OUT持续放电。

本发明实施例提供的移位寄存器单元，使第n+1级移位寄存器单元的触发信号由第n级的INPUT_NEXT端传输来的第一时钟信号提供，能够避免由第n级移位寄存器单元的OUT信号为第n+1级移位寄存器单元提供触发信号带来Delay，解决了由于Delay的叠加造成显示面板靠下面的显示行无法正常工作的技术问题；另外，当第n级移位寄存器单元输出OUT信号之后、下一个INPUT信号到来之前，下拉结点PD在第一时钟信号和第二时钟信号的交替控制下一直保持高电平，这样就能保证上拉结点PU（直接连接第三薄膜晶体管M3的栅极）和输出端持续放电，从而解决了由于第三薄膜晶体管M3经常开启而影响其使用寿命的问题。

由第三薄膜晶体管M3为第N+1级移位寄存器单元提供触发信号会有明显的Delay，而第八薄膜晶体管M8提供Delay会很小，有主要以下两条原因：首先，在设计上，第三薄膜晶体管M3的W/L（晶体管的沟道的宽长比）值要比第八薄膜晶体管M8的W/L值要大，所以，同样的CLK信号经过这两个薄膜晶体管之后的衰减程度不一样。

其次，第三薄膜晶体管M3的输出端连接有很大的负载（例如，连接到显示装置中时，与显示装置的栅线连接，会有栅线负载，即Gate Line Load），对输出信号会有影响，而第八薄膜晶体管M8输出端没有连接那么大的负载，所以二者的输出信号会有不同。

如图2所示，上述复位模块可包括：

复位端子RESET；

第二薄膜晶体管M2，栅极与复位端子RESET连接、源极与上拉结点PU连接、漏极与低电平VSS连接；

第四薄膜晶体管M4，栅极与复位端子RESET连接、源极与输出端OUT连接、漏极与低电平VSS连接。

再如图2所示，上述电位保持模块可包括：

第五薄膜晶体管M5，源极和栅极与第二时钟信号输入端CLKB连接、漏极与下拉结点PD连接；

第六薄膜晶体管M6，源极与下拉结点PD连接、栅极与存储电容C1连接、漏极与低电平VSS连接；

第九薄膜晶体管M9，源极和栅极与第一时钟信号输入端CLK连接、漏极与下拉结点PD连接；

第十薄膜晶体管M10，源极与上拉结点PU连接、栅极与下拉结点PD连接、漏极与低电平VSS连接；

第十一薄膜晶体管M11，源极与输出端OUT连接、栅极与下拉结点PD连接、漏极与低电平VSS连接。

下面说明上述各个薄膜晶体管的作用：

第一薄膜晶体管M1：为上拉结点PU充电，同时为存储电容C1充电；由上一级的INPUT_NEXT端为本级的INPUT端子提供开启和触发；

第二薄膜晶体管M2:为上拉结点PU放电，由下一级的输出端（OUT端）也即RESET端子提供开启信号，使其导通，由低电平VSS直接拉低；

第三薄膜晶体管M3：当第一时钟信号Clock1为高电平时，为本级输出端提供高电平输出信号（如果应用在显示装置上，即为显示装置的有源矩阵中的TFT栅极开启信号）；

第四薄膜晶体管M4：为本级的输出端OUT放电，由下一级的输出端也即RESET端子提供开启信号，使其导通，由低电平VSS直接拉低；

第五薄膜晶体管M5：当第二时钟信号Clock2为高电平时，为下拉结点PD充电，进而打开第十薄膜晶体管M10和第十一薄膜晶体管M11，从而保证本级在非输出阶段持续为上拉结点PU和输出端OUT放电；

第六薄膜晶体管M6：通过上拉结点PU的电位高低来控制第六薄膜晶体管M6的开关，进而控制下拉结点PD的电位，保证在充电和输出阶段关闭第十薄膜晶体管M10和第十一薄膜晶体管M11；而在非充电和输出阶段，当第一时钟信号Clock1为高电平时开启第十薄膜晶体管M10和第十一薄膜晶体管M11，持续为上拉结点PU和输出端OUT放电；

第八薄膜晶体管M8：当上拉结点PU为高电位，第一时钟信号Clock1为高电平（即本级输出时），为下一级的INPUT提供触发信号；

第九薄膜晶体管M9：配合第一时钟信号Clock1来控制下拉结点PD的电位，保证在本级处于非输出阶段时持续为上拉结点PU和输出端OUT放电；

第十薄膜晶体管M10和第十一薄膜晶体管M11分别为上拉结点PU和输出端OUT放电。

如图4所示，本发明实施例还提供了一种移位寄存器，包括多级级联的移位寄存器单元，该移位寄存器单元为本发明实施例提供的上述移位寄存器单元，其中：

第n级移位寄存器单元的输出端(OUT端)连接第n-1级移位寄存器单元的复位端子（RESET端），为其提供反馈信号；

第n级移位寄存器单元的INPUT_NEXT端连接第n+1级移位寄存器单元的输入端(INPUT端)，为其提供触发信号。

其中，n为大于等于2的正整数。

在本发明实施例提供的移位寄存器中，移位寄存器单元在重复列阵、顺次连接，取代传统的Gate Driver IC（栅极驱动芯片）,通过信号的配置，实现移位寄存功能，由移位寄存器单元的输出端（OUT端）为显示面板中的TFT栅极提供开启信号，使其导通，能实现从上至下的逐行扫描的面板驱动。

下面结合图3、图4说明图2所示移位寄存器的工作原理：

第n-1级移位寄存器单元的第八薄膜晶体管M8的输出端接入第n级移位寄存器单元的输入端INPUT端，第n+1级移位寄存器单元的输出端接入第n-1级移位寄存器单元的RESET端。当第n-1级移位寄存器单元输出时，即INPUT信号为高时，第n级移位寄存器单元中：第一薄膜晶体管M1开启对上拉结点PU充电，当第一时钟信号Clock1为高电平时，第三薄膜晶体管M3导通输出端OUT输出第一时钟信号Clock1的脉冲，同时存储电容C1的自举作用将上拉结点PU的电位进一步拉高；之后复位端子RESET为高电位，将第二薄膜晶体管M2和第四薄膜晶体管M4打开，对上拉结点PU和输出端OUT放电；接下来，通过第一时钟信号Clock1和第二时钟信号Clock2交替控制下拉结点PD的电位，对上拉结点PU和输出端OUT进行持续放电，避免PU点处于floating状态。保证了在本级非工作时间内不会有噪声发生。

另外，本发明实施例还提供了一种显示装置，包括多个本发明实施例提供的所述移位寄存器。

本发明实施例还提供了一种上述移位寄存器的的驱动方法，包括：

第n-1级移位寄存器单元的第八薄膜晶体管M8将触发信号输入第n级移位寄存器单元的输入端；第n+1级移位寄存器单元将第n+1级移位寄存器单元的输出信号作为复位信号输入第n级移位寄存器单元的复位模块；

其中，当第n级移位寄存器单元的输入端接收到触发信号为高电平时，第一薄膜晶体管M1开启，对上拉节点PU充电；

当第一时钟信号为高电平时，第三薄膜晶体管M3导通输出端输出第一时钟信号的脉冲，输出端的输出信号为高电平；同时存储电容C1的自举作用将上拉节点PU进一步拉高；

下一个时钟信号周期内，复位信号为高电位，开始对本级上拉节点PU和输出端OUTPUT放电，使本级输出端为低电平输出信号；之后，根据第一时钟信号Clock1和第二时钟信号Clock2，交替控制本级下拉结点PD在下一个输入信号到来之前处于高电位，以使本级上拉结点PU和输出端OUT在下一个输入信号到来之前持续放电从而处于低电平状态。

上述驱动方法使第n+1级移位寄存器单元的触发信号由第n级的INPUT_NEXT端传输来的第一时钟信号提供，能够避免由第n级移位寄存器单元的OUT信号为第n+1级移位寄存器单元提供触发信号带来Delay，解决了由于Delay的叠加造成显示面板靠下面的显示行无法正常工作的技术问题；另外，当第n级移位寄存器单元输出OUT信号之后、下一个INPUT信号到来之前，下拉结点PD在第一时钟信号和第二时钟信号的交替控制下一直保持高电平，这样就能保证上拉结点PU（直接连接第三薄膜晶体管M3的栅极）和输出端持续放电，从而解决了由于第三薄膜晶体管M3经常开启而影响其使用寿命的问题。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种移位寄存器单元，其特征在于，包括：

存储电容，一端与上拉结点连接，另一端与输出端连接；

第一薄膜晶体管，用于在输入信号为高电平时，为上拉结点和所述存储电容充电；

复位模块，用于根据复位信号的控制为所述上拉结点和所述存储电容放电；

第三薄膜晶体管，用于在第一时钟信号为高电平时，向输出端发送输出信号；

第八薄膜晶体管，用于在所述第三薄膜晶体管向所述输出端发送输出信号时，发送触发信号；

电位保持模块，用于根据所述第一时钟信号和第二时钟信号，交替控制下拉结点在下一个输入信号到来之前处于高电位以使所述上拉结点和所述输出端持续放电。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括：

复位端子；

第二薄膜晶体管，栅极与所述复位端子连接、源极与所述上拉结点连接、漏极与低电平连接；

第四薄膜晶体管，栅极与所述复位端子连接、源极与所述输出端连接、漏极与低电平连接。

3.如权利要求1所述的移位寄存器单元，其特征在于，所述电位保持模块包括：

第五薄膜晶体管，源极和栅极与第二时钟信号输入端连接、漏极与下拉结点连接；

第六薄膜晶体管，源极与所述下拉结点连接、栅极与所述存储电容的一端连接、漏极与低电平连接；

第九薄膜晶体管，源极和栅极与第一时钟信号输入端连接、漏极与所述下拉结点连接；

第十薄膜晶体管，源极与所述上拉结点连接、栅极与所述下拉结点连接、漏极与低电平连接；

第十一薄膜晶体管，源极与所述输出端连接、栅极与所述下拉结点连接、漏极与低电平连接。

4.如权利要求1-3所述的移位寄存器单元，其特征在于，第三薄膜晶体管的W/L值大于第八薄膜晶体管的W/L值。

5.一种移位寄存器，其特征在于，包括多级级联的如权利要求1-4中任一所述的移位寄存器单元，其中：

第n级移位寄存器单元的输出端连接第n-1级移位寄存器单元的复位端子；

第n级移位寄存器单元的INPUT_NEXT端连接第n+1级移位寄存器单元的输入端。

6.一种显示装置，其特征在于，包括如权利要求5所述的移位寄存器。

7.一种驱动权利要求5所述移位寄存器的驱动方法，其特征在于，包括：

当第n级移位寄存器单元的输入端接收到高电平信号时，第一薄膜晶体管开启，对上拉节点充电；

当第一时钟信号为高电平时，输出端的输出信号为高电平；

下一个时钟信号周期内，复位信号为高电位，开始对本级上拉节点PU和输出端放电，使本级输出端为低电平。

之后，第一时钟信号和第二时钟信号交替控制使得在下一个输入信号到来之前本级输出端持续处于低电平。

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