CN105513525A - 移位寄存器单元、移位寄存器、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、移位寄存器、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明实施例公开了一种移位寄存器单元、移位寄存器、栅极驱动电路及显示装置，以降低产品功耗，提高产品寿命。本发明实施例的移位寄存器单元具有本级输出节点Out(n)、上拉节点PU和下拉节点PD，所述移位寄存器单元包括：第一电容模块C1和下拉模块、所述移位寄存器单元还包括：下拉控制模块，用于根据当前工作阶段输出高电平信号和低电平信号中的一个到所述下拉节点PD。本发明实施例避免了高电平信号和低电平信号同时输出到PD点而导致的下拉单元关闭不充分的问题，还避免了高电平信号到低电平信号之间的电路回路的形成所导致的瞬时大电流，降低了移位寄存器的功耗，保护了器件，提高了产品的寿命。

Description

移位寄存器单元、移位寄存器、栅极驱动电路及显示装置
技术领域
本发明涉及移位寄存技术，特别是一种移位寄存器单元、移位寄存器、栅极驱动电路及显示装置。
背景技术
如图1所示，为一种常见的移位寄存器单元的示意图，其中包括一个上拉晶体管T10，其在充电阶段，负责利用一高电平信号(图1中为上一级输出节点OUT(n-1)输出的高电平信号，但不限于此)将上拉节点PU的电位拉高，并对第一电容模块C1进行充电，以在输出阶段维持输出晶体管T1的导通，输出高电平信号(图1中为CK节点输出的高电平信号)。而PU和本级输出节点OUT(n)在随后的复位阶段和维持阶段都需要维持在低电平状态。
为了保证PU和本级输出节点OUT(n)在随后的复位阶段和维持阶段输出低电平信号，传统的移位寄存器单元还包括用于下拉所述本级输出节点的电位的第一下拉模块(图中为薄膜晶体管T2)以及用于下拉所述上拉节点的电位的第二下拉模块(图中为薄膜晶体管T3)。
而PD需要拉高的阶段包括：复位阶段和维持阶段，而在充电阶段和输出阶段需要拉低。对下拉节点PD的控制通过图1中的T4和T5实现。由于CK为一时钟信号，因此，T4会周期性导通，高电平信号会周期性施加到PD。
按照现有的如图2所示的时序设计，由于在复位阶段，CKB必须输出高电平，而CKB为一时钟信号，因此在与复位阶段相间隔的充电阶段，CKB也会输出高电平信号到PD。
但由于在充电阶段，PU处于高电平，会导通T5，由VGL节点将低电平信号通过T5输出到PD。
也就是说，在充电阶段，T4和T5会同时处于导通状态，高电平信号的引入不可避免的会带来下拉关闭不充分的问题。同时T4和T5的同时导通，会通过CKB节点(当前输出高电平信号)和VGL节点(当前输出低电平信号)形成一个回路，CKB节点对VGL节点放电而生成瞬时大电流，增大了器件的功耗，还可能对器件产生破坏。
发明内容
本发明实施例的目的在于提供一种移位寄存器单元、移位寄存器、栅极驱动电路及显示装置，降低产品功耗，提高产品寿命。
为实现上述目的，本发明实施例公开了一种移位寄存器单元，具有本级输出节点Out(n)、上拉节点PU和下拉节点PD，所述移位寄存器单元包括：
第一电容模块C1，一端与所述本级输出节点Out(n)连接，另一端与所述上拉节点PU连接；
受所述下拉节点PD的电位控制的下拉模块，用于在本级电路不需要输出高电平时下拉所述本级输出节点Out(n)和上拉节点PU的电位；
所述移位寄存器单元还包括：
下拉控制模块，用于根据当前工作阶段输出高电平信号和低电平信号中的一个到所述下拉节点PD。
上述的移位寄存器单元，其中，所述移位寄存器单元还包括一上拉晶体管T10，所述移位寄存器单元中还包括：
常导通的限流晶体管T12，连接于所述上拉节点PU和所述上拉晶体管T10之间。
上述的移位寄存器单元，其中，所述移位寄存器单元还包括：
第二电容模块C2，利用所述下拉控制模块输出的电平信号进行充/放电，并在充/放电后维持所述下拉节点(PD)的电平状态。充/放电。
上述的移位寄存器单元，其中，所述下拉控制模块包括：
第一控制单元，受所述上拉节点PU的控制，在所述上拉节点PU处于高电位的充电阶段和输出阶段，输出低电平信号到所述下拉节点PD，在所述上拉节点PU处于低电位的复位阶段和维持阶段关闭；
第二控制单元，在所述第一控制单元输出低电平信号时关闭，在所述第一控制单元关闭时输出高电平信号到所述下拉节点PD。
上述的移位寄存器单元，其中，所述第一控制单元具体包括第五晶体管T5，第五晶体管T5的栅极与所述上拉节点PU连接，第五晶体管T5的源极接收所述低电平信号，第五晶体管T5的漏极连接所述下拉节点PD。
上述的移位寄存器单元，其中，所述第二控制单元具体包括：
第六晶体管T6，所述第六晶体管T6的栅极与所述上拉节点PU连接，所述第六晶体管T6的源极接收所述低电平信号；
第四晶体管T4，所述第四晶体管T4的漏极接收所述高电平信号，所述第四晶体管T4的栅极连接所述第六晶体管T6的漏极，所述第四晶体管T4的源极连接到所述下拉节点PD；
第三控制单元，用于在复位阶段和维持阶段通过控制所述第四晶体管T4向所述下拉节点PD输出高电平信号。
上述的移位寄存器单元，其中，所述第三控制单元具体包括：
第三电容结构C3，一端输入所述高电平信号；
第八晶体管T8，第八晶体管T8的栅极接收复位控制信号，第八晶体管T8的源极连接第一电信号CN，第八晶体管T8的漏极连接所述第三电容结构的另一端；
第九晶体管T9，第九晶体管T9的栅极接收充电控制信号，第九晶体管T9的源极连接第二电信号CNB，第九晶体管T9的漏极连接所述第三电容结构的另一端；第一电信号CN为常高信号或常低信号，所述第二电信号CNB和第一电信号CN反相；
第七晶体管T7，第七晶体管T7的栅极连接所述第三电容结构的另一端，第七晶体管T7的源极接收第三电信号，第七晶体管T7的漏极连接所述第四晶体管T4的栅极；
所述第三电信号至少在复位阶段起始时输出高电平信号。
为实现上述目的，本发明实施例还公开了一种移位寄存器，由上述的移位寄存器单元级联形成。
为实现上述目的，本发明实施例还公开了一种栅极驱动电路，包括上述的移位寄存器。
为实现上述目的，本发明实施例还公开了一种显示装置，包括上述的栅极驱动电路。
本发明实施例具有如下有益效果：
本发明具体实施例中，由下拉控制模块在充电阶段保证输出到下拉节点中的信号为高电平或低电平信号，避免了高电平信号和低电平信号同时输出到PD点而导致的下拉单元关闭不充分的问题，保证了移位寄存器单元的正常工作。同时，也避免了高电平信号到低电平信号之间的电路回路的形成所导致的瞬时大电流，降低了移位寄存器的功耗，保护了器件，提高了产品的寿命。
附图说明
图1表示现有的一种移位寄存器单元的结构示意图；
图2表示图1所示的移位寄存器单元的部分信号的时序示意图；
图3表示本发明实施例的移位寄存器单元的结构示意图；
图4表示本发明实施例的设置第二电容模块的移位寄存器单元的结构示意图；
图5表示本发明实施例的移位寄存器单元中的第一控制单元的结构示意图；
图6表示本发明实施例的移位寄存器单元中的第二控制单元的结构示意图；
图7表示本发明实施例的移位寄存器单元中的第三控制单元的结构示意图；
图8表示本发明实施例的移位寄存器单元采用N型晶体管的结构示意图；
图9表示图8所示的移位寄存器单元的时序示意图；
图10表示本发明实施例的移位寄存器单元采用P型晶体管的结构示意图；
图11表示本发明实施例的移位寄存器的结构示意图。
具体实施方式
本发明具体实施例中，在充电阶段保证输出到下拉节点中的信号为高电平或低电平信号，以避免高电平信号和低电平信号同时输出到PD点所导致的各种问题。
在对本发明实施例进行进一步详细说明之前，先对本发明实施例涉及到的概念说明如下，以便于更好的理解本发明实施例。
以某一级移位寄存器单元为例，结合图1和图2所示，其工作过程一般包括如下的4个阶段：
阶段A(充电阶段)，上一级输出节点输出高电平，通过对第一电容结构(又可称之为自举电容结构)进行充电，初步拉高PU的电平；
阶段B(输出阶段)，继续拉高的PU打开一薄膜晶体管，将高电平信号输出到本级输出节点，使得本级输出节点输出高电平信号；
阶段C(复位阶段)，下一级输出节点输出高电平信号，通过低电平信号拉低PU和本级输出节点；
阶段D(维持阶段)，直至下一次上一级输出节点输出高电平之前，通过低电平信号保持PU和本级输出节点的低电平。
为实现上述目的，本发明实施例公开了一种移位寄存器单元，如图3所示，具有本级输出节点Out(n)、上拉节点PU和下拉节点PD，所述移位寄存器单元包括：
第一电容模块C1，一端与所述本级输出节点Out(n)连接，另一端与所述上拉节点PU连接；
受所述下拉节点PD的电位控制的下拉模块，用于在本级电路不需要输出高电平时下拉所述本级输出节点Out(n)和上拉节点PU的电位；
所述移位寄存器单元还包括：
下拉控制模块，用于根据当前工作阶段输出高电平信号和低电平信号中的一个到所述下拉节点PD。
应当理解的是，在本发明具体实施例中，高电平信号和低电平信号可以通过不同的电传输通道输出到PD，本发明具体实施例的下拉控制模块实际上具备一个选择功能，即从高电平信号和低电平信号中选择一个输出到PD。
下拉控制模块在充电阶段和输出阶段选择输出低电平信号，但在复位阶段和维持阶段其输出的信号可以是如下的各种方式中的任意一种：
1、在复位阶段和维持阶段持续输出高电平信号到PD；
2、在复位阶段和维持阶段的最开始的一段时间内输出高电平信号到PD，后续输出低电平信号；
3、在复位阶段和维持阶段交替输出高低电平信号，当最先输出的信号为高电平信号。
……
第2种和第3种方式下，结合图3所示，可以发现，只要在开始一段时间内将低电平信号输出到PU和OUT(n)，则能够将第一电容结构C1放电完毕，并拉低PU和OUT(n)，后续输出低电平信号到PU和OUT(n)的时间越长，则PU和OUT(n)保持低电平状态的效果越好。
如图3所示，下拉模块受到PD的电位影响，而PD的电位由下拉控制模块进行控制，在本发明具体实施例中，下拉控制模块根据当前工作阶段输出高电平信号或低电平信号到PD，避免了两个信号同时输出到PD，能够保证了下拉模块处于正确的状态。
在本发明具体实施例中，下拉控制模块根据当前工作阶段输出高电平信号或低电平信号到PD，因此避免了高低电平信号同时输出到同一个节点时所导致的瞬时大电流，也就能够降低产品的功耗，同时还能够避免产品受到瞬时大电流的冲击，有效的保护器件，提高了器件寿命。
在从充电阶段进入输出阶段时，本级输出节点Out(n)的电压有一个跳变(从低电平信号的电压跳变到高电平信号的电压)。
参考图2和图3，可以发现，在输出阶段，由于T10和T11的截止，第一电容结构C1的靠近PU的一端是处于Floating状态(浮接状态)，由于第一电容结构C1的耦合作用，本级输出节点Out(n)的电压跳变会耦合到第一电容结构C1的靠近PU的一端，导致PU的电压继续增加。
当需要输出的高电平信号的电压较大时，PU的电压会在输出阶段拉的很高，而PU点电压过高会导致T11和下拉模块中的下拉管漏电增大，使得PU点电位迅速下降，影响本级电路输出端的上拉能力。
为了避免这种不利影响，在本发明具体实施例中，如图4所示，在上拉晶体管T10和PU之间设置一个常导通的晶体管T12限流钳位。当PU点电压被输出端自举得较高时，T12的栅源极由于等电位会形成反向连接的二极管，进入截止状态，从而避免PU点电位由于漏电而下降。
而这种效果在后续的说明中将进一步说明，在此不再详细描述。
在本发明具体实施例中，可以发现，PD需要在如图2所示的复位阶段和维持阶段保持在高电平状态，以维持下拉模块输出低电平信号。而维持PD处于高电平状态可以通过多种方式来实现，如：在复位阶段和维持阶段持续输出高电平信号到PD。
另一种方式如图4所示，所述移位寄存器单元还包括：
第二电容模块C2，利用所述下拉控制模块输出的电平信号进行充/放电，并在充/放后维持所述下拉节点PD的电平状态。
这种方式下，利用下拉控制模块在复位阶段输出的高电平信号对第二电容模块C2进行充电，并在后续阶段通过充电后的第二电容模块C2来维持PD的高电平状态，因此在整个复位和维持阶段都能够保证PD处于高电平，也就能够保证在整个复位和维持阶段下拉模块都处于工作状态，持续下拉所述本级输出节点Out(n)和上拉节点PU的电位。
在本发明具体实施例中，为了保证高低电平信号的选择性输出，该下拉控制模块的一种具体实现方式包括：
第一控制单元，受所述上拉节点PU的控制，在所述上拉节点PU处于高电位的充电阶段和输出阶段，输出低电平信号到所述下拉节点PD，在所述上拉节点PU处于低电位的复位阶段和维持阶段关闭；
第二控制单元，在所述第一控制单元输出低电平信号时关闭，在所述第一控制单元关闭时输出高电平信号到所述下拉节点PD。
可以发现，两个控制单元(第一控制单元和第二控制单元)各自负责输出低电平信号和高电平信号，二者的工作是互斥的，即只有一个处于工作状态，输出电平信号，保证了高电平信号和低电平信号的择一输出。
如图5所示，上述的第一控制单元可以直接通过第五晶体管T5实现，其中第五晶体管T5的栅极与所述上拉节点PU连接，第五晶体管T5的源极接收VGL输出的低电平信号，第五晶体管T5的漏极连接所述下拉节点PD。
如图6所示，上述的第二控制单元具体包括：
第六晶体管T6，所述第六晶体管T6的栅极与所述上拉节点PU连接，所述第六晶体管T6的源极接收所述低电平信号；
第四晶体管T4，所述第四晶体管T4的漏极接收所述高电平信号，所述第四晶体管T4的栅极连接所述第六晶体管T6的漏极，所述第四晶体管T4的源极连接到所述下拉节点PD；
第三控制单元，用于在复位阶段和维持阶段通过控制所述第四晶体管T4向所述下拉节点PD输出高电平信号。
结合图5和图6所示，当PU为高电平时，T5导通，VGL输出的低电平信号会施加到PD，而T6导通，会保证T4截止，从而保证VGH输出的高电平信号无法施加给PD。
而第三控制单元则在复位阶段和维持阶段控制所述第四晶体管T4导通，将VGH输出的高电平信号施加到PD，而在复位阶段和维持阶段由于PU节点处于低电平，所以T5截止，VGL输出的低电平信号无法施加给PD。
在本发明的具体实施例中，所述的第三控制单元如图7所示，具体包括：
第三电容结构C3，一端输入所述高电平信号；
第八晶体管T8，第八晶体管T8的栅极接收复位控制信号，第八晶体管T8的源极连接第一电信号CN，第八晶体管T8的漏极连接所述第三电容结构的另一端；
第九晶体管T9，第九晶体管T9的栅极接收充电控制信号，第九晶体管T9的源极连接第二电信号CNB，第九晶体管T9的漏极连接所述第三电容结构的另一端；第一电信号CN为常高信号或常低信号，所述第二电信号CNB和第一电信号CN反相；
第七晶体管T7，第七晶体管T7的栅极连接所述第三电容结构的另一端，第七晶体管T7的源极接收第三电信号，第七晶体管T7的漏极连接所述第四晶体管T4的栅极。
所述第三电信号至少在复位阶段起始时输出高电平信号，如可以是如下的形式：所述第三电信号在复位阶段和维持阶段的起始输出高电平信号，后续可以是一直输出高电平信号，也可以是交替输出高低电平信号，还可以是输出一段时间高电平信号之后输出低电平信号。
本发明具体实施例的一种移位寄存器单元如图8所示，其时序设计如图9所示，以下结合图8和图9对其工作过程进行详细描述如下。
其中，CN输出高电平信号(和VGH输出信号一致，二者可以合二为一)，CNB输出低电平信号(和VGL输出信号一致，二者可以合二为一)，各阶段的具体操作如下：
充电阶段
Out(n-1)和CKB输出高电平信号，Out(n+1)和CK输出低电平信号，T9、T10开启，T8、T11截止。
CN输出的高电平信号通过T10对C1充电，拉高PU的电平，从而开启T5和T6开启。而下拉节点PD通过T5对C2放电，PD下拉为低电平状态，导致T2和T3截止。
T9开启时，C3充电，并将T7的栅极下拉为低电平状态，因此T7截止，CKB的高电平不能通过T7对T4的栅极产生影响，同时T4的栅极通过T6完全下拉为低电平状态，从而T4截止。而T1开启时，CK输出低电平信号，Out(n)也输出低电平信号。
输出阶段
Out(n-1)、Out(n+1)、CKB输出低电平，T8、T9、T10、T11截止，CK为高电平。上拉节点PU没有放电路径保持为高电平状态，因此T1、T5、T6保持开启，下拉节点PD仍然保持为低电平状态，T2、T3、T4、T7也仍然截止。T1开启，CK输出的高电平信号通过T1向Out(n)输出。
复位阶段
Out(n+1)、CKB输出高电平信号，Out(n-1)、CK输出低电平信号，T9、T10截止，T8、T11开启。上拉节点PU被T11下拉为低电平状态，完成电路的复位。
PU下拉为低电平状态之后，T1、T5、T6关闭。
而T8的开启使得CN输出的高电平信号通过T8对C3充电，并将T7的栅极上拉为高电平状态，使得T7开启。
T7开启后，CKB输出的高电平信号通过T7将T4的栅极上拉为高电平状态，使得T4开启。
T4开启后，VGH输出的高电平信号通过T4对C2充电并将下拉节点PD上拉为高电平状态，使得T2、T3开启。
T2和T3的开启，分别是的Out(n)和PU被进一步下拉为低电平状态。
维持阶段
C3保持高电平，每当CKB输出的信号从低电平信号改变为高电平信号时，T4的栅极就被拉高一次，T4也因此开启，VGH输出的高电平信号则会对C2充电，使得PD点继续保持高电平，T2、T3维持持续开启状态，保持对PU点和输出点的下拉，直到Out(n-1)再一次输出高电平信号。
以上是以N型晶体管为例进行的说明，但如图10所示，本发明实施例的移位寄存器单元同样也可以利用P型晶体管来构建，其工作原理完全相同，在此不再重复描述。
如图11所示，为利用本发明具体实施例的移位寄存器单元的移位寄存器的结构示意图，其包括多级移位寄存器单元，其中上一级的输出作为下一级的输入，同时下一级的输出又反馈回上一级进行重置。
为实现上述目的，本发明实施例还公开了一种栅极驱动电路，包括上述的移位寄存器。
为实现上述目的，本发明实施例还公开了一种显示装置，包括上述的栅极驱动电路。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器单元，具有本级输出节点(Out(n))、上拉节点(PU)和下拉节点(PD)，所述移位寄存器单元包括：
第一电容模块(C1)，一端与所述本级输出节点(Out(n))连接，另一端与所述上拉节点(PU)连接；
受所述下拉节点(PD)的电位控制的下拉模块，用于在本级电路不需要输出高电平时下拉所述本级输出节点(Out(n))和上拉节点(PU)的电位；
其特征在于，所述移位寄存器单元还包括：
下拉控制模块，用于根据当前工作阶段输出高电平信号和低电平信号中的一个到所述下拉节点(PD)。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括一上拉晶体管(T10)，所述移位寄存器单元中还包括：
常导通的限流晶体管(T12)，连接于所述上拉节点(PU)和所述上拉晶体管(T10)之间。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
第二电容模块(C2)，利用所述下拉控制模块输出的电平信号进行充/放电，并在充/放电后维持所述下拉节点(PD)的电平状态。
4.根据权利要求1或2或3所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：
第一控制单元，受所述上拉节点(PU)的控制，在所述上拉节点(PU)处于高电位的充电阶段和输出阶段，输出低电平信号到所述下拉节点(PD)，在所述上拉节点(PU)处于低电位的复位阶段和维持阶段关闭；
第二控制单元，在所述第一控制单元输出低电平信号时关闭，在所述第一控制单元关闭时输出高电平信号到所述下拉节点(PD)。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一控制单元具体包括第五晶体管(T5)，第五晶体管(T5)的栅极与所述上拉节点(PU)连接，第五晶体管(T5)的源极接收所述低电平信号，第五晶体管(T5)的漏极连接所述下拉节点(PD)。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第二控制单元具体包括：
第六晶体管(T6)，所述第六晶体管(T6)的栅极与所述上拉节点(PU)连接，所述第六晶体管(T6)的源极接收所述低电平信号；
第四晶体管(T4)，所述第四晶体管(T4)的漏极接收所述高电平信号，所述第四晶体管(T4)的栅极连接所述第六晶体管(T6)的漏极，所述第四晶体管(T4)的源极连接到所述下拉节点(PD)；
第三控制单元，用于在复位阶段和维持阶段通过控制所述第四晶体管(T4)向所述下拉节点(PD)输出高电平信号。
7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第三控制单元具体包括：
第三电容结构(C3)，一端输入所述高电平信号；
第八晶体管(T8)，第八晶体管(T8)的栅极接收复位控制信号，第八晶体管(T8)的源极连接第一电信号，第八晶体管(T8)的漏极连接所述第三电容结构的另一端；
第九晶体管(T9)，第九晶体管(T9)的栅极接收充电控制信号，第九晶体管(T8)的源极连接第二电信号，第九晶体管(T8)的漏极连接所述第三电容结构的另一端；第一电信号为常高信号或常低信号，所述第二电信号和第一电信号反相；
第七晶体管(T7)，第七晶体管(T7)的栅极连接所述第三电容结构的另一端，第七晶体管(T7)的源极接收第三电信号，第七晶体管(T7)的漏极连接所述第四晶体管(T4)的栅极；
所述第三电信号至少在复位阶段起始时输出高电平信号。
8.一种移位寄存器，其特征在于，由权利要求1-7中任意一项所述的移位寄存器单元级联形成。
9.一种栅极驱动电路，其特征在于，包括权利要求8所述的移位寄存器。
10.一种显示装置，其特征在于，包括权利要求9所述的栅极驱动电路。
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