CN113409875A - 一种驱动电路及显示装置 - Google Patents

Abstract

本发明实施例公开了一种驱动电路及显示装置，驱动电路包括多级移位寄存器；移位寄存器包括输入模块、分压模块、关断模块和输出模块；输入模块用于在输入阶段将第一电压信号输出至第一节点；分压模块内部具有第二节点，分压模块的第一端连接于第二电压信号端且第二端连接于第三电压信号端，分压模块的第一控制端连接于第一移位寄存信号端、第二控制端连接于第二移位寄存信号端且第三控制端连接于第一节点，分压模块用于调节第二节点的电位；关断模块用于在关断阶段将第一节点的电位下拉至第四电压信号；输出模块用于在输出阶段将第一时钟信号输出至移位寄存器的输出端。本发明实施例的技术方案可以提升驱动电路的稳定性。

Description

一种驱动电路及显示装置

技术领域

本发明实施例涉及显示技术，尤其涉及一种驱动电路及显示装置。

背景技术

在显示装置中，像素阵列包括横纵交错的栅极扫描线和数据线。其中，为了实现像素阵列的逐行扫描，通常采用栅极驱动电路驱动像素阵列中的像素单元。

栅极驱动电路包括多个级联的移位寄存器，构成移位寄存器的电路包括多个晶体管以及电容。随着显示技术的快速发展，用户对显示面板的显示效果要求越来越高，随之而来的，是对栅极驱动电路的稳定性要求越来越高。

移位寄存器的电路中存在连接节点，在移位寄存器的工作过程中，若连接节点的电位不能及时调节至所需电位，会对移位寄存器的输出信号产生影响，影响栅极驱动电路的稳定性。

发明内容

本发明实施例提供一种驱动电路及显示装置，以提升驱动电路的稳定性。

第一方面，本发明实施例提供了一种驱动电路，应用于显示面板中，所述驱动电路包括：多级移位寄存器；

所述移位寄存器包括输入模块、分压模块、关断模块和输出模块；

所述输入模块连接于第一电压信号端和第一节点之间，用于在输入阶段开启，以将所述第一电压信号端提供的第一电压信号输出至所述第一节点；

所述分压模块内部具有第二节点，所述分压模块的第一端连接于第二电压信号端且第二端连接于第三电压信号端，所述分压模块的第一控制端连接于第一移位寄存信号端、第二控制端连接于第二移位寄存信号端且第三控制端连接于所述第一节点，所述分压模块用于调节所述第二节点的电位；

所述关断模块连接于所述第一节点和第四电压信号端之间，用于在关断阶段开启，以将所述第一节点的电位下拉至所述第四电压信号端提供的第四电压信号；

所述输出模块连接于第一时钟信号端和所述移位寄存器的输出端之间，所述移位寄存器的输出端和所述第一节点之间耦接一耦合电容，所述输出模块用于在输出阶段开启，以将所述第一时钟信号端提供的第一时钟信号输出至所述移位寄存器的输出端。

第二方面，本发明实施例还提供了一种显示装置，包括上一方面提供的驱动电路。

本发明实施例提供的驱动电路，通过设置移位寄存器的分压模块的第一控制端连接于第一移位寄存信号端、第二控制端连接于第二移位寄存信号端且第三控制端连接于第一节点，可以通过第一移位寄存信号端的第一移位寄存信号、第二移位寄存信号端的第二移位寄存信号以及第一节点的电位，控制分压模块迅速将第二节点的电位调节至所需电位，改善移位寄存器的输出性能，提高驱动电路的稳定性。

附图说明

图1是现有技术中的一种移位寄存器的电路示意图；

图2是本发明实施例提供的一种移位寄存器的结构示意图；

图3是本发明实施例提供的一种移位寄存器的电路示意图；

图4是本发明实施例提供的一种移位寄存器的驱动时序图；

图5是本发明实施例提供的移位寄存器在第一下拉阶段的示意图；

图6是本发明实施例提供的移位寄存器在输入阶段的示意图；

图7是本发明实施例提供的移位寄存器在输出阶段的示意图；

图8是本发明实施例提供的移位寄存器在第二下拉阶段的示意图；

图9是本发明实施例提供的另一种移位寄存器的电路示意图；

图10是本发明实施例提供的另一种移位寄存器的结构示意图；

图11是本发明实施例提供的另一种移位寄存器的电路示意图；

图12是本发明实施例提供的一种移位寄存器的局部结构示意图；

图13是本发明实施例提供的另一种移位寄存器的局部结构示意图；

图14是本发明实施例提供的另一种移位寄存器的局部结构示意图；

图15是本发明实施例提供的一种驱动电路的结构示意图；

图16是本发明实施例提供的一种驱动电路的驱动时序示意图；

图17是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1是现有技术中的一种移位寄存器的电路示意图，如图1所示，移位寄存器的电路包括第一节点P和第二节点Q，其中，第二节点Q的电位高、低决定了晶体管M2和M5的开启或关闭，进而会影响第一节点P的电位以及移位寄存器的输出端OUT的输出信号。图1所示现有电路中，第二节点Q的电位由晶体管M7和M3的通断状态决定，而晶体管M7的通断状态由晶体管M8的输出信号控制，晶体管M3的通断状态由第一节点P的电位控制，此方案导致第二节点Q的电位调节会有延时，难以迅速将第二节点Q的电位调节至所需电位，进而会影响移位寄存器的输出信号，例如造成输出信号延时，影响驱动电路的稳定性。

为解决上述问题，本申请实施例提供了一种驱动电路，应用于显示面板中，驱动电路包括多级移位寄存器；移位寄存器包括输入模块、分压模块、关断模块和输出模块；输入模块连接于第一电压信号端和第一节点之间，用于在输入阶段开启，以将第一电压信号端提供的第一电压信号输出至第一节点；分压模块内部具有第二节点，分压模块的第一端连接于第二电压信号端且第二端连接于第三电压信号端，分压模块的第一控制端连接于第一移位寄存信号端、第二控制端连接于第二移位寄存信号端且第三控制端连接于第一节点，分压模块用于调节第二节点的电位；关断模块连接于第一节点和第四电压信号端之间，用于在关断阶段开启，以将第一节点的电位下拉至第四电压信号端提供的第四电压信号；输出模块连接于第一时钟信号端和移位寄存器的输出端之间，移位寄存器的输出端和第一节点之间耦接一耦合电容，输出模块用于在输出阶段开启，以将第一时钟信号端提供的第一时钟信号输出至移位寄存器的输出端。

采用以上技术方案，可以通过第一移位寄存信号端的第一移位寄存信号、第二移位寄存信号端的第二移位寄存信号以及第一节点的电位，控制分压模块迅速将第二节点的电位调节至所需电位，改善移位寄存器的输出性能，提高驱动电路的稳定性。

以上是本申请的核心思想，基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护的范围。以下将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。

图2是本发明实施例提供的一种移位寄存器的结构示意图。本实施例提供一种驱动电路，该驱动电路应用于显示面板中，包括多级如图2所示的移位寄存器100；参见图2，移位寄存器100包括输入模块10、分压模块20、关断模块30和输出模块40；输入模块10连接于第一电压信号端FW和第一节点P之间，用于在输入阶段开启，以将第一电压信号端FW提供的第一电压信号输出至第一节点P；分压模块20内部具有第二节点Q，分压模块20的第一端连接于第二电压信号端VGH且第二端连接于第三电压信号端VGL，分压模块20的第一控制端连接于第一移位寄存信号端Gn+1、第二控制端连接于第二移位寄存信号端Gn-1且第三控制端连接于第一节点P，分压模块20用于调节第二节点Q 的电位；关断模块30连接于第一节点P和第四电压信号端BW之间，用于在关断阶段开启，以将第一节点P的电位下拉至第四电压信号端BW提供的第四电压信号；输出模块40连接于第一时钟信号端CLK和移位寄存器的输出端OUT 之间，移位寄存器的输出端OUT和第一节点P之间耦接一耦合电容C，输出模块40用于在输出阶段开启，以将第一时钟信号端CLK提供的第一时钟信号输出至移位寄存器的输出端OUT。

驱动电路包括多级移位寄存器100，各级移位寄存器100可依次向对应的栅极线提供扫描信号。具体的，对于一个移位寄存器，其第一移位寄存信号端 Gn+1可以与下一级移位寄存器的输出端OUT连接，第二移位寄存信号端Gn-1 可以与上一级移位寄存器的输出端OUT连接，如此，可以实现驱动电路中的多级移位寄存器级联，各级移位寄存器依次向对应的栅极线提供扫描信号。

在移位寄存器100的一个工作周期内，输入阶段、输出阶段和关断阶段依次执行。在输入阶段，输入模块10开启，将第一电压信号端FW提供的第一电压信号输出至第一节点P，对第一节点P进行充电，耦合电容C对第一节点P 的电位进行存储；继而进入输出阶段，输出模块40开启，将第一时钟信号端 CLK提供的第一时钟信号输出至移位寄存器的输出端OUT，向对应的栅极线提供扫描信号；继而进入关断阶段，关断模块30开启，将第一节点P的电位下拉至第四电压信号端BW提供的第四电压信号。

本实施例中，移位寄存器还包括分压模块20，分压模块20内部具有第二节点Q，且连接于第二电压信号端VGH和第三电压信号端VGL之间，通过控制第二电压信号端VGH与第二节点Q之间以及第二节点Q与第三电压信号端 VGL之间的电路的通断状态，可以将第二电压信号端VGH提供过的第二电压信号或者第三电压信号端VGL提供的第三电压信号传输至第二节点Q，实现对第二节点Q的电位进行调节。

具体的，当第二电压信号端VGH与第二节点Q之间为开启状态，第二节点Q与第三电压信号端VGL之间为关断状态时，分压模块20将第二电压信号端VGH的第二电压信号输出至第二节点Q；当第二电压信号端VGH与第二节点Q之间为开启状态，第二节点Q与第三电压信号端VGL之间为开启状态时，分压模块20将第三电压信号端VGL的第三电压信号输出至第二节点Q。其中，第二电压信号例如可以是大于0V的高电平信号，第三电压信号例如可以是小于或等于0V的低电平信号。

本实施例中，分压模块20具有多个控制端，第一控制端连接于第一移位寄存信号端Gn+1、第二控制端连接于第二移位寄存信号端Gn-1且第三控制端连接于第一节点P，从而可以使分压模块20中的第二电压信号端VGH、第二节点Q以及第三电压信号端VGL之间具有多个传输路径，通过多个控制端分别控制多个传输路径的通断，利用多个传输路径迅速将第二节点Q的电位调节至所需电位，解决了现有技术中的延时问题，改善了移位寄存器的输出性能，提高了驱动电路的稳定性。

综上，本发明实施例提供的驱动电路，通过设置移位寄存器的分压模块的第一控制端连接于第一移位寄存信号端、第二控制端连接于第二移位寄存信号端且第三控制端连接于第一节点，可以通过第一移位寄存信号端的第一移位寄存信号、第二移位寄存信号端的第二移位寄存信号以及第一节点的电位，控制分压模块迅速将第二节点的电位调节至所需电位，改善移位寄存器的输出性能，提高驱动电路的稳定性。

如图2所示，本实施例中，移位寄存器包括独立的第一电压信号端FW、第二电压信号端VGH、第三电压信号端VGL和第四电压信号端BW以及关断模块30，如此，控制关断模块30的开断，并控制输入第一电压信号端FW和第四电压信号端BW的电压信号，可对像素阵列进行正向扫描和反向扫描两种不同的扫描方式，使移位寄存器包括第一扫描模式(正向扫描模式)和第二扫描模式(反向扫描模式)，其中，正向扫描是指从像素阵列的第一行扫描至像素阵列的第N行，反向扫描是指从像素阵列的第N行扫描至像素阵列的第一行， N为大于1的整数。具体的，可选第一扫描模式(正向扫描模式)下，第一电压信号端FW和第二电压信号端VGH提供的电压信号为大于0V的高电平信号，第三电压信号端VGL和第四电压信号端BW提供的电压信号为小于或等于0V 的低电平信号；第二扫描模式(反向扫描模式)下，第一电压信号端FW和第三电压信号端VGL提供的电压信号为小于或等于0V的低电平信号，第四电压信号端BW和第二电压信号端VGH提供的电压信号为大于0V的高电平信号。

下面，结合第一扫描模式(正向扫描模式)的工作原理，对移位寄存器的结构及其工作过程做进一步解释说明。

参见图2，可选的，移位寄存器还包括下拉模块50；下拉模块50的控制端连接于第二节点Q，下拉模块50的第一端连接于第一节点P、第二端连接于移位寄存器的输出端OUT且第三端连接于第三电压信号端VGL，用于在开启时，下拉第一节点P的电位和移位寄存器的输出端OUT的电位。

由于下拉模块50的控制端连接于第二节点Q，且下拉模块50连接于第一节点P和第三电压信号端VGL之间以及移位寄存器的输出端OUT与第三电压信号端VGL之间，因此，第二节点Q的电位决定了下拉模块50的通断状态，进而决定了第一节点P和移位寄存器的输出端OUT的电位，显然，在不同的工作阶段能够迅速调节第二节点Q的电位，是提高移位寄存器的输出性能的重要条件。

具体的，当第二节点Q的电位处于使能电平的状态时，下拉模块50开启，使得第三电压信号端VGL的第三电压信号传输至第一节点P以及移位寄存器的输出端OUT，下拉第一节点P的电位和移位寄存器的输出端OUT的电位；第二节点Q的电位处于非使能电平的状态时，下拉模块50关断，第三电压信号端VGL的第三电压信号不会传输至第一节点P以及移位寄存器的输出端OUT，不会对第一节点P的电位和移位寄存器的输出端OUT的电位造成影响。

可选的，移位寄存器100的工作阶段包括第一下拉阶段和第二下拉阶段；第一下拉阶段在输入阶段之前执行，下拉模块50执行第一次下拉操作，下拉移位寄存器的输出端OUT的电位；第二下拉阶段在输出阶段之后执行，下拉模块 50执行第二次下拉操作，下拉移位寄存器的输出端OUT的电位。

具体的，参照图2，在第一下拉阶段，在第二节点Q的使能电平的控制下，下拉模块50开启，将第三电压信号端VGL的第三电压信号传输至第一节点P 以及移位寄存器的输出端OUT，下拉第一节点P的电位和移位寄存器的输出端 OUT的电位。

在输入阶段，在第二移位寄存信号端Gn-1的使能电平的控制下，输入模块 10开启，将第一电压信号端FW的第一电压信号传输至第一节点P，对第一节点P进行充电。此时，可通过分压模块20调节第二节点Q的电位为非使能电平的状态，将下拉模块50关断，以使第三电压信号端VGL的第三电压信号不会传输至第一节点P和移位寄存器的输出端OUT。

在输出阶段，由于耦合电容C对第一节点P的电位进行存储，因此，第一节点P的电位保持使能电平的状态，输出模块40在第一节点P的电位控制下开启，将第一时钟信号端CLK提供的第一时钟信号输出至移位寄存器的输出端 OUT，向对应的栅极线提供扫描信号。此时，可通过分压模块20调节第二节点 Q的电位为非使能电平的状态，将下拉模块50关断，以使第三电压信号端VGL 的第三电压信号不会传输至第一节点P和移位寄存器的输出端OUT。

在第二下拉阶段，在第二节点Q的使能电平的控制下，下拉模块50开启，将第三电压信号端VGL的第三电压信号传输至第一节点P以及移位寄存器的输出端OUT，下拉第一节点P的电位和移位寄存器的输出端OUT的电位。

至此，移位寄存器的一个周期的工作过程结束，直至下一次第二移位寄存信号端Gn-1的电位处于使能电平的状态，开启下一周期的工作过程。

可选的，关断阶段和第二下拉阶段依序执行；或者，关断阶段和第二下拉阶段依序执行，且关断阶段和第二下拉阶段的至少部分时间段重叠。如此，关断模块30和下拉模块50可先后或者同时下拉第一节点P的电位，保证第一节点P的电位可以被下拉至第三电压信号端VGL的第三电压信号。当关断阶段和第二下拉阶段的至少部分时间段重叠时，可以减小移位寄存器的栅极扫描时间，提高显示装置的扫描频率，实现高分辨率。

图3是是本发明实施例提供的一种移位寄存器的电路示意图，参见图3，可选的，输入模块10包括第一晶体管T1；第一晶体管T1连接于第一电压信号端FW和第一节点P之间，第一晶体管T1的控制端连接于第二移位寄存信号端 Gn-1。在输入阶段，第二移位寄存信号端Gn-1的电位处于使能电平的状态，第一晶体管T1开启，第一电压信号端FW的第一电压信号传输至第一节点P，对第一节点P进行充电。

参见图3，可选的，输出模块40包括第二晶体管T2；第二晶体管T2连接于第一时钟信号端CLK和移位寄存器的输出端OUT之间，第二晶体管T2的控制端连接于第一节点P。在输出阶段，第一节点P的电位处于使能电平的状态，第二晶体管T2开启，第一时钟信号端CLK提供的第一时钟信号传输至移位寄存器的输出端OUT，向对应的栅极线提供扫描信号。

参见图2，可选的，分压模块20包括第一分压单元21和第二分压单元22；第一分压单元21连接于第二电压信号端VGH和第二节点Q之间，且第一分压单元21的第一控制端连接于第一移位寄存信号端Gn+1；第二分压单元22连接于第三电压信号端VGL和第二节点Q之间，且第二分压单元22的第一控制端连接于第二移位寄存信号端Gn-1，第二分压单元22的第二控制端连接于第一节点P；第一分压单元21用于在开启时，将第二电压信号端VGH提供的第二电压信号输出至第二节点Q；第二分压单元22用于在开启时，将第三电压信号端VGL提供的第三电压信号输出至第二节点Q。

其中，第一分压单元21的第一控制端为分压模块20的第一控制端，第一分压单元21的第一控制端连接于第一移位寄存信号端Gn+1；第二分压单元22 的第一控制端为分压模块20的第二控制端，第二分压单元22的第一控制端连接于第二移位寄存信号端Gn-1；第二分压单元22的第二控制端为分压模块20 的第三控制端，第二分压单元22的第二控制端连接于第一节点P，分别用于控制第一分压单元21和第二分压单元22的通断状态。

其中，第一分压单元21用于在开启时，将第二电压信号端VGH提供的第二电压信号输出至第二节点Q；第二分压单元22用于在开启时，将第三电压信号端VGL提供的第三电压信号输出至第二节点Q。具体的，当第一分压单元 21开启，第二分压单元22关断时，第二电压信号端VGH的第二电压信号输出至第二节点Q，拉高第二节点Q的电位；当第二分压单元22开启时，第三电压信号端VGL的第三电压信号输出至第二节点Q，下拉第二节点Q的电位。

参见图3，可选的，第一分压单元21包括第三晶体管T3和第四晶体管T4，第三晶体管T3和第四晶体管T4均连接于第二电压信号端VGH和第二节点Q 之间，第三晶体管T3的控制端连接于第一移位寄存信号端Gn+1，第四晶体管 T4的控制端连接于第二电压信号端VGH；第二分压单元22包括第五晶体管T5 和第六晶体管T6，第五晶体管T5和第六晶体管T6均连接于第三电压信号端 VGL和第二节点Q之间，第五晶体管T5的控制端连接于第二移位寄存信号端 Gn-1，第六晶体管T6的控制端连接于第一节点P。具体的，当第三晶体管T3 和/或第四晶体管T4开启时，第一分压单元21开启，当第三晶体管T3和第四晶体管T4均关断时，第一分压单元21关断；当第五晶体管T5和/或第六晶体管T6开启时，第二分压单元22开启；当第五晶体管T5和第六晶体管T6均关断时，第二分压单元22关断。

参见图3，可选的，下拉模块50包括第一下拉单元51和第二下拉单元52；第一下拉单元51连接于第一节点P和第三电压信号端VGL之间，且第一下拉单元51的控制端连接于第二节点Q；第二下拉单元52连接于移位寄存器的输出端OUT和第三电压信号端VGL之间，且第二下拉单元52的控制端连接于第二节点Q；第一下拉单元51和第二下拉单元52同时开启或同时关断，开启时，将第一节点P的电位和移位寄存器的输出端OUT的电位下拉至第三电压信号端 VGL提供的第三电压信号。

第一下拉单元51的控制端和第二下拉单元52的控制端均连接于第二节点 Q，因此，当第二节点Q的电位处于使能电平的状态时，第一下拉单元51和第二下拉单元52同时开启，将第一节点P的电位和移位寄存器的输出端OUT的电位下拉至第三电压信号端VGL提供的第三电压信号；当第二节点Q的电位处于非使能状态时，第一下拉单元51和第二下拉单元52同时关断，第三电压信号端VGL的第三电压信号不会传输至第一节点P和移位寄存器的输出端 OUT。

参见图3，可选的，第一下拉单元51包括第七晶体管T7，第二下拉单元 52包括第八晶体管T8。第七晶体管T7的控制端和第八晶体管T8的控制端均与第二节点Q电连接，第七晶体管T7连接于第一节点P和第三电压信号端VGL 之间，第八晶体管T8连接于移位寄存器的输出端OUT和第三电压信号端VGL 之间。

参见图2，可选的，关断模块30的控制端连接于第一移位寄存信号端Gn+1。第一移位寄存信号端Gn+1接收下一级移位寄存器的输出端的输出信号，因此，可以将关断模块30的控制端连接于第一移位寄存信号端Gn+1，以在下一级移位寄存器输出扫描信号的同时，下拉本级移位寄存器中第一节点P的电位至第三电压信号端VGL提供的第三电压信号。参见图3，可选的，关断模块30包括第九晶体管T9，第九晶体管T9连接于第一节点P和第四电压信号端BW之间，第九晶体管T9的控制端连接于第一移位寄存信号端Gn+1。

示例性的，移位寄存器中的晶体管例如可以为NMOS晶体管，此时，可选各信号端输出信号的使能电平为高电平，非使能电平为低电平。

以移位寄存器中的晶体管为NMOS管为例，图4是本发明实施例提供的一种移位寄存器的驱动时序图，具体为正向扫描时的驱动时序。参见图4，移位寄存器的工作过程包括第一下拉阶段S1、输入阶段S2、输出阶段S3和第二下拉阶段S4，关断阶段例如可以与第二下拉阶段S4重合，正向扫描时，第一电压信号端FW和第二电压信号端VGH提供大于0V的高电平信号，第三电压信号端VGL和第四电压信号端BW提供小于或等于0V的低电平信号。

图5是本发明实施例提供的移位寄存器在第一下拉阶段的示意图，结合图 4和图5所示，在第一下拉阶段S1，第二电压信号端VGH的第二电压信号为高电平，第四晶体管T4开启；第一节点P的初始电位为较低，因此，第六晶体管T6关断，同时，由于第一移位寄存信号端Gn+1的第一移位寄存信号为低电平，第二移位寄存信号端Gn-1的第二移位寄存信号为低电平，因此，第三晶体管T3和第五晶体管T5均关断，第二电压信号端VGH的第二电压信号通过第四晶体管T4传输至第二节点Q，拉高第二节点Q的电位。进一步的，由于第二节点Q的电位升高，使得第七晶体管T7和第八晶体管T8开启，将第一节点 P的电位和移位寄存器的输出端OUT的电位下拉至第三电压信号端VGL提供的第三电压信号。

图6是本发明实施例提供的移位寄存器在输入阶段的示意图，结合图4和图6所示，在输入阶段S2，输入模块(T1)、第二分压单元(T5和T6)和第四晶体管T4均开启，第一电压信号(FW)写入第一节点P，且第三电压信号 (VGL)写入第二节点Q。具体的，在输入阶段S2，第二移位寄存信号端Gn-1 的第二移位寄存信号为高电平，因此，第一晶体管T1和第五晶体管T5开启，第一电压信号端FW提供的第一电压信号通过第一晶体管T1传输至第一节点P，对第一节点P进行充电，拉高第一节点P的电位。同时，由于第一节点P电位升高，使得第六晶体管T6开启，第三电压信号端VGL的第三电压信号通过第五晶体管T5和第六晶体管T6传输至第二节点Q，从而可以迅速拉低第二节点 Q的电位，进而使第七晶体管T7和第八晶体管T8迅速关断，避免因第二节点 Q放电不及时，导致第七晶体管T7和第八晶体管T8不能及时关断，影响第一节点P的电位以及移位寄存器的输出端OUT的电位。

图7是本发明实施例提供的移位寄存器在输出阶段的示意图，结合图4和图7，在输出阶段S3，输出模块(T2)、第四晶体管T4和第六晶体管T6均开启，第一时钟信号端CLK提供的第一时钟信号输出至移位寄存器的输出端OUT。具体的，在输出阶段S3，第一节点P的电位由于耦合电容C的作用保持高电位，因此，第二晶体管T2开启，第一时钟信号端CLK的第一时钟信号通过第二晶体管T2传输至移位寄存器的输出端OUT。同时，由于第一节点P为高电平，使得第六晶体管T6开启，第三电压信号端VGL的第三电压信号通过第六晶体管T6传输至第二节点Q，拉低第二节点Q的电位，使第七晶体管T7和第八晶体管T8关断，第三电压信号端VGL的第三电压信号不会传输至第一节点P和移位寄存器的输出端OUT。

图8是本发明实施例提供的移位寄存器在第二下拉阶段的示意图，结合图 4和图8，在第二下拉阶段S4，第一移位寄存信号端Gn+1的第一移位寄存信号为高电平，因此，第三晶体管T3开启，同时，第四晶体管T4开启，此外，由于输出阶段S3耦合电容C放电，使得第一节点P的电位下降，因此，第六晶体管T6关断，同时，由于第二移位寄存信号端Gn-1的第二移位寄存信号为低电平，因此，第五晶体管T5关断，使得第二电压信号端VGH的第二电压信号可以通过第三晶体管T3和第四晶体管T4传输至第二节点Q，从而可以迅速拉高第二节点Q的电位，进而使第七晶体管T7和第八晶体管T8迅速开启，将第三电压信号端VGL的第三电压信号传输至第一节点P和移位寄存器的输出端 OUT，及时拉低第一节点P的电位和移位寄存器的输出端OUT的电位，避免因第二节点Q充电不及时，导致第七晶体管T7和第八晶体管T8不能及时开启，进而使移位寄存器的输出信号异常，影响正常显示。除此之外，由于第九晶体管T9的控制端与第一移位寄存信号端Gn+1连接，因此，第九晶体管T9开启，第四电压信号端BW的第四电压信号可以通过第九晶体管T9传输至第一节点P，起到拉起第一节点P的电位的作用。

图9是本发明实施例提供的另一种移位寄存器的电路示意图，参见图9，可选的，移位寄存器100还包括：复位模块60，复位模块60连接于第一节点P 和第三电压信号端VGL之间，用于在复位阶段开启，以使第一节点P的电位复位至第三电压信号端VGL提供的第三电压信号。

第一节点P上可能会积累静电，在输入阶段S2之前，需要将静电释放掉，以避免第一节点P上的残留静电对移位寄存器的输出信号产生影响，影响显示效果。由于第一下拉阶段S1的持续时间通常较短，在输入阶段S2开始时，第一节点P的电位可能未下降至第三电压信号端VGL提供的第三电压信号，本实施例通过设置复位模块60，使复位模块60在复位阶段开启，可以辅助下拉模块中的第七晶体管T7，将第一节点P的电位迅速复位至第三电压信号端VGL 提供的第三电压信号，从而可以消除第一节点P上的静电，保证移位寄存器的输出信号正常，进而保证显示效果。

可选的，复位阶段可以位于第一下拉阶段S1之后，输入阶段S2之前；或者，复位阶段可以与第一下拉阶段S1重叠；或者，复位阶段可以与第一下拉阶段S1部分交叠，且第一下拉阶段S1的起始时刻位于复位阶段之前。

示例性的，参见图9，复位模块60可以包括第十晶体管T10，第十晶体管 T10连接于第一节点P和第三电压信号端VGL之间，第十晶体管T10的栅极与复位信号端RES连接，当复位信号端RES的电位为使能电平的状态时，第十晶体管T10开启，第一节点P的电位复位至第三电压信号端VGL提供的第三电压信号。

同理，参见图9，可选的，移位寄存器100还包括：初始化模块70，初始化模块70连接于移位寄存器的输出端OUT和第三电压信号端VGL之间，用于在初始化阶段开启，以使移位寄存器的输出端OUT的电位初始化至第三电压信号。

本实施例通过设置初始化模块70，使其在初始化阶段开启，可以辅助下拉模块中的第八晶体管T8，在输入阶段S2之前，将移位寄存器的输出端OUT迅速初始化至第三电压信号(VGL)，避免因移位寄存器的输出端OUT残留静电而对输出信号产生影响，保证显示效果正常。

可选的，初始化阶段可以位于第一下拉阶段S1之后，输入阶段S2之前；或者，初始化阶段可以与第一下拉阶段S1重叠；或者，初始化阶段可以与第一下拉阶段S1部分交叠，且第一下拉阶段S1的起始时刻位于初始化阶段之前。

示例性的，参见图9，初始化模块70可以包括第十一晶体管T11，第十一晶体管T11连接于移位寄存器的输出端OUT和第三电压信号端VGL之间，第十一晶体管T11的栅极与初始化信号端REF连接，当初始化信号端REF的电位为使能电平的状态时，第十一晶体管T11开启，移位寄存器的输出端OUT 的电位初始化至第三电压信号端VGL提供的第三电压信号。

除此之外，参照图9，本实施例通过设置复位模块60和初始化模块70，还可以在第二节点Q失效(例如电位较低)，无法正常开启第七晶体管T7和第八晶体管T8的情况下，利用复位模块60将第一节点P的电位下拉至第三电压信号端VGL提供的第三电压信号，利用初始化模块70将移位寄存器的输出端 OUT的电位下拉至第三电压信号端VGL提供的第三电压信号，代替下拉模块50实现其在第一下拉阶段S1和第二下拉阶段S4的功能，保证移位寄存器可以正常工作。

图10是本发明实施例提供的另一种移位寄存器的结构示意图，图10与图 2的区别仅在于分压模块20的连接方式不同，其工作原理与图2相似，同样可以提高驱动电路的稳定性，且同样可以执行正向扫描和反向扫描两种扫描模式，具体可以参照上文描述进行理解，在此不作过多说明，仅针对分压模块20的连接方式说明如下。

图2中，分压模块20除控制端以外，具有第一端和第二端，第一端和第二端分别与第二电压信号端VGH和第三电压信号端VGL连接。而在本实施例中，参见图10，可选的，分压模块20还具有第三端和第四端，分压模块20的第三端连接于第一电压信号端FW且第四端连接于第四电压信号端BW。

继续参见图2，可选的，分压模块20包括第一分压单元21和第二分压单元22；第一分压单元21的第一端连接于第一电压信号端FW、第二端连接于第二电压信号端VGH以及第三端连接于第二节点Q，且第一分压单元21的第一控制端连接于第一移位寄存信号端Gn+1；第二分压单元22的第一端连接于第三电压信号端VGL、第二端连接于第四电压信号端BW以及第三端连接于第二节点Q，且第二分压单元22的第一控制端连接于第二移位寄存信号端Gn-1，第二分压单元22的第二控制端连接于第一节点P；第一分压单元21用于在开启时，将第一电压信号端FW提供的第一电压信号或第二电压信号端VGH提供的第二电压信号输出至第二节点Q；第二分压单元22用于在开启时，将第三电压信号端VGL提供的第三电压信号或第四电压信号端BW提供的第四电压信号输出至第二节点Q。

相应的，图11是本发明实施例提供的另一种移位寄存器的电路示意图，参见图11，可选的，第一分压单元21包括第三晶体管T3和第四晶体管T4，第三晶体管T3连接于第一电压信号端FW和第二节点Q之间，第四晶体管T4连接于第二电压信号端VGH和第二节点Q之间，第三晶体管T3的控制端连接于第一移位寄存信号端Gn+1，第四晶体管T4的控制端连接于第二电压信号端 VGH；第二分压单元22包括第五晶体管T5和第六晶体管T6，第五晶体管T5 连接于第四电压信号端BW和第二节点Q之间，第六晶体管T6连接于第三电压信号端VGL和第二节点Q之间，第五晶体管T5的控制端连接于第二移位寄存信号端Gn-1，第六晶体管T6的控制端连接于第一节点P。

综上，上述实施例对移位寄存器的电路结构做了详细说明，下面对移位寄存器的膜层结构做如下说明。

图12是本发明实施例提供的一种移位寄存器的局部结构示意图，参见图 12，可选的，驱动电路还包括栅极金属层、源漏极金属层和第一金属层，栅极金属层、源漏极金属层和第一金属层不同层设置，第一金属层包括第一跨桥结构101；第二晶体管T2的栅极201和第一节点P采用第一桥接换线孔连接于同一第一跨桥结构101，栅极金属层和第一节点P所在金属层不同层设置。

参照图12，第二晶体管T2的栅极201所在膜层为栅极金属层，第二晶体管T2的源极202和漏极203所在膜层为源漏极金属层，第一跨桥结构101所在膜层为第一金属层。

如图9或图11所示，第一节点P同时与第二晶体管T2的栅极、第六晶体管T6的栅极、第七晶体管T7的源极、第九晶体管T9的源极以及第十晶体管T10的源极连接，而晶体管的栅极和源漏极位于不同的金属层，因此，需要采用跨桥结构将位于不同层的金属结构连接，即将第二晶体管T2和第六晶体管 T6的栅极与第七晶体管T7、第九晶体管T9和第十晶体管T10的源极连接在第一节点P。

如图12所示，可选的，第一节点P与源漏极金属层同层。如此，第一节点 P所在金属层与第七晶体管T7、第九晶体管T9和第十晶体管T10的源漏极同层，与第二晶体管T2和第六晶体管T6的栅极不同层，可以通过第一跨桥结构 101将第二晶体管T2的栅极201与第一节点P连接。至于同层的金属结构，则可以在其所在膜层连接。

上述结构仅为示例，并非限定，在其他实施例中，可选第一节点P所在金属层与栅极金属层同层，第一节点P和第七晶体管T7的源极通过跨桥结构连接，本领域技术人员可根据实际情况设置。

同理，图13是本发明实施例提供的另一种移位寄存器的局部结构示意图，参照图9(或图11)和图13，可选的，第一金属层包括第二跨桥结构102；第四晶体管T4的栅极401和第四晶体管T4的源极402采用第二桥接换线孔连接于同一第二跨桥结构102。

图14是本发明实施例提供的另一种移位寄存器的局部结构示意图，参照图 9(或图11)和图14，可选的，第一金属层包括第三跨桥结构103；第七晶体管 T7的栅极701和第二节点Q采用第三桥接换线孔连接于同一第三跨桥结构103，栅极金属层和第二节点Q所在金属层不同层设置。可选的，第二节点Q与源漏极金属层同层。如图14所示，第二节点Q与第七晶体管T7的源极702和漏极 703同层设置。

上述结构仅为示例，并非限定，在其他实施例中，可选第二节点Q所在金属层与栅极金属层同层，第三晶体管T3的漏极与第二节点Q通过跨桥结构连接，本领域技术人员可根据实际情况设置。

图13和图14所示结构的具体设计原理请参照图12相关内容的描述，在此不再赘述。示例性的，上述跨桥结构的材料可以为氧化铟锡(ITO)。

由于跨桥结构所在的金属层更加靠近显示面板的上表面，因此，在高温高湿环境下，若环境中的水分进入显示面板内部，容易引起跨桥结构腐蚀断路，导致屏幕显示异常。图1、图9和图11中，两个圆形虚线框及其之间的虚线表示一个跨桥结构，对比图1、图9和图11中可以看出，本实施例提供的移位寄存器不仅可以提高驱动电路的稳定性，还可以减少跨桥结构的数量，降低发生线路腐蚀的概率。

综上，上述实施例对移位寄存器的膜层结构做了简要说明，下面对驱动电路中各级移位寄存器的连接关系做如下说明。

图15是本发明实施例提供的一种驱动电路的结构示意图，参见图15，驱动电路200中，第一移位寄存信号端Gn+1连接于下一级移位寄存器的输出端 OUT，第二移位寄存信号端Gn-1连接于上一级移位寄存器的输出端OUT，从而可以实现多级移位寄存器100的级联，图15仅示例性地示出了四个移位寄存器100级联的结构。

如上所述，本实施例提供的驱动电路200可以实现正向扫描和反向扫描两种扫描模式。图16是本发明实施例提供的一种驱动电路的驱动时序示意图，具体为正向扫描模式的驱动时序。参照图15和图16，正向扫描时，第一电压信号端FW和第二电压信号端VGH提供大于0V的高电平信号，第三电压信号端VGL和第四电压信号端BW提供小于或等于0V的低电平信号，正向输入信号端STVF与第一级移位寄存器ASG1的第二移位寄存信号端Gn-1连接，用于触发第一级移位寄存器ASG1进入输入阶段S2，移位寄存器的工作过程在此不再赘述。当第一级移位寄存器ASG1的输出端OUT1向对应的栅极线输出扫描信号时，该输出信号传输至第二级移位寄存器ASG2的第二移位寄存信号端Gn-1，从而使第二级移位寄存器ASG2进入输入阶段S2，接着，当第二级移位寄存器 ASG2的输出端OUT2向对应的栅极线输出扫描信号时，其输出信号可同时传输至第一级移位寄存器ASG1的第一移位寄存信号端Gn+1和第三级移位寄存器ASG3的第二移位寄存信号端Gn-1，使第一移位寄存器ASG1进入第二下拉阶段S4，而第三级移位寄存器ASG3则进入输入阶段S2……。依次类推，驱动电路200中的多级移位寄存器100可沿第一行像素至最后一行像素的方向，依次向对应的栅极线输出扫描信号，实现像素阵列的正向逐行扫描。

参照图15，当执行反向扫描时，可以控制第一电压信号端FW和第三电压信号端VGL提供小于或等于0V的低电平信号，第四电压信号端BW和第二电压信号端VGH提供大于0V的高电平信号，反向输入信号端STVB与最后一行像素对应的移位寄存器(例如图15中ASG4)的第一移位寄存信号端Gn+1连接，用于触发该级移位寄存器进入输入阶段S2，继而使驱动电路200中的多级移位寄存器100沿最后一行像素至第一行像素的方向，依次向对应的栅极线输出扫描信号，实现像素阵列的反向逐行扫描，具体工作过程与正向扫描相同，在此不再赘述。

基于同样的发明构思，本发明实施例还提供了一种显示装置，图17是本发明实施例提供的一种显示装置的结构示意图，该显示装置300包括上述任一实施例提供的驱动电路，驱动电路可以位于显示区AA左右两侧的非显示区。该显示装置具备与上述驱动电路相同的有益效果，相同之处可参照上述显示面板实施例的描述，在此不再赘述。本发明实施例提供的显示装置01可以为图12 所示的手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (26)

1.一种驱动电路，其特征在于，应用于显示面板中，所述驱动电路包括：多级移位寄存器；

所述移位寄存器包括输入模块、分压模块、关断模块和输出模块；

所述输入模块连接于第一电压信号端和第一节点之间，用于在输入阶段开启，以将所述第一电压信号端提供的第一电压信号输出至所述第一节点；

所述分压模块内部具有第二节点，所述分压模块的第一端连接于第二电压信号端且第二端连接于第三电压信号端，所述分压模块的第一控制端连接于第一移位寄存信号端、第二控制端连接于第二移位寄存信号端且第三控制端连接于所述第一节点，所述分压模块用于调节所述第二节点的电位；

所述关断模块连接于所述第一节点和第四电压信号端之间，用于在关断阶段开启，以将所述第一节点的电位下拉至所述第四电压信号端提供的第四电压信号；

所述输出模块连接于第一时钟信号端和所述移位寄存器的输出端之间，所述移位寄存器的输出端和所述第一节点之间耦接一耦合电容，所述输出模块用于在输出阶段开启，以将所述第一时钟信号端提供的第一时钟信号输出至所述移位寄存器的输出端。

2.根据权利要求1所述的驱动电路，其特征在于，所述分压模块还具有第三端和第四端，所述分压模块的第三端连接于所述第一电压信号端且第四端连接于所述第四电压信号端。

3.根据权利要求1所述的驱动电路，其特征在于，所述关断模块的控制端连接于所述第一移位寄存信号端。

4.根据权利要求1所述的驱动电路，其特征在于，所述第一移位寄存信号端连接于下一级所述移位寄存器的输出端，所述第二移位寄存信号端连接于上一级所述移位寄存器的输出端。

5.根据权利要求1或2所述的驱动电路，其特征在于，所述移位寄存器包括第一扫描模式和第二扫描模式；

所述第一扫描模式下，所述第一电压信号端和所述第二电压信号端提供的电压信号为大于0V的高电平信号，所述第三电压信号端和所述第四电压信号端提供的电压信号为小于或等于0V的低电平信号；

所述第二扫描模式下，所述第一电压信号端和所述第三电压信号端提供的电压信号为小于或等于0V的低电平信号，所述第四电压信号端和所述第二电压信号端提供的电压信号为大于0V的高电平信号。

6.根据权利要求1所述的驱动电路，其特征在于，所述输入模块包括第一晶体管；

所述第一晶体管连接于所述第一电压信号端和所述第一节点之间，所述第一晶体管的控制端连接于所述第二移位寄存信号端。

7.根据权利要求1所述的驱动电路，其特征在于，所述输出模块包括第二晶体管；

所述第二晶体管连接于所述第一时钟信号端和所述移位寄存器的输出端之间，所述第二晶体管的控制端连接于所述第一节点。

8.根据权利要求7所述的驱动电路，其特征在于，还包括：栅极金属层、源漏极金属层和第一金属层，所述栅极金属层、所述源漏极金属层和所述第一金属层不同层设置，所述第一金属层包括第一跨桥结构；

所述第二晶体管的栅极和所述第一节点采用第一桥接换线孔连接于同一所述第一跨桥结构，所述栅极金属层和所述第一节点所在金属层不同层设置。

9.根据权利要求8所述的驱动电路，其特征在于，所述第一节点与所述源漏极金属层同层。

10.根据权利要求1所述的驱动电路，其特征在于，所述分压模块包括第一分压单元和第二分压单元；

所述第一分压单元连接于所述第二电压信号端和所述第二节点之间，且所述第一分压单元的第一控制端连接于所述第一移位寄存信号端；

所述第二分压单元连接于所述第三电压信号端和所述第二节点之间，且所述第二分压单元的第一控制端连接于所述第二移位寄存信号端；

所述第一分压单元用于在开启时，将所述第二电压信号端提供的第二电压信号输出至所述第二节点；

所述第二分压单元用于在开启时，将所述第三电压信号端提供的第三电压信号输出至所述第二节点。

11.根据权利要求10所述的驱动电路，其特征在于，

所述第一分压单元包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管均连接于所述第二电压信号端和所述第二节点之间，所述第三晶体管的控制端连接于所述第一移位寄存信号端，所述第四晶体管的控制端连接于所述第二电压信号端；

所述第二分压单元包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管均连接于所述第三电压信号端和所述第二节点之间，所述第五晶体管的控制端连接于所述第二移位寄存信号端，所述第六晶体管的控制端连接于所述第一节点。

12.根据权利要求2所述的驱动电路，其特征在于，所述分压模块包括第一分压单元和第二分压单元；

所述第一分压单元的第一端连接于所述第一电压信号端、第二端连接于所述第二电压信号端以及第三端连接于所述第二节点，且所述第一分压单元的第一控制端连接于所述第一移位寄存信号端；

所述第二分压单元的第一端连接于所述第三电压信号端、第二端连接于所述第四电压信号端以及第三端连接于所述第二节点，且所述第二分压单元的第一控制端连接于所述第二移位寄存信号端；

所述第一分压单元用于在开启时，将所述第一电压信号端提供的第一电压信号或所述第二电压信号端提供的第二电压信号输出至所述第二节点；

所述第二分压单元用于在开启时，将所述第三电压信号端提供的第三电压信号或所述第四电压信号端提供的第四电压信号输出至所述第二节点。

13.根据权利要求12所述的驱动电路，其特征在于，

所述第一分压单元包括第三晶体管和第四晶体管，所述第三晶体管连接于所述第一电压信号端和所述第二节点之间，所述第四晶体管连接于所述第二电压信号端和所述第二节点之间，所述第三晶体管的控制端连接于所述第一移位寄存信号端，所述第四晶体管的控制端连接于所述第二电压信号端；

所述第二分压单元包括第五晶体管和第六晶体管，所述第五晶体管连接于所述第四电压信号端和所述第二节点之间，所述第六晶体管连接于所述第三电压信号端和所述第二节点之间，所述第五晶体管的控制端连接于所述第二移位寄存信号端，所述第六晶体管的控制端连接于所述第一节点。

14.根据权利要求11或13所述的驱动电路，其特征在于，所述输入阶段，所述输入模块、所述第二分压单元和所述第四晶体管均开启，所述第一电压信号写入所述第一节点，且所述第三电压信号端提供的第三电压信号写入所述第二节点。

15.根据权利要求11或13所述的驱动电路，其特征在于，所述输出阶段，所述输出模块、所述第四晶体管和所述第六晶体管均开启，所述第一时钟信号端提供的第一时钟信号输出至所述移位寄存器的输出端。

16.根据权利要求11或13所述的驱动电路，其特征在于，还包括：栅极金属层、源漏极金属层和第一金属层，所述栅极金属层、所述源漏极金属层和所述第一金属层不同层设置，所述第一金属层包括第二跨桥结构；

所述第四晶体管的栅极和所述第四晶体管的源极采用第二桥接换线孔连接于同一所述第二跨桥结构。

17.根据权利要求1所述的驱动电路，其特征在于，所述移位寄存器还包括：下拉模块；

所述下拉模块的控制端连接于所述第二节点，所述下拉模块的第一端连接于所述第一节点、第二端连接于所述移位寄存器的输出端且第三端连接于所述第三电压信号端，用于在开启时，下拉所述第一节点的电位和所述移位寄存器的输出端的电位。

18.根据权利要求17所述的驱动电路，其特征在于，所述下拉模块包括第一下拉单元和第二下拉单元；

所述第一下拉单元连接于所述第一节点和所述第三电压信号端之间，且所述第一下拉单元的控制端连接于所述第二节点；

所述第二下拉单元连接于所述移位寄存器的输出端和所述第三电压信号端之间，且所述第二下拉单元的控制端连接于所述第二节点；

所述第一下拉单元和所述第二下拉单元同时开启或同时关断，开启时，将所述第一节点的电位和所述移位寄存器的输出端的电位下拉至所述第三电压信号端提供的第三电压信号。

19.根据权利要求18所述的驱动电路，其特征在于，

所述第一下拉单元包括第七晶体管，

所述第二下拉单元包括第八晶体管。

20.根据权利要求19所述的驱动电路，其特征在于，还包括：栅极金属层、源漏极金属层和第一金属层，所述栅极金属层、所述源漏极金属层和所述第一金属层不同层设置，所述第一金属层包括第三跨桥结构；

所述第七晶体管的栅极和所述第二节点采用第三桥接换线孔连接于同一所述第三跨桥结构，所述栅极金属层和所述第二节点所在金属层不同层设置。

21.根据权利要求20所述的驱动电路，其特征在于，所述第二节点与所述源漏极金属层同层。

22.根据权利要求17所述的驱动电路，其特征在于，所述移位寄存器的工作阶段包括第一下拉阶段和第二下拉阶段；

所述第一下拉阶段在所述输入阶段之前执行，所述下拉模块执行第一次下拉操作，下拉所述移位寄存器的输出端的电位；

所述第二下拉阶段在所述输出阶段之后执行，所述下拉模块执行第二次下拉操作，下拉所述移位寄存器的输出端的电位。

23.根据权利要求22所述的驱动电路，其特征在于，所述关断阶段和所述第二下拉阶段依序执行；或者，

所述关断阶段和所述第二下拉阶段依序执行，且所述关断阶段和所述第二下拉阶段的至少部分时间段重叠。

24.根据权利要求1所述的驱动电路，其特征在于，所述关断模块包括第九晶体管，所述第九晶体管连接于所述第一节点和所述第四电压信号端之间，所述第九晶体管的控制端连接于所述第一移位寄存信号端。

25.根据权利要求1所述的驱动电路，其特征在于，所述移位寄存器还包括：复位模块，所述复位模块连接于所述第一节点和所述第三电压信号端之间，用于在复位阶段开启，以使所述第一节点的电位复位至所述第三电压信号端提供的第三电压信号；

所述移位寄存器还包括：初始化模块，所述初始化模块连接于所述移位寄存器的输出端和所述第三电压信号端之间，用于在初始化阶段开启，以使所述移位寄存器的输出端的电位初始化至所述第三电压信号。

26.一种显示装置，其特征在于，包括：如上权利要求1-25任一项所述的驱动电路。

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