TWI612510B - 移位暫存器 - Google Patents

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TWI612510B
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Abstract

一種移位暫存器，其包含第一開關、第二開關、下拉電路、控制電路及輸入級電路。第一開關接收時脈訊號。第一開關和第二開關耦接至第一節點。下拉電路根據第二節點的電位選擇性將第一節點導通至系統電壓端。輸入級電路可接收前級移位暫存器輸出訊號、後級移位暫存器輸出訊號以及至少一掃描次序邏輯訊號，輸入級電路的第一輸出端根據至少一掃描次序邏輯訊號將前級移位暫存器輸出訊號或後級移位暫存器輸出訊號輸出至第二開關之控制端，輸入級電路的第二輸出端根據前級移位暫存器輸出訊號或後級移位暫存器輸出訊號之觸發將至少一掃描次序邏輯訊號輸出至控制電路之輸入端。

Description

移位暫存器
本揭示文件係有關於一種顯示面板之驅動電路，且特別是有關於一種驅動電路中之移位暫存器。
在面板產業之競爭日益激烈下，為因應消費者對於電子產品的需求，薄型化已成為當前電子產品的趨勢。然而，隨著面板元件的長時間操作後，可能會造成元件劣化的問題，使得電晶體的門檻電壓上升，或因為在面板製程中可能會製造出具有較大門檻電壓之電晶體的面板，進而導致移位暫存器(SR)電路的驅動能力下降，且導致可操作範圍降低。一種改良方式是改善元件本身的性質，使元件較不易劣化。但此種方式可能會造成元件材料成本的上升。以消費性電子產品的產品週期來說，並不是一個最佳的解決方式。
本揭示文件之一技術態樣係關於一種移位暫存器，其包含第一開關、第二開關、下拉電路、控制電路及輸入級電路。第一開關的第一端用以接收第一時脈訊號，第一開關的第二端耦接至移位暫存器之輸出端，且第一開關的控制端耦 接至第一節點。第二開關的第一端耦接第一系統電壓端，且第二開關的第二端耦接至第一節點。下拉電路耦接於第一節點及第二系統電壓端之間，下拉電路之控制端耦接至第二節點，且下拉電路根據第二節點的電位選擇性將第一節點導通至第二系統電壓端。控制電路之輸出端耦接至第二節點。輸入級電路接收前級移位暫存器輸出訊號、後級移位暫存器輸出訊號以及至少一掃描次序邏輯訊號，輸入級電路的第一輸出端根據至少一掃描次序邏輯訊號將前級移位暫存器輸出訊號或後級移位暫存器輸出訊號輸出至第二開關之控制端，且輸入級電路的第二輸出端根據前級移位暫存器輸出訊號或後級移位暫存器輸出訊號之觸發將至少一掃描次序邏輯訊號輸出至控制電路之輸入端。
因此，根據本揭示文件之技術內容，藉由提供一種移位暫存器電路，藉以改善隨著面板元件之長時間操作，電晶體之門檻電壓變大造成之移位暫存器電路驅動能力下降及可操作範圍降低的問題。
在參閱下文實施方式後，本揭示文件所屬技術領域中具有通常知識者當可輕易瞭解本揭示文件之基本精神及其他揭示文件目的，以及本揭示文件所採用之技術手段與實施態樣。
100‧‧‧移位暫存器
101‧‧‧輸出端
T1‧‧‧第一開關
T2‧‧‧第二開關
T3‧‧‧第三開關
T4‧‧‧第四開關
T5‧‧‧第五開關
T6‧‧‧第六開關
T7‧‧‧第七開關
T8‧‧‧第八開關
T9‧‧‧第九開關
T10‧‧‧第十開關
Ta1‧‧‧開關
Ta2‧‧‧開關
Tb1‧‧‧開關
Tb2‧‧‧開關
Tb3‧‧‧開關
Tb4‧‧‧開關
N1‧‧‧第一節點
N2‧‧‧第二節點
110‧‧‧下拉電路
120‧‧‧控制電路
132‧‧‧第二輸出端
151‧‧‧電阻器
Vth‧‧‧門檻電壓
XCLK‧‧‧第一時脈訊號
CLK‧‧‧第二時脈訊號
RST‧‧‧重置訊號
SR[n]‧‧‧輸出訊號SR[n-1]‧‧‧前級移位暫存器輸出訊號
SR[n+1]‧‧‧後級移位暫存器輸出訊號
VDD‧‧‧第一系統電壓端
VSS‧‧‧第二系統電壓端
U2D‧‧‧第一掃描次序邏輯訊號
D2U‧‧‧第二掃描次序邏輯訊號
t1‧‧‧時間點
t2‧‧‧時間點
P0‧‧‧時間區段
P1‧‧‧時間區段
P2‧‧‧時間區段
LV1‧‧‧第一準位
LV2‧‧‧第二準位
LV3‧‧‧第三準位
130‧‧‧輸入級電路
131‧‧‧第一輸出端
LV4‧‧‧第四準位
T11‧‧‧第十一開關
第1圖係依照本揭示文件實施例繪示一種移位暫存器的示 意圖。
第2圖係根據第1圖之實施例所繪示之移位暫存器的操作時序圖。
第3圖係依照本揭示文件實施例繪示另一實施方式之移位暫存器的示意圖。
第4圖係依照本揭示文件實施例繪示又一實施方式之移位暫存器的示意圖。
第5圖係依照本揭示文件實施例繪示另一實施方式之移位暫存器的示意圖。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本揭示文件的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本揭示文件具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。
除非本說明書另有定義，此處所用的科學與技術詞彙之含義與本揭示文件所屬技術領域中具有通常知識者所理解與慣用的意義相同。此外，在不和上下文衝突的情形下，本說明書所用的單數名詞涵蓋該名詞的複數型；而所用的複數名詞時亦涵蓋該名詞的單數型。
另外，關於本文中所使用之「耦接」，可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或 電性接觸，亦可指二或多個元件相互操作或動作。
為了改善面板元件長時間操作造成面板元件本身的劣化，使得電晶體之門檻電壓Vth變大造成之驅動電路驅動能力下降及可操作範圍降低的問題，本揭示文件提出一種移位暫存器，其可以增強驅動電路的驅動能力，並提供較大的可操作範圍。
第1圖係依照本揭示文件實施例繪示一種移位暫存器的示意圖。如第1圖所示，移位暫存器100包含第一開關T1、第二開關T2、下拉電路110、控制電路120及輸入級電路130。輸入級電路130接收前級移位暫存器輸出訊號SR[n-1]、後級移位暫存器輸出訊號SR[n+1]以及至少一掃描次序邏輯訊號而在第一輸出端131提供第一輸出訊號至第二開關T2之控制端以及在第二輸出端132提供第二輸出訊號至控制電路120之輸入端。控制電路120之輸入端耦接至輸入級電路130的第二輸出端132。上述至少一掃描次序邏輯訊號可為從上至下(up-to-down，或簡稱U2D)掃描次序邏輯訊號，亦可為從下至上(down-to-up，或簡稱D2U)掃描次序邏輯訊號。第二開關T2的第一端耦接第一系統電壓端VDD。第二開關T2的第二端耦接至第一節點N1而提供驅動第一開關T1的電壓。第一開關T1的控制端耦接至第一節點N1，第一開關T1經驅動以提供顯示於螢幕或顯示器的輸出，其輸出訊號為SR[n]。下拉電路110耦接於第一節點N1及第二系統電壓端VSS之間，以用於拉低第二開關T2於第一節點N1輸出至第一開關T1的電壓位準。控制電路120接收輸入級電路130的第二輸出端132的輸出 作為輸入，並在第二節點N2提供輸出至下拉電路110。
參閱第1圖。於操作上，輸入級電路130用於接收前級移位暫存器輸出訊號SR[n-1]、後級移位暫存器輸出訊號SR[n+1]以及至少一掃描次序邏輯訊號。輸入級電路130的第一輸出端131根據至少一掃描次序邏輯訊號將上述前級移位暫存器輸出訊號SR[n-1]或上述後級移位暫存器輸出訊號SR[n+1]輸出至第二開關T2之控制端，且上述輸入級電路130的第二輸出端132根據上述前級移位暫存器輸出訊號SR[n-1]或上述後級移位暫存器輸出訊號SR[n+1]之觸發將上述至少一掃描次序邏輯訊號輸出至控制電路120之輸入端。
繼續參閱第1圖，在操作上，第二開關T2之控制端接收輸入級電路130的第一輸出端131之輸出訊號。第二開關T2的第一端耦接第一系統電壓端VDD，且第二開關T2的第二端耦接至第一節點N1。第一開關T1的控制端耦接至第一節點N1，藉此耦接至第二開關T2的第二端。第一開關T1的第一端用以接收第一時脈訊號XCLK。第一開關T1的第二端耦接至移位暫存器100之輸出端101，以提供顯示於螢幕或顯示器的輸出，其輸出訊號為SR[n]。參閱第1圖。下拉電路110耦接於第一節點N1及第二系統電壓端VSS之間。上述下拉電路110之控制端耦接至第二節點N2。此外，上述下拉電路110可根據第二節點N2的電位選擇性將第一節點N1導通至該第二系統電壓端VSS。控制電路120之輸出端耦接至第二節點N2。
參閱第1圖。下拉電路110包含開關Ta1及開關Ta2。開關Ta1之第二端耦接第二系統電壓端VSS，開關Ta1之 控制端耦接第三開關T3之控制端及開關Ta2之控制端。開關Ta2之第一端耦接移位暫存器100之輸出端101，開關Ta2之第二端耦接第二系統電壓端VSS。繼續參閱第1圖。開關Tb1及開關Tb2形成之電路可抑制第一節點N1因開關Ta1本身之漏電流造成的電壓遽降。例如，在時間P1與P2時，第一節點N1的電壓為高電壓，開關Ta1雖為關閉狀態，但仍會因開關Ta1本身漏電流造成第一節點N1的高電壓往VSS漏電。此時，開關Tb1及開關Tb2形成一種保護電路，可使本案之移位暫存器100具有較大的漏電流容忍度。在結構上，開關Tb2之第一端耦接開關Tb1之控制端及第二開關T2之第二端，開關Tb2之第二端耦接開關Tb1之第二端。開關Tb1之第一端耦接第一系統電壓端VDD。以上實施例僅為保護電路之一種實施例，然而本揭示文件並不僅限於此。
在一實施例中，請參閱第1圖。上述控制電路120耦接第一系統電壓端VDD以及第二系統電壓端VSS。於操作上，控制電路120亦接收第二時脈訊號CLK，且上述控制電路120根據第二時脈訊號CLK以及至少一掃描次序邏輯訊號而控制第二節點N2的電位。
在另一實施例中，請繼續參閱第1圖。上述控制電路120可另包含第三開關T3。第三開關T3的第一端耦接輸入級電路130的第二輸出端132，上述第三開關T3的第二端耦接第二系統電壓端VSS或移位暫存器100之輸出端101，且第三開關T3的控制端耦接至第二節點N2。
在一實施例中，請參閱第1圖。上述控制電路120 可再包含第四開關T4、第五開關T5及第六開關T6。上述第四開關T4的第一端耦接第二節點N2，上述第四開關T4的第二端耦接第二系統電壓端VSS，且上述第四開關T4的控制端耦接至上述輸入級電路130的第二輸出端132。上述第五開關T5的第一端耦接第一系統電壓端VDD，上述第五開關T5的第二端耦接第二節點N2。上述第六開關T6的第一端耦接第一系統電壓端VDD，上述第六開關T6的第二端耦接第二節點N2。於操作上，上述第五開關T5的控制端接收第二時脈訊號CLK。上述第六開關T6的控制端接收重置訊號RST。在一實施例中，上述控制電路120可再包含耦接於上述第五開關T5與第二節點N2之間之電阻器151。
在另一實施例中，請繼續參閱第1圖。上述輸入級電路130可包含第七開關T7、第八開關T8、第九開關T9及第十開關T10。上述第七開關T7的第一端接收前級移位暫存器輸出訊號SR[n-1]，第七開關T7的第二端耦接輸入級電路130的第一輸出端131。上述第八開關T8的第一端接收後級移位暫存器輸出訊號SR[n+1]，第八開關T8的第二端耦接輸入級電路130的第一輸出端131。於操作上，上述第七開關T7的控制端接收第一掃描次序邏輯訊號U2D。上述第八開關T8的控制端接收第二掃描次序邏輯訊號D2U，其中第二掃描次序邏輯訊號D2U與第一掃描次序邏輯訊號U2D反向。
舉例來說，當移位暫存器100操作於正向掃描(由前級向後級順向掃描時)，第一掃描次序邏輯訊號U2D設定於高準位，將第七開關T7導通，使前級移位暫存器輸出訊號 SR[n-1]傳送至輸入級電路130的第一輸出端131，此時第二掃描次序邏輯訊號D2U設定於低準位，將第八開關T8關斷。另一方面，當移位暫存器100操作於反向掃描(由後級向前級逆向掃描時)，第一掃描次序邏輯訊號U2D設定於高準位，將第七開關T7關斷，此時，第二掃描次序邏輯訊號D2U設定於低準位，將第八開關T8導通，使後級移位暫存器輸出訊號SR[n+1]傳送至輸入級電路130的第一輸出端131。
上述第九開關T9的第二端耦接輸入級電路130的第二輸出端132。上述第十開關T10的第二端耦接輸入級電路130的第二輸出端132。上述第九開關T9的第一端接收第一掃描次序邏輯訊號U2D，且上述第九開關T9的控制端接收前級移位暫存器輸出訊號SR[n-1]。上述第十開關T10的第一端接收第二掃描次序邏輯訊號D2U，且上述第十開關T10的控制端接收後級移位暫存器輸出訊號SR[n+1]。第九開關T9與第十開關T10可以根據前級移位暫存器輸出訊號SR[n-1]或後級移位暫存器輸出訊號SR[n+1]的狀態選擇將第二輸出端132設定為高準位或低準位，第二輸出端132用以控制移位暫存器100中的控制電路120，並且間接控制下拉電路110。
然而本揭示文件不以上述第一掃描次序邏輯訊號或上述第二掃描次序邏輯訊號為限。於實現本揭示文件時可依照實際需求而採用施加於輸入級電路130的若干掃描次序邏輯訊號。
於一實施例中，請繼續參閱第1圖。下拉電路110可耦接於移位暫存器100之輸出端101及第二系統電壓端VSS 之間，且下拉電路110根據第二節點N2的電位選擇性將移位暫存器100之輸出端101導通至第二系統電壓端VSS。
第2圖係根據第1圖之實施例所繪示之移位暫存器的操作時序圖。於第2圖所示的例子中，是假設移位暫存器100操作於正向掃描(由前級向後級順向掃描時)作為舉例說明，也就是說，第一掃描次序邏輯訊號U2D設定於高準位，第二掃描次序邏輯訊號D2U設定於低準位，但本揭示文件並不以此為限。
如第2圖所示的例子中，當級的移位暫存器100是在時間區段P2是被觸發產生當級的輸出訊號SR[n]。首先，在時間區段P0，如第1圖及第2圖所示，前級移位暫存器輸出訊號SR[n-1]的訊號為低電位，所以第一輸出端131及第二輸出端132此時也為低電位，此時第二開關T2並未導通，所以第一節點N1的電位亦為L。此時第二輸出端132也為低準位，第四開關T4關斷，在時間區段P0之前(第2圖中未示)因週期性的時脈訊號CLK將第五開關T5導通，使第二節點N2設定為高電位，在時間區段P0中第二節點N2維持在浮動的高電位。
同時參考第1圖及第2圖，在時間區段P1，此時前一級的移位暫存器(相對第1圖當級的移位暫存器100)輸出前級移位暫存器輸出訊號SR[n-1]，故前級移位暫存器輸出訊號SR[n-1]為高電位，前級移位暫存器輸出訊號SR[n-1]通過輸入級電路130中的第七開關T7(由第一掃描次序邏輯訊號U2D導通)使第一輸出端131的電壓隨著前級移位暫存器輸出訊號SR[n-1]向上提升。同時，前級移位暫存器輸出訊號SR[n-1] 將輸入級電路130中的第九開關T9導通，使第二輸出端132的電壓隨著(第一掃描次序邏輯訊號U2D導通)向上提升。
需要特別說明的是，由時間點t1起，第一輸出端131的電壓向上提升，當第一輸出端131的電壓超過第二開關T2的門檻電壓時，將導通第二開關T2。當第二開關T2導通時，將使得第一系統電壓端VDD通過第二開關T2對第一節點N1充電，使第一節點N1的電壓在短暫時間內快速上升，由第一準位LV1(於此實施例中大致等於第二系統電壓端VSS的電位)提升至第二準位LV2(於此實施例中大致等於第一系統電壓端VDD的電位)。在第一節點N1在上述暫態上升(由第一準位LV1至第二準位LV2)的過程中，由於電晶體的元件特性，第二開關T2的控制端與第二端(也就是第一節點N1)之間存在寄生電容，因此，第一節點N1的上述暫態上升，會在第二開關T2的控制端耦合產生一個向上推升(boost)的電壓增強效果，因此，如第2圖的時間點t2起，上述推升(boost)的電壓增強效果使第一輸出端131由第三準位LV3進一步推升至第四準位LV4，其中第一輸出端131推升後的第四準位LV4高於第一系統電壓端VDD的電位。
同時參考第1圖及第2圖，在時間區段P2，此時第一節點N1為高準位，將第一開關T1導通，第一時脈訊號XCLK通過第一開關T1，在第一開關T1的第二端產生輸出訊號SR[n]。
由於上述機制使第一輸出端131可以提升至較高的第四準位LV4，遠高於第二開關T2控制端的門檻電壓，可以 將第二開關T2完全導通，如此一來，第一節點N1在時間區段P1的電壓便可理想地提升至第一系統電壓端VDD的電位，不會受到第二開關T2及/或第七開關T7本身門檻電壓Vth的影響，因此，即使因為製程因素導致第二開關T2及/或第七開關T7本身元件的門檻電壓Vth的增加，也不會造成第一節點N1在時間區段P1的電壓下降。
本揭示文件中，第一節點N1的電壓因為上述補償可以達到第一系統電壓端VDD的電壓準位，不會因為前方串接的兩個電晶體而在第一節點N1上形成壓降(例如第一節點N1的電壓僅能達到VDD-2Vth)，因此，不論門檻電壓Vth如何變化(例如因為面板之長期操作或加壓操作而使得門檻電壓Vth增加)，仍可確保第一節點N1的電壓不會受到門檻電壓Vth的影響，藉此，可以避免因門檻電壓Vth上升而導致第一節點N1的電壓不足進而導致無法正常驅動第一開關T1。綜上所述，本揭示文件可補償因面板元件長時間操作造成增加之門檻電壓Vth，可以避免第一開關T1可能無法正常驅動的問題。
繼續參考第2圖，當第二開關T2之控制端的電位提高至第四準位LV4且第二開關T2導通時，第二開關T2之第二端的電位等同於第一系統電壓端VDD的電位。
事實上，由於輸入級電路130具有第一輸出端131及第二輸出端132分別控制第二開關T2(即第一輸出端131)以及控制電路120，因此上述推升(boost)的電壓增強效果發生的暫態瞬間第一輸出端131的電位變動不會受到下拉電路110以及控制電路120的影響。換句話說，第一輸出端131並不存 在通過下拉電路110或控制電路120而連通至第二系統電壓端VSS的路徑，因此上述推升(boost)的電壓增強效果可以完全反應在第一輸出端131的電位變化而不會被同時間其他放電路徑所限制。
第3圖係依照本揭示文件實施例繪示另一實施方式之移位暫存器的示意圖。移位暫存器100包含第一開關T1、第二開關T2、下拉電路110、控制電路120及輸入級電路130。其細部架構與操作與第1圖類似，故在此不贅述。相較於第1圖，第3圖為用最少元件實施本揭示文件之實施例，其差別僅在於少了用於減少過電流對於元件的損耗之保護電路，其包含開關Tb1及開關Tb2。
第4圖係依照本揭示文件實施例繪示又一實施方式之移位暫存器的示意圖。移位暫存器100包含第一開關T1、第二開關T2、下拉電路110、控制電路120及輸入級電路130。其細部架構與操作與第1圖類似，故在此不贅述。
在一實施例中，請繼續參閱第4圖。移位暫存器100可包含第十一開關T11。第十一開關T11的第一端耦接第二開關T2的第二端，第十一開關T11的第二端耦接第一節點N1，且第十一開關T11的控制端耦接第一系統電壓端VDD。
第5圖係依照本揭示文件實施例繪示另一實施方式之移位暫存器的示意圖。如圖所示，移位暫存器100包含第一開關T1、第二開關T2、下拉電路110、控制電路120及輸入級電路130。其細部架構與操作與第1圖類似，故在此不贅述。
在一實施例中，請繼續參閱第5圖。移位暫存器 100可包含第十一開關T11。其連接方式與第4圖類似，故在此不贅述。
參閱第5圖。下拉電路110包含開關Ta1、開關Ta2，其結構與第1圖之實施例類似。開關Tb3及開關Tb4形成之電路可抑制第一節點N1因開關Ta1本身之漏電流造成的電壓遽降開關Tb3及開關Tb4形成一種保護電路，可使本案之移位暫存器100具有較大的漏電流容忍度。在架構上，開關Tb3之第一端耦接第二開關T2之第二端及第十一開關T11的第一端。開關Tb3之第二端耦接開關Ta1之第一端及開關Tb4之第一端。開關Tb3之控制端耦接開關Ta1之控制端。開關Tb4之第二端耦接開關Tb4之控制端以及移位暫存器100之輸出端101。以上實施例僅為保護電路之一種實施例，然而本揭示文件並不僅限於此。
由上述本揭示文件實施方式可知，應用本揭示文件具有下列優點。本揭示文件實施例提供一種移位暫存器，其可利用最少的元件，改善隨著面板元件之長時間使用，電晶體之門檻電壓Vth變大造成之SR電路驅動能力下降及可操作範圍降低的問題。總體而言，本揭示文件利用最少成本的改良，即可達成如上所述的技術效果，從而解決目前製程中面板元件所面臨的問題。
雖然上文實施方式中揭露了本揭示文件的具體實施例，然其並非用以限定本揭示文件，本揭示文件所屬技術領域中具有通常知識者，在不悖離本揭示文件之原理與精神的情形下，當可對其進行各種更動與修飾，因此本揭示文件之保護範圍當以附隨申請專利範圍所界定者為準。
100‧‧‧移位暫存器
101‧‧‧輸出端
T1‧‧‧第一開關
T2‧‧‧第二開關
T3‧‧‧第三開關
T4‧‧‧第四開關
T5‧‧‧第五開關
T6‧‧‧第六開關
N2‧‧‧第二節點
110‧‧‧下拉電路
120‧‧‧控制電路
130‧‧‧輸入級電路
131‧‧‧第一輸出端
132‧‧‧第二輸出端
151‧‧‧電阻器
VDD‧‧‧第一系統電壓端
T7‧‧‧第七開關
T8‧‧‧第八開關
T9‧‧‧第九開關
T10‧‧‧第十開關
Ta1‧‧‧開關
Ta2‧‧‧開關
Tb1‧‧‧開關
Tb2‧‧‧開關
N1‧‧‧第一節點
VSS‧‧‧第二系統電壓端
U2D‧‧‧第一掃描次序邏輯訊號
D2U‧‧‧第二掃描次序邏輯訊號
SR[n-1]‧‧‧前級移位暫存器輸出訊號
SR[n+1]‧‧‧後級移位暫存器輸出訊號
SR[n]‧‧‧輸出訊號
XCLK‧‧‧第一時脈訊號
CLK‧‧‧第二時脈訊號
RST‧‧‧重置訊號

Claims (12)

  1. 一種移位暫存器，包含：一第一開關，該第一開關的一第一端用以接收一第一時脈訊號，該第一開關的一第二端耦接至該移位暫存器之一輸出端，該第一開關的一控制端耦接至一第一節點；一第二開關，該第二開關的一第一端耦接一第一系統電壓端，該第二開關的一第二端耦接至該第一節點；一下拉電路，耦接於該第一節點及一第二系統電壓端之間，該下拉電路之一控制端耦接至一第二節點，該下拉電路根據該第二節點的電位選擇性將該第一節點導通至該第二系統電壓端；一控制電路，該控制電路之一輸出端耦接至該第二節點；以及一輸入級電路，用以接收一前級移位暫存器輸出訊號、一後級移位暫存器輸出訊號以及至少一掃描次序邏輯訊號，該輸入級電路的一第一輸出端根據該至少一掃描次序邏輯訊號將該前級移位暫存器輸出訊號或該後級移位暫存器輸出訊號輸出至該第二開關之一控制端，該輸入級電路的一第二輸出端根據該前級移位暫存器輸出訊號或該後級移位暫存器輸出訊號之觸發將該至少一掃描次序邏輯訊號輸出至該控制電路之一輸入端。
  2. 如請求項1所述之移位暫存器，其中該控制電路耦接該第一系統電壓端以及該第二系統電壓端，該控制 電路更接收一第二時脈訊號，該控制電路根據該第二時脈訊號以及該至少一掃描次序邏輯訊號而控制該第二節點的電位。
  3. 如請求項2所述之移位暫存器，其中該控制電路包含：一第三開關，該第三開關的一第一端耦接該輸入級電路的該第二輸出端，該第三開關的一第二端耦接該第二系統電壓端或該移位暫存器之該輸出端，該第三開關的一控制端耦接至該第二節點。
  4. 如請求項3所述之移位暫存器，其中該控制電路更包含：一第四開關，該第四開關的一第一端耦接該第二節點，該第四開關的一第二端耦接該第二系統電壓端，該第四開關的一控制端耦接至該輸入級電路的該第二輸出端；一第五開關，該第五開關的一第一端耦接該第一系統電壓端，該第五開關的一第二端耦接該第二節點，該第五開關的一控制端接收該第二時脈訊號；以及一第六開關，該第六開關的一第一端耦接該第一系統電壓端，該第六開關的一第二端耦接該第二節點，該第六開關的一控制端接收一重置訊號。
  5. 如請求項4所述之移位暫存器，其中該控制 電路更包含：一電阻器，耦接於該第五開關與該第二節點之間。
  6. 如請求項1所述之移位暫存器，其中該輸入級電路更包含：一第七開關，該第七開關的一第一端接收該前級移位暫存器輸出訊號，該第七開關的一第二端耦接該輸入級電路的該第一輸出端，該第七開關的一控制端接收一第一掃描次序邏輯訊號；一第八開關，該第八開關的一第一端接收該後級移位暫存器輸出訊號，該第八開關的一第二端耦接該輸入級電路的該第一輸出端，該第八開關的一控制端接收一第二掃描次序邏輯訊號，該第二掃描次序邏輯訊號與該第一掃描次序邏輯訊號反向；一第九開關，該第九開關的一第一端接收該第一掃描次序邏輯訊號，該第九開關的一第二端耦接該輸入級電路的該第二輸出端，該第九開關的一控制端接收該前級移位暫存器輸出訊號；以及一第十開關，該第十開關的一第一端接收該第二掃描次序邏輯訊號，該第十開關的一第二端耦接該輸入級電路的該第二輸出端，該第十開關的一控制端接收該後級移位暫存器輸出訊號。
  7. 如請求項1所述之移位暫存器，其中該下拉 電路更耦接於該移位暫存器之該輸出端及該第二系統電壓端之間，該下拉電路根據該第二節點的電位選擇性將該移位暫存器之該輸出端導通至該第二系統電壓端。
  8. 如請求項1所述之移位暫存器，更包含：一第十一開關，該第十一開關的一第一端耦接該第二開關的該第二端，該第十一開關的一第二端耦接該第一節點，該第十一開關的一控制端耦接該第一系統電壓端。
  9. 如請求項8所述之移位暫存器，更包含：一第十四開關，該第十四開關之一第一端耦接該第二開關之該第二端及該第十一開關的第一端，該第十四開關之一第二端及一控制端均耦接該下拉電路；以及一第十五開關，該第十五開關之一第一端耦接該第十四開關之該第二端，該第十五開關之該控制端耦接該第十五開關之一第二端，該第十五開關之該第二端耦接該移位暫存器之該輸出端。
  10. 如請求項1所述之移位暫存器，其中當該前級移位暫存器輸出訊號或該後級移位暫存器輸出訊號將該第二開關導通時，該第二開關之該第二端的電位由一第一準位提高至一第二準位，透過該第二開關之該第二端與該控制端之間的電容耦合，該第二開關之該第二端的電位變化使該第二開關之該控制端的電位相應由一第三準位提高至一第四準 位。
  11. 如請求項10所述之移位暫存器，其中當該第二開關之該控制端的電位提高至該第四準位且該第二開關導通時，該第二開關之該第二端的電位等同於該第一系統電壓端的電位。
  12. 如請求項1所述之移位暫存器，更包含：一第十二開關，該第十二開關之一第一端耦接該第一系統電壓端，該第十二開關之一控制端耦接該第一節點；以及一第十三開關，該第十三開關之一第一端耦接該第十二開關之該控制端及該第二開關之該第二端，該第十三開關之一第二端耦接該第十二開關之該第二端及該下拉電路，該第十三開關之一控制端耦接該下拉電路。
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