TWI475536B - 閘極驅動電路 - Google Patents

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Description

閘極驅動電路
本發明涉及一種閘極驅動電路，尤其涉及一種防止從設置節點洩露電荷以穩定從階段的輸出的閘極驅動電路。
移位暫存器輸出複數個掃描脈波以順序地驅動如液晶顯示裝置的顯示裝置的閘極線。為此，該移位暫存器包括複數個開關裝置。氧化物半導體電晶體可以用作為這種開關裝置。
第1圖為說明傳統的氧化物半導體電晶體的閘極電壓與汲極電流之間基於溫度的關係特性曲線圖。
對於在移位暫存器中使用的N型氧化物半導體電晶體而言，其臨界電壓最好具有正值。然而，隨著溫度增加，該氧化物半導體電晶體的臨界電壓負向地移動，如第1圖所示。為此，在移位暫存器的輸出週期中關閉的N型氧化物半導體電晶體在高溫時可以不被正常地關閉，由此產生洩漏電流。該洩漏電流可降低設置節點處的電壓，此即造成該移位暫存器的輸出不被正常地產生的問題。
第2圖為說明設置節點處的電壓與掃描脈波的電壓基於傳統的氧化物半導體電晶體的臨界電壓的變化的示意圖。
由第2圖(a)可以看出，當氧化物半導體電晶體的臨界電壓Vth為-1時，設置節點處的電壓Vq由於該氧化物半導體電晶體的洩漏電流而急速下降，以使作為移位暫存器的輸出的掃描脈波的電壓Vsp也急速下降。
同樣地，由第2圖(b)可以看出，當氧化物半導體電晶體的臨界電壓Vth為-3時，該氧化物半導體電晶體的洩露電流進一步增加，以使設置節點處的電壓Vq不能增加，由此導致掃描脈波的電壓Vsp根本不產生。
因此，本發明旨在提供一種閘極驅動電路，其基本上可以避免由於現有技術的侷限和缺點造成的一個或複數個問題。
本發明的一個目的是提供一種閘極驅動電路，其中向負責輸出的上拉開關裝置提供的時脈脈波和向負責充電或放電設置節點的開關裝置提供的時脈脈波具有不同的波形，從而防止從設置節點電流的洩露。
本發明的額外的優點、目的及特點將在以下的說明書中闡述，且部分地將對熟悉本領域的技術人員藉由說明書或實踐本發明而顯而易見。本發明的這些目的和其他優點可以藉由說明書及申請專利範圍以及所附說明書附圖中特定所指的結構獲得和瞭解。
為了獲得這些目的和其他優點並根據本發明的目的，如這裏具體而廣泛地描述，一閘極驅動電路包括：一第一時脈產生器，以輸出n(n為等於或大於2的自然數)個具有不同的複數個相位的輸出控制時脈脈波；一第二時脈產生器，以創建m*n(m為自然數)個具有不同的複數個相位的輸出時脈脈波並且該等輸出時脈脈波在其複數個高週期中彼此部分地重疊，以便於以相位序列排列該等m*n個輸出時脈脈波，從而以n為單元結合該等以相位序列排列的m*n個輸出時脈脈波以產生m個組，該m個組的每一組皆具有n個該等輸出時脈脈波，並且輸出該等m*n個輸出時脈脈波，以使具有包括在每一組中的一第k個相位序列的一輸出時脈脈波的一上升邊緣位於在該等n個輸出控制時脈脈波中具有一第k個相位序列的一輸出控制時脈脈波的一高週期中；以及一移位暫存器，以接收自該第一時脈產生器的該等n個輸出控制時脈脈波以及自該第二時脈產生器的該等m*n個輸出時脈脈波，並且順序地輸出複數個掃描脈波。
該等n個輸出控制時脈脈波和該等m*n個輸出時脈脈波的每一個皆包括複數個週期性地產生的脈衝，以及包含在具有一第k個相位序列且屬於一第j(j為等於或小於m的自然數)組的一輸出時脈脈波的一脈衝的一上升邊緣位於具有一第k個相位序列的一脈衝的一高週期中。
該第m*n個輸出時脈脈波進一步包括一虛擬脈衝，以及該虛擬脈衝與具有比一第一輸出時脈脈波的相位更之前的一相位之一起始脈波有相同的輸出時序。
該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆係低於或等於該等m*n個輸出時脈脈波的每一個在其一低週期的電壓。
該等m*n個輸出時脈脈波的每一個皆不與該等n個輸出控制時脈脈波 的至少其中之一重疊。
該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段藉由該階段的一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波係藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波係藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一第二開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第二開關裝置開啟時，將該設置節點與傳送一第一放電電壓的一第一放電電壓線互連；以及一上拉開關裝置，其根據施加於該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該等輸出時脈線的任意一個與該第p階段的一輸出終端互連，該輸出時脈脈波的一高週期不與提供至該第二開關裝置的該輸出控制時脈脈波的一高週期重疊，該等n個輸出控制時脈脈波的每一個在其該低週期的電壓皆低於或等於該第一放電電壓，提供至該第(p-q)階段的該輸出時脈脈波之一高週期與提供至該第p階段的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波之一高週期中。
其中q為1或2。
該第p階段進一步包括：一第三開關裝置，其根據自該等輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一重置節點互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波。
該第p階段進一步包括從以下的裝置中所選擇的至少一個：一第五開關裝置，其根據自一第(p+r)(r為自然數)階段的一掃描脈波而開啟或關 閉，並且當該第五開關裝置開啟時，將該設置節點與該第一放電電壓線互連；一第六開關裝置，其根據施加至該第p階段的該輸出終端的電壓而開啟或關閉，並且當該第六開關裝置開啟時，將該重置節點與該第二放電電壓線互連；一第七開關裝置，其根據自該第(p+r)階段的該掃描脈波而開啟或關閉，並且當該第七開關裝置開啟時，將該第p階段的該輸出終端與該第三放電電壓線互連；以及一第八開關裝置，其根據自一第(p-s)(s為自然數)階段的一掃描脈波而開啟或關閉，並且當該第八開關裝置開啟時，將該充電電壓線與該設置節點互連。
該等m*n個輸出時脈脈波的每一個在其一高週期的電壓皆係高於或等於該等n個輸出控制時脈脈波的每一個在其一高週期的電壓。
該第p階段進一步包括：一第三開關裝置，其根據自該等輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一共用節點互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當第該四開關裝置開啟時，將該共用節點與傳送一第二放電電壓的一第二放電電壓線互連；一第五開關裝置，其根據施加至該共用節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該充電電壓線與一重置節點互連；一第六開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第六開關裝置開啟時，將該重置節點與該第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波。
該第p階段進一步包括：一第三開關裝置，其根據自一第(p-r)階段的一掃描脈波而開啟或關閉，並且當該第三開關裝置開啟時，將該設置節點與傳送一充電電壓的一充電電壓線互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連；以及一電容，其於連接至該上拉開關裝置的該輸出時脈線 與該重置節點之間連接。
該第p階段進一步包括：一第三開關裝置，其根據自一第(p-s)階段的一掃描脈波而開啟或關閉，並且當該第三開關裝置開啟時，將該設置節點與傳送一充電電壓的一充電電壓線互連；一第四開關裝置，其根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第四開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一重置節點互連；一第五開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該第四開關裝置與該上拉開關裝置均被提供有相同的輸出時脈脈波。
該第p階段進一步包括：一第三開關裝置，其根據施加至該第p階段的該輸出終端的電壓而開啟或關閉，並且當該第三開關裝置開啟時，將一重置節點與傳送一第二放電電壓的一第二放電電壓線互連；一第四開關裝置，其根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第四開關裝置開啟時，將傳送一充電電壓的一充電電壓線與該重置節點互連；一第五開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該重置節點與該第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該第四開關裝置與該上拉開關裝置均被提供有相同的輸出時脈脈波。
該第p階段進一步包括：一第三開關裝置，根據自一充電電壓線的一充電電壓而開啟，以連接該充電電壓線與一重置節點；一第四開關裝置，根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該第四開關裝置與該上拉開關裝置均被提供有相同的輸出時脈脈波。
該第p階段進一步包括：一第三開關裝置，其根據自一充電電壓線的一充電電壓而開啟，以連接該充電電壓線與一重置節點；一第四開關裝置，其根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；一第五開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該重置節點與該第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該第四開關裝置與該第二開關裝置均被提供有相同的輸出時脈脈波。
該等n個輸出控制時脈脈波的複數個高週期不相互重疊。
該第一放電電壓至該第三放電電壓的其中至少兩個係為相同。
該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段皆藉由其一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波均藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一上拉開關裝置，根據施加至該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該輸出時脈線的任意一個與該第p階段的一輸出終端互連；一第三開關裝置，根據自該輸出時脈線的任意一個的該輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一重置節點互連；一第四開關裝置，根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波，該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆係低於或等於該第二放電電壓及該第三放電電壓，提供至該第(p-q)階段的該輸出時脈脈波的一高週 期與提供至該第p階段的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波的一高週期中。
該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段皆藉由其一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波均藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一上拉開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該輸出時脈線的任意一個與該第p階段的該輸出終端互連；一第三開關裝置，其根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，連接該輸出時脈線與一重置節點；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波，該輸出時脈脈波的一高週期不與提供至該第一開關裝置的該輸出控制時脈脈波的一高週期重疊，該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆係低於或等於該第二放電電壓和該第三放電電壓，提供至該第(p-q)階段的該輸出時脈脈波的一高週期與提供至該第p階段提供的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波的一高週期中。
該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段藉由其一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波均藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開 關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一上拉開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該輸出時脈線的任意一個與該第p階段的一輸出終端互連；一第三開關裝置，其根據自一充電電壓線的一充電電壓而開啟，以將該等輸出時脈線的任意一個與一重置節點互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波，該輸出時脈脈波的一高週期不與提供至該第一開關裝置提供的該輸出控制時脈脈波的一高週期重疊，該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆低於或等於該第二放電電壓和該第三放電電壓，提供至該第(p-q)階段的該輸出時脈脈波的一高週期與提供至該第p階段的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波的一高週期中。
該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段藉由其一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波均藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一上拉開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該等輸出時脈線的任意一個與該第p階段的一輸出終端互連；一第三開關裝置，其根據自該等輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一共用節點互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該共用節點與傳送一 第二放電電壓的一第二放電電壓線互連；一第五開關裝置，其根據施加至該共用節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該充電電壓線與一重置節點互連；一第六開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第六開關裝置開啟時，將該重置節點與該第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該輸出時脈脈波的一高週期不與提供至該第一開關裝置的該輸出控制時脈脈波的一高週期重疊，該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆低於該第二放電電壓和該第三放電電壓，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波，提供至該第(p-q)階段的該輸出時脈脈波的一高週期與提供至該第p階段的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波的一高週期中。
可以理解地是，本發明的前面的概述及後面的詳細描述為示例性及解釋性並意在為申請專利範圍所要保護的發明提供進一步解釋說明。
現在參考本發明的優選實施例，並參考所附圖式作出詳細說明。在可能之處，相似的附圖標記將用於代表相同或相似的組成部分。
第3圖為顯示根據本發明的實施例中閘極驅動電路的方塊圖。
如第3圖所示，閘極驅動電路包括：第一時脈產生器CG1、第二時脈產生器CG2、以及移位暫存器SR。
所述第一時脈產生器CG1輸出n(n為等於或大於2的自然數)個具有不同相位的輸出控制時脈脈波i-CLK。所述n個輸出控制時脈脈波係藉由n個輸出控制時脈線傳送。
所述第二時脈產生器CG2輸出m*n個具有不同相位的輸出時脈脈波CLK。具體地，所述第二時脈產生器CG2產生m*n(m為自然數)個具有不同相位的輸出時脈脈波，並且在其高週期彼此部分地重疊，以相位序列排列所述m*n個輸出時脈脈波，並且以n為單元結合所述以相位序列排列 的m*n個輸出時脈脈波以產生m組。這裏，每一組具有n個輸出時脈脈波。同樣地，所述第二時脈產生器CG2輸出m*n個輸出時脈脈波，以使具有包括在每一組中的第k個相位序列的輸出時脈脈波的上升邊緣位於在該等n個輸出控制時脈脈波中具有第k個相位序列的輸出控制時脈脈波的高週期中。所述m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送。
該等n個輸出控制時脈脈波和該等m*n個輸出時脈脈波的每一個皆包括複數個週期性地產生的脈衝。包含在具有第k個相位序列且屬於第j(j為等於或小於m的自然數)組的輸出時脈脈波的脈衝的一上升邊緣位於具有第k個相位序列的脈衝的高週期中。
第m*n個輸出時脈脈波進一步包括虛擬脈衝，該虛擬脈衝與具有比第一輸出時脈脈波的相位更之前的相位之起始脈波有相同的輸出時序。
該等n個輸出控制時脈脈波的每一個在其低週期的電壓皆係低於或等於該等m*n個輸出時脈脈波的每一個在其低週期的電壓。
該等m*n個輸出時脈脈波的每一個皆不與該等n個輸出控制時脈脈波的至少其中之一重疊。
該移位暫存器接收自該第一時脈產生器CG1的該等n個輸出控制時脈脈波以及自該第二時脈產生器CG2的該等m*n個輸出時脈脈波，以順序地輸出h(h為等於或大於2的自然數)個掃描脈波。
自第一時脈產生器CG1輸出的輸出控制時脈脈波和自第二時脈產生器CG2輸出的輸出時脈脈波具有下面的形式。
第4圖為根據本發明的第一實施例中輸出控制時脈脈波與輸出時脈脈波的時序圖。
如第4圖所示，所述輸出控制時脈脈波包括四種具有不同相位的輸出控制時脈脈波i-CLK1至i-CLK4，以及所述輸出時脈脈波包括四種具有不同相位的輸出時脈脈波CLK1至CLK4。即，第4圖顯示了當n=4，m=1，並且j=1時輸出控制時脈脈波與輸出時脈脈波的波形。
如第4圖所示，所述第一至第四輸出時脈脈波CLK1至CLK4的高週期彼此重疊了1/3秒。所述第一至第四輸出時脈脈波CLK1至CLK4的每一個包括複數個週期地產生的脈衝。
所述第一至第四輸出控制時脈脈波i-CLK1至i-CLK4的每一個包括複 數個週期地或非週期地產生的脈衝。所述第一至第四輸出控制時脈脈波i-CLK1至i-CLK4的高週期可以相互重疊或彼此不重疊。在第4圖中，所述第一至第四輸出控制時脈脈波i-CLK1至i-CLK4的高週期彼此不重疊。該第一至第四輸出控制時脈脈波i-CLK1至i-CLK4均藉由第一至第四輸出控制時脈線傳送。
所述第一至第四輸出控制時脈脈波i-CLK1至i-CLK4的每一個在其低週期的電壓均低於或等於所述第一至第四輸出時脈脈波CLK1至CLK4的每一個在其低週期的電壓。所述第一至第四輸出時脈脈波CLK1至CLK4均藉由第一至第四輸出時脈線傳送。
如第4圖所示，所述第一輸出時脈脈波CLK1的上升邊緣位於所述第一輸出控制時脈脈波i-CLK1的高週期中。所述第二輸出時脈脈波CLK2的上升邊緣位於所述第二輸出控制時脈脈波i-CLK2的高週期中。所述第三輸出時脈脈波CLK3的上升邊緣位於所述第三輸出控制時脈脈波i-CLK3的高週期中。所述第四輸出時脈脈波CLK4的上升邊緣位於第四輸出控制時脈脈波i-CLK4的高週期中。
所述第一輸出時脈脈波CLK1的高週期與第一至第三輸出控制時脈脈波i-CLK1至i-CLK3重疊，並且所述第一輸出時脈脈波CLK1的高週期不與第四輸出控制時脈脈波i-CLK4重疊。所述第二輸出時脈脈波CLK2的高週期與第二至第四輸出控制時脈脈波i-CLK2至i-CLK4重疊，並且所述第二輸出時脈脈波CLK2的高週期不與所述第一輸出控制時脈脈波i-CLK1重疊。所述第三輸出時脈脈波CLK3的高週期與第三、第四以及第一輸出控制時脈脈波i-CLK3、i-CLK4以及i-CLK1重疊，並且所述第三輸出時脈脈波CLK3的高週期不與所述第二輸出控制時脈脈波i-CLK2重疊。所述第四輸出時脈脈波CLK4的高週期與第四、第一以及第二輸出控制時脈脈波i-CLK4、i-CLK1以及i-CLK2重疊，並且所述第四輸出時脈脈波CLK4的高週期不與所述第三輸出控制時脈脈波i-CLK3重疊。
當將具有包括第一輸出時脈脈波CLK1的上升邊緣的高週期的第一輸出控制時脈脈波i-CLK1定義為正等向時脈脈波(positive iso clock pulse)時，不與所述第一輸出時脈脈波CLK1的高週期重疊的所述第四輸出控制時脈脈波i-CLK4可被定義為與正等向時脈脈波相反的負等向時脈脈波。因此， 在第4圖中，第一輸出控制時脈脈波i-CLK1與第四輸出控制時脈脈波i-CLK4分別為所述第一輸出時脈脈波CLK1的正和負等向時脈脈波。第二輸出控制時脈脈波i-CLK2與第一輸出控制時脈脈波i-CLK1分別為所述第二輸出時脈脈波CLK2的正和負等向時脈脈波。第三輸出控制時脈脈波i-CLK3與第二輸出控制時脈脈波i-CLK2分別為所述第三輸出時脈脈波CLK3的正和負等向時脈脈波。第四輸出控制時脈脈波i-CLK4與第三輸出控制時脈脈波i-CLK3分別為所述第四輸出時脈脈波CLK4的正和負等向時脈脈波。
相應的正和負等向時脈脈波可以相互重疊或者彼此不重疊。例如，分別為所述第一輸出時脈脈波CLK1的正和負等向時脈脈波的所述第一輸出控制時脈脈波i-CLK1與第四輸出控制時脈脈波i-CLK4可以相互重疊或者彼此不重疊。
與此同時，在第4圖中，包含在第四輸出時脈脈波CLK4中的脈衝的第一個為虛擬脈衝。該虛擬脈衝與起始脈波同步。
第5圖為根據本發明的第二實施例中輸出控制時脈脈波與輸出時脈脈波的時序圖。
如第5圖所示，第一至第六輸出時脈脈波CLK1至CLK6的高週期彼此重疊了1/3秒。第一至第六輸出時脈脈波CLK1至CLK6的每一個包括複數個週期性地產生的脈衝。
所述第一至第三輸出控制時脈脈波i-CLK1至i-CLK3的每一個均包括複數個週期性地或非週期性地產生的脈衝。同樣地，所述第一至第三輸出控制時脈脈波i-CLK1至i-CLK3的高週期可以相互重疊或者彼此不重疊。在第5圖中，所述第一至第三輸出控制時脈脈波i-CLK1至i-CLK3的高週期彼此不重疊。
所述第一至第三輸出控制時脈脈波i-CLK1至i-CLK3的每一個在其低週期的電壓(低電壓)低於所述第一至第六輸出時脈脈波CLK1至CLK6的每一個在其低週期的電壓(低電壓)。
如第5圖所示，所述輸出控制時脈脈波包括三種具有不同相位的輸出控制時脈脈波，以及所述輸出時脈脈波包括六種具有不同相位的輸出時脈脈波。即，第5圖顯示了當n=3，m=2，並且j=2時所述輸出控制時脈脈波 與所述輸出時脈脈波的波形。
所述輸出時脈脈波與所述輸出控制時脈脈波可以具有m：1的關係。在第5圖中，所述輸出時脈脈波與所述輸出控制時脈脈波具有2：1的關係。
所述第一至第三輸出時脈脈波構成第一組，所述第四至第六輸出時脈脈波構成第二組。在每一組中具有第k個相位序列的輸出時脈脈波的上升邊緣位於具有第k個相位序列的輸出控制時脈脈波的高週期中。例如，在第一組中具有第一相位序列的第一輸出時脈脈波CLK1的上升邊緣與在第二組中具有第一相位序列的第四輸出時脈脈波CLK4的上升邊緣均位於具有第一相位序列的第一輸出控制時脈脈波i-CLK1的高週期中。具體地，第一輸出時脈脈波CLK1的上升邊緣位於第一輸出控制時脈脈波i-CLK1的第一脈衝的高週期中，而第四輸出時脈脈波CLK4的上升邊緣位於第一輸出控制時脈脈波i-CLK1的第二脈衝的高週期中。
以同樣地的方式，所述第一和第五輸出時脈脈波CLK1和CLK5的上升邊緣均位於所述第二輸出控制時脈脈波i-CLK2的高週期中，而所述第三和第六輸出時脈脈波CLK3和CLK6的上升邊緣均位於所述第三輸出控制時脈脈波i-CLK3的高週期中。
第5圖的第一至第三輸出控制時脈脈波i-CLK1至i-CLK3可被定義為如前所述的正和負等向時脈脈波。
即，所述第一輸出控制時脈脈波i-CLK1和所述第三輸出控制時脈脈波i-CLK3分別為第一和第四輸出時脈脈波CLK1和CLK4的正和負等向時脈脈波。所述第二輸出控制時脈脈波i-CLK2和第一輸出控制時脈脈波i-CLK1分別為第二和第五輸出時脈脈波CLK2和CLK5的正和負等向時脈脈波。所述第三輸出控制時脈脈波i-CLK3和第一輸出控制時脈脈波i-CLK1分別為第三和第六輸出時脈脈波CLK3和CLK6的正和負等向時脈脈波。
與此同時，在第5圖中，包含在第六輸出時脈脈波CLK6的脈衝的第一個為虛擬脈衝。該虛擬脈衝與起始脈波同步。
第4圖或第5圖所示的輸出控制時脈脈波和輸出時脈脈波可以施加至第1圖的移位暫存器SR。
第6圖為詳細地顯示第1圖的移位暫存器SR的結構的示意圖。
如第6圖所示，所述移位暫存器SR包括h個階段ST1至STh。所述階 段ST1至STh的每一個藉由其輸出終端OT輸出一個訊框週期中的一個掃描脈波SP1至SPh。
所述階段ST1至STh的每一個使用掃描脈波驅動與其連接的閘極線。此外，所述階段ST1至STh的每一個由此控制下游階段的操作。同樣地，所述階段ST1至STh的每一個由此可以基於移位暫存器的結構控制上游階段的操作以及下游階段的操作。向第h階段STh提供掃描脈波的虛擬階段自第h階段STh的下游進一步地被提供。可以基於所述移位暫存器的結構提供數個虛擬階段。
所述階段ST1至STh按順序從第一階段ST1至第h階段STh輸出掃描脈波。即，第一階段ST1輸出第一掃描脈波SP1，然後第二階段ST2輸出第二掃描脈波SP2，第三階段ST3然後輸出第三掃描脈波SP3，...，第h階段STh最終輸出第h掃描脈波SPh。
向液晶面板(圖未示)的閘極線順序地提供自階段ST1至STh輸出的掃描脈波，除虛擬階段之外，順序地掃描閘極線。同樣地，自每一個階段輸出的掃描脈波僅被提供至上游階段。或者，自每一個階段輸出的掃描脈波可被提供至上游階段和下游階段。或者，自每一個階段輸出的掃描脈波可以僅被提供至下游階段。
該移位暫存器SR可以配置於所述液晶面板內。即，所述液晶面板具有用於顯示圖像的顯示區域以及顯示區域周圍的非顯示區域，並且所述移位暫存器位於非顯示區域。
以此方式配置的移位暫存器SR的階段ST1至STh被提供有如上所述的輸出控制時脈脈波和輸出時脈脈波。在第6圖中，第一至第四輸出控制時脈脈波i-CLK1至i-CLK4以及第4圖所示的第一至第四輸出時脈脈波CLK1至CLK4均被提供至所述階段。
在第6圖中，第p階段被提供有自第(p-1)階段的掃描脈波以及自第(p+2)階段的掃描脈波。或者，第p階段可以提供有自第(p-2)階段的掃描脈波以及自第(p+3)階段的掃描脈波。
同樣地，在第6圖中，第p階段與上游階段和下游階段互連。或者，第p階段可以僅與上游階段互連。
下面將更加詳細地描述每一階段的建構。
第7圖至第17圖為顯示根據本發明第一至第十一實施例之階段的建構。在每一圖式中，i-CLKa和i-CLKb表示相應的正和負等向時脈脈波。即，i-CLKa表示CLKc的正等向時脈脈波，i-CLKb表示CLKc的負等向時脈脈波。
下面將給出假設第4圖所示的第一至第四輸出控制時脈脈波i-CLK1至i-CLK4以及第一至第四輸出時脈脈波CLK1至CLK4均被提供至第7圖至第17圖的階段的描述。
下面將參考第7圖描述根據第一實施例的階段的建構。
如第7圖所示，第p階段包括：第一開關裝置Tr1、第二開關裝置Tr2、以及上拉開關裝置Pu。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連，而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期可以與提供至第二開關裝置Tr2的輸出控制時脈脈波的高週期重疊。或者，提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期可以不與提供至第二開關裝置Tr2的輸出控制時脈脈波的高週期重疊。
提供至第(p-q)階段的輸出時脈脈波i-CLKa的高週期可以與提供至第p階段的輸出時脈脈波i-CLKa的高週期部分地重疊。
下面將參考第8圖描述根據第二實施例之階段的建構。
如第8圖所示，第p階段包括：第一至第四開關裝置Tr1至Tr4、上拉開關裝置Pu、以及下拉開關裝置Pd。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據自輸出時脈線的輸出時脈脈波開啟或關閉包含在第p階段的第三開關裝置Tr3，並且當開啟時將傳送充電電壓VDD的充電電壓線與重置節點QB互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與傳送第三放電電壓VSS3的第三放電電壓線互連。
所述上拉開關裝置Pu和第三開關裝置Tr3均被提供有相同的輸出時脈脈波。所述輸出控制時脈脈波的每一個在其低週期的電壓均低於或等於第一放電電壓VSS1。
第一放電電壓VSS1等於或不同於第二放電電壓VSS2。在第一放電電壓VSS1不同於第二放電電壓VSS2的情況下，第一放電電壓VSS1低於或高於第二放電電壓VSS2。
或者，第一至第三放電電壓VSS1至VSS3可以相同。作為另一選擇， 第一至第三放電電壓VSS1至VSS3的兩個可以相同。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
下面將參考第9圖描述根據第三實施例之階段的建構。
如第9圖所示，第p階段包括：第一至第八開關裝置Tr1至Tr8、上拉開關裝置Pu、以及下拉開關裝置Pd。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據自輸出時脈線的輸出時脈脈波開啟或關閉包含在第p階段的第三開關裝置Tr3，並且當開啟時將傳送充電電壓VDD的充電電壓線與重置節點QB互連。取代輸出時脈脈波，充電電壓VDD或另一輸出時脈脈波(除CLKc之外)可以提供至第三開關裝置Tr3。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據自第(p+2)階段的掃描脈波開啟或關閉包含在第p階段的第五開關裝置Tr5，並且當開啟時將所述設置節點Q與第一放電電壓線互連。第五開關裝置Tr5可以被提供有自第(p+3)階段的掃描脈波而不是自第(p+2)階段的掃描脈波。
根據施加於第p階段的輸出終端OT的電壓開啟或關閉包含在第p階段的第六開關裝置Tr6，並且當開啟時將重置節點QB與第二放電電壓線互連。
根據自第(p+2)階段的掃描脈波開啟或關閉包含在第p階段的第七開關裝置Tr7，並且當開啟時將第p階段的輸出終端OT與第三放電電壓線互連。所述第七開關裝置Tr7可以被提供有自第(p+3)階段的掃描脈波而不是自第(p+2)階段的掃描脈波。
根據自第(p-1)階段的掃描脈波開啟或關閉包含在第p階段的第八開關裝置Tr8，並且當開啟時將充電電壓線與所述設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，所述第八開關裝置Tr8被提供有自起始傳送線而不是第(p-1)階段的起始脈波。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與傳送第三放電電壓VSS3的第三放電電壓線互連。
所述第一至第三放電電壓VSS1至VSS3以及充電電壓VDD為直流電壓。第一至第三放電電壓VSS1至VSS3設置為低於充電電壓VDD。例如，充電電壓VDD可以具有正值，而放電電壓可以具有負值。
所述第一至第三放電電壓VSS1至VSS3可以具有相同的電壓值。或者，第一至第三放電電壓VSS1至VSS3的至少兩個可以具有不同值。在第一至第三放電電壓VSS1至VSS3的至少兩個具有不同值的情況下，第一放電電壓VSS1可以為最高或最低，第二放電電壓VSS2可以為最高或最低，或者第三放電電壓VSS3可以為最高或最低。或者，第一放電電壓VSS1可以設置為最高，第三放電電壓VSS3可以設置為最低，以及第二放電電壓VSS2可以設置為在第一放電電壓VSS1與第三放電電壓VSS3之間。同樣地，第二放電電壓VSS2可以設置為最高，第三放電電壓VSS3可以設置為最低，以及第一放電電壓VSS1可以設置為在第二放電電壓VSS2與第三放電電壓VSS3之間。同樣地，第三放電電壓VSS3可以設置為最高，第一放電電壓VSS1可以設置為最低，以及第二放電電壓VSS2可以設置為在第三放電電壓VSS3與第一放電電壓VSS1之間。同樣地，第一放電電壓VSS1與第三放電電壓VSS3可以設置為相同，並且第二放電電壓VSS2可以設置為等於或低於第三放電電壓VSS3。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第 一開關裝置Tr1的輸出控制時脈脈波的高週期中。
與此同時，在第三實施例中，第一放電電壓VSS1可以替換為輸出時脈脈波。在這種情況下，替換第一放電電壓VSS1的輸出時脈脈波與提供至上拉開關裝置Pu的輸出時脈脈波相同。
在第三實施例中，所述輸出控制時脈脈波i-CLK1至i-CLK4的每一個在其高週期的電壓(高電壓)設置為等於或低於所述輸出時脈脈波CLK1至CLK4的每一個在其高週期的電壓(高電壓)。
同樣地，第一和第二放電電壓VSS1和VSS2可以等於或低於所述輸出控制時脈脈波的每一個在其低週期的電壓。
與此同時，所述第五至第八開關裝置Tr5至Tr8的至少其中之一可以從第三實施例的結構中移除。
下面將參考第10圖描述根據第四實施例之階段的建構。
如第10圖所示，第p階段包括：第一至第六開關裝置Tr1至Tr6、上拉開關裝置Pu、以及下拉開關裝置Pd。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據自輸出時脈線的輸出時脈脈波開啟或關閉包含在第p階段的第三開關裝置Tr3，並且當開啟時將傳送充電電壓VDD的充電電壓線與共用節點CN互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將共用節點CN與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據施加於共用節點CN的電壓開啟或關閉包含在第p階段的第五開關裝置Tr5，並且當開啟時將充電電壓線與重置節點QB互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第六開關 裝置Tr6，並且當開啟時將重置節點QB與第二放電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與傳送第三放電電壓VSS3的第三放電電壓線互連。
所述第四實施例的第一至第三放電電壓可以具有與第三實施例相同的特性。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
下面將參考第11圖描述根據第五實施例之階段的建構。
如第11圖所示，第p階段包括：第一至第六開關裝置Tr1至Tr6、上拉開關裝置Pu、以及下拉開關裝置Pd。
所述第五實施例的階段與所述第四實施例的一致，除了第二放電電壓VSS2與第三放電電壓VSS3相同之外。即，如第11圖所示，施加第一和第二放電電壓VSS1和VSS2。
第一和第二放電電壓VSS1和VSS2可以具有與第二實施例的相同特性。或者，第一和第二放電電壓VSS1和VSS2可以具有與第三實施例的相同特性。
下面將參考第12圖描述根據第六實施例之階段的建構。
如第12圖所示，第p階段包括：第一至第四開關裝置Tr1至Tr4、上拉開關裝置Pu、下拉開關裝置Pd、以及電容C。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2， 並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據自第(p-1)階段的掃描脈波開啟或關閉包含在第p階段的第三開關裝置Tr3，並且當開啟時將所述設置節點Q與傳送充電電壓VDD的充電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與傳送第三放電電壓VSS3的第三放電電壓線互連。
所述電容C連接於與上拉開關裝置Pu連接的輸出時脈線與重置節點QB之間。
所述第六實施例的第一至第三放電電壓VSS1至VSS3可以具有與第三實施例的相同特性。
與此同時，在第六實施例中，第一放電電壓VSS1可以替換為輸出時脈脈波。在這種情況下，替換第一放電電壓VSS1的輸出時脈脈波與提供至上拉開關裝置Pu的輸出時脈脈波相同。
在第六實施例中，所述輸出控制時脈脈波的每一個在其高週期的電壓設置為等於或低於所述輸出時脈脈波的每一個在其高週期的電壓。
同樣地，第三放電電壓VSS可以等於或低於所述輸出控制時脈脈波的每一個在其低週期的電壓。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
下面將參考第13圖描述根據第七實施例之階段的建構。
如第13圖所示，第p階段包括：第一至第五開關裝置Tr1至Tr5、上拉開關裝置Pu、以及下拉開關裝置Pd。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據自第(p-1)階段的掃描脈波開啟或關閉包含在第p階段的第三開關裝置Tr3，並且當開啟時將所述設置節點Q與傳送充電電壓VDD的充電電壓線互連。
根據自輸出時脈線的輸出時脈脈波開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將充電電壓線與所述重置節點QB互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第五開關裝置Tr5，並且當開啟時將重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與第二放電電壓線互連。所述下拉開關裝置Pd可以與第三放電電壓線互連而不是第二放電電壓線。在這種情況下，第一至第三放電電壓VSS1至VSS3可以具有與第三實施例的相同特性。
第四開關裝置Tr4與上拉開關裝置Pu被提供有相同的輸出時脈脈波。
第一和第二放電電壓VSS1和VSS2可以具有與第二實施例的相同特性。或者，第一和第二放電電壓VSS1和VSS2可以具有與第三實施例的相 同特性。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
下面將參考第14圖描述根據第八實施例之階段的建構。
如第14圖所示，第p階段包括：第一至第五開關裝置Tr1至Tr5、上拉開關裝置Pu、以及下拉開關裝置Pd。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據施加於第p階段的輸出終端OT的電壓開啟或關閉包含在第p階段的第三開關裝置Tr3，並且當開啟時將所述重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據自輸出時脈線的輸出時脈脈波開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將傳送充電電壓VDD的充電電壓線與所述重置節點QB互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第五開關裝置Tr5，並且當開啟時將重置節點QB與第二放電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與第二放電電壓線互連。所述下拉開關裝置Pd可以與第三放電電壓線互連而不是第二放電電壓線。在這種情況下，第一至第三放電電壓VSS1至VSS3可以具有與第三實 施例的相同特性。第四開關裝置Tr4與上拉開關裝置Pu被提供有相同的輸出時脈脈波。
第一和第二放電電壓VSS1和VSS2可以具有與第二實施例的相同特性。或者，第一和第二放電電壓VSS1和VSS2可以具有與第三實施例的相同特性。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
下面將參考第15圖描述根據第九實施例之階段的建構。
如第15圖所示，第p階段包括：第一至第四開關裝置Tr1至Tr4、上拉開關裝置Pu、以及下拉開關裝置Pd。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據自充電電壓線的充電電壓VDD開啟包含在第p階段的第三開關裝置Tr3，並且連接充電電壓線與重置節點QB。
根據自輸出時脈線的輸出時脈脈波開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將重置節點QB與第二放電電壓線互連。這裏，所述第二放電電壓線傳送第二放電電壓VSS2。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與傳送第三放電電壓VSS3的第三放電電壓線互連。
第四開關裝置Tr4與上拉開關裝置Pu被提供有相同的輸出時脈脈波。
第一至第三放電電壓VSS1至VSS3可以具有與第三實施例的相同特性。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
下面將參考第16圖描述根據第十實施例之階段的建構。
如第16圖所示，第p階段包括：第一至第六開關裝置Tr1至Tr6、上拉開關裝置Pu、以及下拉開關裝置Pd。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據自輸出時脈線的輸出時脈脈波開啟或關閉包含在第p階段的第三開關裝置Tr3，並且當開啟時將傳送充電電壓VDD的充電電壓線與共用節點CN互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將共用節點CN與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據施加於共用節點CN的電壓開啟或關閉包含在第p階段的第五開關裝置Tr5，並且當開啟時連接所述充電電壓線與重置節點QB。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第六開關裝置Tr6，並且當開啟時連接重置節點QB與第二放電電壓線。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與第二放電電壓線互連。
第一和第二放電電壓VSS1和VSS2可以具有與第二實施例的相同特性。或者，第一和第二放電電壓VSS1和VSS2可以具有與第三實施例的相同特性。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
下面將參考第17圖描述根據第十一實施例之階段的建構。
如第17圖所示，第p階段包括：第一至第五開關裝置Tr1至Tr5、上拉開關裝置Pu、以及下拉開關裝置Pd。
根據正等向時脈脈波開啟或關閉包含在第p階段的第一開關裝置Tr1，並且當開啟時將第(p-1)階段的輸出終端OT與設置節點Q互連。如果第p階段為被提供起始脈波的第一階段，第一開關裝置Tr1與起始傳送線互連而不是第(p-1)階段的輸出終端OT。所述起始脈波被提供至起始傳送線。
根據負等向時脈脈波開啟或關閉包含在第p階段的第二開關裝置Tr2，並且當開啟時將所述設置節點Q與傳送第一放電電壓VSS1的第一放電電壓線互連。
根據自充電電壓線的充電電壓VDD開啟包含在第p階段的第三開關裝置Tr3，並且連接所述充電電壓線與重置節點QB。
根據自輸出時脈線的輸出時脈脈波開啟或關閉包含在第p階段的第四開關裝置Tr4，並且當開啟時將重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的第五開關裝置Tr5，並且當開啟時將重置節點QB與傳送第二放電電壓VSS2的第二放電電壓線互連。
根據施加於設置節點Q的電壓開啟或關閉包含在第p階段的上拉開關裝置Pu，並且當開啟時將輸出時脈線與第p階段的輸出終端OT互連。輸出時脈脈波CLKc被提供至與上拉開關裝置Pu連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa與i-CLKb可以分別為第一輸出 控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
根據施加於重置節點QB的電壓開啟或關閉包含在第p階段的下拉開關裝置Pd，並且當開啟時將第p階段的輸出終端OT與第二放電電壓線互連。
第一至第三放電電壓VSS1至VSS3可以具有與第三實施例的相同特性。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
下面將給出根據第4圖的第一至第四輸出時脈脈波CLK1至CLK4以及第一至第四輸出控制時脈脈波i-CLK1至-CLK4中第9圖的階段的操作的描述。
假設第9圖的階段為第五階段，可以看出：i-CLKa為第一輸出控制時脈脈波i-CLK1，i-CLKb為第四輸出控制時脈脈波i-CLK4，CLKc為第一時脈脈波，SP(p-1)為自第四階段的掃描脈波，以及SP(p+1)為自第六階段的掃描脈波。同樣地，假設第一至第三放電電壓VSS1至VSS3相同。
首先，當第一輸出控制時脈脈波i-CLK1保持在高電壓時，第一和第八開關裝置Tr1和Tr8開啟。因此，自第四階段的掃描脈波藉由開啟的第一開關裝置Tr1提供至設置節點Q，充電電壓VDD藉由開啟的第八開關裝置Tr8提供至設置節點Q。因此，設置節點Q被充電，並且經由閘電極與充電的設置節點Q連接的上拉開關裝置Pu與第四開關裝置Tr開啟。同樣地，第二放電電壓VSS2藉由開啟的第四開關裝置Tr4被提供至重置節點QB。因此，重置節點QB被放電，並且因此，經由閘電極與放電的重置節點QB連接的下拉開關裝置Pd關閉。
隨後，當所述第一輸出時脈脈波CLK1保持在高電壓時，第一輸出時脈脈波CLK1藉由開啟的上拉開關裝置Pu作為掃描脈波輸出。該掃描脈波藉由輸出終端OT提供至第五閘極線、第四階段(第五和第七開關裝置Tr5和Tr7)以及第六階段(第一和第八開關裝置Tr1和Tr8)。換言之，具有高電壓的掃描脈波被提供至輸出終端OT。因此，經由閘電極與輸出終端OT連接的第六開關裝置Tr6開啟，並且第二放電電壓VSS2藉由開啟的第六開關裝置Tr6被提供至重置節點QB。
與此同時，第三開關裝置Tr3藉由第一輸出時脈脈波CLK1開啟，並且充電電壓VDD藉由開啟的第三開關裝置Tr3被提供至重置節點QB。重置節點QB保持在與充電電壓VDD無關的放電狀態，因為所述重置節點QB藉由第四和第六開關裝置Tr4和Tr6被提供有第二放電電壓VSS2。
隨後，自第六階段的掃描脈波被提供至第五開關裝置Tr5的閘電極與第七開關裝置Tr7的閘電極，藉以第五開關裝置Tr5和第七開關裝置Tr7開啟。因此，第一放電電壓VSS1藉由開啟的第五開關裝置Tr5被提供至所述設置節點Q，以放電所述設置節點Q。因此，設置節點Q被放電，並且經由閘電極與設置節點Q連接的上拉開關裝置Pu和第四開關裝置Tr4關閉。與此同時，第三放電電壓VSS藉由開啟的第七開關裝置Tr7被提供至輸出終端OT。因此，輸出終端OT被放電，並且經由閘電極與放電的輸出終端OT連接的第六開關裝置Tr6關閉。
與此同時，由於第四和第六開關裝置Tr4和Tr6關閉，重置節點QB被充上由開啟的第三開關裝置Tr3提供的充電電壓VDD。即，自第六階段的掃描脈波藉由第二輸出時脈脈波CLK2產生。所述第三開關裝置Tr3開啟，以給重置節點QB充電與1/3週期對應的週期，其中第二輸出時脈脈波CLK2與第一輸出時脈脈波CLK1相互重疊。因此，經由閘電極與充電的重置節點QB連接的下拉開關裝置Pd開啟。因此，第三放電電壓VSS3藉由開啟的下拉開關裝置Pd被提供至所述輸出終端OT。
此後，當第四輸出控制時脈脈波i-CLK4保持在高電壓時，第二開關裝置Tr2開啟，並且第一放電電壓VSS1藉由開啟的第二開關裝置Tr2被提供至設置節點Q。因此，設置節點Q被放電。
根據本發明，輸出控制時脈脈波的低電壓設置為低於輸出控制時脈脈波的低電壓(相當於掃描脈波的低電壓)，並且設置為低於第一至第三放電電壓VSS1至VSS3。因此，可以藉由第一和第二開關裝置Tr1和Tr2最小化電流洩露一段時間，其中輸出控制時脈脈波保持在低電壓。
在另一方面，下面將給出根據第4圖的第一至第四輸出時脈脈波CLK1至CLK4和第一至第四輸出控制時脈脈波i-CLK1至i-CLK4的第10圖的階段的操作的描述。
假設第10圖的階段為第五階段，可以看出，i-CLKa為第一輸出控制時 脈脈波i-CLK1，i-CLKb為第四輸出控制時脈脈波i-CLK4，CLKc為第一時脈脈波，以及SP(p-1)為自第四階段的掃描脈波。同樣地，假設第一至第三放電電壓VSS1至VSS3相同。
首先，當第一輸出控制時脈脈波i-CLK1保持在高電壓時，第一開關裝置Tr1開啟。因此，自第四階段的掃描脈波藉由開啟的第一開關裝置Tr1提供至設置節點Q。因此，設置節點Q被充電，並且經由閘電極與充電的設置節點Q連接的上拉開關裝置Pu、第四開關裝置Tr4、以及第六開關裝置Tr6開啟。同樣地，第二放電電壓VSS2藉由開啟的第四開關裝置Tr4被提供至共用節點CN。因此，共用節點CN被放電，並且因此，經由閘電極與共用節點CN連接的第五開關裝置Tr5關閉。在另一方面，第二放電電壓VSS2藉由開啟的第六開關裝置Tr6被提供至重置節點QB。因此，重置節點QB被放電，並且因此，經由閘電極與放電的重置節點QB連接的下拉開關裝置Pd關閉。
隨後，當所述第一輸出時脈脈波CLK1保持在高電壓時，第一輸出時脈脈波CLK1藉由開啟的上拉開關裝置Pu作為掃描脈波輸出。該掃描脈波藉由輸出終端OT提供至第五閘極線和第六階段(其第一開關裝置Tr1)。與此同時，第三開關裝置Tr3藉由第一輸出時脈脈波CLK1開啟，並且充電電壓VDD藉由開啟的第三開關裝置Tr3被提供至共用節點CN。共用節點CN保持在與充電電壓VDD無關的放電狀態，因為所述共用節點CN藉由第四開關裝置Tr4被提供有第二放電電壓VSS2。
隨後，當第四輸出控制時脈脈波i-CLK4保持在高電壓時，第二開關裝置Tr2開啟，並且第一放電電壓VSS1藉由開啟的第二開關裝置Tr2被提供至所述設置節點Q。因此，設置節點Q被放電，並且經由閘電極與設置節點Q連接的上拉開關裝置Pu、第四開關裝置Tr4、以及第六開關裝置Tr6關閉。
與此同時，由於第四開關裝置Tr4關閉，共用節點CN被充上由開啟的第三開關裝置Tr3提供的充電電壓VDD。即，自第六階段的掃描脈波藉由第二輸出時脈脈波CLK2產生。所述第三開關裝置Tr3開啟，以充電共用節點CN一與1/3週期對應的週期，其中第二輸出時脈脈波CLK2與第一輸出時脈脈波CLK1相互重疊。因此，經由閘電極與共用節點CN連接的第五 開關裝置Tr5開啟。因此，充電電壓VDD藉由開啟的第五開關裝置Tr5被提供至所述重置節點QB。因此，所述重置節點QB被充電，並且經由閘電極與充電的重置節點QB連接的上拉開關裝置Pu開啟。第三放電電壓VSS3藉由開啟的上拉開關裝置Pu被提供至第五閘極線與第六階段(其第一開關裝置Tr1)。
根據本發明，輸出控制時脈脈波的低電壓設置為低於輸出控制時脈脈波的(相當於掃描脈波的低電壓)，並且設置為低於第一至第三放電電壓VSS1至VSS3。因此，可以藉由第一和第二開關裝置Tr1和Tr2最小化電流洩露一段時間，其中輸出控制時脈脈波保持在低電壓。
第18圖為顯示第4圖的第一至第四輸出時脈脈波CLK1至CLK4以及第一至第四輸出控制時脈脈波i-CLK1至i-CLK4的模擬波形圖，其中第18圖(a)顯示了第一至第四輸出時脈脈波CLK1至CLK4，第18圖(b)顯示了第一至第四輸出控制時脈脈波i-CLK1至i-CLK4。
第19圖為顯示正等向時脈脈波與負等向時脈脈波相對於第18圖的第一輸出時脈脈波CLK1的模擬波形圖。
第20圖為顯示設置節點Q處與重置節點QB處的電壓以及根據第8圖的階段的操作產生的掃描脈波與輸出時脈脈波的電壓的模擬波形圖。從圖式中可以看出，第一開關裝置Tr1開啟，以給設置節點Q充電一段時間，其中自其上游階段的第一輸出控制時脈脈波i-CLK1與掃描脈波SP(p-1)保持在高電壓。此時，第四輸出控制時脈脈波i-CLK4保持在低電壓，並且因此，第二開關裝置Tr2關閉。此後，如果第一輸出時脈脈波CLK1的電壓轉變為高電壓，產生掃描脈波。此後，當第四輸出控制時脈脈波i-CLK4具有高電壓時，設置節點Q被放電。
在具有負臨界電壓的電路中，當設置節點Q保持在低電壓時，由於第一輸出時脈脈波CLK1導致洩漏電流流入。因此，最好藉由耦合的時脈抑制設置節點Q處的電壓的增加。根據本發明，當設置節點Q由於放電電壓保持在低電壓時，由第一輸出時脈脈波CLK1產生的噪音電荷藉由與其上游階段連接的閘極線與下拉開關裝置Pd流出，而第一輸出時脈脈波CLK1保持在高電壓。
第21圖為顯示設置節點Q處與重置節點QB處的電壓以及根據第11 圖的階段的操作產生的掃描脈波與輸出時脈脈波的電壓的模擬波形圖。
第22圖為顯示提供至第13圖和第14圖的階段的輸出控制時脈脈波和輸出時脈脈波的模擬波形圖。參考第22圖，第一至第四輸出時脈脈波CLK1至CLK4的每一個在其高週期具有25V的電壓(高電壓)，在其低週期具有-5V的電壓(低電壓)。同樣地，第一至第四輸出控制時脈脈波i-CLK1至i-CLK4的每一個在其高週期具有20V的電壓(高電壓)，在其低週期具有-15V的電壓(低電壓)。
第23圖為顯示設置節點Q處與重置節點QB處的電壓以及根據第10圖的階段的操作產生的掃描脈波和輸出時脈脈波的電壓的模擬波形圖。
第24圖為顯示設置節點Q處與重置節點QB處的電壓以及根據第12圖的階段的操作產生的掃描脈波和輸出時脈脈波的電壓的模擬波形圖。具體地，第24圖(a)顯示了在第一和第三放電電壓VSS1和VSS3為-5V，第二放電電壓VSS2為-7V的條件下設置節點Q和重置節點QB處的電壓以及掃描脈波和輸出時脈脈波的電壓；第24圖(b)顯示了在第一和第三放電電壓VSS1和VSS3為-5V，第二放電電壓VSS2為-2V的條件下設置節點Q和重置節點QB處的電壓以及掃描脈波和輸出時脈脈波的電壓。
第25圖為顯示設置節點Q處與重置節點QB處的電壓以及根據第16圖的階段的操作產生的掃描脈波和輸出時脈脈波的電壓的模擬波形圖。
第26圖為顯示設置節點Q處與重置節點QB處的電壓以及根據第17圖的階段的操作產生的掃描脈波和輸出時脈脈波的電壓的模擬波形圖。
第27圖為顯示第8圖的變型結構的示意圖。
如第27圖所示，第8圖的階段不包括第二開關裝置Tr2。即，如第27圖所示，第p階段可包括：第一開關裝置Tr1、第三開關裝置Tr3、第四開關裝置Tr4、上拉開關裝置Pu、以及下拉開關裝置Pd。在這種情況下，設置節點Q自與其上游階段(即，先前階段)連接的閘極線藉由低電壓放電。
第27圖所示的第一開關裝置Tr1、第三開關裝置Tr3、第四開關裝置Tr4、上拉開關裝置Pu、以及下拉開關裝置Pd與第8圖所示的第一開關裝置Tr1、第三開關裝置Tr3、第四開關裝置Tr4、上拉開關裝置Pu、以及下拉開關裝置Pd相一致。
在這種情況下，提供至第(p-q)階段的輸出控制時脈脈波i-CLKa的 高週期可以與提供至第p階段的輸出控制時脈脈波i-CLKa的高週期部分地重疊。
與此同時，取代輸出時脈脈波CLKc的充電電壓VDD可以施加於第27圖的第三開關裝置Tr3的閘電極。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
第28圖為顯示第27圖的變型結構的示意圖。
第27圖所示的第三開關裝置Tr3可以具有第28圖所示的連接結構。
即，如第28圖所示，第三開關裝置Tr3根據自輸出時脈線的輸出時脈脈波開啟或關閉，並且當開啟時連接所述輸出時脈線與重置節點QB。輸出時脈脈波CLKc被提供至與第三開關裝置Tr3連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa和i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
在這種情況下，提供至第(p-q)階段的輸出控制時脈脈波i-CLKa的高週期可以與提供至第p階段的輸出控制時脈脈波i-CLKa的高週期部分地重疊。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
第29圖為顯示第27圖的另一變型結構的示意圖。
第27圖所示的第三開關裝置Tr3可以具有第29圖所示的連接結構。
即，如第29圖所示，第三開關裝置Tr3根據自充電電壓線的充電電壓VDD開啟，並且連接輸出時脈線與重置節點QB。輸出時脈脈波CLKc被提供至與第三開關裝置Tr3連接的輸出時脈線。如果CLKc為第一輸出時脈脈波CLK1，i-CLKa和i-CLKb可以分別為第一輸出控制時脈脈波i-CLK1和第四輸出控制時脈脈波i-CLK4。
與此同時，取代充電電壓VDD的輸出時脈脈波CLKc可以施加於第29圖的第三開關裝置Tr3的閘電極。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
第30圖為顯示第10圖的另一變型結構的示意圖。
如第30圖所示，第10圖的階段不包括第二開關裝置Tr2。即，如第30圖所示，第p階段可以包括：第一開關裝置Tr1、第三至第六開關裝置Tr3至Tr6、上拉開關裝置Pu、以及下拉開關裝置Pd。在這種情況下，設置節點Q自與其上游階段(即，先前階段)連接的閘極線藉由低電壓放電。與此同時，第30圖的第三開關裝置Tr3的漏電極可以連接至取代輸出時脈線的充電電壓線。
在這種情況下，提供至第(p-q)階段的輸出控制時脈脈波i-CLKa的高週期可以與提供至第p階段的輸出控制時脈脈波i-CLKa的高週期部分地重疊。
與此同時，取代輸出時脈脈波CLKc的充電電壓VDD可以施加於第30圖的第三開關裝置Tr3的閘電極。
提供至上拉開關裝置Pu的輸出時脈脈波的上升邊緣可以位於提供至第一開關裝置Tr1的輸出控制時脈脈波的高週期中。
與此同時，在所有實施例中，可以藉由分離的放電電壓線或藉由單獨的放電電壓線提供兩個相同的放電電壓。
從上面的描述可以看出，根據本發明的閘極驅動電路如此配置，以使輸出控制時脈脈波的低電壓低於輸出控制時脈脈波的低電壓(相當於掃描脈波的低電壓)，並且低於第一至第三放電電壓。因此，可以藉由第一和第二開關裝置最小化電流洩漏一段時間，其中輸出控制時脈脈波保持在低電壓，從而穩定自移位暫存器的輸出。
可以理解地是，本領域的技術人員在不脫離本發明的精神或範圍下，可以對本發明作出各種修改及變換。因此，可以意識到，本發明涵蓋在所附申請專利範圍及其等同物的範圍內所提供的本發明的修改及變換。
本申請主張於2011年2月22日提交的韓國專利申請第10-2011-0015738號以及於2011年7月5日提交的韓國專利申請第10-2011-0066276號的權益，該等專利申請在此全部引用作為參考。
C‧‧‧電容
CG1‧‧‧第一時脈產生器
CG2‧‧‧第二時脈產生器
CN‧‧‧共用節點
CLK‧‧‧輸出時脈脈波
i-CLK‧‧‧輸出控制時脈脈波
OT‧‧‧輸出終端
Pd‧‧‧下拉開關裝置
Pu‧‧‧上拉開關裝置
Q‧‧‧設置節點
QB‧‧‧重置節點
SR‧‧‧移位暫存器
ST1~STh‧‧‧第一階段~第h階段
SP1~SPh‧‧‧第一掃描脈波~第h掃描脈波
Tr1~Tr8‧‧‧第一開關裝置~第八開關裝置
VDD‧‧‧充電電壓
VSS‧‧‧放電電壓
所附圖式，其中提供關於本發明的進一步理解並且結合與構成本說明書的一部份，說明本發明的實施例並且描述一同提供對於本發明的原則的 解釋。圖式中：第1圖為說明傳統的氧化物半導體電晶體的閘極電壓與汲極電流之間的基於溫度的關係特性曲線圖；第2圖為說明設置節點處的電壓與掃描脈波的電壓基於傳統的氧化物半導體電晶體的臨界電壓的變化的示意圖；第3圖為顯示根據本發明一實施例中閘極驅動電路的方塊圖；第4圖為根據本發明第一實施例中輸出控制時脈脈波與輸出時脈脈波的時序圖；第5圖為根據本發明第二實施例中輸出控制時脈脈波與輸出時脈脈波的時序圖；第6圖為詳細顯示第1圖的移位暫存器的結構的示意圖；第7圖至第17圖為顯示根據本發明第一至第十一實施例之階段的建構的示意圖；第18圖為顯示第4圖的第一至第四輸出時脈脈波與第一至第四輸出控制時脈脈波的模擬波形的示意圖；第19圖為顯示正等向時脈脈波與負等向時脈脈波相對於第18圖的第一輸出時脈脈波的模擬波形圖；第20圖為顯示設置節點處與重置節點處的電壓以及根據第8圖的階段的操作產生的掃描脈波與輸出時脈脈波的電壓的模擬波形圖；第21圖為顯示設置節點處與重置節點處的電壓以及根據第11圖的階段的操作產生的掃描脈波與輸出時脈脈波的電壓的模擬波形圖；第22圖為顯示提供至第13圖和第14圖的階段的輸出控制時脈脈波與輸出時脈脈波的模擬波形圖；第23圖為顯示設置節點處與重置節點處的電壓以及根據第10圖的階段的操作產生的掃描脈波和輸出時脈脈波的電壓的模擬波形圖；第24圖為顯示設置節點處與重置節點處的電壓以及根據第12圖的階段的操作產生的掃描脈波和輸出時脈脈波的電壓的模擬波形圖；第25圖為顯示設置節點處與重置節點處的電壓以及根據第16圖的階段的操作產生的掃描脈波和輸出時脈脈波的電壓的模擬波形圖；第26圖為顯示設置節點處與重置節點處的電壓以及根據第17圖的階 段的操作產生的掃描脈波和輸出時脈脈波的電壓的模擬波形圖；第27圖為顯示第8圖的變型結構的示意圖；第28圖為顯示第27圖的變型結構的示意圖；第29圖為顯示第27圖的另一變型結構的示意圖；以及第30圖為顯示第10圖的另一變型結構的示意圖。
CG1‧‧‧第一時脈產生器
CG2‧‧‧第二時脈產生器
CLK‧‧‧輸出時脈脈波
i-CLK‧‧‧輸出控制時脈脈波
SR‧‧‧移位暫存器

Claims (22)

  1. 一種閘極驅動電路，包括：一第一時脈產生器，以輸出n(n為等於或大於2的自然數)個具有不同的複數個相位的輸出控制時脈脈波；一第二時脈產生器，以創建m*n(m為自然數)個具有不同的複數個相位的輸出時脈脈波並且該等輸出時脈脈波在其複數個高週期中彼此部分地重疊，以便於以相位序列排列該等m*n個輸出時脈脈波，從而以n為單元結合該等以相位序列排列的m*n個輸出時脈脈波以產生m個組，該m個組的每一組皆具有n個該等輸出時脈脈波，並且輸出該等m*n個輸出時脈脈波，以使具有包括在每一組中的一第k個相位序列的一輸出時脈脈波的一上升邊緣位於在該等n個輸出控制時脈脈波中具有一第k個相位序列的一輸出控制時脈脈波的一高週期中(k為自然數)；以及一移位暫存器，以接收自該第一時脈產生器的該等n個輸出控制時脈脈波以及自該第二時脈產生器的該等m*n個輸出時脈脈波，並且順序地輸出複數個掃描脈波。
  2. 依據申請專利範圍第1項所述的閘極驅動電路，其中該等n個輸出控制時脈脈波和該等m*n個輸出時脈脈波的每一個皆包括複數個週期性地產生的脈衝，以及包含在具有一第k個相位序列且屬於一第j(j為等於或小於m的自然數)組的一輸出時脈脈波的一脈衝的一上升邊緣位於具有一第k個相位序列的一脈衝的一高週期中。
  3. 依據申請專利範圍第2項所述的閘極驅動電路，其中該第m*n個輸出時脈脈波進一步包括一虛擬脈衝，以及該虛擬脈衝與具有比一第一輸出時脈脈波的相位更之前的一相位之一起始脈波有相同的一輸出時序。
  4. 依據申請專利範圍第2項所述的閘極驅動電路，其中該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆係低於或等於該等m*n個輸 出時脈脈波的每一個在其一低週期的電壓。
  5. 依據申請專利範圍第4項所述的閘極驅動電路，其中該等m*n個輸出時脈脈波的每一個皆不與該等n個輸出控制時脈脈波的至少其中之一重疊。
  6. 依據申請專利範圍第5項所述的閘極驅動電路，其中該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段藉由該階段的一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波係藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波係藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一第二開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第二開關裝置開啟時，將該設置節點與傳送一第一放電電壓的一第一放電電壓線互連；以及一上拉開關裝置，其根據施加於該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該等輸出時脈線的任意一個與該第p階段的一輸出終端互連，該輸出時脈脈波的一高週期不與提供至該第二開關裝置的該輸出控制時脈脈波的一高週期重疊，該等n個輸出控制時脈脈波的每一個在其該低週期的電壓皆低於或等於該第一放電電壓，提供至該第(p-q)階段的該輸出時脈脈波之一高週期與提供至該第p階段的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波之一高週期中。
  7. 依據申請專利範圍第6項所述的閘極驅動電路，其中q為1或2。
  8. 依據申請專利範圍第6項所述的閘極驅動電路，其中該第p階段進一步包括：一第三開關裝置，其根據自該等輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一重置節點互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波。
  9. 依據申請專利範圍第8項所述的閘極驅動電路，其中該第p階段進一步包括從以下的裝置中所選擇的至少一個：一第五開關裝置，其根據自一第(p+r)(r為自然數)階段的一掃描脈波而開啟或關閉，並且當該第五開關裝置開啟時，將該設置節點與該第一放電電壓線互連；一第六開關裝置，其根據施加至該第p階段的該輸出終端的電壓而開啟或關閉，並且當該第六開關裝置開啟時，將該重置節點與該第二放電電壓線互連；一第七開關裝置，其根據自該第(p+r)階段的該掃描脈波而開啟或關閉，並且當該第七開關裝置開啟時，將該第p階段的該輸出終端與該第三放電電壓線互連；以及一第八開關裝置，其根據自一第(p-s)(s為自然數)階段的一掃描脈波而開啟或關閉，並且當該第八開關裝置開啟時，將該充電電壓線與該設置節點互連。
  10. 依據申請專利範圍第2項所述的閘極驅動電路，其中該等m*n個 輸出時脈脈波的每一個在其一高週期的電壓皆係高於或等於該等n個輸出控制時脈脈波的每一個在其一高週期的電壓。
  11. 依據申請專利範圍第6項所述的閘極驅動電路，其中該第p階段進一步包括：一第三開關裝置，其根據自該等輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一共用節點互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當第該四開關裝置開啟時，將該共用節點與傳送一第二放電電壓的一第二放電電壓線互連；一第五開關裝置，其根據施加至該共用節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該充電電壓線與一重置節點互連；一第六開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第六開關裝置開啟時，將該重置節點與該第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波。
  12. 依據申請專利範圍第6項所述的閘極驅動電路，其中該第p階段進一步包括：一第三開關裝置，其根據自一第(p-r)階段的一掃描脈波而開啟或關閉，並且當該第三開關裝置開啟時，將該設置節點與傳送一充電電壓的一充電電壓線互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放 電電壓的一第三放電電壓線互連；以及一電容，其於連接至該上拉開關裝置的該輸出時脈線與該重置節點之間連接。
  13. 依據申請專利範圍第6項所述的閘極驅動電路，其中該第p階段進一步包括：一第三開關裝置，其根據自一第(p-s)階段的一掃描脈波而開啟或關閉，並且當該第三開關裝置開啟時，將該設置節點與傳送一充電電壓的一充電電壓線互連；一第四開關裝置，其根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第四開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一重置節點互連；一第五開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該第四開關裝置與該上拉開關裝置均被提供有相同的輸出時脈脈波。
  14. 依據申請專利範圍第6項所述的閘極驅動電路，其中該第p階段進一步包括：一第三開關裝置，其根據施加至該第p階段的該輸出終端的電壓而開啟或關閉，並且當該第三開關裝置開啟時，將一重置節點與傳送一第二放電電壓的一第二放電電壓線互連；一第四開關裝置，其根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第四開關裝置開啟時，將傳送一充電電壓的一充電電壓線與該重置節點互連；一第五開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該重置節點與該第二放電電壓線互連；以 及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該第四開關裝置與該上拉開關裝置均被提供有相同的輸出時脈脈波。
  15. 依據申請專利範圍第6項所述的閘極驅動電路，其中該第p階段進一步包括：一第三開關裝置，根據自一充電電壓線的一充電電壓而開啟，以連接該充電電壓線與一重置節點；一第四開關裝置，根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該第四開關裝置與該上拉開關裝置均被提供有相同的輸出時脈脈波。
  16. 依據申請專利範圍第6項所述的閘極驅動電路，其中該第p階段進一步包括：一第三開關裝置，其根據自一充電電壓線的一充電電壓而開啟，以連接該充電電壓線與一重置節點；一第四開關裝置，其根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；一第五開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，連接該重置節點與該第二放電電壓線；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該第四開關裝置與該第二開關裝置均被提供有相同的輸出時脈脈波。
  17. 依據申請專利範圍第6項所述的閘極驅動電路，其中該等n個輸出控制時脈脈波的複數個高週期不相互重疊。
  18. 依據申請專利範圍第8項所述的閘極驅動電路，其中該第一放電電壓至該第三放電電壓的其中至少兩個係為相同。
  19. 依據申請專利範圍第2項所述的閘極驅動電路，其中該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段皆藉由其一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波均藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一上拉開關裝置，根據施加至該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該輸出時脈線的任意一個與該第p階段的一輸出終端互連；一第三開關裝置，根據自該輸出時脈線的任意一個的該輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一重置節點互連；一第四開關裝置，根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波，該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆係低於或 等於該第二放電電壓及該第三放電電壓，提供至該第(p-q)階段的該輸出時脈脈波的一高週期與提供至該第p階段的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波的一高週期中。
  20. 依據申請專利範圍第2項所述的閘極驅動電路，其中該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段皆藉由其一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波均藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一上拉開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該輸出時脈線的任意一個與該第p階段的該輸出終端互連；一第三開關裝置，其根據自該輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，連接該輸出時脈線與一重置節點；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波，該輸出時脈脈波的一高週期不與提供至該第一開關裝置的該輸出控制時脈脈波的一高週期重疊， 該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆係低於或等於該第二放電電壓和該第三放電電壓，提供至該第(p-q)階段的該輸出時脈脈波的一高週期與提供至該第p階段提供的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波的一高週期中。
  21. 依據申請專利範圍第2項所述的閘極驅動電路，其中該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段藉由其一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波均藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一上拉開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該輸出時脈線的任意一個與該第p階段的一輸出終端互連；一第三開關裝置，其根據自一充電電壓線的一充電電壓而開啟，以將該等輸出時脈線的任意一個與一重置節點互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該重置節點與傳送一第二放電電壓的一第二放電電壓線互連；以及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波，該輸出時脈脈波的一高週期不與提供至該第一開關裝置提供的該輸出控制時脈脈波的一高週期重疊， 該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆低於或等於該第二放電電壓和該第三放電電壓，提供至該第(p-q)階段的該輸出時脈脈波的一高週期與提供至該第p階段的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波的一高週期中。
  22. 依據申請專利範圍第2項所述的閘極驅動電路，其中該移位暫存器包括複數個階段，以順序地輸出複數個掃描脈波，該每一個階段藉由其一輸出終端輸出一掃描脈波，該等n個輸出控制時脈脈波均藉由n個輸出控制時脈線傳送，該等m*n個輸出時脈脈波均藉由m*n個輸出時脈線傳送，一第p(p為自然數)階段包括：一第一開關裝置，其根據該等n個輸出控制時脈脈波的任意一個而開啟或關閉，並且當該第一開關裝置開啟時，將一第(p-q)(q為小於p的自然數)階段的一輸出終端或傳送一起始脈波的一起始傳送線與一設置節點互連；一上拉開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該上拉開關裝置開啟時，將該等輸出時脈線的任意一個與該第p階段的一輸出終端互連；一第三開關裝置，其根據自該等輸出時脈線的任意一個的一輸出時脈脈波而開啟或關閉，並且當該第三開關裝置開啟時，將傳送一充電電壓的一充電電壓線與一共用節點互連；一第四開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第四開關裝置開啟時，將該共用節點與傳送一第二放電電壓的一第二放電電壓線互連；一第五開關裝置，其根據施加至該共用節點的電壓而開啟或關閉，並且當該第五開關裝置開啟時，將該充電電壓線與一重置節點互連；一第六開關裝置，其根據施加至該設置節點的電壓而開啟或關閉，並且當該第六開關裝置開啟時，將該重置節點與該第二放電電壓線互連；以 及一下拉開關裝置，其根據施加至該重置節點的電壓而開啟或關閉，並且當該下拉開關裝置開啟時，將該第p階段的該輸出終端與傳送一第三放電電壓的一第三放電電壓線互連，該輸出時脈脈波的一高週期不與提供至該第一開關裝置的該輸出控制時脈脈波的一高週期重疊，該等n個輸出控制時脈脈波的每一個在其一低週期的電壓皆低於該第二放電電壓和該第三放電電壓，該上拉開關裝置與該第三開關裝置均被提供有相同的輸出時脈脈波，提供至該第(p-q)階段的該輸出時脈脈波的一高週期與提供至該第p階段的該輸出時脈脈波的一高週期部分地重疊，以及提供至該上拉開關裝置的該輸出時脈脈波的一上升邊緣位於提供至該第一開關裝置的該輸出控制時脈脈波的一高週期中。
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