KR102089319B1

KR102089319B1 - 쉬프트 레지스터

Info

Publication number: KR102089319B1
Application number: KR1020130103811A
Authority: KR
Inventors: 장용호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-08-30
Filing date: 2013-08-30
Publication date: 2020-03-16
Also published as: KR20150025784A

Abstract

본 발명은 적어도 하나 이상의 스캔신호를 출력하는 스테이지들을 포함하며, 상기 스테이지들 중 어느 하나는 1프레임 중 하나의 스캔펄스와 하나의 제어펄스를 출력하는, 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다. 이를 위해 본 발명에 따른 쉬프트 레지스터는, 패널에 형성된, 하나의 수평라인에 형성되어 있는, m(m≥1)개의 게이트 라인과 연결되어 있는 스테이지를, 복수 개 포함하고, 상기 스테이지들 각각은, 하나의 캐리신호 및 상기 m개의 게이트 라인으로 출력되는 m개의 스캔펄스를 발생하는 스캔펄스부; 및 상기 하나의 수평라인에 형성되어 있는 픽셀들을 제어하기 위해, 상기 m개의 게이트 라인으로 출력되는 제어펄스를 발생하는 제어펄스부를 포함한다.

Description

쉬프트 레지스터{SHIFT RESISTER}

본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 다양한 형태의 스캔펄스를 출력하는 쉬프트 레지스터에 관한 것이다.

쉬프트 레지스터는 다수의 스캔펄스들을 차례로 출력하여 액정표시장치와 같은 표시장치의 게이트 라인들을 순차적으로 구동한다.

이를 위해, 쉬프트 레지스터는 스캔펄스들을 차례로 출력하는 복수의 스테이지들로 구성된다.

도 1은 종래의 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도이며, 도 2는 종래의 쉬프트 레지스터로부터 출력되는 스캔신호를 나타낸 일실시예 타이밍도이다.

종래의 쉬프트 레지스터(10)는, 도 1에 도시된 바와 같이, 복수의 스테이지(11)들로 구성되어 있으며, 각각의 스테이지는, 도 2에 도시된 바와 같은 스캔신호(Scan Signal : SS)를 출력한다.

상기 스캔신호(SS)는, 게이트 라인에 연결되어 있는 각 픽셀의 스위칭소자를 턴온시킬 수 있는 턴온전압을 갖는 스캔펄스(21)와, 1프레임의 나머지 기간 동안 상기 스위칭소자를 턴오프 상태로 유지시키기 위한 턴오프신호(22)로 구성된다.

일반적으로, 상기 각 스테이지(11)는, 1프레임 중 상기 스캔펄스(21)를 한번 출력하며, 상기 스캔펄스(21)는 상기 각 스테이지(11)에서 순차적으로 출력된다.

그러나, 표시장치의 기능이 향상됨에 따라, 각 픽셀을 구동하는 픽셀회로들의 구성이 복잡해 지고 있으며, 따라서, 상기 픽셀회로를 구동하기 위한 스캔신호의 숫자도 증가되고 있다.

또한, 최근에는, 1프레임 중 어느 하나의 스캔신호(SS)에, 두 개의 스캔펄스가 출력되어야만 정상적으로 구동되는 표시장치도 개발되고 있다.

그러나, 도 1에 도시된 바와 같은 종래의 쉬프트 레지스터(10)는, 상기한 바와 같이, 1프레임 중 어느 하나의 스캔신호(SS)에 두 개의 스캔펄스를 출력하는 기능을 수행하지 못하고 있다.

본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 적어도 하나 이상의 스캔신호를 출력하는 스테이지들을 포함하며, 상기 스테이지들 중 어느 하나는 1프레임 중 하나의 스캔펄스와 하나의 제어펄스를 출력하는, 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 패널에 형성된, 하나의 수평라인에 형성되어 있는, m(m≥1)개의 게이트 라인과 연결되어 있는 스테이지를, 복수 개 포함하고, 상기 스테이지들 각각은, 하나의 캐리신호 및 상기 m개의 게이트 라인으로 출력되는 m개의 스캔펄스를 발생하는 스캔펄스부; 및 상기 하나의 수평라인에 형성되어 있는 픽셀들을 제어하기 위해, 상기 m개의 게이트 라인으로 출력되는 제어펄스를 발생하는 제어펄스부를 포함한다.

본 발명에 따른 쉬프트 레지스터에 의하면, 하나의 스캔신호를 이용하여 복잡한 구조의 픽셀들이 구동될 수 있다.

또한, 본 발명에 따른 쉬프트 레지스터에 의하면, 하나의 스캔신호를 이용하여 비순차적으로 구동되는 픽셀들이 구동될 수 있다.

도 1은 종래의 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도.
도 2는 종래의 쉬프트 레지스터로부터 출력되는 스캔신호를 나타낸 일실시예 타이밍도.
도 3은 본 발명에 따른 유기발광표시장치를 개략적으로 나타내는 도면.
도 4는 본 발명에 따른 유기발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도.
도 5는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도.
도 6은 본 발명의 제1실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔신호를 나타낸 일실시예 타이밍도.
도 7은 본 발명의 제1실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔신호를 나타낸 또 다른 타이밍도.
도 8은 도 5에 도시된 스캔펄스부의 내부 구성을 개략적으로 나타낸 예시도.
도 9는 도 5에 도시된 제어펄스부의 내부 구성을 개략적으로 나타낸 예시도.
도 10 내지 도 16은 도 5에 도시된 제어펄스부의 내부 구성을 설명하기 위한 다양한 예시도들.
도 17은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 개략적으로 나타낸 예시도.
도 18은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 개략적으로 나타낸 또 다른 예시도.
도 19는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 개략적으로 나타낸 또 다른 예시도.
도 20은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 개략적으로 나타낸 또 다른 예시도.
도 21은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 22는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 23은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 24는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 25는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 26은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 27은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 28은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 29 본 발명의 제2실시예에 따른 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도.
도 30은 본 발명의 제2실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔신호를 나타낸 일실시예 타이밍도.
도 31은 도 29에 도시된 스캔펄스부의 내부 구성을 개략적으로 나타낸 예시도.
도 32는 도 31에 도시된 스캔신호 출력기에 적용되는 두 개의 풀다운트랜지스터의 구성을 나타낸 예시도.
도 33 내지 도 36은 도 29에 도시된 스캔펄스부의 내부 구성을 개략적으로 나타낸 또 다른 다양한 예시도들.
도 37은 도 29에 도시된 제어펄스부의 내부 구성을 개략적으로 나타낸 예시도.
도 38 내지 도 45는 도 29에 도시된 제어펄스부의 내부 구성을 설명하기 위한 다양한 예시도들.
도 46은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도.
도 47은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 또 다른 예시도.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명에 따른 쉬프트 레지스터는, 액정표시장치, 유기발광표시장치 및 기타 다양한 종류의 표시장치에 적용될 수 있다. 그러나, 이하에서는, 유기발광표시장치를 일예로 하여 본 발명이 상세히 설명된다.

도 3은 본 발명에 따른 유기발광표시장치를 개략적으로 나타내는 도면이며, 도 4는 본 발명에 따른 유기발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도이다.

본 발명에 따른 쉬프트 레지스터가 적용되는 유기발광표시장치는, 도 3에 도시된 바와 같이, 게이트 라인들(GL1 ~ GLg)과 데이터 라인들(DL1 ~ DLd)의 교차영역마다 픽셀(P)이 형성되어 있는 패널(100), 상기 패널(100)에 형성되어 있는 상기 게이트 라인들(GL1 ~ GLg)에 순차적으로 게이트 펄스를 공급하기 위한 쉬프트 레지스터(600)를 포함하는 게이트 드라이버(200), 상기 패널(100)에 형성되어 있는 상기 데이터라인들(DL1 ~ DLd)로 데이터 전압을 공급하기 위한 데이터 드라이버(300) 및 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)의 기능을 제어하기 위한 타이밍 컨트롤러(400)를 포함한다.

우선, 상기 패널(100)은 복수의 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역마다 픽셀(P)(100)이 형성되어 있다.

각 픽셀(P)(100)은, 도 3의 확대된 원에 도시된 바와 같이, 유기발광다이오드(OLED) 및 데이터 라인(DL)과 게이트 라인(Gn)에 접속되어 유기발광다이오드(OLED)를 제어하기 위한 두 개의 트랜지스터(TR1, TR2)들과, 스토리지 커패시터(Cst)를 포함하여 구성될 수 있다. 이 경우, 도 3에 도시된 픽셀(100)은 이상적인 구조의 픽셀로서, 두 개의 트랜지스터로 구성되어 있으나, 상기 픽셀(100)은 세 개 이상의 트랜지스터들로 구성될 수도 있다.

즉, 일반적으로 유기발광표시장치의 각 픽셀(P)에는, 휘도 불균일 즉, 무라(Mura) 등을 없애기 위해, 다양한 형태의 보상회로가 필요하다. 따라서, 본 발명에 따른 쉬프트 레지스터가 적용되는 유기발광표시장치의 하나의 픽셀(110)에는 3개 이상의 트랜지스터들이 구비될 수 있고, 도 4에 도시된 바와 같이, 5개의 트랜지스터들(T1, T2, T3, T4)이 구비될 수 있으며, 그 이상의 트랜지스터가 구비될 수도 있다.

또한, 상기 픽셀(100)을 구동하기 위해, 도 3에 도시된 바와 같이, 하나의 스캔신호(Scan Siganl : SS) 만이 요구될 수도 있으나, 도 4에 도시된 바와 같이, 두 개의 스캔신호들(SS_O, SS_E)이 요구될 수도 있으며, 세 개 이상의 스캔신호들이 요구될 수도 있다.

또한, 상기 픽셀(100)에는 상기 스캔신호 이외에도, 에미션 트랜지스터를 제어하기 위한 에미션신호(EM)와 같은 다양한 종류의 제어신호들이 공급될 수 있다.

여기서, 상기 스캔신호는, 상기 픽셀에 형성되어 있는 상기 트랜지스터를 턴온시키는 스캔펄스를 포함한다. 상기 스캔펄스는, 상기 게이트 라인들을 통해 순차적으로 상기 픽셀들에 공급된다.

상기 스캔펄스는, 상기 게이트 드라이버(200)를 구성하는 상기 쉬프트 레지스터(600)를 통해, 각 게이트 라인으로 순차적으로 공급된다.

한편, 도 3 및 도 4에 도시된 회로들은 본 발명의 설명을 위해, 일예로서 도시된 것으로서, 본 발명이 이러한 픽셀 구조에 한정되는 것은 아니다.

이하에서는, 설명의 편의상, 하나의 게이트 라인을 통해 하나의 스캔신호를 전송하는 쉬프트 레지스터 및 두 개의 게이트 라인을 통해 두 개의 스캔신호를 전송하는 쉬프트 레지스터가 본 발명의 일예로서 설명된다.

즉, 본 발명의 제1실시예에 따른 쉬프트 레지스터는, 하나의 수평라인에 형성되어 있는 하나의 게이트 라인을 통해, 하나의 스캔신호를, 상기 하나의 수평라인에 형성되어 있는 픽셀들로 전송한다.

또한, 본 발명의 제2실시예에 따른 쉬프트 레지스터는, 하나의 수평라인에 형성되어 있는, 두 개의 게이트 라인들을 통해, 두 개의 스캔신호들을, 상기 하나의 수평라인에 형성되어 있는 픽셀들로 전송한다.

여기서, 상기 수평라인에는, 상기 픽셀들이 일렬로 형성되어 있다.

다음, 상기 타이밍 컨트롤러(400)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호(V, H)와 클럭신호(CLK)를 이용하여 상기 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다.

상기 게이트 제어신호(GCS)들에는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트신호(VST) 및 게이트클럭(GCLK) 등이 포함된다. 또한, 상기 게이트 제어신호(GCS)들에는 상기 쉬프트 레지스터(600)를 제어하기 위한 다양한 종류의 제어신호들이 포함될 수 있다.

상기 타이밍 컨트롤러(400)에서 발생되는 상기 데이터 제어신호(DCS)들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등이 포함된다.

또한, 상기 타이밍 컨트롤러는 상기 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후에 이를 재정렬하여, 재정렬된 디지털 영상데이터를 상기 데이터 드라이버(300)에 공급한다.

즉, 상기 타이밍 컨트롤러(400)는, 상기 외부 시스템으로부터 공급된 입력영상데이터를 재정렬하여, 재정렬된 디지털 영상데이터를 상기 데이터 드라이버(300)로 전송하고, 상기 외부 시스템으로부터 공급된 클럭신호(CLK)와, 수평동기신호(Hsync)와, 수직동기신호(Vsync)(상기 신호들은 간단히 타이밍 신호라 함) 및 데이터 인에이블 신호(DE)를 이용해서, 상기 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS)를 생성하여 상기 게이트 드라이버(200) 및 상기 데이터 드라이버(300)로 전송한다.

다음, 상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 입력된 상기 영상데이터를 아날로그 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 상기 데이터 라인들에 공급한다.

마지막으로, 상기 게이트 드라이버(200)는, 상기 패널(100) 내에 실장되어 있는 게이트 인 패널(Gate In Panel : GIP) 방식으로 구성되어 있다. 이 경우, 상기 게이트 드라이버(200)를 제어하기 위한 상기 게이트 제어신호들에는 스타트신호(VST) 및 게이트클럭(GCLK) 등이 포함될 수 있다.

상기 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 입력되는 상기 게이트 제어신호에 응답하여, 상기 패널(100)의 상기 게이트 라인들(GL1∼GLg)에 스캔펄스를 순차적으로 공급한다. 이에 따라, 상기 스캔펄스가 입력되는 해당 수평라인의 각각의 픽셀에 형성되어 있는 박막트랜지스터(TFT)들이 턴온되어, 각 픽셀(P)로 영상이 출력될 수 있다.

상기한 바와 같은 기능은 특히, 상기 게이트 드라이버(200)를 구성하는 본 발명에 따른 쉬프트 레지스터(600)에서 이루어진다.

즉, 상기 쉬프트 레지스터(600)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 스타트 신호(VST) 및 게이트클럭(GCLK) 등을 이용하여, 1프레임 동안, 상기 게이트 라인들에, 상기 스캔펄스를 순차적으로 공급한다. 여기서, 1프레임이란, 상기 패널(100)을 통해 하나의 이미지가 출력되는 기간을 말한다.

상기 스캔펄스는, 상기 픽셀에 형성되어 있는 스위칭소자(박막트랜지스터)를 턴온시킬 수 있는 턴온전압을 가지고 있다.

상기 쉬프트 레지스터(600)는, 1프레임 중, 상기 스캔펄스가 공급되지 않는 나머지 기간 동안에는, 상기 게이트 라인에, 상기 스위칭소자를 턴오프시킬 수 있는 턴오프신호를 공급한다.

이하의 설명에서는, 상기 스캔펄스와 상기 턴오프신호를 총칭하여 상기 스캔신호라 한다. 즉, 상기 스캔신호는, 상기 게이트 라인에 연결되어 있는 각 픽셀의 스위칭소자를 턴온시킬 수 있는 턴온전압을 갖는 스캔펄스와, 1프레임의 나머지 기간 동안 상기 스위칭소자를 턴오프 상태로 유지시키기 위한 턴오프신호를 포함한다.

이하에서 설명될 본 발명에 따른 상기 쉬프트 레지스터(600)는, 크게 두 개의 실시예로 구분될 수 있다.

첫째, 본 발명의 제1실시예에 따른 쉬프트 레지스터(600)는, 상기한 바와 같이, 하나의 수평라인에 형성되어 있는 하나의 게이트 라인을 통해, 하나의 스캔신호를, 상기 하나의 수평라인에 형성되어 있는 픽셀(110)들로 전송한다. 이를 위해, 상기 쉬프트 레지스터(600)는 복수의 스테이지들을 포함하고 있으며, 상기 스테이지들 각각에는 상기 게이트 라인이 하나씩 연결되어 있다. 여기서, 1프레임 동안, 상기 스테이지들 중 어느 하나(이하, 간단히 '제어 스테이지'라 함)는, 상기 픽셀에 형성되어 있는 트랜지스터들 중 적어도 어느 하나를 턴온시킬 수 있는 턴온전압을 가지고 있는, 제어펄스를 상기 게이트 라인을 통해 출력한다. 즉, 상기 제어 스테이지로부터 상기 게이트 라인을 통해, 1프레임 동안 출력되는 상기 스캔신호에는, 상기 스캔펄스 및 상기 제어펄스가 포함된다. 상기 스캔펄스와 상기 제어펄스의 펄스폭은 서로 같을 수도 있으며, 다를 수도 있다.

둘째, 본 발명의 제2실시예에 따른 쉬프트 레지스터는, 상기한 바와 같이, 하나의 수평라인에 형성되어 있는, 두 개의 게이트 라인들을 통해, 두 개의 스캔신호들을, 상기 하나의 수평라인에 형성되어 있는 픽셀들로 전송한다. 이를 위해, 상기 쉬프트 레지스터(600)는 복수의 스테이지들을 포함하고 있으며, 상기 스테이지들 각각에는 상기 하나의 수평라인에 형성되어 있는 상기 두 개의 게이트 라인들이 연결되어 있다. 즉, 하나의 스테이지에는, 하나의 수평라인에 형성되어 있는 두 개의 게이트 라인들이 연결되어 있다. 여기서, 1프레임 동안, 상기 스테이지들 중 어느 하나(이하, 간단히 '제어 스테이지'라 함)는, 상기 픽셀에 형성되어 있는 트랜지스터들 중 적어도 어느 하나를 턴온시킬 수 있는 턴온전압을 가지고 있는, 제어펄스들을 상기 게이트 라인들을 통해 출력한다. 즉, 상기 제어 스테이지로부터 상기 두 개의 게이트 라인들을 통해, 1프레임 동안 출력되는 두 개의 스캔신호들 각각에는, 상기 스캔펄스 및 상기 제어펄스가 포함된다. 상기 제어 스테이지로부터 출력되는 상기 두 개의 스캔신호들 각각에 포함되는 두 개의 상기 스캔펄스의 펄스폭은 서로 같을 수도 있으며, 다를 수도 있다. 또한, 상기 제어 스테이지로부터 출력되는 상기 두 개의 스캔신호들 각각에 포함되는 상기 두 개의 제어펄스의 펄스폭은 서로 같을 수도 있으며, 다를 수도 있다. 또한, 상기 스캔신호에 포함되는 상기 스캔펄스와 상기 제어펄스의 펄스폭은 서로 같을 수도 있으며, 다를 수도 있다.

상기한 바와 같은 기능을 수행하기 위해, 본 발명에 따른 쉬프트 레지스터는, 복수의 스테이지들을 포함하고 있으며, 상기 스테이지들 각각은, m+1(m≥1)개의 출력을 발생하는 스캔펄스부와, m개의 출력을 발생하는 제어펄스부를 포함한다.

상기 m이 1인 경우는, 본 발명의 제1실시예에 해당되며, 상기 m이 2인 경우는, 본 발명의 제2실시예에 해당된다. 상기 m이 3 이상인 경우의 본 발명에 따른 쉬프트 레지스터는, 본 발명의 제2실시예를 확장하는 것에 구현될 수 있다. 또한, 상기 스테이지에 연결되어 있는 상기 게이트 라인의 숫자는, 상기 m개에 대응된다.

예를 들어, 제1스테이지에 형성되어 있는, 상기 스캔펄스부는, 스타트 신호(VST)와 적어도 하나 이상의 스캔펄스부 클럭(CLK_X)을 이용하여, m+1개의 출력을 발생한다. 이하의 설명 중, 상기 스캔펄스부 클럭에는 클럭A(CLK A)가 포함될 수 있다.

상기 m+1개의 출력들 중, 하나는 캐리신호(carry)라 한다. 상기 제1스테이지에서 발생된 상기 캐리신호는 상기 제1스테이지에 형성되어 있는 상기 제어펄스부로 입력되어 상기 제어펄스부를 구동시킨다. 이 경우, 상기 제1스테이지에서 발생된 상기 캐리신호는 제2스테이지에 형성되어 있는 상기 스캔펄스부로 입력되어, 상기 스타트 신호의 기능을 수행할 수도 있다.

상기 캐리신호는 제2스테이지에 형성되어 있는 상기 스캔펄스부로 입력되어, 상기 스타트 신호의 기능을 수행한다.

상기 m+1개의 출력들 중, 나머지 출력들(m개)은 스캔펄스라 한다. 상기 제어펄스부에서 출력되는 신호들(m개)은 제어펄스라 한다. 상기 스캔펄스들 각각은 상기 제어펄스부에서 발생되는 상기 제어펄스들(m개) 각각과 합쳐져, 하나의 수평라인에 형성되어 있는 m개의 게이트 라인들로 출력된다.

상기 m개의 게이트 라인들 각각으로 출력되는 신호들은, 스캔신호라 한다. 상기 스캔신호는, 상기한 바와 같이, 상기 스캔펄스, 상기 턴오프신호 및 상기 제어펄스를 포함한다. 그러나, 모든 스캔신호에 상기 제어펄스가 포함되는 것은 아니다. 즉, 상기 제어펄스는, 1프레임에 출력되는 상기 스캔신호들 중, 상기 제어 스테이지에서 출력되는 m개의 스캔신호들에만 포함되어 있다. 부연하여 설명하면, 1프레임 중, 어느 하나의 스테이지만이 상기 제어 스테이지가 된다.

제3 내지 제g스테이지들도, 상기한 바와 같은 방법으로 구동된다.

상기 제어펄스부는, 상기 스캔펄스부로부터 출력되는 상기 캐리신호(carry), 외부 제어신호(R_en) 및 하나 이상의 제어펄스부 클럭(CLK_Y)을 이용하여, 상기 m개의 제어펄스를 발생한다. 그러나, 1프레임 동안, 모든 제어펄스부가 상기 m개의 제어펄스를 발생하는 것은 아니다. 즉, 1프레임 동안, 상기 제어 스테이지에 형성되어 있는 상기 제어펄스부로부터만이, 상기 제어펄스가 출력된다.

부연하여 설명하면, 상기 제어 스테이지를 제외한 모든 스테이지들은, 1프레임 동안, 순차적으로 상기 스캔펄스를 출력한다. 여기서, 상기 스테이지들 각각에 m개의 게이트 라인이 연결되어 있는 경우, 상기 스테이지들 각각은, 상기 m개의 게이트 라인에 m개의 상기 스캔펄스를 동시에 출력한다. 상기 m개의 상기 스캔펄스들의 펄스폭은 동일할 수도 있으나, 서로 다를 수도 있다. 상기 제어 스테이지는, 1프레임 동안, 상기 모든 스테이지들과 연동하여 상기 스캔펄스를 출력하며, 1프레임 중 상기 제어펄스를 1회 출력한다. 즉, 상기 제어 스테이지는, 1프레임 동안, 상기 스캔펄스, 상기 턴오프신호 및 상기 스캔펄스를 출력한다. 여기서, 상기 제어 스테이지에 m개의 게이트 라인이 연결되어 있는 경우, 상기 제어 스테이지는, 상기 m개의 게이트 라인에 m개의 상기 제어펄스를 출력한다. 상기 m개의 상기 제어펄스들의 펄스폭은 동일할 수도 있으나, 서로 다를 수도 있다.

상기 제어펄스부 클럭에는, 1상 이상의 클럭(CLK B, CLK C)이 포함될 수 있다.

즉, 상기 제어펄스부는, 상기 스캔펄스부로부터 출력되는 캐리신호와, 상기 외부 제어신호(R_en)에 의해 셋(Set) 상태가 되며, 상기 제어펄스부 클럭, 특히, 클럭C(CLK C)에 의해 상기 제어펄스를 출력한다.

도 5는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도이다. 도 6은 본 발명의 제1실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔신호를 나타낸 일실시예 타이밍도로서, 매 프레임별로 순차적으로 출력되는 제어펄스(CP)를 나타낸 타이밍도이다. 도 7은 본 발명의 제1실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔신호를 나타낸 또 다른 타이밍도로서, 매 프레임별로 비순차적으로 출력되는 제어펄스(CP)를 나타낸 타이밍도이다.

본 발명의 제1실시예에 따른 쉬프트 레지스터에서는, 상기 m이 1로 설정된다. 따라서, 상기 스테이지(690)는 1개의 게이트 라인들과 연결되어 있으며, 상기 스테이지는 1프레임 동안 1개의 상기 스캔신호를 상기 게이트 라인을 통해 출력한다.

본 발명의 제1실시예에 따른 쉬프트 레지스터는, 도 5에 도시된 바와 같이, g개의 스테이지(690)들(ST1 내지 STg)을 포함한다.

즉, 본 발명의 제1실시예에 따른 쉬프트 레지스터(600)는, 하나의 수평라인에 형성되어 있는 하나의 게이트 라인을 통해, 하나의 스캔신호를, 상기 하나의 수평라인에 형성되어 있는 픽셀(110)들로 전송하며, 상기 스테이지들 각각에는 상기 게이트 라인이 하나씩 연결되어 있다. 따라서, 도 3에 도시된 상기 패널에, g개의 게이트 라인들(GL1 내지 (GLg)이 형성되어 있기 때문에, 상기 쉬프트 레지스터(600)에는 g개의 스테이지(690)들(ST1 내지 STg)이 형성되어 있다.

상기 스테이지들 각각은, 상기 스캔펄스(Scan Pulse : SP)와 상기 턴오프신호(Turn Off Signal : TOS)와 캐리신호(carry)를 출력하기 위한 스캔펄스부(610) 및 상기 제어펄스(Control Pulse : CP)를 출력하기 위한 제어펄스부(620)를 포함한다.

상기 스캔펄스부(610)들 중 제1스캔펄스부(ST1)(610)는, 상기 스타트 신호(VST)에 의해 구동되며, 스캔펄스부 클럭(CLK_X)을 이용하여 제1스캔펄스(SS1)를 출력한다. 제2스캔펄스부(ST2)는 상기 제1스캔펄스부(ST1)로부터 전송되어온 상기 캐리신호에 의해 구동되며, 상기 스캔펄스부 클럭(CLK_X)을 이용하여 제2스캔펄스(SS2)를 출력한다.

이를 위해, 상기 캐리신호는, 상기 제1스캔펄스부(ST1)로부터 출력된 후, 상기 제2스캔펄스부(ST2)로 전송된다. 즉, 상기 제1스캔펄스부(ST1)로부터 출력된 상기 캐리신호는 상기 제2스캔펄스부(ST2)의 스타트 신호(VST)로 동작한다. 상기 캐리신호는, 상기 스캔펄스와는 다른 라인을 통해 출력된다.

상기 스캔펄스부 클럭(CLK_X)은 적어도 하나 이상의 클럭들을 포함할 수 있다.

상기한 바와 같이, 상기 캐리신호에 의해 다음 단의 상기 스캔펄스부(610)가 순차적으로 구동되므로써, 도 6에 도시된 바와 같이, 상기 스테이지들과 연결되어 있는 게이트 라인들에는, 순차적으로 상기 스캔펄스(SP)가 공급된다.

상기 스캔펄스(SP)가 상기 픽셀들에 공급되는 동안, 상기 데이터 전압이 상기 픽셀들에 공급되므로써, 상기 픽셀을 통해 광이 출력될 수 있다.

상기 스캔펄스(SP)는, 일반적으로 상기 스테이지들에서 1프레임 동안 순차적으로 출력될 수 있으나, 상기 패널의 구동 방식에 따라, 비순차적으로 출력될 수도 있다.

상기 제어펄스부(620)는, 상기 스캔펄스부(610)로부터 전송되어온 상기 캐리신호(Carry) 및 제어펄스부 클럭(CLK_Y)을 이용하여, 상기 제어펄스(CP)를 상기 게이트 라인으로 출력한다.

상기 제어펄스(CP)는, 1프레임 중 한 번만 출력되며, 상기 제어펄스(CP)를 출력하는 스테이지는, 제어 스테이지라 한다. 도 6에 도시된 타이밍도의 1프레임에서는, 제1스테이지(ST1)가 상기 제어 스테이지가 되며, 2프레임에서는, 제2스테이지(ST2)가 상기 제어 스테이지가 되며, 3프레임에서는, 제3스테이지(ST3)가 상기 제어 스테이지가 된다.

상기 제어펄스(CP)는, 도 6에 도시된 바와 같이, 매 프레임별로, 상기 스테이지들에서 순차적으로 출력될 수 있다. 즉, 1프레임에서는, 제1스테이지(ST1)에서 상기 제어펄스(CP)가 출력되고, 2프레임에서는, 제2스테이지(ST2)에서 상기 제어펄스(CP)가 출력되며, 3프레임에서는, 제3스테이지(ST2)에서 상기 제어펄스(CP)가 출력될 수 있다.

상기 제어펄스(CP)는, 도 7에 도시된 바와 같이, 매 프레임별로, 랜덤하게 출력될 수도 있다. 즉, 1프레임에서는, 제1스테이지(ST1)에서 상기 제어펄스(CP)가 출력되고, 2프레임에서는, 제103스테이지에서 상기 제어펄스(CP)가 출력되며, 3프레임에서는, 제15스테이지에서 상기 제어펄스(CP)가 출력될 수 있다.

상기 제어펄스(CP)는, 상기 제어펄스(CP)가 출력되는 게이트 라인에 연결되어 있는 픽셀들에 형성되어 있는 트랜지스터들 중, 적어도 어느 하나에 턴온전압을 공급하여, 상기 픽셀들을 제어하는 기능을 수행한다.

이를 위해, 상기 제어펄스(CP)는, 도 6 및 도 7에 도시된 바와 같이, 1프레임 동안, 어느 하나의 스테이지에서 1회 출력될 수 있다. 그러나, 상기 패널의 구동 방식에 따라, 상기 제어펄스(CP)가 출력되지 않는 프레임이 있을 수도 있다.

또한, 상기 제어펄스(CP)는, 도 6에 도시된 바와 같이, 매 프레임별로, 상기 스테이지들에서 순차적으로 출력될 수 있으며, 도 7에 도시된 바와 같이, 매 프레임별로 상기 스테이지들에서 비순차적으로 출력될 수도 있다.

이 경우, 상기 제어펄스(CP)의 출력을 위해, 상기 제어펄스부(620)로 입력되는 상기 외부 제어신호(R_en)는, 도 6 및 도 7에 도시된 바와 같이, 상기 제어펄스(CP)가 출력될 제어 스테이지(도 6의 1프레임에서는 제1스테이지, 도 7의 2프레임에서는 제103스테이지)에서, 상기 스캔펄스(또는 상기 캐리신호)가 출력될 때, 상기 제어 스테이지로 입력되어, 상기 제어펄스부(620)를 셋(Set) 상태로 전환시킨다.

도 8은 도 5에 도시된 스캔펄스부의 내부 구성을 개략적으로 나타낸 예시도이다.

상기 스캔펄스부(610)는, 현재 일반적으로 이용되고 있는 스테이지의 내부 구성요소들을 포함하여, 다양하게 구성될 수 있다.

예를 들어, 상기 스캔펄스부(610)는, 도 8에 도시된 바와 같이, 상기 스캔펄스부 클럭(CLK_X)을 이용하여 상기 스캔펄스(SP)와 상기 턴오프신호(TOS)를 포함한 상기 스캔신호를 출력하기 위한 스캔신호 출력기(612) 및 상기 스타트 신호(VST)와 상기 스캔펄스부 클럭(CLK_X)을 이용하여 상기 스캔신호 출력기(612)가 상기 스캔펄스(SP)를 출력하도록 하는 스캔펄스출력 제어신호 또는 상기 스캔신호 출력기(612)가 상기 턴오프신호(TOS)를 출력하도록 하는 턴오프신호출력 제어신호를 출력하는 제어신호 출력기(611)를 포함한다.

상기 제어신호 출력기(611)에는 각종 전원(VD, VDD, VSS, VSSB)이 공급되도록 구성될 수 있다. 상기한 바와 같이, 도 8에는, 상기 스캔펄스부(610)가 개략적으로 도시되어 있다. 따라서, 상기 제어신호 출력기(611)에는 다양한 형태의 상기 스캔펄스부 클럭(CLK_X)이 공급될 수 있다. 상기 제어신호 출력기(611)에 적용되는, 상기 스타트 신호(VST)는 상기 타이밍 컨트롤러(400)로부터 전송된 것일 수도 있으며, 상기한 바와 같이, 전단 스테이지에서 전송되어온 캐리신호일 수도 있다.

부연하여 설명하면, 상기 제어신호 출력기의 Q노드(Q)의 충전 또는 방전은, 전단 스테이지의 출력(캐리신호), 다음단 스테이지의 출력(캐리신호) 또는 클럭(VST) 등에 의해 다양하게 이루어질 수 있다.

여기서 전단이란, 직전 단에 한정하되는 것은 아니며, 따라서, 그 이전 단일 수도 있다. 마찬가지로 다음단은, 직후 단에 한정되는 것은 아니며, 따라서, 그 이후의 단일 수도 있다.

상기 스캔신호 출력기(612)에 적용되는 상기 스캔펄스부 클럭(CLK_X)에는, 도 8에 도시된 바와 같이, 상기 스캔펄스부 클럭(CLK_X)으로, 클럭A(CLK A)가 공급되고 있으며, 저전위 전압(VSS)이 공급되고 있다.

상기 스캔펄스부(610) 중, 상기 스캔신호 출력기(612)는 다양하게 변경될 수 있으며, 상기 제어신호 출력기(612)는 현재 일반적으로 이용되고 있는 스테이지에 적용되는 구성이 그대로 적용될 수 있다.

상기 스캔펄스부(610)의 동작 방법을 간단히 설명하면 다음과 같다.

우선, 상기 스타트 신호(VST)가, 상기 제어신호 출력기(611)의 제1트랜지스터(T1)의 게이트 단자로 공급되면, 상기 제1트랜지스터(T1)가 턴온된다.

다음, 상기 제1트랜지스터(T1)가 턴온되면, 하이레벨의 전원(VD)이 Q노드(Q)를 통해 상기 스캔신호 출력기(612)에 형성되어 있는 풀업트랜지스터(T3)로 공급된다.

다음, 상기 풀업트랜지스터(T3)가 턴온되면, 하이레벨의 클럭A(CLK A)가 상기 캐리신호(Carry)로 출력된다. 이 경우, 상기 하이레벨의 클럭A(CLK A)는 상기 스캔펄스(SP)로 출력된다. 그러나, 도 8에 도시된 상기 스캔신호 출력기(612)가 개략적으로 도시되어 있기 때문에, 상기 스캔펄스(SP)의 출력 과정이 명확하게 도시되어 있지는 않다.

상기 풀업트랜지스터(T3)가 턴온되어, 상기 스캔펄스(SP) 및 상기 캐리신호(Carry)가 출력되는 동안, 상기 하이레벨의 전원(VD)은 인버터(I)에 의해 인버팅되어, 상기 스캔신호 출력기(612)에 형성되어 있는 풀다운트랜지스터(T5)로 공급된다. 따라서, 상기 풀다운트랜지스터(T5)는 턴오프된다.

다음, 상기 제1트랜지스터(T1)가 턴오프되고, 다음 단 스테이지로부터 전송되어온 캐리신호 또는 스캔펄스에 의해, 제2트랜지스터(T2)가 턴온된다.

다음, 상기 제2트랜지스터(T2)가 턴온됨에 따라, 저전위 전압(VSS)이 상기 Q노드(Q)를 통해 상기 풀업트랜지스터(T3)로 공급되어, 상기 풀업트랜지스터(T3)를 턴오프시킨다.

마지막으로, 상기 제2트랜지스터(T2)가 턴온됨에 따라, 상기 저전위 전압(VSS)은 상기 인버터(I)에 의해 인버팅 되어, 상기 풀다운트랜지스터(T5)로 공급된다. 따라서, 상기 풀다운트랜지스터(T5)가 턴온되어, 상기 저전위 전압(VSS)이 상기 턴오프신호(TOS)로 출력된다.

도 9는 도 5에 도시된 제어펄스부의 내부 구성을 개략적으로 나타낸 예시도이다.

상기 제어펄스부(620)는, 상기 제어펄스(Control Pulse : CP)를 출력하는 기능을 수행한다.

이를 위해, 상기 제어펄스부(620)는, 상기 스캔펄스부(610)로부터 출력된 상기 캐리신호 및 외부 제어신호(R_en)를 이용하여, 큐노드신호 또는 큐비노드신호를 발생시키는 제1조절기(621), 상기 큐노드신호와 상기 큐비노드신호를 이용하여 턴온신호 또는 턴오프신호를 출력하기 위한 선택기(622), 상기 선택기(622)로부터 상기 턴온신호가 전송된 경우 상기 제어펄스(CP)를 출력하기 위한 제어펄스 출력기(624), 상기 제어펄스 출력기(624)가 동작하는 동안, 상기 제1조절기(621) 또는 상기 선택기(622)의 영향을 차단하기 위한 제2조절기(623) 및 상기 제어펄스 출력기(624)가 동작하는 동안, 상기 스캔펄스부(610)의 영향을 차단하기 위한 차단기(625)를 포함한다.

우선, 상기 제1조절기(621)는, 상기 스캔펄스부(610)로부터 출력된 상기 캐리신호 및 외부 제어신호(R_en)를 이용하여, 상기 큐노드신호 또는 상기 큐비노드신호를 발생시키는 기능을 수행한다.

여기서, 상기 캐리신호는, 상기 제1조절기(621)가 형성되어 있는 스테이지와 동일한 스테이지에 포함되어 있는 상기 스캔펄스부(610)로부터 전송된 것일 수도 있으며, 또는, 상기 제1조절기(621)가 형성되어 있는 스테이지와 다른 스테이지에 포함되어 있는 상기 스캔펄스부(610)로부터 전송된 것일 수도 있다.

상기 외부 제어신호(R_en)를 상기 제1조절기(621)로 공급하는 라인은, 1개 이상일 수 있으며, 이 경우, 상기 외부 제어신호는, 2상, 3상 또는 4상의 신호가 이용될 수 있다. 예를 들어, 상기 외부 제어신호가 2상인 경우, 2개의 제어신호라인들이 사용될 수 있으며, 상기 제어신호라인들은 각각 홀수번째 또는 짝수번째 스테이지의 제어펄스부에 연결될 수 있다.

상기 캐리신호와 상기 외부 제어신호에 의해, 상기 제1조절기(621)의 큐노드(Q)가 셋(Set) 상태가 되어, 상기 제1조절기가 큐노드신호를 출력할 수 있고, 상기 큐노드신호에 의해 상기 선택기(622)가 상기 턴온신호를 출력할 수 있으며, 상기 턴온신호에 따라 상기 제어펄스 출력기(624)가 상기 제어펄스(CP)를 출력할 수 있다.

이를 위해, 상기 제1조절기(621)는, 적어도 하나 이상의 트랜지스터를 이용하여, 다양하게 구성될 수 있으며, 상기 제1조절기(621)로는, 다양한 순번의 캐리신호 및 다양한 형태의 상기 외부 제어신호가 입력될 수 있다.

다음, 상기 선택기(622)는, 상기 큐노드신호와 상기 큐비노드신호를 이용하여 턴온신호 또는 턴오프신호를 출력한다. 상기 턴온신호는, 상기 선택기(622)로 입력되는 제1클럭(CLK B)에 대응되는 신호이며, 상기 턴오프신호는 상기 제어펄스 출력기(624)에 형성되어 있는 트랜지스터를 턴오프시킬 수 있는 신호이다. 본 발명에 따른 쉬프트 레지스터에 형성되어 있는 트랜지스터들이 모두 N타입 트랜지스터라고 가정할 때, 상기 턴오프신호는 저전위 전압(VSS)이 될 수 있다.

상기 선택기(622)는, 상기 제어펄스부에서 이용되는 제어펄스부 클럭들 중 어느 하나를 출력할 수 있다. 상기 선택기에서 출력되는 상기 제어펄스부 클럭은 상기 차단기(625)를 제어하는 신호(Wout)가 될 수 있다.

다음, 상기 제어펄스 출력기(624)는, 상기 선택기(622)로부터 전송되어온 상기 턴온신호에 따라, 상기 제어펄스(CP)를 상기 게이트 라인으로 출력한다.

이를 위해, 상기 제어펄스 출력기(624)는 상기 턴온신호에 따라 턴온되어 제2클럭(CLK C)을 상기 제어펄스(CP)로 출력하는 트랜지스터를 포함한다. 상기 제1클럭(CLK B) 및 상기 제2클럭(CLK C)은 상기 제어펄스 클럭(CLK_Y)에 포함되며, 상기 제1클럭의 펄스폭은, 상기 제2클럭의 펄스폭보다 크게 형성될 수 있다.

다음. 상기 제2조절기(623)는 다양한 형태의 회로로 구성되어, 상기 제어펄스 출력기(624)의 출력이 상기 선택기(622)에 의해 영향을 받는 것을 차단한다. 또한, 상기 제2조절기(623)는, 상기 제어펄스 출력기(624)에서 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스(CP)의 출력이 보다 원활하게 출력될 수 있도록 하는 기능을 수행할 수 있다.

즉, 상기 제2조절기(623)는, 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스 출력기(624)를 상기 선택기(622)와 분리시켜 줌으로써, 상기 제어펄스 출력기(624)의 입력단이 플로팅되도록 할 수 있다. 상기 제어펄스 출력기(624)의 입력단이 플로팅되면, 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스(CP)를 출력하는 트랜지스터의 입력단 전압이, 상기 트랜지스터의 출력단 전압과 함께 상승된다. 이러한 현상은 부트스트랩이라 한다.

마지막으로, 상기 차단기(625)는 다양한 형태의 회로로 구성되어, 상기 제어펄스 출력기(624)의 동작이 상기 스캔펄스부(610)에 의해 영향을 받는 것을 차단한다. 상기 차단기(625)는 상기 선택기(622) 또는 상기 제2조절부(623)에서 출력되는 차단신호(Wout)에 의해 구동될 수 있다.

즉, 상기 차단기(625)는, 상기 선택기(622)로부터 출력되는 상기 턴온신호(Wout) 또는 상기 제2조절기(623)를 거친 턴온 신호, 또는 상기 제어펄스 출력기(624)로부터 출력되는 상기 제어펄스(CP), 또는 상기 제어펄스부 클럭들(CLK B, CLK C) 중 하나에 의해 구동될 수 있다.

이하에서는, 도 10 내지 도 16을 참조하여, 상기 제어펄스부(620)의 구성이 설명된다.

도 10 내지 도 16은 도 5에 도시된 제어펄스부의 내부 구성을 설명하기 위한 다양한 예시도들이다.

첫째, 도 10에는, 상기 제어펄스부(620)를 구성하는 상기 제1조절기(621) 및 상기 선택기(622)의 일예가 도시되어 있다.

상기 제1조절기(621)는, 상기 외부 제어신호(R_en)에 따라 턴온되어, 상기 스캔펄스부(610)에서 출력된 상기 캐리신호(carry)를 상기 큐노드신호로 출력하는 제1트랜지스터(T1) 및 상기 제1트랜지스터(T1)와 연결되어 있으며, 상기 큐노드신호를 인버팅시켜 출력하는 인버터(I)를 포함할 수 있다.

이 경우, 상기 인버터(I)는, 상기 큐노드 신호를 직접 입력으로 사용하지 않더라도, 상기 큐노드 신호 전압 또는 상기 선택기의 출력 전압이 하이 레벨인 동안, 로우 레벨의 출력을 발생시키는 기능을 수행한다.

상기 제1트랜지스터(T1)는 상기 캐리신호(carry)에 따라 턴온되어, 상기 외부 제어신호를 상기 큐노드신호로 출력하도록 구성될 수도 있다.

상기 인터버(I)는 현재 이용되고 있는 다양한 종류의 인버터들이 적용될 수 있다.

상기 선택기(622)는 도 9를 참조하여 설명된 바와 같은 기본 구조로 구성될 수 있다.

상기 제1조절기(621) 및 상기 선택기(622)의 동작 방법의 일예를, 도 6, 도 9 및 도 10을 참조하여 간단히 설명하면 다음과 같다.

우선, 제1스테이지(ST1)에 형성되어 있는 상기 스캔펄스부(610)에서는 캐리신호(carry)가 출력되며, 상기 캐리신호는 상기 제1조절기(621)의 상기 제1트랜지스터로 입력된다.

다음, 도 6에 도시된 타이밍도의 제1프레임에 도시된 바와 같이, 상기 제어펄스(CP)가 상기 제1스테이지(ST1)에서 출력된다고 할 때, 상기 제1스테이지(ST1)에 형성되어 있는 상기 제어펄스부(620)의 상기 제1조절기(621)는, 상기 제1스테이지(ST1)의 상기 스캔펄스부(610)로부터 출력되는 캐리신호와, 상기 외부 제어신호(R_en)에 의해 셋(Set) 상태가 된다.

다음, 상기 제1조절기(621)가 셋 상태로 전환되면, 제1클럭(CLK B)이, 상기 선택기(622)로부터 출력된다. 이 경우, 상기 선택기(622)로부터 출력되는 신호는 턴온신호라 한다. 또한, 상기 턴온신호는 상기 차단신호(Wout)로 이용될 수도 있다. 즉, 상기 턴온신호와 상기 차단신호(Wout)는 동일한 신호가 될 수 있다.

마지막으로, 상기 선택기(622)에서 출력된 상기 턴온신호에 따라, 상기 제어펄스 출력기(624)에서, 상기 제어펄스부 클럭, 특히, 제2클럭(CLK C)에 의해 상기 제어펄스(CP)가 출력된다.

즉, 상기 선택기(622)에서 출력되는 상기 턴온신호에 의해, 상기 제어펄스 출력기(624)에서, 상기 제어펄스(CP)가 출력될 수 있다.

한편, 도 6에 도시된 타이밍도의 제2프레임에 의하면, 예를 들어, 제2스테이지(ST2)에 형성되어 있는 상기 제어펄스부(620)가 상기 턴온신호 또는 상기 차단신호(Wout)를 출력할 수 있으며, 제3프레임에서는, 제3스테이지(ST2)에 형성되어 있는 상기 제어펄스부(620)가 상기 턴온신호 또는 상기 차단신호(Wout)를 출력할 수 있다.

그러나, 본 발명에 따른 쉬프트 레지스터에서는, 도 7에 도시된 바와 같이, 제1프레임에서는, 제1스테이지(ST1)가 출력하는 제1스캔신호(SS1)에 상기 제어펄스(CP)가 포함될 수 있고, 제2프레임에서는, 제103스테이지(ST103)가 출력하는 제103스캔신호(SS103)에 상기 제어펄스(CP)가 포함될 수 있으며, 제3프레임에서는, 제15스테이지(ST1)가 출력하는 제15스캔신호(SS103)에 상기 제어펄스(CP)가 포함될 수 있다.

즉, 상기 제1조절기(621)로 입력되어, 상기 턴온신호의 출력을 제어하는, 상기 캐리신호 및 상기 외부 제어신호와, 상기 제어펄스부(620)로 입력되는 상기 제어펄스부 클럭(CLK B, CLK C) 등의 조합에 의해, 상기 제어펄스(CP)의 출력 시점 은 다양하게 변경될 수 있다.

또한, 상기 제1클럭(CLK B) 및 상기 제2클럭(CLK C)의 펄스폭의 크기에 따라, 상기 제어펄스(CP)의 펄스폭은 다양하게 변경될 수 있다.

특히, 상기 외부 제어신호(R_en)에 의해, 상기 제어펄스(CP)가 발생되는 프레임이 정해진다. 즉, 한 프레임 중에 상기 제어펄스(CP)가 출력되는 제어 스테이지는, 상기 외부 제어신호(R_en)의 펄스의 위치에 의해 정해진다.

부연하여 설명하면, 한 프레임 중에 상기 제어펄스(CP)가 출력되는 제어 스테이지의 선택은, 상기 캐리 신호와 동기 되어, 상기 제어 스테이지의 상기 제어펄스부(620)의 상기 제1조절기(621)의 상기 큐노드에, 하이 레벨의 전압을 인가하는 셋 동작을 통해 이루어진다.

본 발명에서의 일반적인 용도는, 한 프레임 동안 하나의 제어 스테이지가 선택되어, 상기 제어펄스(CP)가 1회 발생하도록 하는 것이다. 그러나, 특정 프레임에 상기 제어펄스가 없도록 하거나, 또는 특정 프레임에서 상기 제어펄스가 2회 이상 필요한 경우에는, 상기 외부 제어신호를 조절함으로써, 쉽게 구현될 수 있다.

둘째, 도 11을 참조하면, 상기 제1조절기(621)는 복수의 트랜지스터들로 구성될 수 있으며, 각 트랜지스터들의 게이트 단자로는, 다양한 순번의 상기 스캔펄스부(610)들로부터 전송되어온 상기 캐리신호 및 상기 외부 제어신호가 입력될 수 있다.

즉, 상기 선택기(622)를 통해 출력되는 상기 턴온신호(차단신호)에 의해, 상기 제어펄스(CP)가 출력되고, 상기 턴온신호는 상기 캐리신호 및 상기 외부 제어신호에 의해 제어되고, 상기 제어펄스(CP)는 매 프레임별로 한 번씩 출력되며, 상기 제어펄스(CP)가 출력되는 스테이지(ST)의 위치는, 다양하게 변경될 수 있기 때문에, 상기 제어펄스(CP)가 출력되는 상기 스테이지(ST)의 위치에 따라, 상기 캐리신호들 및 상기 외부 제어신호들은 다양한 형태로, 상기 선택기(622)로 입력될 수 있다. 이를 위해, 상기 선택기(622)를 구성하는 상기 트랜지스터들 역시 다양한 형태로 형성될 수 있다.

셋째, 도 12를 참조하면, 상기한 바와 같이, 상기 선택기(622)를 통해 출력된 상기 턴온신호에 의해 상기 제어펄스 출력기(624)가 구동되어, 상기 제2클럭(CLK C)을 상기 제어펄스(CP)로 출력할 수 있다.

또한, 상기 선택기(622)를 통해 출력되는 상기 턴온신호는, 상기 차단기(625)로 입력되는 상기 차단신호(Wout)가 될 수 있다.

넷째, 도 13을 참조하면, 상기 제1조절기(621)에서, 상기 큐노드신호가 출력되는 상기 큐노드(Q)와 상기 선택기(622) 사이에는, 도 13에 도시된 바와 같이, 차단회로(621a)가 형성될 수 있다.

상기 차단회로(621a)는, 트랜지스터의 게이트 단자와 소스 또는 드레인 단자가 상기 큐노드(Q)에 연결되어 있으며, 드레인 또는 소스 단자를 통해 전원(Vc)이 공급되는 형태로 구성될 수 있다. 이 경우, 상기 차단회로(621a)는 다이오드의 기능을 수행할 수 있다.

즉, 상기 제1조절기(621)로부터 상기 선택기(622)로 전송되는 상기 큐노드신호 또는 상기 큐비노드신호는, 상기 차단회로(621a)를 통해 정상적으로 전송될 수 있다.

그러나, 상기 선택기(622)로 인가된 신호는 상기 차단회로(621a)에 의해 상기 제1조절기(621)로 전송될 수 없다. 즉, 상기 차단회로(621a)는 상기 큐노드의 전압을 일정 수준으로 유지하여, 상기 선택기(622)에서 출력되는 전압이 유출되는 것을 방지한다. 따라서, 상기 제1조절기(621)는 상기 선택기(622)의 동작에 영향을 받지 않고 정상적으로 구동될 수 있다.

부연하여 설명하면, 상기 차단회로(621a)에 의해, 상기 제1조절기(621)와 상기 선택기(622)가 분리될 수 있기 때문에, 상기 선택기(622)로부터 상기 제1조절기(621)로, 불필요한 신호 등이 전송되지 않는다.

다섯째, 도 14를 참조하면, 상기 선택기(622)와 상기 제어펄스 출력기(624) 사이에는, 상기 제2조절기(623)가 형성될 수 있다.

상기 제2조절기(623)는, 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스 출력기(624)를 상기 선택기(622)와 분리시켜 줌으로써, 상기 제어펄스 출력기(624)의 입력단이 플로팅되도록 할 수 있다. 상기 제어펄스 출력기(624)의 입력단이 플로팅되면, 상기 제어펄스 출력기(624)를 구성하는 트랜지스터에 의해 출력되는 상기 제어펄스(CP)가, 상기 트랜지스터를 통해 보다 원활하게 출력될 수 있다.

이를 위해, 상기 제2조절기(623)는, 도 14에 도시된 바와 같이, 상기 선택기(622)와 상기 제어펄스 출력기(624) 사이에 연결되어 있는 트랜지스터(Tc)로 구성될 수 있으며, 상기 트랜지스터(Tc)의 게이트 단자는 전원(Vc)에 연결될 수 있다.

즉, 상기 선택기(622)로부터 상기 턴온신호가 상기 제어펄스 출력기(624)로 전송되어, 상기 제어펄스(CP)가 출력되는 동안, 상기 제어펄스(CP)를 출력하는 트랜지스터(puC)가 플로팅될 수 있도록 하는 신호가, 상기 전원(Vc)에 의해 상기 제2조절기(623)에 형성되어 있는 상기 트랜지스터(Tc)로 공급된다.

상기 제어펄스(CP)를 출력하는 상기 트랜지스터(puC)가 플로팅됨에 따라, 상기 제어펄스(CP)는 보다 원활하게 출력될 수 있다.

이 경우, 상기 선택기(622)는, 풀업 트랜지스터(puB) 및 큐비노드(Qb)와 연결되어 있는 트랜지스터(Tb)로 구성될 수 있다.

상기 풀업 트랜지스터(puB)는, 상기 큐노드(Q)로 하이레벨의 큐노드 신호가 전송되면, 상기 제1클럭(CLK B)을 출력한다.

상기 제어펄스를 출력하는 상기 트랜지스터(puC)는 게이트 단자로 하이레벨의 신호, 즉, 상기 턴온신호가 공급되면, 상기 제2클럭(CLK C)을 출력한다. 상기 제2클럭(CLK C)은 상기 제어펄스가 되어, 상기 게이트 라인으로 전송된다.

상기 큐비노드(Qb)와 연결되어 있는 트랜지스터(Tb)는, 상기 큐비노드로 전송되는 상기 큐비노드신호에 의해 턴온되어, 저전위 전압(VSS)을 상기 제2조절기(623) 및 상기 제어펄스 출력기(624)로 전송한다. 상기 저전위 전압(VSS)은 상기 턴오프신호로 이용될 수 있다.

여섯째, 도 15를 참조하면, 상기 제2조절기(623)는, 상기 선택기(622)의 출력단 및 상기 제어펄스 출력기(624)의 입력단에 연결되어 있는 트랜지스터(Tc)로 구성될 수 있다. 상기 트랜지스터(Tc)의 게이트 단자는 전원(Vc)에 연결될 수 있다.

상기 제2조절기(623)는, 도 14에 도시되어 있는 조절기(623)와 동일한 기능을 수행한다.

즉, 상기 제2조절기(623)는, 상기 제어펄스 출력기(624)에서, 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스 출력기(624)를 상기 선택기(622)와 분리시켜 줌으로써, 상기 제어펄스 출력기(624)의 입력단이 플로팅되도록 할 수 있다. 상기 제어펄스 출력기(624)의 입력단이 플로팅되면, 상기 제어펄스 출력기(624)를 구성하는 트랜지스터에 의해 출력되는 상기 제어펄스(CP)가, 상기 트랜지스터를 통해 보다 원활하게 출력될 수 있다.

이 경우, 상기 선택기(622)는, 풀업 트랜지스터(puB) 및 큐비노드(Qb)와 연결되어 있는 풀다운 트랜지스터(pdB)로 구성될 수 있다.

일곱째, 도 16을 참조하면, 상기 제2조절기(623)는, 상기 선택기(622)의 출력단 및 상기 제어펄스 출력기(624)의 입력단에 연결되어 있는 트랜지스터(Tc)로 구성될 수 있다. 상기 트랜지스터(Tc)의 게이트 단자는 전원(Vc)에 연결될 수 있다.

상기 제2조절기(623)는, 도 14 또는 도 15에 도시되어 있는 조절기(623)와 동일한 기능을 수행한다.

이 경우, 상기 제2조절기(623)는, Tc트랜지스터 및 Tb트랜지스터로 구성될 수 있다. 여기서, 상기 큐비노드(Qb)와 연결되어 있는 상기 Tb트랜지스터는, 상기 큐비노드(Qb)와 연결되어 있는 상기 풀다운 트랜지스터(pdB)와 동일하게 동작된다.

즉, 도 16에 도시된 상기 제2조절기(623)는, 도 14에 도시된 상기 제2조절기(623)에 상기 풀다운 트랜지스터(pdB)를 추가시키는 것에 의해 구성될 수 있으며, 또는, 도 15에 도시된 상기 제2조절기(623)에 상기 Tb트랜지스터를 추가시키는 것에 의해 구성될 수도 있다.

또한, 도면으로 도시되어 있지는 않지만, 상기 제2조절기(623)는, 도 13에 도시된, 상기 차단회로(621a)와 같은 다이오드 형태로 구성될 수도 있다.

도 17은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 개략적으로 나타낸 예시도이다.

본 발명의 제1실시예에 따른 쉬프트 레지스터는, 상기 스캔펄스(SP)와 상기 턴오프신호(TOS)와 캐리신호(carry)를 출력하기 위한 스캔펄스부(610) 및 상기 제어펄스(CP)를 출력하기 위한 제어펄스부(620)를 포함한다.

첫째, 상기 스캔펄스부(610)는, 상기 스캔펄스부 클럭(CLK_X)을 이용하여 상기 스캔펄스(SP)와 상기 턴오프신호(TOS)를 포함한 상기 스캔신호(SS)를 출력하기 위한 스캔신호 출력기(612) 및 상기 스타트 신호(VST)와 상기 스캔펄스부 클럭(CLK_X)을 이용하여 상기 스캔신호 출력기(612)가 상기 스캔펄스(SP)를 출력하도록 하는 스캔펄스출력 제어신호 또는 상기 스캔신호 출력기(612)가 상기 턴오프신호(TOS)를 출력하도록 하는 턴오프신호출력 제어신호를 출력하는 제어신호 출력기(611)를 포함한다.

상기 제어신호 출력기(611)는, 현재 일반적으로 이용되고 있는 스테이지의 내부 구성요소들을 포함하여, 다양하게 구성될 수 있다. 즉, 상기 제어신호 출력기(611)는, 도 8에 도시된 바와 같은 형태로 구성될 수 있으며, 도 8에 도시된 제어신호 출력기(611)가 수행하는 기능과 동일한 기능을 수행할 수 있다.

상기 제어신호 출력기(611)에는 각종 전원이 공급될 수 있으며, 다양한 형태의 상기 스캔펄스부 클럭(CLK_X)이 공급될 수 있다. 상기 제어신호 출력기(611)에 적용되는, 상기 스타트 신호(VST)는 상기 타이밍 컨트롤러(400)로부터 전송된 것일 수도 있으며, 상기한 바와 같이, 전단 스테이지에서 전송되어온 캐리신호일 수도 있다. 도 17에는 상기 스캔펄스부 클럭으로 클럭A(CLK A)가 도시되어 있다.

상기 스캔신호 출력기(612)는, 상기 제어신호 출력기(611)로부터 전송되어온 상기 스캔펄스출력 제어신호에 따라 상기 스캔펄스(SP)를 출력하며, 상기 턴오프신호출력 제어신호에 따라 상기 턴오프신호(TOS)를 상기 게이트 라인으로 출력한다.

상기 스캔신호 출력기(612)는 다양하게 변경될 수 있으며, 상기 제어신호 출력기(612)의 일예가 도 17에 도시되어 있다.

상기 스캔신호 출력기(612)는, 게이트 단자가 상기 제어신호 출력기(611)의 큐노드(Q)와 연결되어 있으며, 상기 클럭A(CLK )를 입력받는 큐노드 트랜지스터, 게이트 단자가 상기 제어신호 출력기(611)의 큐비노드(Qb)와 연결되어 있으며, 상기 큐노드 트랜지스터와 저전위 전압공급부 사이에 연결되어 있는 큐비노드 트랜지스터, 게이트 단자가 상기 큐노드(Q)와 연결되어 있으며 상기 클럭A(CLK A)를 입력받는 풀업트랜지스터(puA) 및 게이트 단자가 상기 제어신호 출력기(611)의 큐비노드(Qb)와 연결되어 있으며, 상기 큐노드 트랜지스터와 상기 제어펄스부(620)와 연결되어 있는 풀다운 트랜지스터(pdA)를 포함한다.

둘째, 상기 상기 제어펄스부(620)는, 상기 제어펄스(CP)를 출력하는 기능을 수행한다.

이를 위해, 상기 제어펄스부(620)는, 상기 스캔펄스부(610)로부터 출력된 상기 캐리신호(carry) 및 외부 제어신호(R_en)를 이용하여, 큐노드신호 또는 큐비노드신호를 발생시키는 제1조절기(621), 상기 큐노드신호와 상기 큐비노드신호를 이용하여 턴온신호 또는 턴오프신호를 출력하기 위한 선택기(622), 상기 선택기(622)로부터 상기 턴온신호가 전송된 경우 상기 제어펄스(CP)를 출력하기 위한 제어펄스 출력기(624), 상기 제어펄스 출력기(624)가 동작하는 동안, 상기 제1조절기(621) 또는 상기 선택기(622)의 영향을 차단하기 위한 제2조절기(623) 및 상기 제어펄스 출력기(624)가 동작하는 동안, 상기 스캔펄스부(610)의 영향을 차단하기 위한 차단기(625)를 포함한다.

우선, 상기 제1조절기(621)는, 상기 스캔펄스부(610)로부터 출력된 상기 캐리신호 및 외부 제어신호(R_en)를 이용하여, 상기 큐노드신호 또는 상기 큐비노드신호를 발생시키는 기능을 수행한다. 상기 큐노드신호 또는 상기 큐비노드신호를 발생시키는 기능은, 도 9 내지 도 16을 통해 설명된 바와 같다.

상기 제1조절기(621)는, 도 9에 도시된 바와 같이, 적어도 하나 이상의 트랜지스터와 인버터를 이용하여, 다양하게 구성될 수 있으며, 상기 제1조절기(621)로는, 다양한 순번의 캐리신호 및 다양한 형태의 상기 외부 제어신호가 입력될 수 있다.

다음, 상기 선택기(622)는, 상기 큐노드신호와 상기 큐비노드신호를 이용하여 턴온신호 또는 턴오프신호를 출력한다. 상기 턴온신호는, 상기 선택기(622)로 입력되는 제1클럭(CLK B)에 대응되는 신호이며, 상기 턴오프신호는 상기 제어펄스 출력기(624)에 형성되어 있는 트랜지스터(puC)를 턴오프시킬 수 있는 신호이다.

상기 선택기(622)는, 도 17에 도시된 바와 같이, 두 개의 트랜지스터로 구성될 수 있으며, 상기 두 개의 트랜지스터는, 상기 큐노드신호 또는 상기 큐비노드신호에 따라 턴온되어, 상기 제1클럭(CLK B) 또는 저전위 전압(VSS)을 출력한다. 즉, 도 17에서, 상기 두 개의 트랜지스터들은, 상기 제1클럭(CLK A)을 발생시키는 제1클럭 발생부와 상기 저전위 전압을 발생시키는 저전위 전압 발생부 사이에 연결될 수 있다.

이를 위해, 상기 제어펄스 출력기(624)는 상기 턴온신호에 따라 턴온되어 제2클럭(CLK C)을 상기 제어펄스(CP)로 출력하는 트랜지스터(puC)를 포함한다.

상기 제어펄스(CP)는 상기 스캔펄스부(610)로부터 출력되는 상기 스캔펄스 및 상기 턴오프신호와 함께 상기 스캔신호(SS)를 형성할 수 있다.

다음. 상기 제2조절기(623)는, 도 17에 도시된 쉬프트 레지스터에는 포함되어 있지 않다.

마지막으로, 상기 차단기(625)는 다양한 형태의 회로로 구성되어, 상기 제어펄스 출력기(624)의 동작이 상기 스캔펄스부(610)에 의해 영향을 받는 것을 차단한다.

상기 차단기(625)는 상기 선택기(622) 또는 상기 제2조절부(623)에서 출력되는 차단신호(Wout)에 의해 구동될 수 있다.

즉, 상기 차단신호(Wout, 도 17에서는 w로 표시되어 있음)는, 상기 선택기(622)에서 출력되는 상기 턴온신호와 동일한 신호로서, 상기 턴온신호는, 상기 제어펄스(CP)가 출력되는 타이밍에 출력된다.

상기 제어펄스(CP)가 출력되는 타이밍에, 상기 스캔펄스부(610)에서는, 상기 스캔펄스(SP) 또는 상기 턴오프신호(TOS)가 출력되지 않는 것이 바람직하다.

이를 위해, 상기 차단신호가 상기 차단기(625)로 입력되면, 상기 차단기(625)는, 상기 스캔펄스부(610)에서 상기 스캔펄스(SP) 또는 상기 턴오프신호(TOS)가 출력되지 않도록 한다.

특히, 도 17에 도시된 쉬프트 레지스터에서는, 상기 차단기(625)가, 상기 스캔신호 출력기(612)를 구성하는 트랜지스터들 중, 상기 턴오프신호(TOS)를 출력하는 트랜지스터(pdA)를, 상기 차단신호에 의해 턴오프시키도록 구성되어 있다.

즉, 상기 차단신호(Wout)에 의해 상기 차단기(625)에 구비된 트랜지스터(tFTF)가 턴온되면, 저전위 전압(VSS)이, 상기 턴오프신호(TOS)를 출력하는 트랜지스터(pdA)로 출력된다. 상기 저전위 전압(VSS)이 공급되면, 상기 트랜지스터(pdA)가 턴오프되므로, 상기 트랜지스터(pdA)로는 상기 턴오프신호(TOS)가 출력되지 않는다.

이때, 상기 제어펄스 출력기(624)가, 상기 턴온신호 또는 상기 차단신호에 의해 구동되어, 상기 제2클럭(CLK C)을 상기 제어펄스(CP)로 출력한다. 상기 제어펄스 출력기(624)에서 출력되는 상기 제어펄스(CP)는 상기 스캔펄스(SP) 또는 상기 턴오프신호(TOS)가 출력되는 상기 게이트 라인을 통해 상기 패널로 출력된다.

이하에서는, 도 17을 참조하여, 본 발명의 제1실시예에 따른 쉬프트 레지스터의 동작 방법이 설명된다.

우선, 상기 스캔펄스부(610)는, 또 다른 스캔펄스부들과 함께 순차적으로 구동되어 상기 스캔펄스(CP)를 출력한다. 이 경우, 상기 게이트 라인으로 출력되는 상기 스캔신호(SS)는 상기 스캔펄스(CP)이다.

다음, 상기 제1조절기(621)로 상기 스캔펄스부(610)로부터 출력된 캐리신호(carry)가 전송된다. 상기 캐리신호는, 상기한 바와 같이, 상기 제1조절기가 형성되어 있는 스테이지에 형성되어 있는 상기 스캔펄스부(610)로부터 출력된 것일 수도 있으나, 상기 스테이지와 다른 스테이지에 형성되어 있는 스캔펄스부로부터 출력된 것일 수도 있다. 상기 캐리신호는, 상기 스캔펄스(CP)와 동일한 위상, 진폭 및 펄스폭을 가지고 있으나, 도 17에 도시된 바와 같이, 상기 스캔펄스(SP)와는 다른 트랜지스터를 통해 출력된다.

상기 캐리신호가 전송되었다 하더라도, 상기 제어펄스(CP)가 출력될 타이밍이 아닌 경우, 상기 제1조절기(621)는, 큐비노드(Qb)를 통해 상기 큐비노드신호를 출력한다. 상기 큐비노드신호에 따라, 상기 선택기(622)가 턴오프신호를 출력하기 때문에, 상기 제어펄스 출력기(624)에서는 상기 제어펄스(CP)가 출력되지 않는다.

다음, 상기 제어펄스(CP)가 출력될 타이밍이 도래하면, 상기 캐리신호 및 상기 외부 제어신호(R_en)에 의해, 상기 제1조절기(621)가, 큐노드(Q)를 통해 상기 큐노드신호를 출력한다.

상기 큐노드신호를 출력하기 위한, 상기 캐리신호 및 상기 외부 제어신호는, 도 9 내지 도 11을 참조하여 설명된 바와 같이, 다양한 형태로 형성될 수 있다.

다음, 상기 제1조절기(621)로부터 출력된 상기 큐노드신호에 따라, 상기 선택기(622)는 상기 제1클럭(CLK B)을 출력한다. 즉, 상기 선택기(622)는, 상기 제1클럭을, 상기 턴온신호 또는 상기 차단신호로 출력한다.

다음, 상기 차단신호(Wout)는, 상기 차단기(625)를 구동시키며, 상기 차단기(625)에 의해, 상기 스캔신호 출력기(612)에서 상기 턴오프신호(TOS)를 출력하는 상기 트랜지스터(pdA)가 턴오프된다. 따라서, 상기 스캔신호 출력기(612)에서는 상기 턴오프신호(TOS)가 출력되지 않는다.

다음, 상기 턴온신호는, 상기 제어펄스 출력기(624)에 형성되어 있는 트랜지스터(puC)를 턴온시킨다.

마지막으로, 상기 트랜지스터(puC)가 턴온되면, 상기 트랜지스터(puC)를 통해, 상기 제2클럭(CLK C)이 상기 제어펄스(CP)로 출력된다. 상기 제어펄스(CP)는, 상기 쉬프트 레지스터에서, 1프레임 중 한 번만 출력된다.

상기 스캔펄스(SP)가 출력된 이후, 상기 제어펄스(CP)가 출력되는 간격은, 상기에서 설명된 바와 같이, 다양하게 설정될 수 있다. 상기 스캔펄스(SP)가 출력된 후, 상기 제어펄스(CP)가 출력될 때까지, 상기 턴오프신호(TOS)가 상기 게이트 라인으로 출력된다.

즉, 상기 게이트 라인에는, 상기 스캔펄스(SP), 상기 턴오프신호(TOS) 및 상기 제어펄스(CP)를 포함하는 상기 스캔신호(SS)가 출력된다.

그러나, 상기한 바와 같이, 모든 스테이지에서, 상기 스캔펄스(SP), 상기 턴오프신호(TOS) 및 상기 제어펄스(CP)가 포함된 상기 스캔신호(SS)가 출력되는 것은 아니다. 따라서, 1프레임 중 상기 제어펄스(CP)를 출력하지 않는 스테이지에 형성되어 있는 상기 제어펄스부(620)는 상기 게이트 라인으로 상기 제어펄스(CP)를 출력하지 않는다.

도 18은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 개략적으로 나타낸 또 다른 예시도이다. 이하의 설명 중, 도 17을 참조하여 설명된 내용과 동일하거나 유사한 내용은, 간단히 설명되거나 또는 생략된다.

첫째, 상기 스캔펄스부(610)의 구성 및 기능은, 도 17에서 설명된 상기 스캔펄스부(610)의 구성 및 기능과 동일하다.

둘째, 상기 제어펄스부(620)에는, 도 17에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 제어펄스 출력기(624)의 동작이 상기 제1조절기(621) 또는 상기 선택기(622)에 의해 영향을 받는 것을 차단하기 위한 제2조절기(623)가 추가되어 있다.

상기 제2조절기(623)는, 도 13에 도시된 상기 차단회로(621a)와 동일한 형태로 형성되어 있다. 상기 제2조절기(623)는, 도 14 내지 도 16에 도시된 바와 같은 다양한 형태로 형성될 수도 있다.

상기 제2조절기(623)는, 상기 제어펄스 출력기(624)에서 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스 출력기(624)를 상기 선택기(622)와 분리시켜 줌으로써, 상기 제어펄스 출력기(624)의 입력단이 플로팅되도록 할 수 있다. 상기 제어펄스 출력기(624)의 입력단이 플로팅되면, 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스(CP)를 출력하는 트랜지스터의 입력단 전압이, 상기 트랜지스터의 출력단 전압과 함께 상승된다. 이러한 현상은 부트스트랩이라 한다.

여기서, 상기 차단신호(Wout)는, 상기 제2조절기(623)를 통해 상기 차단기(625)로 전송될 수 있다. 즉, 상기 제2조절기(623)는 상기 차단신호(Wout) 또는 상기 턴온신호는 정상적으로 통과시키기 때문에, 상기 차단기(625)는, 상기 제2조절기(623)를 거친 상기 차단신호(Wout)를 이용하여, 상기한 바와 같은 기능을 수행할 수 있다.

도 19는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 개략적으로 나타낸 또 다른 예시도이다. 이하의 설명 중, 도 17 및 도 18을 참조하여 설명된 내용과 동일하거나 유사한 내용은, 간단히 설명되거나 또는 생략된다.

둘째, 상기 제어펄스부(620)에는, 도 18에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 차단신호(Wout)가 출력되는 위치가 변경되어 있다.

즉, 도 18에서는, 상기 차단신호(Wout)는, 상기 제2조절기(623)를 통해 상기 차단기(625)로 전송되고 있다. 상기한 바와 같이, 상기 제2조절기(623)는 상기 차단신호(Wout) 또는 상기 턴온신호는 정상적으로 통과시키기 때문에, 상기 차단기(625)는, 상기 제2조절기(623)를 거친 상기 차단신호(Wout)를 이용하여, 상기한 바와 같은 기능을 수행할 수 있다.

그러나, 도 19에서는, 상기 차단신호(Wout)는, 상기 제2조절기(623)를 거치지 않고, 상기 차단기(625)로 전송되고 있다.

도 20은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 개략적으로 나타낸 또 다른 예시도이다. 이하의 설명 중, 도 17 내지 도 19를 참조하여 설명된 내용과 동일하거나 유사한 내용은, 간단히 설명되거나 또는 생략된다.

둘째, 상기 제어펄스부(620)에는, 도 18에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 제2조절기(623)의 구성이 변경되어 있다.

즉, 상기 제2조절기(623)는, 도 13 내지 도 16에 도시된 형태로 다양하게 형성될 수 있으며, 도 20에는, 도 15에 도시되어 있는 제2조절기(623)가 본 발명에 적용되어 있다.

여기서, 상기 차단신호(Wout)는, 상기 제2조절기(623)를 통해 상기 차단기(625)로 전송될 수 있으며, 또는, 상기 제2조절기(623)를 거치지 않고 상기 차단기(625)로 전송될 수도 있다.

상기 제2조절기(623)에 공급되는 전원(Vc)은, DC 전원 또는 상기 차단신호(wout) 발생 클럭을 커버(cover) 또는 우포함하는 AC전원(1상 이상)이 될 수도 있다. 여기서, 상기 커버의 의미는, 클럭의 high 구간을 포함하는 것을 의미하며, 상기 우포함의 의미는, 클럭의 falling edge를 포함하는 것을 의미한다.

도 21은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 즉, 도 21에는, 도 17 내지 도 20에서 박스로 표시되어 있던 상기 제어신호 출력기(611) 및 상기 제1조절기(621)의 구성이 보다 구체적인 회로로 도시되어 있다. 따라서, 이하의 설명 중, 도 17 내지 도 20을 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

첫째, 상기 스캔펄스부(610)를 구성하는 상기 제어신호 출력기(611)로는, 도 8을 참조하여 설명된 상기 제어신호 출력기(611)가 적용될 수 있다.

상기 스캔펄스부(610)를 구성하는 상기 스캔신호 출력기(612)의 구성은 도 17을 참조하여 설명된 상기 스캔신호 출력기(612)의 구성과 동일하다.

둘째, 상기 제어펄스부(620)를 구성하는 상기 제1조절기(621)로는, 도 11을 참조하여 설명된 상기 제1조절기(621)가 적용될 수 있다.

상기 선택기(622) 및 상기 제어펄스 출력기(624)는, 도 17을 참조하여 설명된 상기 선택기(622) 및 상기 제어펄스 출력기(624)의 구성과 동일하다.

상기 차단기(625)는, 상기 선택기(622)에서 상기 차단신호(Wout)가 출력될 때, 상기 차단신호(Wout)를 이용하여, 상기 턴오프신호(TOS)를 출력하는 트랜지스터(pdA1)를 턴오프시키기 위한 것이다. 도 21에 도시된 상기 차단기(625)의 배치 위치는, 실질적으로는, 도 17에 도시된 상기 차단기(625)와 동일하게 형성되어 있다.

한편, 도 21에 도시된 본 발명의 제1실시예에 따른 쉬프트 레지스터에 있어서, 전원은 따로 사용될 수 있으나, 동일 계통에서는 동일한 전원이 사용될 수 있다. 즉, 보통의 경우 서로 다른 전원들(Vss, Vssb, Vssw)이 개별적으로 사용될 수 있으나, 동일한 전원(Vss = Vssb =Vssw)이 사용될 수도 있다.

부연하여 설명하면, 본 발명에 적용되는 회로들에서 로우 레벨의 로직을 구현하기 위해 사용되는 저전위 전압은, Vss, Vssb, Vssw 또는 그라운드 화살표 등으로 표시되어 있다. 또한, 각 전압은 서로 같을 수도 있고, 다를 수도 있으며, 전압이 같은 경우는 동일한 전원 라인이 사용될 수도 있다.

상기 클럭A(CLK A)는 na 상 (na>=2 자연수)으로 구성될 수 있고, 상기 제1클럭(CLK B)은 nb 상 (nb>=1 자연수)으로 구성될 수 있고, 상기 제2클럭(CLK C)은 nc 상 (nc>=1 자연수)으로 구성될 수 있으며, 상기 제2클럭(CLK C)의 주기는 상기 스캔펄스부(610)의 출력 발생 주기의 nc배로 구성될 수 있다.

예를 들어, CLK A는 4상, CLK B는 2상, clock C는 1상으로 구성되거나, CLK A는 4상, CLK B는 2상, clock C는 2상 또는 4상으로 구성되거나, CLK a는 6상, CLK B는 2상, clock C는 2상 또는 4상으로 구성될 수 있다.

상기 차단기(625)를 구성하는 트랜지스터(t TFT)는, 턴온되면 상기 제어신호 출력기(611)의 인버터(

)의 출력에 관계 없이, 상기 제어신호 출력기(611)의 큐비노드(Qb)를 low 상태로 변경시키는 기능을 수행한다.

상기 제2클럭(CLK C)이 하이(high)에서 로우(low)로 변경되고, 상기 차단신호(Wout)의 출력도 오프(off)가 되면, 상기 차단기(625)의 상기 트랜지스터(t TFT)가 오프된다. 이에 따라, 상기 제어신호 출력기(611)의 상기 큐비노드(Qb)가 다시 하이상태가 되어, 상기 스캔신호 출력기(612)를 통해 상기 턴오프신호(TOS)가 출력된다.

도 22는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 도 22에 도시된 회로도는, 도 21에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 17 내지 도 21을 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

첫째, 상기 스캔펄스부(610)의 구성 및 기능은, 도 21에서 설명된 상기 스캔펄스부(610)의 구성 및 기능과 동일하다.

둘째, 상기 제어펄스부(620)에는, 도 21에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 차단기(625)의 구성이 변경되어 있다.

상기 차단기(625)는, 상기 턴온신호가 상기 선택기(622)로 출력될 때, 상기 턴온신호, 즉, 상기 차단신호를 이용하여, 상기 스캔펄스부(610)에서 상기 스캔펄스(SP) 또는 상기 턴오프신호(TOS)가 출력되지 않도록 하는 기능을 수행한다.

이를 위해, 도 21에서는, 상기 턴오프신호(TOS)가 출력되지 않도록 하는 트랜지스터(tTFT)로 구성된 상기 차단기(625)가 도시되어 있다. 그러나, 도 22에 도시된 상기 차단기(625)는, 상기 트랜지스터(tTFT)로 구성된 제1차단기(625a) 및 상기 스캔펄스(SP)가 출력되지 않도록 하는 트랜지스터(Tq)로 구성된 제2차단기(625b)를 포함하고 있다.

여기서, 도 22에 도시된 상기 제1차단기(625a)는 상기 스캔신호 출력기(612)의 큐비노드(Qb)에 연결되어 있으며, 상기 제2차단기(625)는 상기 스캔신호 출력기(612)의 큐노드(Q)에 연결되어 있다.

도 23은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 도 23에 도시된 회로도는, 도 22에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 17 내지 도 22를 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

둘째, 상기 제어펄스부(620)에는, 도 22에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 차단기(625)의 구성이 변경되어 있다.

즉, 도 22에서 도시된 상기 차단기(625)는, 상기 트랜지스터(tTFT)로 구성된 제1차단기(625a) 및 상기 스캔펄스(SP)가 출력되지 않도록 하는 트랜지스터(Tq)로 구성된 제2차단기(625b)를 포함하고 있으며, 상기 제1차단기(625a) 및 상기 제2차단기(625b)는, 상기 선택기(622)로부터 출력되는 상기 차단신호(Wout)를 이용하고 있다.

그러나, 도 23에 도시된 상기 차단기(625) 중, 상기 제2차단기(625b)는, 상기 선택기(622)로부터 출력되는 상기 차단신호(Wout)를 이용하고 있으나, 상기 제1차단기(625a)는, 상기 제어펄스 출력기(624)에서 출력되는 상기 제어펄스(CP)를 이용하고 있다.

즉, 상기 차단기(625)는, 상기 제어펄스(CP)가 출력될 때, 상기 스캔펄스부(610)에서 상기 스캔펄스(SP) 또는 상기 턴오프신호(TOS)가 출력되지 않도록 하기 위한 것으로서, 상기 제어펄스(CP)를 이용하는 상기 제1차단기(625a)와 상기 차단신호(Wout)를 이용하는 상기 제2차단기(625b)는 동일한 기능을 수행할 수 있다.

따라서 상기 제1차단기(625a)및 상기 제2차단기(625b)는 상기 차단신호(Wout) 또는 상기 제어펄스부 클럭(CLK B 또는 CLKC)들 중 어느 하나를 이용하여 구동될 수도 있으며, 또한 상기 제1차단기(625a)는 상기 제어펄스(CP)를 이용하여 구동될 수도 있다.

도 24는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 도 23에 도시된 회로도는, 도 21 내지 도 23에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 17 내지 도 23을 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

둘째, 상기 제어펄스부(620)에는, 도 21에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 차단기(625)의 구성이 변경되어 있으며, 도 13에 도시된 바와 같은 차단회로(621a)가 상기 제1조절기(621)와 상기 선택기(622) 사이에 형성되어 있다.

여기서, 도 24에 도시된 상기 차단기(625)는, 도 23을 참조하여 설명된 상기 제1차단기(625a)와 같이, 상기 제어펄스(CP)를 이용하여, 상기 턴오프신호(TOS)의 출력을 차단하는 기능을 수행한다. 또한, 도 24에서, Vc는 별도의 DC전원 또는 별도의 AC전원이 이용될 수 있으며, Vc는 VDD 또는 VD와 동일할 수도 있다.

도 25는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 도 25에 도시된 회로도는, 도 24에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 17 내지 도 24를 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

둘째, 상기 제어펄스부(620)에는, 도 24에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 차단기(625)의 구성이 변경되어 있다.

즉, 도 25에 도시된 상기 차단기(625)는, 도 22를 참조하여 설명된 상기 제1차단기(625a) 및 상기 제2차단기(625b)를 포함하며, 상기 제1조절기(621) 및 상기 선택기(622) 사이에는, 도 24에 구비되어 있는, 상기 차단회로(621a)가 형성되어 있다.

도 26은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 도 26에 도시된 회로도는, 도 21에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 17 내지 도 25를 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

둘째, 상기 제어펄스부(620)에는, 도 21에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 제2조절기(623)의 구성이 변경되어 있다.

여기서, 도 26에 도시된 상기 제2조절기(623)는, 상기에서 설명된 제2조절기(623)의 기능과 동일한 기능을 수행한다.

특히, 도 26에 도시된 상기 제2조절기(623)는, 게이트 단자가 상기 선택기(622)의 출력단과 연결되어 있으며, 다이오드 형태로 형성되어 있는 트랜지스터(d TFT) 및 게이트 단자가 상기 선택기(622)의 큐비노드(Qb)와 연결되어 있으며, 상기 트랜지스터(d TFT)와 저전위 전압 공급부(VSS) 사이에 연결되어 있는 트랜지스터(b TFT)를 포함한다.

여기서, 상기 두 개의 트랜지스터의 출력은, 상기 제어펄스 출력기(624)로 입력된다.

상기 두 개의 트랜지스터들(d TFT, b TFT)에 의해, 상기 제어펄스 출력기(624)로부터 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스 출력기(624)를 구성하는 트랜지스터(puC)가 플로팅되어, 상기 제어펄스(CP)가 원활하게 출력될 수 있다.

여기서, 상기 선택기(622)로부터 출력된 상기 차단신호(Wout)는, 상기 제2조절기(623)을 통과한 후, 상기 차단기(625)로 전송된다.

또한, 도 26에 도시된 상기 차단기는, 도 22에 도시된 상기 제1차단기(625a)와 동일한 기능을 수행한다.

도 27은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 도 27에 도시된 회로도는, 도 26에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 17 내지 도 26을 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

둘째, 상기 제어펄스부(620)에는, 도 26에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 제2조절기(623) 및 상기 차단기(625)의 구성이 변경되어 있다.

여기서, 도 27에 도시된 상기 제2조절기(623)는, 도 26을 참조하여 설명된 상기 제2조절기(623)의 기능과 동일한 기능을 수행한다.

특히, 도 27에 도시된 상기 제2조절기(623)는, 게이트 단자가 상기 선택기(622)의 출력단과 연결되어 있으며, 다이오드 형태로 형성되어 있는 트랜지스터(d TFT), 게이트 단자가 상기 선택기(622)의 큐비노드(Qb)와 연결되어 있으며, 상기 트랜지스터(d TFT)와 저전위 전압 공급부(VSS) 사이에 연결되어 있는 트랜지스터(b TFT), 상기 두 개의 트랜지스터들(d TFT, b TFT)의 출력단과 상기 저전위 전압 공급부(VSS) 사이에 연결되어 있으며, 상기 캐리신호가 게이트 단자로 입력되는 트랜지스터(bb TFT)를 포함하며, 상기 두 개의 트랜지스터들(dTFT, b TFT)의 출력단과 상기 저전위 전압 공급부(VSS) 사이에 연결되어 있는 상기 스타트 신호(VST)가 게이트 단자로 입력되는 트랜지스터(bs TFT)를 포함할 수 있다.

즉, 상기 bb TFT의 게이트 단자로는, 상기 스캔펄스부(610)의 출력, 즉, 캐리신호가 입력되며, 상기 bs TFT의 게이트 단자로는, 상기 스캔펄스부(610)를 구동시키기 위해 외부에서 인가되는 상기 스타트 신호(VST)가 입력될 수 있다. 상기 스타트 신호(VST)는 프레임의 시작 초기에 1회 발생되는 펄스를 포함한다.

여기서, 상기 트랜지스터들로부터 출력된 신호는, 상기 제어펄스 출력기(624)로 입력된다.

또한, 상기 선택기(622)로부터 출력된 상기 차단신호(Wout)는, 상기 두 개의 트랜지스터들(d TFT, b TFT)를 통과한 후, 상기 차단기(625)로 전송된다.

상기 제2조절기(623)에 의해, 상기 제어펄스 출력기(624)로부터 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스 출력기(624)를 구성하는 트랜지스터(puC)가 플로팅되어, 상기 제어펄스(CP)가 원활하게 출력될 수 있다.

또한, 도 26에 도시된 상기 차단기로는, 도 22에 도시된 상기 제1차단기(625a) 및 상기 제2차단기(625b)가 적용될 수 있다.

도 28은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 도 28에 도시된 회로도는, 도 27에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 17 내지 도 27을 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

둘째, 상기 제어펄스부(620)에는, 도 27에 도시된 상기 제어펄스부(620)와 비교할 때, 상기 제2조절기(623)의 구성이 변경되어 있다.

즉, 도 28에 도시된 상기 제2조절기(623)에서는, 도 27에 도시되어 있는 d TFT가 외부 전원(Vc)을 공급받는 트랜지스터로 교체되어 있다.

상기 교체된 트랜지스터는, 상기 선택기(622)의 출력단과 상기 제어펄스 출력기(624) 사이에 연결되어 있으며, 상기 b TFT, bb TFT 및 bs TFT와도 연결되어 있다. 상기 선택기(622)로부터 출력된 상기 차단신호(wotu)는 상기 교체된 트랜지스터를 통과하여 상기 차단기(625)로 공급될 수 있다.

여기서, 상기 외부 전원(Vc)은 DC 또는 상기 스캔펄스부의 출력의 클럭을 우포함하여 구성될 수 있다. 여기서 우포함한다는 것은, 하이구간의 일부와 폴링에지를 포함한다는 것을 의미한다.

이하에서는, 도 29 내지 도 46을 참조하여 본 발명의 제2실시예에 따른 쉬프트 레지스터가 설명된다. 본 발명의 제2실시예에 따른 쉬프트 레지스터에서는, 상기 m이 2로 설정된다. 따라서, 상기 스테이지(690)는 2개의 게이트 라인들과 연결되어 있으며, 상기 스테이지는 1프레임 동안 2개의 상기 스캔신호를 상기 게이트 라인을 통해 출력한다. 본 발명의 제2실시예에 따른 쉬프트 레지스터는, 상기 m이 1로 설정되어 있는 본 발명의 제1실시예에 따른 쉬프트 레지스터가 변형된 것이다. 따라서, 이하의 설명 중 상기 제1실시예와 관련하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 또는 간단히 설명된다.

도 29 본 발명의 제2실시예에 따른 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도이다. 도 30은 본 발명의 제2실시예에 따른 쉬프트 레지스터로부터 출력되는 스캔신호를 나타낸 일실시예 타이밍도로서, 매 프레임별로 비순차적으로 출력되는 제어펄스(CP)를 나타낸 타이밍도이다.

본 발명의 제2실시예에 따른 쉬프트 레지스터는, 도 29에 도시된 바와 같이, g개의 스테이지(690)들(ST1 내지 STg)을 포함한다.

본 발명의 제2실시예에 따른 쉬프트 레지스터(600)는, 하나의 수평라인에 형성되어 있는 두 개의 게이트 라인들을 통해, 두 개의 스캔신호들을, 상기 하나의 수평라인에 형성되어 있는 픽셀(110)들로 전송하며, 상기 스테이지들 각각에는 상기 게이트 라인이 두 개씩 연결되어 있다. 따라서, 도 3에 도시된 상기 패널에, g개의 게이트 라인들(GL1 내지 (GLg)이 형성되어 있기 때문에, 상기 쉬프트 레지스터(600)에는 g개의 스테이지(690)들(ST1 내지 STg)이 형성되어 있다.

상기 스캔펄스부(610)들 중 제1스캔펄스부(ST1)(610)는, 상기 스타트 신호(VST)에 의해 구동되며, 스캔펄스부 클럭(CLK_X)을 이용하여 홀수번째 제1스캔펄스(SP_1O) 및 짝수번째 제1스캔펄스(SP_1E)를 출력한다. 상기 홀수번째 제1스캔펄스(SP_1O) 및 상기 짝수번째 제1스캔펄스(SP_1E)는 동일한 타이밍에 상기 게이트 라인들로 출력될 수도 있으며, 일정한 갭을 두고 출력될 수도 있다. 그러나, 상기 홀수번째 제1스캔펄스(SP_1O)의 펄스폭 및 상기 짝수번째 제1스캔펄스(SP_1E)의 펄스폭은 동일하거나 또는 다를 수도 있다. 상기 홀수번째 제1스캔펄스(SP_1O) 및 상기 짝수번째 제1스캔펄스(SP_1E)를 총칭하여 제1스캔펄스(SP1)라 한다.

제2스캔펄스부(ST2)는 상기 제1스캔펄스부(ST1)로부터 전송되어온 상기 캐리신호에 의해 구동되며, 상기 스캔펄스부 클럭(CLK_X)을 이용하여 홀수번째 제2스캔펄스(SP_2O) 및 짝수번째 제2스캔펄스(SP_2E)를 출력한다.

이를 위해, 상기 캐리신호는, 상기 제1스캔펄스부(ST1)로부터 출력된 후, 상기 제2스캔펄스부(ST2)로 전송된다. 즉, 상기 제1스캔펄스부(ST1)로부터 출력된 상기 캐리신호는 상기 제2스캔펄스부(ST2)의 스타트 신호(VST)로 동작한다. 상기 캐리신호는, 상기 스캔펄스들과는 다른 라인을 통해 출력된다.

상기한 바와 같이, 상기 캐리신호에 의해 다음 단의 상기 스캔펄스부(610)가 순차적으로 구동되므로써, 도 30에 도시된 바와 같이, 상기 스테이지들과 연결되어 있는 게이트 라인들에는, 순차적으로 상기 스캔펄스(SP)가 공급된다.

상기 제어펄스(CP)는, 1프레임 중 하나의 스테이지에서만 출력되며, 상기 제어펄스(CP)를 출력하는 스테이지는, 제어 스테이지라 한다. 도 30에 도시된 타이밍도의 1프레임에서는, 제1스테이지(ST1)가 상기 제어 스테이지가 되며, 2프레임에서는, 제103스테이지(ST103)가 상기 제어 스테이지가 되며, 3프레임에서는, 제15스테이지(ST15)가 상기 제어 스테이지가 된다.

상기 제어펄스(CP)는, 도 30에 도시된 바와 같이, 매 프레임별로, 랜덤하게 출력될 수도 있다. 즉, 1프레임에서는, 제1스테이지(ST1)에서 상기 제어펄스(CP)가 출력되고, 2프레임에서는, 제103스테이지에서 상기 제어펄스(CP)가 출력되며, 3프레임에서는, 제15스테이지에서 상기 제어펄스(CP)가 출력될 수 있다. 부연하여 설명하면, 상기 제어펄스(CP)는 매 프레임별로, 랜덤하게 선택된 스테이지에서 출력될 수 있다.

즉, 상기 스캔펄스(SP)는, 상기 스테이지들에서 1프레임 동안 순차적으로 출력되며, 상기 제어펄스(CP)는, 1프레임 동안, 어느 하나의 스테이지에서 1회 출력된다. 여기서, 상기 제어펄스(CP)는 상기 스테이지들에서 순차적으로 출력될 수도 있으며, 또는 랜덤하게 출력될 수도 있다.

또한, 하나의 스테이지에서 출력되는 두 개의 상기 스캔펄스(SP)는 동일한 타이밍에 출력될 수도 있고, 일정한 갭을 두고 출력될 수도 있다. 또한, 두 개의 상기 스캔펄스들의 펄스폭은 동일하거나 또는 다를 수도 있다.

또한, 하나의 스테이지에서 출력되는 두 개의 상기 제어펄스(CP)들은 동일한 타이밍에 출력될 수도 있고, 일정한 갭을 두고 출력될 수도 있다. 또한, 두 개의 상기 제어펄스(CP)들은 동일한 펄스폭을 가질 수도 있으며, 서로 다른 펄스폭을 가질 수도 있다.

도 31은 도 29에 도시된 스캔펄스부의 내부 구성을 개략적으로 나타낸 예시도이다. 도 32는 도 31에 도시된 스캔신호 출력기에 적용되는 두 개의 풀다운트랜지스터의 구성을 나타낸 예시도이다.

예를 들어, 상기 스캔펄스부(610)는, 도 31에 도시된 바와 같이, 상기 스캔펄스부 클럭(CLK_X)을 이용하여 두 개의 상기 스캔펄스들(SP_O, SP_E)과 두 개의 상기 턴오프신호들(TOS_O, TOS_E)를 포함한 상기 스캔신호를 출력하기 위한 스캔신호 출력기(612) 및 상기 스타트 신호(VST)와 상기 스캔펄스부 클럭(CLK_X)을 이용하여 상기 스캔신호 출력기(612)가 두 개의 상기 스캔펄스들을 출력하도록 하는 스캔펄스출력 제어신호 또는 상기 스캔신호 출력기(612)가 두 개의 상기 턴오프신호들을 출력하도록 하는 턴오프신호출력 제어신호를 출력하는 제어신호 출력기(611)를 포함한다.

상기 제어신호 출력기(611)에는 각종 전원(VD, VDD, VSS, VSSB)이 공급되도록 구성될 수 있다. 상기한 바와 같이, 도 31에는, 상기 스캔펄스부(610)가 개략적으로 도시되어 있다. 따라서, 상기 제어신호 출력기(611)에는 다양한 형태의 상기 스캔펄스부 클럭(CLK_X)이 공급될 수 있다. 이 경우, 상기 제어신호 출력기(611)는 도 8에 도시된 바와 같은 제어신호 출력기(611)가 그대로 적용될 수도 있다.

상기 제어신호 출력기(611)에 적용되는, 상기 스타트 신호(VST)는 상기 타이밍 컨트롤러(400)로부터 전송된 것일 수도 있으며, 상기한 바와 같이, 전단 스테이지에서 전송되어온 캐리신호일 수도 있다.

상기 스캔펄스부(610) 중, 상기 스캔신호 출력기(612)는 다양하게 변경될 수 있으며, 특히, 상기 스캔신호 출력기(612)는 두 개의 상기 스캔펄스들(SP_O, SP_E)을 출력하기 위해, 두 개의 풀업트랜지스터들(puA1, puA2)를 포함할 수 있다.

우선, 상기 스타트 신호(VST)가, 상기 스캔펄스부(610)로 입력되면, 하이레벨의 상기 스캔펄스출력 제어신호가 Q노드(Q)를 통해 상기 스캔신호 출력기(612)에 형성되어 있는 제0풀업트랜지스터(puA0), 제1풀업트랜지스터(puA1) 및 제2풀업트랜지스터(puA2)로 공급된다.

다음, 상기 스캔펄스출력 제어신호에 의해 상기 제0풀업트랜지스터(puA0)가 턴온되면, 하이레벨의 클럭A0(CLK A0)가 상기 캐리신호(Carry)로 출력된다.

다음, 상기 스캔펄스출력 제어신호에 의해 상기 제1풀업트랜지스터(puA1)가 턴온되면, 하이레벨의 클럭A1(CLK A1)이 상기 홀수번째 스캔펄스(SP_O)로 출력된다.

다음, 상기 스캔펄스출력 제어신호에 의해 상기 제2풀업트랜지스터(puA2)가 턴온되면, 하이레벨의 클럭A2(CLK A2)가 상기 짝수번째 스캔펄스(SP_E)로 출력된다.

즉, 상기 스캔펄스출력 제어신호에 의해, 두 개의 스캔펄스(SP_O, SP_E) 및 하나의 캐리신호가 출력된다.

다음, 상기 풀업트랜지스터들(T1)이 턴오프되며, 하이레벨의 상기 턴오프신호출력 제어신호가, 큐비노드(Qb)를 통해 상기 스캔신호 출력기(612)에 형성되어 있는 풀다운트랜지스터(pdA)로 공급된다.

다음, 마지막으로상기 턴오프신호출력 제어신호에 의해, 상기 풀다운트랜지스터(pdA)가 턴온됨에 따라, 저전위 전압(VSS)이 풀다운트랜지스터(pdA)를 통해 출력된다. 여기서, 상기 저전위 전압(VSS)은 상기 턴오프신호(TOS)로 출력된다.

이 경우, 상기 풀다운트랜지스터(pdA)로부터 출력된 두 개의 상기 턴오프신호가 상기 두 개의 게이트 라인들로 출력될 수도 있으나, 상기 턴오프신호들을 상기 두 개의 게이트 라인들로 출력하기 위해, 상기 풀다운트랜지스터(pdA) 이외에 별도의 풀다운트랜지스터들이 구비될 수도 있다. 이 경우, 상기 풀다운트랜지스터(pdA)는 상기 캐리신호를 출력하는 용도로만 이용될 수 있다.

즉, 상기 스캔신호 출력기(612)에는, 도 32의 (a)에 도시된 바와 같이, 상기 큐비노드(Qb)로부터 전송되어온 상기 턴오프신호출력 제어신호에 의해 턴온되어 상기 홀수번째 스캔펄스(SP_O)가 출력되는 게이트 라인으로 상기 턴오프신호(TOS)를 출력하기 위한 제1풀다운트랜지스터(pdA1) 및 도 32의 (b)에 도시된 바와 같이, 상기 큐비노드(Qb)로부터 전송되어온 상기 턴오프신호출력 제어신호에 의해 턴온되어 상기 짝수번째 스캔펄스(SP_E)가 출력되는 게이트 라인으로 상기 턴오프신호(TOS)를 출력하기 위한 제2풀다운트랜지스터(pdA2)가 포함될 수 있다.

이 경우, 상기 제1풀다운트랜지스터(pdA1)로부터 출력된 홀수번째 턴오프신호(TOS_O)와 상기 홀수번째 스캔펄스(SP_O)가 홀수번째 스캔신호(SS_O)를 구성하여 홀수번째 게이트 라인으로 출력되며, 상기 제2풀다운트랜지스터(pdA2)로부터 출력된 짝수번째 턴오프신호(TOS_E)와 상기 짝수번째 스캔펄스(SP_E)가 짝수번째 스캔신호(SS_E)를 구성하여 짝수번째 게이트 라인으로 출력된다. 여기서, 상기 홀수번째 게이트 라인과 상기 짝수번째 게이트 라인은, 하나의 스테이지와 연결되어 있다.

즉, 도 31에서, 두 개의 상기 턴오프신호들을 상기 게이트라인으로 출력시키기 위해, 도 32에 도시된 바와 같은 두 개의 풀다운트랜지스터들이, 상기 큐비노드(Qb)에 연결될 수 있다.

도 33 내지 도 36은 도 29에 도시된 스캔펄스부의 내부 구성을 개략적으로 나타낸 또 다른 다양한 예시도들이다. 즉, 도 33 내지 도 36에 도시된 스캔펄스부(610)는, 도 31에 도시된 상기 스캔펄스(610)를 대체하여 상기 스테이지에 형성될 수 있다. 따라서, 이하의 설명 중, 도 29 내지 도 32를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 또는 간단히 설명된다.

우선, 도 33에 도시된 스캔펄스부(610)는, 도 31에 도시된 스캔펄스부(610)와 비교해 볼 때, 제1풀업트랜지스터(Tua1)와 제2풀업트랜지스터(Tua2)를 서로 전기적으로 분리시키기 위한 차단용 트랜지스터(Tca)가 더 포함되어 있다.

즉, 상기 차단용 트랜지스터(Tca)의 게이트 단자와 드레인 단자는 상기 제어신호 출력기(611)의 큐노드(Q)와 연결되어 있으며, 소스단자는 상기 제2풀업트랜지스터(Tua2)의 게이트 단자와 연결되어 있다.

상기 차단용 트랜지스터(Tca)는, 본 발명의 제1실시예에서 설명된 상기 제2조절기(623)와 유사한 기능을 수행한다.

즉, 상기 차단용 트랜지스터(Tca)는, 상기 짝수번째 스캔펄스(SP_E)가 상기 제2풀업트랜지스터(Tua2)를 통해 출력될 때, 상기 제2풀업트랜지스터(Tua2)의 게이트 단자를 플로팅시켜준다.

따라서, 상기 제1풀업트랜지스터(Tua1)와 상기 제2풀업트랜지스터(Tua2)는 상호 영향을 주지않고, 독립적으로, 상기 홀수번째 스캔펄스(SP_O) 및 상기 짝수번째 스캔펄스(SP_E)를 출력할 수 있다.

이 경우, 상기 차단용 트랜지스터(Tca)는 상기 제2풀업트랜지스터(Tca2)와 상기 큐노드(Q)를 전기적으로 분리시키는 기능도 수행할 수 있다.

다음, 도 34에 도시된 스캔펄스부(610)는, 도 31에 도시된 스캔펄스부(610)와 비교해 볼 때, 스캔펄스가 발생하는 동안 상기 제1풀업트랜지스터(Tua1)와 상기 제2풀업트랜지스터(Tua2)를 상기 큐노드(Q)와 전기적으로 분리시키는 기능을 수행하기 위한 제1차단용 트랜지스터(Tca1) 및 제2차단용 트랜지스터(Tca2)를 더 포함하고 있다.

상기 제2차단용 트랜지스터(Tca2)는, 도 33에서 설명된 상기 차단용 트랜지스터(Tca)와 동일한 기능을 수행한다.

상기 제1차단용 트랜지스터(Tca1)는, 상기 홀수번째 스캔펄스(SP_O)가 상기 제1풀업트랜지스터(Tua1)를 통해 출력될 때, 상기 제1풀업트랜지스터(Tua1)의 게이트 단자를 플로팅시켜준다.

다음, 도 35에 도시된 스캔펄스부(610)는, 도 33에 도시된 스캔펄스부(610)와 비교해 볼 때, 상기 제2풀업트랜지스터(puA2)의 게이트 단자로, 상기 클럭A0(CLK A0)이 입력된다는 특징을 가지고 있다.

즉, 도 33에 도시된 스캔펄스부(610)에서는, 상기 제2풀업트랜지스터(Tua2)의 게이트 단자가, 상기 제어신호 출력기(611)의 상기 큐노드(Q)와 연결되어 있다.

그러나, 도 34에 도시된 스캔펄스부(610)에서는, 상기 제2풀업트랜지스터(puA2)의 게이트 단자가, 상기 클럭A0(CLK A0)이 출력되는 노드와 연결되어 있다.

이 경우, 상기 제2풀업트랜지스터(puA2)의 게이트 단자에 연결되어 있는 상기 차단용 트랜지스터(Tca)의 게이트 단자와 드레인 단자는 상기 클럭A0(CLK A0)가 출력되는 노드와 연결되어 있으며, 소스 단자는 상기 제2풀업트랜지스터(puA2)의 게이트 단자와 연결되어 있다.

마지막으로, 도 36에 도시된 스캔펄스부(610)는, 도 34에 도시된 스캔펄스부(610)와 비교해 볼 대, 상기 제1풀업트랜지스터(Tua1)의 게이트 단자와, 상기 제2풀업트랜지스터(Tua2)의 게이트 단자가, 상기 클럭A0(CLK A0)이 출력되는 노드와 연결되어 있다는 특징을 가지고 있다.

이 경우, 상기 제1풀업트랜지스터(Tua1)의 게이트 단자에 연결되어 있는 상기 제1차단용 트랜지스터(Tca1)의 게이트 단자와 드레인 단자는 상기 클럭A0(CLK A0)가 출력되는 노드와 연결되어 있으며, 소스 단자는 상기 제1풀업트랜지스터(Tua1)의 게이트 단자와 연결되어 있다.

또한, 상기 제2풀업트랜지스터(Tua2)의 게이트 단자에 연결되어 있는 상기 제2차단용 트랜지스터(Tca2)의 게이트 단자와 드레인 단자는 상기 클럭A0(CLK A0)가 출력되는 노드와 연결되어 있으며, 소스 단자는 상기 제2풀업트랜지스터(Tua2)의 게이트 단자와 연결되어 있다.

상기 클럭A0(CLK A0)는 상기 클럭A1(CLK A1) 또는 상기 클럭A2(CLK A2)와 동일한 클럭일 수도 있으며, 이 경우, 같은 클럭 라인이 사용될 수 있다.

도 37은 도 29에 도시된 제어펄스부의 내부 구성을 개략적으로 나타낸 예시도이다.

상기 제어펄스부(620)는, 홀수번째 제어펄스(CP_O) 및 짝수번째 제어펄스(CP_E)를 출력하는 기능을 수행한다.

이를 위해, 상기 제어펄스부(620)는, 상기 스캔펄스부(610)로부터 출력된 상기 캐리신호 및 외부 제어신호(R_en)를 이용하여, 큐노드신호 또는 큐비노드신호를 발생시키는 제1조절기(621), 상기 큐노드신호와 상기 큐비노드신호를 이용하여 턴온신호 또는 턴오프신호를 출력하기 위한 선택기(622), 상기 선택기(622)로부터 상기 턴온신호가 전송된 경우 상기 두 개의 제어펄스들(CP_O, CP_E)을 출력하기 위한 제어펄스 출력기(624), 상기 제어펄스 출력기(624)가 동작하는 동안, 상기 제1조절기(621) 또는 상기 선택기(622)의 영향을 차단하기 위한 제2조절기(623) 및 상기 제어펄스 출력기(624)가 동작하는 동안, 상기 스캔펄스부(610)의 영향을 차단하기 위한 차단기(625)를 포함한다.

이를 위해, 상기 제1조절기(621)는, 적어도 하나 이상의 트랜지스터를 이용하여, 다양하게 구성될 수 있으며, 예를들어, 도 10에 도시된 바와 같은 제1조절기(621)의 형태로 구성될 수도 있다.

다음, 상기 선택기(622)는, 상기 큐노드신호와 상기 큐비노드신호를 이용하여 턴온신호 또는 턴오프신호를 출력한다. 상기 턴온신호는, 상기 선택기(622)로 입력되는 제1클럭(CLK B)에 대응되는 신호이며, 상기 턴오프신호는 상기 제어펄스 출력기(624)에 형성되어 있는 트랜지스터를 턴오프시킬 수 있는 신호이다.

다음, 상기 제어펄스 출력기(624)는, 상기 선택기(622)로부터 전송되어온 상기 턴온신호에 따라, 상기 홀수번째 제어펄스(CP_O) 및 상기 짝수번째 제어펄스(CP_E)를 상기 두 개의 게이트 라인들 각각으로 출력한다.

이를 위해, 상기 제어펄스 출력기(624)는 상기 턴온신호에 따라 턴온되어 제2클럭(CLK C1)을 상기 홀수번째 제어펄스(CP_O)로 출력하는 트랜지스터 및 상기 턴온신호에 따라 턴온되어 제3클럭(CLK C2)을 상기 짝수번째 제어펄스(CP_E)로 출력하는 트랜지스터를 포함한다. 상기 제1클럭(CLK B), 상기 제2클럭(CLK C1) 및 상기 제3클럭(CLK C2)은 상기 제어펄스 클럭(CLK_Y)에 포함되며, 상기 제1클럭 내지 상기 제3클럭들의 펄스폭은, 다양하게 설정될 수 있다.

마지막으로, 상기 차단기(625)는 다양한 형태의 회로로 구성되어, 상기 제어펄스 출력기(624)의 동작이 상기 스캔펄스부(610)에 의해 영향을 받는 것을 차단한다. 상기 차단기(625)는 상기 선택기(622) 또는 상기 제2조절기(623)에서 출력되는 차단신호(Wout)에 의해 구동될 수 있다.

이하에서는, 도 38 내지 도 45를 참조하여, 상기 제어펄스부(620)의 구성이 설명된다.

도 38 내지 도 45는 도 29에 도시된 제어펄스부의 내부 구성을 설명하기 위한 다양한 예시도들이다.

첫째, 도 38을 참조하면, 상기 선택기(622)와 상기 제어펄스 출력기(624)의 구성은, 도 31에 도시된 상기 스캔신호 출력기(612)의 구성과 유사하다.

즉, 상기 선택기(622)에서, 상기 턴온신호가 출력되면, 상기 턴온신호가 상기 제어펄스 출력기(624)에 형성되어 있는 제1풀업트랜지스터(puC1)를 턴온시키며, 이에 따라, 상기 제1풀업트랜지스터(puC1)를 통해 홀수번째 제어펄스(CP_O)가 출력된다. 상기 홀수번째 제어펄스는 상기 제2클럭(CLK C1)에 대응된다.

상기 선택기(622)에서, 상기 턴온신호가 출력되면, 상기 턴온신호가 상기 제어펄스 출력기(624)에 형성되어 있는 제2풀업트랜지스터(puC2)를 턴온시키며, 이에 따라, 상기 제2풀업트랜지스터(puC2)를 통해 짝수번째 제어펄스(CP_E)가 출력된다. 상기 짝수번째 제어펄스(CP_E)는 상기 제3클럭(CLK C2)에 대응된다.

둘째, 도 39에 도시된 상기 제어펄스부(620)는 도 38과 비교해 볼 때, 상기 선택기(622)와 상기 제어펄스 출력기(624) 사이에, 상기 제2조절기(623)가 더 형성되어 있다.

상기 제2조절기(623)는, 상기 선택기(622)로부터 상기 턴오프신호가 출력될 때, 상기 제1풀업트랜지스터(puC1) 및 상기 제2풀업트랜지스터(puC2)를 턴오프시키는 기능을 수행한다.

이에 따라, 상기 제어펄스가 출력되지 않아야 할 때, 상기 제어펄스가 출력되는 오류가 방지될 수 있다.

셋째, 도 40을 참조하면, 상기 선택기(622)와 상기 제어펄스 출력기(624) 사이에는, 또 다른 형태의 상기 제2조절기(623)가 형성될 수 있다.

상기 제2조절기(623)는, 상기 제어펄스(CP)가 출력될 때, 상기 제어펄스 출력기(624)를 상기 선택기(622)와 분리시켜 줌으로써, 상기 제어펄스 출력기(624)의 입력단이 플로팅되도록 할 수 있다. 상기 제어펄스 출력기(624)의 입력단이 플로팅되면, 상기 제어펄스 출력기(624)를 구성하는 트랜지스터들에 의해 출력되는 상기 제어펄스들(CP_O, CP_E)이, 상기 트랜지스터들을 통해 보다 원활하게 출력될 수 있다.

이를 위해, 상기 제2조절기(623)는, 도 40에 도시된 바와 같이, 상기 선택기(622)와 상기 제어펄스 출력기(624) 사이에 연결되어 있는 트랜지스터(Tc)로 구성될 수 있으며, 상기 트랜지스터(Tc)의 게이트 단자는 전원(Vc)에 연결될 수 있다.

즉, 상기 선택기(622)로부터 상기 턴온신호가 상기 제어펄스 출력기(624)로 전송되어, 상기 제어펄스들이 출력되는 동안, 상기 제어펄스들을 출력하는 트랜지스터들(puC1, puC2)이 플로팅될 수 있도록 하는 신호가, 상기 전원(Vc)에 의해 상기 제2조절기(623)에 형성되어 있는 상기 트랜지스터(Tc)로 공급된다.

상기 제어펄스들을 출력하는 상기 트랜지스터들(puC1, puC2)이 플로팅됨에 따라, 상기 제어펄스들이 보다 원활하게 출력될 수 있다.

상기 제2조절기(622)는 도 12에 도시되어 있는 제2조절기(622)와 동일한 기능을 수행할 수 있다.

넷째, 도 41에 도시된 상기 제2조절기(623)는, 도 16에 도시되어 있는 제2조절기(623)와 동일한 형태로 구성되어 동일한 기능을 수행할 수 있다.

다섯째, 도 42에 도시된 상기 제2조절기(623)는, 도 13에 도시된 바와 같은 차단회로(621a)가 상기 선택기(622)와 상기 제어펄스 출력기(624) 사이에 형성되어, 상기 제2조절기(623)의 기능을 수행하고 있다는 특징을 가지고 있다.

여섯째, 도 43에 도시된 상기 제2조절기(623)에는, 도 13에 도시된 바와 같은 차단회로(621a)가 상기 선택기(622)와 상기 제어펄스 출력기(624) 사이에 형성되어 있다.

여기서, 도 43에 도시된 상기 제2조절기(623)에는, 다이오드 형태의 상기 차단회로(621a) 이외에, 게이트 단자가 상기 제1조절기(621)의 큐비노드(Qb)와 연결되어 있으며, 상기 제어펄스 출력기(624)와 연결되어 있는 트랜지스터(Td)가 더 형성되어 있다. 또한, 상기 선택기(622)에는 상기 큐비노드(Qb)와 연결되어 있는 풀다운트랜지스터(pdB)가 형성되어 있다.

일곱째, 도 44에는 또 다른 형태의 상기 제2조절기(623)가 상기 선택기(622) 및 상기 제어펄스 출력기(624) 사이에 연결되어 있다.

상기 제2조절기(623)는, 네 개의 트랜지스터들(Tc1, Tc2, Td1, Td2)을 포함하여 구성될 수 있다.

제1트랜지스터(Tc1)의 게이트 단자와 드레인 단자는 연결되어 상기 선택기(622)의 풀업트랜지스터(puB)의 출력단에 연결되어 있으며, 소스 단자는 상기 제어펄스 출력기(624)의 제1풀업트랜지스터(puC1)에 연결되어 있다.

제2트랜지스터(Tc2)의 게이트 단자와 드레인 단자는 연결되어 상기 선택기(622)의 풀업트랜지스터(puB)의 출력에 연결되어 있으며, 소스 단자는 상기 제어펄스 출력기(624)의 제2풀업트랜지스터(puC2)에 연결되어 있다.

제3트랜지스터(Td1) 및 제4트랜지스터(Td2) 각각의 게이트 단자는, 상기 제1조절기(621)의 큐비노드와 연결되어 있다. 상기 제3트랜지스터(Td1)는 상기 제1풀업트랜지스터(puC1)에 연결되어 있으며, 상기 제4트랜지스터(Td2)는 상기 제2풀업트랜지스터(puC2)에 연결되어 있다.

상기 제1트랜지스터(Tc1) 및 상기 제3트랜지스터(Td1)들은, 상기 제어펄스 출력기(624)에 형성되어 있는 상기 제1풀업트랜지스터(puC1)의 동작이 상기 선택기(622)에 의해 영향을 받는 것을 차단하는 기능을 수행한다. 즉, 상기 제1 및 제3트랜지스터들은, 상기 제어펄스들이 출력될 때, 상기 제어펄스 출력기(624)에 형성된 상기 제1풀업트랜지스터의 게이트 단자를 플로팅 시키는 기능을 수행한다.

또한, 상기 제2트랜지스터(Tc2) 및 상기 제4트랜지스터(Td2)들은, 상기 제어펄스 출력기(624)에 형성되어 있는 상기 제2풀업트랜지스터(puC2)의 동작이 상기 선택기(622)에 의해 영향을 받는 것을 차단하는 기능을 수행한다. 즉, 상기 제2 및 제4트랜지스터들은, 상기 제어펄스들이 출력될 때, 상기 제어펄스 출력기(624)에 형성된 상기 제2풀업트랜지스터의 게이트 단자를 플로팅 시키는 기능을 수행한다.

여덟째, 도 45에 도시된 트랜지스터들은, 본 발명의 제2실시예에 적용되는 제어펄스 출력기(624) 및 본 발명의 제1실시예에 적용되는 제어펄스 출력기(624)에 모두 적용될 수 있다.

즉, 도 45에 도시된 트랜지스터들은, 상기 스캔펄스부(610)에서 스캔펄스가 출력될 때, 상기 제어펄스 출력기(624)에서 상기 제어펄스를 출력하는 상기 풀업트랜지스터들을 턴오프시켜, 상기 제어펄스들이 출력되지 못하도록 하는 기능을 수행한다.

따라서, 도 45의 (a) 내지 (f)에 도시된 트랜지스터들의 게이트 단자에는, 상기 스캔펄스부(610)의 캐리신호가(carry) 입력되거나, 또는 상기 캐리신호와 동일한 출력주기를 갖는 신호들(QnA1, QnA2) 이 입력될 수 있다. 또한, 트랜지스터들의 게이트 단자에는, 상기 스캔펄스부(610)를 구동시키기 위해 외부에서 인가되는 상기 스타트 신호(VST)가 입력될 수 있다. 상기 스타트 신호(VST)는 프레임 시작 초기에 1회 발생되는 펄스를 포함한다.

또한, 도 45의 (a) 내지 (f)에 도시된 트랜지스터들의 일측은 상기 제어펄스 출력기(624)에서 상기 제어펄스를 출력하는 상기 풀업트랜지스터들의 게이트 단자에 연결되며, 타측은 상기 저전위 전압 발생부(VSS)에 연결될 수 있다. 따라서, 도 45의 (a) 내지 (f)에 도시된 트랜지스터들의 게이트 단자로, 상기 캐리신호 또는 상기 캐리신호에 대응되는 신호가 입력되면, 상기 트랜지스터들이 턴온되어, 상기 저전위 전압이, 상기 제어펄스 출력기(624)에서 상기 제어펄스를 출력하는 상기 풀업트랜지스터들의 게이트 단자로 입력되어, 상기 풀업트랜지스터들이 턴오프된다. 이에 따라, 상기 캐리신호에 해당되는 상기 스캔펄스(SP)가 출력되는 동안에는, 상기 제어펄스(CP)가 출력되지 않는다.

즉, 상기 차단기(625)가, 상기 제어펄스부(620)에서 상기 제어펄스가 출력될 때, 상기 스캔펄스부(610)에서 상기 스캔펄스(SP) 또는 상기 턴오프신호(TOS)가 출력되는 것을 차단하는 기능을 수행하고 있으며, 도 45에 도시된 트랜지스터들은, 반대로, 상기 스캔펄스부(610)에서 상기 스캔펄스가 출력될 때, 상기 제어펄스부(620)에서 상기 제어펄스(CP)가 출력되는 것을 차단하는 기능을 수행한다.

따라서, 도 45에 도시된 상기 트랜지스터들 각각은, 역방향 차단기라 한다.

도 46은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 예시도이다. 도 46에 도시된 회로도는, 도 21에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 21을 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

첫째, 상기 스캔펄스부(610)의 구성은, 도 21에서 설명된 상기 스캔펄스부(610)의 구성 및 기능과 유사하다.

이 경우, 상기 제어신호 출력기(611)는 도 21에 도시된 제어신호 출력기(611)와 동일하게 형성될 수 있다.

상기 스캔신호 출력기(612)는, 도 33을 참조하여 설명된 상기 제1풀업트랜지스터(Tua1)의 기능을 수행하여, 상기 홀수번째 스캔펄스(SP_O) 또는 상기 홀수번째 턴오프신호(TOS_O)를 출력하기 위한 제1풀업트랜지스터부(612a) 및 도 33을 참조하여 설명된 상기 제2풀업트랜지스터(Tua2)의 기능을 수행하여, 상기 짝수번째 스캔펄스(SP_E) 또는 상기 짝수번째 턴오프신호(TOS_E)를 출력하기 위한 제2풀업트랜지스터부(612b)를 포함한다.

상기 제1풀업트랜지스터부(612a)는, 도 46에 도시된 바와 같이, 상기 제어신호 출력기(611)의 큐노드(Q) 및 큐비노드(Qb)와 연결되어 있으며, 상기 큐노드(Q)로부터 상기 스캔펄스출력 제어신호가 입력되면, 클럭A0(CLK A0)을 상기 홀수번째 스캔펄스(SP_O)로 출력하며, 상기 큐비노드(Qb)로부터 상기 턴오프신호출력 제어신호가 입력되면, 저전위 전압을 상기 홀수번째 턴오프신호(TOS_O)로 출력한다. 이를 위해, 상기 제1풀업트랜지스터부(612a)는, 복수의 트랜지스터들로 구성될 수 있다.

상기 제2풀업트랜지스터부(612b)는, 도 46에 도시된 바와 같이, 상기 제어신호 출력기(611)의 큐노드(Q) 및 큐비노드(Qb)와 연결되어 있으며, 상기 큐노드(Q)로부터 상기 스캔펄스출력 제어신호가 입력되면, 클럭A2(CLK A2)를 상기 짝수번째 스캔펄스(SP_E)로 출력하며, 상기 큐비노드(Qb)로부터 상기 턴오프신호출력 제어신호가 입력되면, 저전위 전압을 상기 짝수번째 턴오프신호(TOS_E)로 출력한다. 이를 위해, 상기 제2풀업트랜지스터부(612b)는, 복수의 트랜지스터들로 구성될 수 있다.

둘째, 상기 제어펄스부(620)의 구성은, 도 21에서 설명된 상기 제어펄스부(620)의 구성 및 기능과 유사하다.

이 경우, 상기 제1조절기(621), 상기 선택기(622) 및 상기 차단기(625)는, 도 21에 도시된 제1조절기(621), 선택기(622) 및 차단기(625)와 동일하게 형성될 수 있다.

상기 제어펄스 출력기(624)는, 도 38을 참조하여 설명된 상기 제1풀업트랜지스터(puC1)의 기능을 수행하여, 상기 홀수번째 제어펄스(CP_O)를 출력하기 위한 제1풀업트랜지스터부 및 도 38을 참조하여 설명된 상기 제2풀업트랜지스터(puC2)의 기능을 수행하여, 상기 짝수번째 제어펄스(CP_E)를 출력하기 위한 제2풀업트랜지스터부를 포함한다. 도 46에서 상기 제1풀업트랜지스터부는 상기 제1풀업트랜지스터(puC1)로 구성되며, 상기 제2풀업트랜지스터부는 상기 제2풀업트랜지스터(puC2)로 구성된다.

상기 제1풀업트랜지스터부(puC1)는, 도 46에 도시된 바와 같이, 상기 선택기(622)로부터 턴온신호가 입력되면, 턴온되어, 상기 홀수번째 스캔펄스(SP_O) 또는 상기 홀수번째 턴오프신호(TOS_O)가 출력되는 게이트 라인으로, 홀수번째 제어펄스(CP_O)를 출력한다. 상기 홀수번째 스캔펄스(SP_O), 상기 홀수번째 턴오프신호(TOS_O) 및 상기 홀수번째 제어펄스(CP_O)는 상기 홀수번째 스캔신호(SS_O)를 형성한다.

상기 제2풀업트랜지스터부(puC2)는, 도 46에 도시된 바와 같이, 상기 선택기(622)로부터 턴온신호가 입력되면, 턴온되어, 상기 짝수번째 스캔펄스(SP_E) 또는 상기 짝수번째 턴오프신호(TOS_E)가 출력되는 게이트 라인으로, 짝수번째 제어펄스(CP_E)를 출력한다. 상기 짝수번째 스캔펄스(SP_E), 상기 짝수번째 턴오프신호(TOS_E) 및 상기 짝수번째 제어펄스(CP_E)는 상기 짝수번째 스캔신호(SS_E)를 형성한다.

도 47은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 전체 회로도를 나타낸 또 다른 예시도이다. 도 47에 도시된 회로도는, 도 46에 도시된 회로도에서 일부분이 변경된 것이다. 따라서, 이하의 설명 중, 도 46을 참조하여 설명된 내용과 동일하거나 유사한 내용은 간단히 설명되거나 또는 생략된다.

첫째, 상기 스캔펄스부(610)의 구성은, 도 46에서 설명된 상기 스캔펄스부(610)의 구성 및 기능과 유사하다.

둘째, 상기 제어펄스부(620)의 구성은, 도 46에서 설명된 상기 제어펄스부(620)의 구성 및 기능과 동일하며, 특히, 도 26에 도시된 바와 같은 상기 제2조절기(623)가, 상기 선택기(622) 및 상기 제어펄스 출력기(624) 사이에 연결되어 있다.

즉, 도 47에 도시된 상기 제2조절기(623)는, 게이트 단자가 상기 선택기(622)의 출력단과 연결되어 있으며, 다이오드 형태로 형성되어 있는 트랜지스터(T3) 및 게이트 단자가 상기 선택기(622)의 큐비노드(Qb)와 연결되어 있으며, 상기 제어펄스 출력기(624)와 연결되어 있는 트랜지스터(T3')를 포함한다.

상기 제2조절기(623)를 구성하는 상기 두 개의 트랜지스터들의 출력은, 상기 제어펄스 출력기(624)로 입력된다.

상기 두 개의 트랜지스터들에 의해, 상기 제어펄스 출력기(624)로부터 상기 제어펄스들이 출력될 때, 상기 제어펄스 출력기(624)를 구성하는 상기 풀업트랜지스터들(puC1, puC2)이 플로팅되어, 상기 제어펄스들이 원활하게 출력될 수 있다.

여기서, 상기 선택기(622)로부터 출력된 상기 차단신호(Wout)는, 상기 제2조절기(623)을 통과한 후, 상기 차단기(625)로 전송될 수도 있으나, 도 47에서는, 상기 선택기(622)로부터 출력되어, 바로 상기 차단기(625)로 전송된다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 타이밍 컨트롤러
600 : 쉬프트 레지스터 690 : 스테이지
610 : 스캔펄스부 620 : 제어펄스부

Claims

패널에 형성된, 하나의 수평라인에 형성되어 있는, m(m≥1)개의 게이트 라인과 연결되어 있는 스테이지를, 복수 개 포함하고,
상기 스테이지들 각각은,
상기 하나의 수평라인에 형성되어 있는 픽셀들을 제어하기 위해, 스타트 신호와, 적어도 하나 이상의 스캔펄스부 클럭을 이용하여 하나의 캐리신호와 적어도 하나의 스캔펄스를 발생하는 스캔펄스부; 및
상기 하나의 수평라인에 형성되어 있는 픽셀들을 제어하기 위해, 상기 스캔펄스부가 형성되어 있는 스테이지 또는 상기 스캔펄스부가 형성되어 있는 스테이지와 다른 스테이지로부터 출력되는 상기 캐리신호, 외부 제어신호 및 제어펄스부 클럭을 이용하여 적어도 하나의 제어펄스를 발생하는 제어펄스부를 포함하고,
하나의 스테이지는 1프레임 동안 상기 m개의 게이트 라인에 상기 스캔펄스와 상기 제어펄스가 포함된 스캔신호를 출력하고, 상기 스캔펄스의 펄스폭과 상기 제어펄스의 펄스폭은 같거나 다른 쉬프트 레지스터.
삭제
제 1 항에 있어서,
상기 제어펄스는,
1프레임 중, 어느 하나의 스테이지에 형성되어 있는 상기 제어펄스부로부터 출력되는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,
상기 제어펄스를 출력하는 스테이지는, 매 프레임마다 순차적 또는 비순차적으로 변경되는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,
상기 스캔펄스부는,
상기 m개의 스캔펄스와, 상기 스캔펄스와 반대 기능을 수행하는 m개의 턴오프신호를 포함한 m개의 스캔신호를 출력하는 스캔신호 출력기; 및
상기 스캔신호 출력기가 상기 스캔펄스를 출력하도록 하는 스캔펄스출력 제어신호 또는 상기 스캔신호 출력기가 상기 턴오프신호를 출력하도록 하는 턴오프신호출력 제어신호를 출력하는 제어신호 출력기를 포함하는 쉬프트 레지스터.
제 1 항에 있어서,
상기 제어펄스부는,
외부 제어신호 및 상기 캐리신호를 이용하여, 큐노드신호 또는 큐비노드신호를 발생시키는 제1조절기;
상기 큐노드신호와 상기 큐비노드신호를 이용하여 턴온신호 또는 턴오프신호를 출력하기 위한 선택기; 및
상기 선택기로부터 상기 턴온신호가 전송된 경우, 상기 m개의 제어펄스를 출력하는 제어펄스 출력기를 포함하는 쉬프트 레지스터.
제 6 항에 있어서,
상기 제어펄스 출력기로부터 출력되는 상기 제어펄스가, 상기 스캔펄스부에 의해 영향을 받는 것을 차단하기 위한 차단기를 더 포함하는 쉬프트 레지스터.
제 7 항에 있어서,
상기 차단기는,
상기 선택기로부터 출력되는 상기 턴온신호, 또는 상기 제어펄스 출력기로부터 출력되는 상기 제어펄스, 또는 상기 제어펄스부로 입력되는 제어펄스부 클럭들 중 어느 하나에 의해 구동되는 것을 특징으로 하는 쉬프트 레지스터.
제 6 항에 있어서,
상기 제어펄스 출력기로부터 출력되는 상기 제어펄스가, 상기 제1조절기 또는 상기 선택기에 의해 영향을 받는 것을 차단하기 위한 제2조절기를 더 포함하는 쉬프트 레지스터.
제 1 항에 있어서,
상기 스캔펄스부에서 상기 스캔펄스가 출력될 때, 상기 제어펄스부에서 상기 제어펄스가 출력되는 것을 차단하는 역방향 차단기를 더 포함하며,
상기 역방향 차단기는 상기 캐리신호에 의해 구동되는 것을 특징으로 하는 쉬프트 레지스터.
제 6 항에 있어서,
상기 선택기는, 상기 제어펄스부에서 이용되는 제어펄스부 클럭들 중 어느 하나를 출력하는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,
상기 제어펄스의 펄스폭은
상기 스테이지들마다 같거나 다른 쉬프트 레지스터.
제 1 항에 있어서,
상기 스캔펄스는 상기 스테이지들에서 상기 1프레임 동안 순차적으로 출력되며, 상기 제어펄스는 상기 1프레임 동안 어느 하나의 스테이지에서 1회 출력되되, 상기 스테이지들에서 순차적으로 출력되거나 랜덤하게 출력되는 쉬프트 레지스터.
제 1 항에 있어서,
상기 적어도 하나의 스캔펄스가 출력되는 상기 스캔펄스부의 출력단과 상기 적어도 하나의 제어펄스가 출력되는 상기 제어펄스부의 출력단은 상기 m개의 게이트 라인에 공통으로 연결된 쉬프트 레지스터.
제 1 항에 있어서,
상기 하나의 스테이지는 적어도 두 개의 스캔펄스와 적어도 두 개의 제어펄스를 출력하고,
상기 적어도 두 개의 스캔펄스와 상기 적어도 두 개의 제어펄스는 동일한 타이밍에 출력되거나 일정한 갭을 두고 출력되는 쉬프트 레지스터.
제 15 항에 있어서,
상기 적어도 두 개의 스캔펄스와 상기 적어도 두 개의 제어펄스는 동일한 펄스폭을 갖거나 다른 펄스폭을 갖는 쉬프트 레지스터.