KR20220094957A - 게이트 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

실시 예들은 복수의 스테이지 회로들을 포함하되, 상기 복수의 스테이지 회로들 각각은, Q 노드와 QB 노드의 충방전을 제어하는 시프트 레지스터 및 상기 시프트 레지스터에 순차로 연결되는 복수의 출력 버퍼들을 포함하고, 상기 출력 버퍼 각각은, 상기 Q 노드의 전압을 Q' 노드로 전달하는 제1 트랜지스터, 상기 Q' 노드의 전압에 응답하여 클럭 신호를 게이트 라인으로 출력하는 풀업 트랜지스터 및 상기 QB 노드의 전압에 응답하여 저전위 전압을 상기 게이트 라인으로 출력하는 풀다운 트랜지스터를 포함하는, 게이트 구동부에 관한 것이다.

Description

게이트 구동부 및 이를 포함하는 표시 장치{Gate driver and display device including the same}
본 발명은 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 다수의 화소들을 포함하는 표시 패널과, 화소들을 구동하기 위한 게이트 구동부, 데이터 구동부, 타이밍 제어부를 포함한다. 게이트 구동부는 게이트 라인들에 연결되는 스테이지 회로들을 구비하며, 스테이지 회로들은 타이밍 제어부로부터 수신되는 제어 신호에 따라 자신과 연결된 게이트 라인으로 게이트 신호를 인가한다.
실시 예들은, 하나의 시프트 레지스터에 복수 개의 버퍼들이 연결되어 복수 개의 게이트 라인들로 게이트 신호들을 출력할 수 있도록 구성된 게이트 구동부 및 이를 포함하는 표시 장치를 제공한다.
또한, 실시 예들은, 버퍼들에 마련되는 풀업 트랜지스터들의 게이트 전압을 개별적으로 충방전 시키기 위한 트랜지스터를 구비하는 게이트 구동부 및 이를 포함하는 표시 장치를 제공한다.
일 실시 예에 따른 게이트 구동부는, 복수의 스테이지 회로들을 포함하되, 상기 복수의 스테이지 회로들 각각은, Q 노드와 QB 노드의 충방전을 제어하는 시프트 레지스터 및 상기 시프트 레지스터에 순차로 연결되는 복수의 출력 버퍼들을 포함하고, 상기 출력 버퍼 각각은, 상기 Q 노드의 전압을 Q' 노드로 전달하는 제1 트랜지스터, 상기 Q' 노드의 전압에 응답하여 클럭 신호를 게이트 라인으로 출력하는 풀업 트랜지스터 및 상기 QB 노드의 전압에 응답하여 저전위 전압을 상기 게이트 라인으로 출력하는 풀다운 트랜지스터를 포함할 수 있다.
상기 출력 버퍼 각각은, 상기 Q 노드의 전압에 따라 턴 온되어 상기 Q' 노드를 고전위 전압으로 충전하는 제2 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터는, 게이트 전극이 직류 전원인 고전위 전압에 연결될 수 있다.
상기 출력 버퍼 각각은, 상기 QB 노드의 전압에 따라 턴 온되어 상기 Q' 노드를 방전하는 제3 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터는, 상기 Q 노드와 상기 Q' 노드 사이에 다이오드 형태로 연결될 수 있다.
상기 제1 트랜지스터는, 게이트 전극이 이전 스테이지 회로로부터 출력되는 캐리 신호를 수신할 수 있다.
상기 출력 버퍼 각각은, 상기 Q 노드의 전압에 따라 턴 온되어 고전위 전압을 상기 Q' 노드로 전달하는 제2 트랜지스터 및 상기 QB 노드의 전압에 따라 턴 온되어 상기 저전위 전압을 상기 Q' 노드로 전달하는 제3 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터는, 게이트 전극이 직류 전원인 고전위 전압 또는 이전 스테이지 회로로부터 출력되는 캐리 신호를 수신할 수 있다.
상기 제1 트랜지스터는, 상기 Q 노드와 상기 Q' 노드 사이에 다이오드 형태로 연결될 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 상기 복수의 출력 버퍼들 각각의 상기 Q 노드의 충방전을 개별적으로 제어할 수 있다.
일 실시 예에 따른 표시 장치는, 영상을 표시하는 표시 패널, 상기 표시 패널에 데이터 신호를 인가하는 데이터 구동부, 복수의 스테이지 회로들을 포함하고, 상기 표시 패널에 게이트 신호를 인가하는 게이트 구동부를 포함하되, 상기 복수의 스테이지 회로들 각각은, Q 노드와 QB 노드의 충방전을 제어하는 시프트 레지스터 및 상기 시프트 레지스터에 순차로 연결되는 복수의 출력 버퍼들을 포함하고, 상기 출력 버퍼 각각은, 상기 Q 노드의 전압을 Q' 노드로 전달하는 제1 트랜지스터, 상기 Q' 노드의 전압에 응답하여 클럭 신호를 게이트 라인으로 출력하는 풀업 트랜지스터 및
상기 QB 노드의 전압에 응답하여 저전위 전압을 상기 게이트 라인으로 출력하는 풀다운 트랜지스터를 포함할 수 있다.
실시 예들에 따른 게이트 구동부 및 이를 포함하는 표시 장치는, 시프트 레지스터의 개수를 줄임으로써 게이트 구동부의 면적을 감소시키고 네로우 베젤을 갖는 표시 장치의 구현이 가능하게 한다.
또한, 실시 예들에 따른 게이트 구동부 및 이를 포함하는 표시 장치는, 버퍼들에 마련되는 풀업 트랜지스터들의 게이트 전압을 안정적으로 충전 또는 방전시킴으로써 게이트 신호의 출력을 균일화하고 안정화할 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3은 일 실시 예에 따른 게이트 구동부의 구성을 개략적으로 나타낸 도면이다.
도 4는 제1 실시 예에 따른 다중 버퍼의 구조를 나타낸 회로도이다.
도 5는 제2 실시 예에 따른 다중 버퍼의 구조를 나타낸 회로도이다.
도 6은 제3 실시 예에 따른 다중 버퍼의 구조를 나타낸 회로도이다.
도 7은 제4 실시 예에 따른 다중 버퍼의 구조를 나타낸 회로도이다.
이하, 도면을 참조하여 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다.
게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광 소자의 특정을 측정하기 위해 공급될 수 있다.
데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다. 또한, 전원 공급부(40)는 게이트 구동부(20) 및 데이터 구동부(30)를 구동하고 데이터 전압을 생성하기 위해 필요한 전압을 게이트 구동부(20) 및 데이터 구동부(30)로 공급할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다. 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수 있으나, 본 실시 예가 이로써 한정되지 않는다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)의 베젤 영역에 형성될 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 제1 게이트 라인(GL1i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극은 데이터 라인(DLj)과 연결되고, 제2 전극은 제1 노드(N1)와 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 제1 게이트 라인(GL1i)과 연결된다. 스위칭 트랜지스터(ST)는 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 연결되고, 제2 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 고전위 구동 전압(ELVDD) 사이의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압, 즉 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1 전극은 센싱 라인(SLj)과 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극에 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 제2 게이트 라인(GL2i)에 연결된다. 센싱 트랜지스터(SST)는 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, 센싱 라인(SLj)으로 인가되는 기준 전압을 발광 소자(LD)의 제1 전극으로 전달한다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성될 때의 실시 예들을 설명한다.
본 발명에서 화소(PX)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PX)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 애노드 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3은 일 실시 예에 따른 게이트 구동부의 구성을 개략적으로 나타낸 도면이다.
일 실시 예에 따른 게이트 구동부(20)는 타이밍 제어부(10)로부터 인가되는 게이트 구동 제어 신호(CONT1)를 기초로 게이트 신호를 생성하고, 생성된 게이트 신호를 게이트 라인들(GL1~GL8)에 순차적으로 인가한다.
도 3을 참조하면, 게이트 구동부(20)는 복수의 스테이지 회로들을 포함할 수 있다. 스테이지 회로들은 클럭 신호들(CLK1~CLKk) 중 하나 이상을 수신할 수 있다. 클럭 신호들(CLK1~CLKk)은 스테이지 회로를 구성하는 트랜지스터들을 턴 온시키는 게이트 온 전압과 턴 오프시키는 게이트 오프 전압이 반복되는 구형파 신호일 수 있다.
각각의 스테이지 회로는 캐리 신호 라인을 통해 종속적으로 연결된 시프트 레지스터(SR1, SR2)와 시프트 레지스터(SR1, SR2) 연결된 버퍼(BUF1~BUF4, BUF5~BUF8)를 포함한다.
각 스테이지 회로의 시프트 레지스터(SR1, SR2)는 스캔 개시 신호(SSP) 또는 이전 스테이지 회로에서 출력되는 캐리 신호(CR)를 수신할 수 있다. 예를 들어, 첫 번째 스테이지 회로의 제1 시프트 레지스터(SR1)는 스캔 개시 신호(SSP)를 수신하고, 나머지 스테이지 회로의 시프트 레지스터(SR2)들은 이전 스테이지 회로의 시프트 레지스터로부터 출력되는 캐리 신호(CR)를 수신할 수 있다. 시프트 레지스터(SR1, SR2)는 스캔 개시 신호(SSP) 또는 캐리 신호(CR)에 응답하여, 출력단의 노드 전압을 충전할 수 있다.
구현하기에 따라, 시프트 레지스터(SR1, SR2)는 다음 스테이지 회로의 시프트 레지스터로부터 출력되는 캐리 신호(CR)를 더 입력받을 수도 있다. 본 실시 예가 이로써 한정되지 않는다.
시프트 레지스터(SR1, SR2)는 리셋 신호(RST)를 더 수신할 수 있다. 시프트 레지스터(SR1, SR2)는 리셋 신호(RST)에 응답하여, 출력단의 노드 전압을 방전할 수 있다.
각 스테이지 회로의 버퍼들(BUF1~BUF4, BUF5~BUF8)은 시프트 레지스터(SR1, SR2)의 출력단에 순차로 연결될 수 있다. 본 실시 예에서, 스테이지 회로는 하나의 시프트 레지스터(SR1, SR2)에 복수 개의 버퍼들(BUF1~BUF8)이 연결되는 다중 버퍼 구조를 가질 수 있다. 예를 들어 제1 시프트 레지스터(SR1)에 제1 내지 제4 버퍼들(BUF1~BUF4)이 연결되고, 제2 시프트 레지스터(SR2)에 제5 내지 제8 버퍼들(BUF5~BUF8)이 연결될 수 있다. 도 3에서는 하나의 시프트 레지스터(SR1, SR2)에 4개의 버퍼들(BUF1~BUF4, BUF5~BUF8)이 연결되는 예가 도시되지만, 하나의 시프트 레지스터(SR1, SR2)에 더 적거나 더 많은 수의 버퍼들이 연결될 수도 있다.
일반적으로 시프트 레지스터(SR1, SR2)는 다수의 트랜지스터들로 구성되므로, 게이트 구동부(20)가 표시 패널(50) 상에 배치될 때 넓은 면적을 차지하여 베젤 영역이 두꺼워질 수 있다.
본 실시 예에서는 스테이지 회로는 하나의 시프트 레지스터(SR1, SR2)가 복수 개의 게이트 라인들(GL1~GL8)로 게이트 신호를 출력하도록 구성된다. 그에 따라, 게이트 구동부(20) 내에서 시프트 레지스터(SR1, SR2)의 개수가 감소되고, 게이트 구동부(20)의 면적이 감소되어 좁은 베젤(narrow bezel)의 구현이 가능해진다.
각각의 버퍼(BUF1~BUF4, BUF5~BUF8)는 연결된 시프트 레지스터(SR1, SR2)의 출력단의 노드 전압에 응답하여 클럭 신호들(CLK1~CLKk)을 출력할 수 있다. 출력된 클럭 신호들(CLK1~CLKk)은 게이트 신호로써 게이트 라인들(GL1~GL8)에 인가된다.
게이트 구동부(20)에 연결된 화소(PX)들이 도 2에 도시된 것과 같은 구조를 가질 때, 게이트 신호는 제1 게이트 신호와 제2 게이트 신호를 포함할 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다.
각 스테이지 회로의 마지막 버퍼(BUF4, BUF8)에서 출력되는 게이트 신호는 캐리 신호 라인을 통해 다음 스테이지 회로의 시프트 레지스터에 캐리 신호(CR)로 인가될 수 있다. 도 3에서는 시프트 레지스터(SR1, SR2)가 캐리 신호 라인을 통해 바로 다음 스테이지 회로의 시프트 레지스터와 연결되는 것으로 도시되지만, 본 실시 예가 이로써 한정되지 않는다. 다른 실시 예에서, 시프트 레지스터(SR1, SR2)는 캐리 신호 라인을 통해 해당 시프트 레지스터(SR1, SR2)의 이후에 배치되는 임의의 시프트 레지스터에 연결될 수 있다.
이하에서, 스테이지 회로의 다중 버퍼 구조를 보다 구체적으로 설명한다.
도 4는 제1 실시 예에 따른 다중 버퍼의 구조를 나타낸 회로도이다.
도 4를 참조하면, 스테이지 회로는 시프트 레지스터(SR)와 시프트 레지스터(SR)에 연결된 복수 개의 버퍼들(BUF1~BUF4)을 포함한다.
시프트 레지스터(SR)는 입력되는 신호들(스캔 개시 신호(SSP) 또는 캐리 신호(CR), 리셋 신호(RST))에 응답하여 Q 노드와 QB 노드의 전압을 충전 및 방전시킬 수 있다. 예를 들어, 시프트 레지스터들(SR1, SR2)은 스캔 개시 신호(SSP) 또는 캐리 신호(CR)에 응답하여 Q 노드를 충전하고, 클럭 신호(CLK1~CLKl)에 응답하여 출력단의 노드를 충전 또는 방전할 수 있다. Q 노드 전압이 충전될 때 QB 노드 전압이 방전되고, Q 노드 전압이 방전될 때 QB 노드 전압이 방전될 수 있다.
각각의 버퍼(BUF1~BUF4)는 Q 노드와 Q' 노드(Q'1, Q'2, Q'3, Q'4) 사이에 연결되는 제1 트랜지스터(T11, T12, T13, T14)를 포함할 수 있다. 제1 트랜지스터(T11, T12, T13, T14)의 게이트 전극은 고전위 전압(VDD)에 연결된다. 고전위 전압(VDD)은 게이트 온 레벨의 직류 전압일 수 있다. 제1 트랜지스터(T1)는 턴 온 상태에서 Q 노드의 전압을 Q' 노드(Q'1, Q'2, Q'3, Q'4)로 전달할 수 있다.
각각의 버퍼(BUF1~BUF4)는 일단이 클럭 신호(CLK1~CLK4)를 입력받도록 구성되고, 타단이 게이트 라인들(GL1~GL4)이 연결되며, 게이트 전극이 Q' 노드(Q'1, Q'2, Q'3, Q'4)에 연결되는 풀업 트랜지스터(TU1~TU4)를 포함한다. 풀업 트랜지스터(TU1~TU4)는 Q' 노드(Q'1, Q'2, Q'3, Q'4)의 전압에 따라 턴 온되어 입력되는 클럭 신호(CLK1~CLK4)를 게이트 라인들(GL1~GL4)로 출력한다. 각각의 버퍼(BUF1~BUF4)는 QB 노드의 전압에 따라 턴 온되어 저전위 전압(VSS)을 게이트 라인들(GL1~GL4)로 출력하는 풀다운 트랜지스터(TD1~TD4)를 더 포함할 수 있다. 저전위 전압(VSS)은 게이트 오프 레벨의 직류 전압일 수 있다.
상기와 같은 실시 예에서, 제1 트랜지스터(T11, T12, T13, T14)는 직류 전압인 고전위 전압(VDD)에 의해 스테이지 회로가 구동되는 동안 턴 온 상태로 유지된다. 그러면, 제1 트랜지스터(T11, T12, T13, T14)가 빠르게 열화되어 특성이 변동될 수 있다. 예를 들어, 제1 트랜지스터(T11, T12, T13, T14)의 문턱 전압이 증가하면, Q' 노드의 전압이 증가된 문턱 전압만큼 감소될 수 있다. 이는, 출력 버퍼들(BUF1~BUF4)에 마련되는 풀업 트랜지스터들(TU1~TU4)의 게이트-소스 전압을 변경시켜 출력 버퍼들(BUF1~BUF4)의 출력을 저하시키고 불균일하게 한다.
이러한 문제를 방지하기 위하여, 본 실시 예에서 각각의 버퍼(BUF1~BUF4)는 Q 노드의 전압에 응답하여 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 개별적으로 충전하는 제2 트랜지스터(T21, T22, T23, T24)를 더 포함한다. 제2 트랜지스터(T21, T22, T23, T24)는 고전위 전압(VDD)과 Q' 노드(Q'1, Q'2, Q'3, Q'4) 사이에 연결되고, 게이트 노드는 Q 노드에 연결될 수 있다. 이러한 제2 트랜지스터(T21, T22, T23, T24)는 Q 노드가 충전될 때 턴 온되어 고전위 전압(VDD)을 Q' 노드(Q'1, Q'2, Q'3, Q'4)로 전달함으로써 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 효율적으로 충전시킬 수 있다.
이러한 본 실시 예는 제1 트랜지스터(T11, T12, T13, T14)가 열화되더라도, 제2 트랜지스터(T21, T22, T23, T24)를 통해 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 충전시킬 수 있으므로, 출력 버퍼들(BUF1~BUF4)의 풀업 트랜지스터들(TU1~TU4)을 안정적으로 턴 온시킬 수 있다. 그에 따라 본 실시 예는 제1 트랜지스터(T11, T12, T13, T14)의 열화에 따른 영향을 최소화하고, 게이트 라인으로의 게이트 온 전압 출력을 안정화하고 균일하게 할 수 있다.
도 5는 제2 실시 예에 따른 다중 버퍼의 구조를 나타낸 회로도이다.
도 4의 실시 예와 비교하면, 도 5의 실시 예에서, 제1 트랜지스터(T11', T12', T13', T14')는 Q 노드와 Q' 노드(Q'1, Q'2, Q'3, Q'4) 사이에 다이오드 형태로 연결된다. 제1 트랜지스터(T11', T12', T13', T14')는 Q 노드의 전압에 따라 턴 온되어 Q 노드의 전압을 Q' 노드(Q'1, Q'2, Q'3, Q'4)로 전달한다. 제1 트랜지스터(T11', T12', T13', T14')가 다이오드 형태로 연결되므로, Q 노드의 전압이 Q' 노드(Q'1, Q'2, Q'3, Q'4)에 안정적으로 전달될 수 있다.
각각의 버퍼(BUF1~BUF4)는 풀업 트랜지스터(TU1~TU4)는 Q' 노드(Q'1, Q'2, Q'3, Q'4)의 전압에 따라 턴 온되어 입력되는 클럭 신호(CLK1~CLK4)를 게이트 라인들(GL1~GL4)로 출력하는 풀업 트랜지스터(TU1~TU4) 및 QB 노드의 전압에 따라 턴 온되어 저전위 전압(VSS)을 게이트 라인들(GL1~GL4)로 출력하는 풀다운 트랜지스터(TD1~TD4)를 포함할 수 있다.
본 실시 예에서 각각의 버퍼(BUF1~BUF4)는 QB 노드의 전압에 응답하여 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 개별적으로 방전하는 제3 트랜지스터(T31, T32, T33, T34)를 더 포함한다. 제3 트랜지스터(T31, T32, T33, T34)는 Q' 노드(Q'1, Q'2, Q'3, Q'4)와 저전위 전압(VSS) 사이에 연결되고, 게이트 노드는 QB 노드에 연결될 수 있다. 이러한 제3 트랜지스터(T31, T32, T33, T34)는 QB 노드가 충전될 때 턴 온되어 저전위 전압(VSS)을 Q' 노드(Q'1, Q'2, Q'3, Q'4)로 전달함으로써 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 효율적으로 방전시킬 수 있다.
이러한 본 실시 예는 제1 트랜지스터(T11', T12', T13', T14')가 열화되더라도, 제3 트랜지스터(T31, T32, T33, T34)를 통해 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 방전시킬 수 있으므로, 출력 버퍼들(BUF1~BUF4)의 풀업 트랜지스터들(TU1~TU4)을 안정적으로 턴 오프시킬 수 있다. 그에 따라 본 실시 예는 제1 트랜지스터(T11', T12', T13', T14')의 열화에 따른 영향을 최소화하고, 게이트 라인으로의 게이트 오프 전압 출력을 안정화하고 균일하게 할 수 있다.
도 6은 제3 실시 예에 따른 다중 버퍼의 구조를 나타낸 회로도이다.
도 5의 실시 예와 비교하여, 도 6의 실시 예에서 제1 트랜지스터(T11'', T12'', T13'', T14'')는 Q 노드와 Q' 노드(Q'1, Q'2, Q'3, Q'4) 사이에 연결되며, 게이트 전극이 이전 스테이지 회로로부터 출력되는 캐리 신호(CR)를 입력받도록 구성된다. 제1 트랜지스터(T11'', T12'', T13'', T14'')는 이전 스테이지 회로로부터 게이트 온 레벨의 캐리 신호(CR)가 인가될 때 턴 온되어 Q 노드의 전압을 Q' 노드(Q'1, Q'2, Q'3, Q'4)로 전달할 수 있다.
각각의 버퍼(BUF1~BUF4)는 풀업 트랜지스터(TU1~TU4)는 Q' 노드(Q'1, Q'2, Q'3, Q'4)의 전압에 따라 턴 온되어 입력되는 클럭 신호(CLK1~CLK4)를 게이트 라인들(GL1~GL4)로 출력하는 풀업 트랜지스터(TU1~TU4) 및 QB 노드의 전압에 따라 턴 온되어 저전위 전압(VSS)을 게이트 라인들(GL1~GL4)로 출력하는 풀다운 트랜지스터(TD1~TD4)를 포함할 수 있다.
본 실시 예에서 각각의 버퍼(BUF1~BUF4)는 QB 노드의 전압에 응답하여 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 개별적으로 방전하는 제3 트랜지스터(T31, T32, T33, T34)를 더 포함한다. 제3 트랜지스터(T31, T32, T33, T34)는 Q' 노드(Q'1, Q'2, Q'3, Q'4)와 저전위 전압(VSS) 사이에 연결되고, 게이트 노드는 QB 노드에 연결될 수 있다. 이러한 제3 트랜지스터(T31, T32, T33, T34)는 QB 노드가 충전될 때 턴 온되어 저전위 전압(VSS)을 Q' 노드(Q'1, Q'2, Q'3, Q'4)로 전달함으로써 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 효율적으로 방전시킬 수 있다.
도 7은 제4 실시 예에 따른 다중 버퍼의 구조를 나타낸 회로도이다.
도 7을 참조하면, 각각의 버퍼(BUF1~BUF4)는 Q 노드와 Q' 노드(Q'1, Q'2, Q'3, Q'4) 사이에 연결되는 제1 트랜지스터(T11, T12, T13, T14)를 포함할 수 있다. 제1 트랜지스터(T11, T12, T13, T14)의 게이트 전극은 고전위 전압(VDD)에 연결된다. 고전위 전압(VDD)은 게이트 온 레벨의 직류 전압일 수 있다. 제1 트랜지스터(T1)는 턴 온 상태에서 Q 노드의 전압을 Q' 노드로 전달할 수 있다.
본 실시 예에서 각각의 버퍼(BUF1~BUF4)는 Q 노드의 전압에 응답하여 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 개별적으로 충전하는 제2 트랜지스터(T21, T22, T23, T24)를 더 포함한다. 제2 트랜지스터(T21, T22, T23, T24)는 고전위 전압(VDD)과 Q' 노드(Q'1, Q'2, Q'3, Q'4) 사이에 연결되고, 게이트 노드는 Q 노드에 연결될 수 있다. 이러한 제2 트랜지스터(T21, T22, T23, T24)는 Q 노드가 충전될 때 턴 온되어 고전위 전압(VDD)을 Q' 노드(Q'1, Q'2, Q'3, Q'4)로 전달함으로써 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 효율적으로 충전시킬 수 있다.
또한, 본 실시 예에서 각각의 버퍼(BUF1~BUF4)는 QB 노드의 전압에 응답하여 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 개별적으로 방전하는 제3 트랜지스터(T31, T32, T33, T34)를 더 포함한다. 제3 트랜지스터(T31, T32, T33, T34)는 Q' 노드(Q'1, Q'2, Q'3, Q'4)와 저전위 전압(VSS) 사이에 연결되고, 게이트 노드는 QB 노드에 연결될 수 있다. 이러한 제3 트랜지스터(T31, T32, T33, T34)는 QB 노드가 충전될 때 턴 온되어 저전위 전압(VSS)을 Q' 노드(Q'1, Q'2, Q'3, Q'4)로 전달함으로써 Q' 노드(Q'1, Q'2, Q'3, Q'4)를 효율적으로 방전시킬 수 있다.
도 7은, 제1 트랜지스터(T11, T12, T13, T14)의 게이트 전극이 고전위 전압(VDD)에 연결되는 실시 예가 도시된다. 그러나 본 실시 예는 이로써 한정되지 않는다. 예를 들어 다른 실시 예에서, 제1 트랜지스터(T11', T12', T13', T14')는 도 5에 도시된 실시 예에서와 같이 Q 노드와 Q' 노드(Q'1, Q'2, Q'3, Q'4) 사이에 다이오드 형태로 연결된다. 또 다른 실시 예에서, 도 6의 실시 예에서 제1 트랜지스터(T11'', T12'', T13'', T14'')는 Q 노드와 Q' 노드(Q'1, Q'2, Q'3, Q'4) 사이에 연결되며, 게이트 전극이 이전 스테이지 회로로부터 출력되는 캐리 신호(CR)를 입력받도록 구성될 수도 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (20)

  1. 복수의 스테이지 회로들을 포함하되,
    상기 복수의 스테이지 회로들 각각은,
    Q 노드와 QB 노드의 충방전을 제어하는 시프트 레지스터; 및
    상기 시프트 레지스터에 순차로 연결되는 복수의 출력 버퍼들을 포함하고,
    상기 출력 버퍼 각각은,
    상기 Q 노드의 전압을 Q' 노드로 전달하는 제1 트랜지스터;
    상기 Q' 노드의 전압에 응답하여 클럭 신호를 게이트 라인으로 출력하는 풀업 트랜지스터; 및
    상기 QB 노드의 전압에 응답하여 저전위 전압을 상기 게이트 라인으로 출력하는 풀다운 트랜지스터를 포함하는, 게이트 구동부.
  2. 제1항에 있어서, 상기 출력 버퍼 각각은,
    상기 Q 노드의 전압에 따라 턴 온되어 상기 Q' 노드를 고전위 전압으로 충전하는 제2 트랜지스터를 더 포함하는, 게이트 구동부.
  3. 제2항에 있어서, 상기 제1 트랜지스터는,
    게이트 전극이 직류 전원인 고전위 전압에 연결되는, 게이트 구동부.
  4. 제1항에 있어서, 상기 출력 버퍼 각각은,
    상기 QB 노드의 전압에 따라 턴 온되어 상기 Q' 노드를 방전하는 제3 트랜지스터를 더 포함하는, 게이트 구동부.
  5. 제4항에 있어서, 상기 제1 트랜지스터는,
    상기 Q 노드와 상기 Q' 노드 사이에 다이오드 형태로 연결되는, 게이트 구동부.
  6. 제4항에 있어서, 상기 제1 트랜지스터는,
    게이트 전극이 이전 스테이지 회로로부터 출력되는 캐리 신호를 수신하는, 게이트 구동부.
  7. 제1항에 있어서, 상기 출력 버퍼 각각은,
    상기 Q 노드의 전압에 따라 턴 온되어 고전위 전압을 상기 Q' 노드로 전달하는 제2 트랜지스터; 및
    상기 QB 노드의 전압에 따라 턴 온되어 상기 저전위 전압을 상기 Q' 노드로 전달하는 제3 트랜지스터를 더 포함하는, 게이트 구동부.
  8. 제7항에 있어서, 상기 제1 트랜지스터는,
    게이트 전극이 직류 전원인 고전위 전압 또는 이전 스테이지 회로로부터 출력되는 캐리 신호를 수신하는, 게이트 구동부.
  9. 제7항에 있어서, 상기 제1 트랜지스터는,
    상기 Q 노드와 상기 Q' 노드 사이에 다이오드 형태로 연결되는, 게이트 구동부.
  10. 제7항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    상기 복수의 출력 버퍼들 각각의 상기 Q 노드의 충방전을 개별적으로 제어하는, 게이트 구동부.
  11. 영상을 표시하는 표시 패널;
    상기 표시 패널에 데이터 신호를 인가하는 데이터 구동부;
    복수의 스테이지 회로들을 포함하고, 상기 표시 패널에 게이트 신호를 인가하는 게이트 구동부를 포함하되,
    상기 복수의 스테이지 회로들 각각은,
    Q 노드와 QB 노드의 충방전을 제어하는 시프트 레지스터; 및
    상기 시프트 레지스터에 순차로 연결되는 복수의 출력 버퍼들을 포함하고,
    상기 출력 버퍼 각각은,
    상기 Q 노드의 전압을 Q' 노드로 전달하는 제1 트랜지스터;
    상기 Q' 노드의 전압에 응답하여 클럭 신호를 게이트 라인으로 출력하는 풀업 트랜지스터; 및
    상기 QB 노드의 전압에 응답하여 저전위 전압을 상기 게이트 라인으로 출력하는 풀다운 트랜지스터를 포함하는, 표시 장치.
  12. 제11항에 있어서, 상기 출력 버퍼 각각은,
    상기 Q 노드의 전압에 따라 턴 온되어 고전위 전압을 상기 Q' 노드를 고전위 전압으로 충전하는 제2 트랜지스터를 더 포함하는, 표시 장치.
  13. 제12항에 있어서, 상기 제1 트랜지스터는,
    게이트 전극이 직류 전원인 고전위 전압에 연결되는, 표시 장치.
  14. 제11항에 있어서, 상기 출력 버퍼 각각은,
    상기 QB 노드의 전압에 따라 턴 온되어 상기 Q' 노드를 방전하는 제3 트랜지스터를 더 포함하는, 표시 장치.
  15. 제14항에 있어서, 상기 제1 트랜지스터는,
    상기 Q 노드와 상기 Q' 노드 사이에 다이오드 형태로 연결되는, 표시 장치.
  16. 제14항에 있어서, 상기 제1 트랜지스터는,
    게이트 전극이 이전 스테이지 회로로부터 출력되는 캐리 신호를 수신하는, 표시 장치.
  17. 제11항에 있어서, 상기 출력 버퍼 각각은,
    상기 Q 노드의 전압에 따라 턴 온되어 고전위 전압을 상기 Q' 노드로 전달하는 제2 트랜지스터; 및
    상기 QB 노드의 전압에 따라 턴 온되어 상기 저전위 전압을 상기 Q' 노드로 전달하는 제3 트랜지스터를 더 포함하는, 표시 장치.
  18. 제17항에 있어서, 상기 제1 트랜지스터는,
    게이트 전극이 직류 전원인 고전위 전압 또는 이전 스테이지 회로로부터 출력되는 캐리 신호를 수신하는, 표시 장치.
  19. 제17항에 있어서, 상기 제1 트랜지스터는,
    상기 Q 노드와 상기 Q' 노드 사이에 다이오드 형태로 연결되는, 표시 장치.
  20. 제17항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    상기 복수의 출력 버퍼들 각각의 상기 Q 노드의 충방전을 개별적으로 제어하는, 표시 장치.
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