CN105206243B - 一种移位寄存器、栅极集成驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器、栅极集成驱动电路及显示装置，增加了在扫描时间段作为低电平信号端使用，在非扫描时间段作为高电平信号端使用的补偿信号端；补偿信号端分别与第一下拉单元的第一输出端和下拉控制单元的第二输出端相连，第一下拉单元的第一控制端与第二时钟信号端相连，下拉控制单元的第三控制端与第一时钟信号端相连。因此，第一下拉单元的第一控制端和第一输出端之间的阈值电压在扫描时间段产生的正向漂移与在非扫描时间段产生的负向漂移相互抵消，同样，下拉控制单元的第三控制端和第二输出端之间的阈值电压在扫描时间段产生的正向漂移与在非扫描时间段产生的负向漂移相互抵消，避免了阈值电压漂移导致移位寄存器易失效的问题。

Description

一种移位寄存器、栅极集成驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极集成驱动电路及显示装置。
背景技术
近年来，液晶显示器(Liquid Crystal Display，LCD)具有外形轻薄和低耗电等优点，因此被广泛应用于各种电子产品中，而栅极集成驱动电路(Gate-driver on Array，GOA)技术是液晶显示领域发展迅速的一个技术分支，基本概念是将移位寄存器集成在像素阵列基板上，通过对移位寄存器上薄膜晶体管(Thin Film Transistor，TFT)的控制来实现对液晶面板的扫描驱动，而且GOA可以与像素阵列基板在同一制程工艺下完成，节省了制作成本，与传统的覆晶薄膜(Chip on Film，COF)和芯片绑定于玻璃基板上(Chip on Glass，COG)工艺相比，GOA技术不仅降低功耗，而且提高了液晶面板的集成度，从而减小密封面积，满足当下窄边框的设计需求。
虽然GOA技术存在上述优点，但是仍然存在一些问题，问题在于移位寄存器对TFT特性的依赖性很高，尤其是TFT的阈值电压对移位寄存器稳定性的影响尤其巨大，这是由于TFT的阈值电压的不稳定性造成的，如图1所示，标号为A的曲线为TFT在刚开始工作时的Ids-Vgs曲线，标号为B的曲线为TFT长期加载正向偏压后发生漂移的Ids-Vgs曲线，由于TFT在长时间的工作状态下，TFT阈值电压会随着正应力的影响产生正向漂移，致使TFT的Ids-Vgs曲线向右移动，在同样的电压下，导通电流变小，一定程度后就不能实现设计的功能，进而影响整个移位寄存器的正常输出，从而导致移位寄存器误操作或者失效。
发明内容
本发明实施例提供了一种移位寄存器、栅极集成驱动电路及显示装置，用以解决现有的移位寄存器在长时间工作时容易失效的问题。
因此，本发明实施例提供的一种移位寄存器，包括：输出控制单元，第一下拉单元，第二下拉单元，以及下拉控制单元；其中，
所述输出控制单元的控制端通过第一节点与信号输入端相连，输入端与第一时钟信号端相连，输出端与信号输出端相连；所述输出控制单元用于在所述信号输入端输入高电平时拉高所述第一节点的电位，在所述第一时钟信号端输入高电平且所述第一节点为高电位时，控制所述信号输出端输出高电平的信号；
所述第一下拉单元的第一控制端与第二时钟信号端相连，输入端与所述信号输出端相连，第一输出端与补偿信号端相连；所述第一下拉单元用于在所述第二时钟信号端输入高电平时，控制所述信号输出端与所述补偿信号端导通；
所述第二下拉单元的控制端与第二节点相连，输入端与所述第一节点相连，输出端与所述补偿信号端相连；所述第二下拉单元用于在所述第二节点为高电位时，控制所述第一节点与所述补偿信号端导通；
所述下拉控制单元的第一控制端与所述输入信号端相连，第二控制端与所述第一节点相连，第三控制端与所述第一时钟信号端相连，输入端与所述第二节点相连，第一输出端与低电平信号端相连，第二输出端与所述补偿信号端相连；所述下拉控制单元用于在所述第一时钟信号端输入高电平时，拉低所述第二节点的电位，且在所述信号输入端或所述第一节点为高电位时，拉低所述第二节点的电位；所述第二节点与所述第二时钟信号端相连；
所述第一时钟信号端和第二时钟信号端在扫描时间段输入的信号相位相反，在非扫描时间段同时输入低电平的信号；所述补偿信号端在扫描时间段输入低电平的信号，在非扫描时间段输入高电平的信号。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器，还包括：第三下拉单元；
所述第三下拉单元的控制端与所述补偿信号端相连，输入端与所述低电平信号端相连，输出端与所述第二节点相连；所述第三下拉单元用于在所述补偿信号端输入高电平时，拉低所述第二节点的电位。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第三下拉单元具体包括：第一薄膜晶体管；其中，所述第一薄膜晶体管的栅极与所述补偿信号端相连，源极与所述低电平信号端相连，漏极与所述第二节点相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一下拉单元具体包括：第二薄膜晶体管；其中，所述第二薄膜晶体管的栅极与所述第二时钟信号端相连，源极与所述信号输出端相连，漏极与所述补偿信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一下拉单元还包括：与所述第二节点相连的第二控制端，与所述信号输出端相连的第二输入端，与所述补偿信号端相连的第二输出端；所述第一下拉单元还用于在所述第二节点为高电位时，控制所述信号输出端与所述补偿信号端导通。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一下拉单元具体还包括：第三薄膜晶体管；其中，所述第三薄膜晶体管的栅极与所述第二节点相连，源极与所述信号输出端相连，漏极与所述补偿信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第二下拉单元具体包括：第四薄膜晶体管；其中，所述第四薄膜晶体管的栅极与所述第二节点相连，源极与所述第一节点相连，漏极与所述补偿信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述下拉控制单元具体包括：第五薄膜晶体管，第六薄膜晶体管，以及第七薄膜晶体管；其中，所述第五薄膜晶体管的栅极与所述输入信号端相连，源极与所述第二节点相连，漏极与所述低电平信号端相连；所述第六薄膜晶体管的栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述低电平信号端相连；所述第七薄膜晶体管的栅极与所述第一时钟信号端相连，源极与所述第二节点相连，漏极与所述补偿信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，具体还包括：连接在所述第二时钟信号端和所述第二节点之间的第八薄膜晶体管；其中，所述第八薄膜晶体管的栅极和源极均与所述第二时钟信号端相连，漏极与所述第二节点相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述移位寄存器还包括：复位单元；
所述复位单元的控制端与复位信号端相连，第一输入端与所述信号输出端相连，第二输入端与所述第一节点相连，输出端与所述低电平信号端相连；
所述复位单元，用于在所述复位信号端输入高电平时，控制所述信号输出端和所述第一节点分别与所述低电平信号端导通。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述复位单元，具体包括：第九薄膜晶体管和第十薄膜晶体管；其中，所述第九薄膜晶体管的栅极和第十薄膜晶体管的栅极分别与所述复位信号端相连；所述第九薄膜晶体管的漏极和第十薄膜晶体管的漏极分别与所述低电平信号端相连；所述第九薄膜晶体管的源极与所述信号输出端相连；所述第十薄膜晶体管的源极与所述第一节点相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述移位寄存器还包括：截止重置单元；
所述截止重置单元的控制端与重置信号端相连，输入端与所述第一节点相连，输出端与所述低电平信号端相连；
所述截止重置单元用于在所述重置信号端输入高电平时，控制所述第一节点与所述低电平信号端导通。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述截止重置单元，具体包括：第十一薄膜晶体管；其中，所述第十一薄膜晶体管的栅极与所述重置信号端相连，源极与所述第一节点相连，漏极与所述低电平信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述移位寄存器还包括：起始重置单元；
所述起始重置单元的控制端和输入端分别与帧起始信号端相连，输出端与所述第二节点相连；
所述起始重置单元用于在所述帧起始信号端输入高电平时，拉高所述第二节点的电位。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述起始重置单元包括：第十二薄膜晶体管；其中，所述第十二薄膜晶体管的栅极和源极分别与所述帧起始信号端相连，漏极与所述第二节点相连。
在一种可能的实施方式中，本发明实施例提供的上述任一移位寄存器中，所述输出控制单元包括：第十三薄膜晶体管和电容；其中，所述第十三薄膜晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述信号输出端相连；所述电容连接在所述第一节点与所述信号输出端之间。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，还包括：连接于所述信号输入端和所述第一节点之间的第十四薄膜晶体管；其中，所述第十四薄膜晶体管的栅极和源极分别与所述信号输入端相连，漏极与所述第一节点相连。
本发明实施例提供的一种移位寄存器，包括：第二薄膜晶体管，第四薄膜晶体管，第五薄膜晶体管，第六薄膜晶体管，第七薄膜晶体管，第八薄膜晶体管，第十三薄膜晶体管，第十四薄膜晶体管，以及电容；其中，
所述第二薄膜晶体管的栅极与第二时钟信号端相连，源极与信号输出端相连，漏极与补偿信号端相连；
所述第四薄膜晶体管的栅极与第二节点相连，源极与第一节点相连，漏极与所述补偿信号端相连；
所述第五薄膜晶体管的栅极与信号输入端相连，源极与所述第二节点相连，漏极与低电平信号端相连；
所述第六薄膜晶体管的栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述低电平信号端相连；
所述第七薄膜晶体管的栅极与第一时钟信号端相连，源极与所述第二节点相连，漏极与所述补偿信号端相连；
所述第八薄膜晶体管的栅极和源极分别与所述第二时钟信号端相连，漏极与所述第二节点相连；
所述第十三薄膜晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述信号输出端相连；
所述第十四薄膜晶体管的栅极和源极分别与所述信号输入端相连，漏极与所述第一节点相连；
所述电容，连接于所述第一节点与所述信号输出端之间。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器，还包括：第一薄膜晶体管；其中，
所述第一薄膜晶体管的栅极与所述补偿信号端相连，源极与所述第二节点相连，漏极与所述低电平信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器，还包括：第三薄膜晶体管；其中，
所述第三薄膜晶体管的栅极与所述第二节点相连，源极与所述信号输出端相连，漏极与所述补偿信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器，还包括：第九薄膜晶体管和第十薄膜晶体管；其中，
所述第九薄膜晶体管的栅极与复位信号端相连，源极与所述信号输出端相连，漏极与所述低电平信号端相连；
所述第十薄膜晶体管的栅极与所述复位信号端相连，源极与所述第一节点相连，漏极与所述低电平信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器，还包括：第十一薄膜晶体管；其中，
所述第十一薄膜晶体管的栅极与重置信号端相连，源极与所述第一节点相连，漏极与所述低电平信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器，还包括：第十二薄膜晶体管；其中，
所述第十二薄膜晶体管的栅极和源极分别与帧起始信号端相连，漏极与所述第二节点相连。
本发明实施例提供的一种栅极集成驱动电路，包括多个串联的上述任一项所述的移位寄存器，除最后一个移位寄存器之外，其余每个移位寄存器的信号输出端均向相邻的下一个移位寄存器的信号输入端输入触发信号。
在一种可能的实施方式中，本发明实施例提供的上述栅极集成驱动电路，除第一个移位寄存器之外，其余每个移位寄存器的信号输出端均向相邻的上一个移位寄存器的复位信号端输入复位信号。
本发明实施例提供的一种显示装置，包括上述任一项所述的栅极集成驱动电路。
本发明实施例的有益效果，包括：
本发明实施例提供的一种移位寄存器、栅极集成驱动电路及显示装置，增加了在扫描时间段作为低电平信号端使用，在非扫描时间段作为高电平信号端使用的补偿信号端；且增加的补偿信号端分别与第一下拉单元的第一输出端和下拉控制单元的第二输出端相连，而第一下拉单元的第一控制端与第二时钟信号端相连，下拉控制单元的第三控制端与第一时钟信号端相连，第一时钟信号端和第二时钟信号端在扫描时间段输入相位相反的信号，在非扫描时间段同时输入低电平的信号。因此，加载到第一下拉单元的第一控制端和第一输出端之间的电压在扫描时间段与在非扫描时间段的极性相反，同样，加载到下拉控制单元的第三控制端和第二输出端之间的电压在扫描时间段与在非扫描时间段的极性相反，使阈值电压在扫描时间段产生的正向漂移与在非扫描时间段产生的负向漂移相互抵消，从而减小阈值电压的总漂移量，进而避免了由于在长时间工作时阈值电压漂移导致的移位寄存器工作不稳定容易失效的问题。
附图说明
图1为现有技术中TFT的源漏电流与栅源电压(Ids-Vgs)特性曲线图；
图2为本发明实施例提供的移位寄存器的结构示意图之一；
图3为本发明实施例提供的第一时钟信号端、第二时钟信号端和信号补偿端的时序图；
图4为本发明实施例提供的移位寄存器的结构示意图之二；
图5为本发明实施例提供的移位寄存器的具体结构示意图；
图6为本发明实施例提供的移位寄存器的工作时序图；
图7为本发明实施例提供的栅极集成驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的一种移位寄存器、栅极集成驱动电路及显示装置具体实施方式进行详细的说明。
本发明实施例提供了一种移位寄存器，如图2所示，包括：输出控制单元100，第一下拉单元200，第二下拉单元300，以及下拉控制单元400；其中，
输出控制单元100的控制端通过第一节点PU与信号输入端Gout(n-1)相连，输入端与第一时钟信号端CLK相连，输出端与信号输出端Gout(n)相连；输出控制单元100用于在信号输入端Gout(n-1)输入高电平时拉高第一节点PU的电位，在第一时钟信号端CLK输入高电平且第一节点PU为高电位时，控制信号输出端Gout(n)输出高电平的信号；
第一下拉单元200的第一控制端与第二时钟信号端CLKB相连，第二控制端与第二节点PD相连，输入端与信号输出端Gout(n)相连，输出端与补偿信号端CKV相连；第一下拉单元200用于在第二时钟信号端CLKB输入高电平时，控制信号输出端Gout(n)与补偿信号端CKV导通；
第二下拉单元300的控制端与第二节点PD相连，输入端与第一节点PU相连，输出端与补偿信号端CKV相连；第二下拉单元300用于在第二节点PD为高电位时，控制第一节点PU与补偿信号端CKV导通；
下拉控制单元400的第一控制端与输入信号端Gout(n-1)相连，第二控制端与第一节点PU相连，第三控制端与第一时钟信号端CLK相连，输入端与第二节点PD相连，第一输出端与低电平信号端VGL相连，第二输出端与补偿信号端CKV相连；下拉控制单元400用于在第一时钟信号端CLK输入高电平时，拉低第二节点PD的电位，且在信号输入端Gout(n-1)或第一节点PU为高电位时，拉低第二节点PD的电位；第二节点PD与第二时钟信号端CLKB相连；
如图3所示，第一时钟信号端CLK和第二时钟信号端CLKB在扫描时间段输入的信号相位相反，在非扫描时间段同时输入低电平的信号；补偿信号端CKV在扫描时间段输入低电平的信号，在非扫描时间段输入高电平的信号。
本发明实施例提供的上述移位寄存器，增加了在扫描时间段作为低电平信号端使用，在非扫描时间段作为高电平信号端使用的补偿信号端CKV；且增加的补偿信号端CKV分别与第一下拉单元200的第一输出端和下拉控制单元400的第二输出端相连，而第一下拉单元200的第一控制端与第二时钟信号端CLKB相连，下拉控制单元400的第三控制端与第一时钟信号端CLK相连，第一时钟信号端CLK和第二时钟信号端CLKB在扫描时间段输入相位相反的信号，在非扫描时间段同时输入低电平的信号。由于第一时钟信号端CLK和第二时钟信号端CLKB在扫描时间段有50％的时间为高电平，这样对应的在扫描时间段有50％的时间加载到第一下拉单元200的第一控制端和第一输出端之间的电压为正向偏压，同样加载到下拉控制单元400的第三控制端和第二输出端之间的电压为正向偏压，容易引起阈值电压的正向偏移。因此，在本发明实施例提供的上述移位寄存器中，通过增加的补偿信号端CKV使加载到第一下拉单元200的第一控制端和第一输出端之间的电压在扫描时间段与在非扫描时间段的极性相反，同样，加载到下拉控制单元400的第三控制端和第二输出端之间的电压在扫描时间段与在非扫描时间段的极性相反，可以使阈值电压在扫描时间段产生的正向漂移与在非扫描时间段产生的负向漂移相互抵消，从而减小阈值电压的总漂移量，进而避免了由于在长时间工作时阈值电压漂移导致的移位寄存器工作不稳定容易失效的问题。
在具体实施时，本发明实施例提供的上述移位寄存器中，由于第二节点PD与第二时钟信号端CLKB相连，而第二节点PD又与第二下拉单元300的控制端相连，第二控制端的输出端与补偿信号端CKV相连，因此，第二下拉单元300同样会出现在扫描时间段加载到控制端和输出端之间的阈值电压的正向偏移的问题。
基于此，在本发明实施例提供的上述移位寄存器中，如图4所示，还可以包括：第三下拉单元500；第三下拉单元500的控制端与补偿信号端CKV相连，输入端与低电平信号端VGL相连，输出端与第二节点PD相连；第三下拉单元500用于在补偿信号端CKV输入高电平时，拉低第二节点PD的电位。从而保证加载到第二下拉单元300的控制端和输出端之间的电压在扫描时间段与在非扫描时间段的极性相反，可以使阈值电压在扫描时间段产生的正向漂移与在非扫描时间段产生的负向漂移相互抵消，从而减小阈值电压的总漂移量，进而避免了由于在长时间工作时阈值电压漂移导致的移位寄存器工作不稳定容易失效的问题。
在具体实施时，本发明实施例提供的上述移位寄存器中的第三下拉单元500可以有多种具体结构实现其功能，例如图4所示，可以具体包括：第一薄膜晶体管M1；其中，第一薄膜晶体管M1的栅极与补偿信号端CKV相连，源极与低电平信号端VGL相连，漏极与第二节点PD相连。在扫描时间段，由于补偿信号端CKV输入低电平，因此，第一薄膜晶体管M1处于截止状态。在非扫描时间段，由于补偿信号端CKV输入高电平，因此，第一薄膜晶体管M1处于导通状态，继而导通第二节点PD与低电平信号端VGL，拉低第二节点PD的电位。
在具体实施时，本发明实施例提供的上述移位寄存器中的第一下拉单元200可以有多种具体结构实现其功能，例如图4所示，可以具体包括：第二薄膜晶体管M2；其中，第二薄膜晶体管M2的栅极与第二时钟信号端CLKB相连，源极与信号输出端Gout(n)相连，漏极与补偿信号端CKV相连。在扫描时间段，第二时钟信号端CLKB为高电平时，第二薄膜晶体管M2处于导通状态，继而导通信号输出端Gout(n)与作为低电平信号端的补偿信号端CKV，从而去除信号输出端Gout(n)的噪声。在扫描时间段的50％时间内，第二薄膜晶体管M2的栅极和漏极之间都会加载正向偏压，第二薄膜晶体管M2的阈值电压容易发生正向漂移。在非扫描时间段，补偿信号端CKV处于高电位，在第二薄膜晶体管M2的栅极和漏极之间的偏压极性与扫描时间段相反，因此，第二薄膜晶体管M2的阈值电压会发生负向漂移，起到对第二薄膜晶体管M2阈值电压的补偿作用，从而减少第二薄膜晶体管M2阈值电压总的漂移量。
进一步地，本发明实施例提供的上述移位寄存器中的第一下拉单元200，如图4所示，还可以包括：与第二节点PD相连的第二控制端，与信号输出端Gout(n)相连的第二输入端，与补偿信号端CKV相连的第二输出端；第一下拉单元200还用于在第二节点PD为高电位时，控制信号输出端Gout(n)与补偿信号端CKV导通，从而去除信号输出端Gout(n)的噪声。
对应地，本发明实施例提供的上述移位寄存器中的第一下拉单元200，如图4所示，还可以包括：第三薄膜晶体管M3；其中，第三薄膜晶体管M3的栅极与第二节点PD相连，源极与信号输出端Gout(n)相连，漏极与补偿信号端CKV相连。在扫描时间段，第二节点PD为高电位时，第三薄膜晶体管M3处于导通状态，从而将信号输出端Gout(n)与补偿信号端CKV导通，拉低信号输出端Gout(n)的电位，去除信号输出端Gout(n)的噪声。由于第二节点PD与第二时钟信号端CLKB相连，因此，在扫描时间段的50％时间内，第三薄膜晶体管M3的栅极和漏极之间都会加载正向偏压，第三薄膜晶体管M3的阈值电压容易发生正向漂移。在非扫描时间段，通过第三下拉单元500的作用将第二节点PD的电位拉低，此时，补偿信号端CKV处于高电位，在第三薄膜晶体管M3的栅极和漏极之间的偏压极性与扫描时间段相反，因此，第三薄膜晶体管M3的阈值电压会发生负向漂移，起到对第三薄膜晶体管M3阈值电压的补偿作用，从而减少第三薄膜晶体管M3阈值电压总的漂移量。
在具体实施时，在本发明实施例提供的上述移位寄存器中的第二下拉单元300可以有多种具体结构实现其功能，例如图4所示，可以具体包括：第四薄膜晶体管M4；其中，第四薄膜晶体管M4的栅极与第二节点PD相连，源极与第一节点PU相连，漏极与补偿信号端CKV相连。在扫描时间段，第二节点PD为高电位时，第四薄膜晶体管M4处于导通状态，从而导通第一节点PU与补偿信号端CKV，而此时补偿信号端CKV为低电位，因此可以将第一节点PU下拉为低电平，去除第一节点PU的噪声。由于第二节点PD与第二时钟信号端CLKB相连，因此，在扫描时间段的50％时间内，第四薄膜晶体管M4的栅极和漏极之间都会加载正向偏压，第四薄膜晶体管M4的阈值电压容易发生正向漂移。在非扫描时间段，补偿信号端CKV处于高电位，在第四薄膜晶体管M4的栅极和漏极之间的偏压极性与扫描时间段相反，因此，第四薄膜晶体管M4的阈值电压会发生负向漂移，起到对第四薄膜晶体管M4阈值电压的补偿作用，从而减少第四薄膜晶体管M4阈值电压总的漂移量。
在具体实施时，在本发明实施例提供的上述移位寄存器中的下拉控制单元400可以有多种具体结构实现其功能，例如图4所示，可以具体包括：第五薄膜晶体管M5，第六薄膜晶体管M6，以及第七薄膜晶体管M7；其中，
第五薄膜晶体管M5的栅极与信号输入端Gout(n-1)相连，源极与第二节点PD相连，漏极与低电平信号端VGL相连；
第六薄膜晶体管M6的栅极与第一节点PU相连，源极与第二节点PD相连，漏极与低电平信号端VGL相连；
第七薄膜晶体管M7的栅极与第一时钟信号端CLK相连，源极与第二节点PD相连，漏极与补偿信号端CKV相连。
在扫描时间段，信号输入端Gout(n-1)输入高电平时，第五薄膜晶体管M5处于导通状态；同时信号输入端Gout(n-1)输入高电平时会拉高第一节点PU的电位，使第六薄膜晶体管M6处于导通状态，从而将第二节点PD电位与低电平信号端VGL导通，去除第二节点PD的噪声。并且，在第一时钟信号端CLK输入高电平时，第七薄膜晶体管M7也会处于导通状态，从而将第二节点PD与补偿信号端CKV导通，去除第二节点PD的噪声。由于第一时钟信号端CLK的作用，在扫描时间段的50％时间内，第七薄膜晶体管M7的栅极和漏极之间都会加载正向偏压，第七薄膜晶体管M7的阈值电压容易发生正向漂移。在非扫描时间段，补偿信号端CKV处于高电位，在第七薄膜晶体管M7的栅极和漏极之间的偏压极性与扫描时间段相反，因此，第七薄膜晶体管M7的阈值电压会发生负向漂移，起到对第七薄膜晶体管M7阈值电压的补偿作用，从而减少第七薄膜晶体管M7阈值电压总的漂移量。
进一步地，在本发明实施例提供的上述移位寄存器中，在扫描时间段，为了保证在第二时钟信号端CLKB和第一节点PU同时为高电位时第二节点PD能够被拉低，如图4所示，还可以包括：连接在第二时钟信号端CKV和第二节点PD之间的第八薄膜晶体管M8；其中，第八薄膜晶体管M8的栅极和源极均与第二时钟信号端CLKB相连，漏极与第二节点PD相连。在具体实施时，可以将第六薄膜晶体管M6设置成尺寸大于第八薄膜晶体管M8的尺寸，这样使得第六薄膜晶体管M6的电阻小于第八薄膜晶体管M8的电阻，保证在第六薄膜晶体管M6和第八薄膜晶体管M8同时处于导通状态时，可以将第二节点PD的电位拉低。
进一步地，在具体实施时，为了保证在信号输出端Gout(n)输出高电平信号后的时间段，信号输出端Gout(n)和第一节点PU的电位能够被拉低，避免输出噪声信号，在本发明实施例提供的上述移位寄存器中，如图4所示，还可以包括：复位单元600；复位单元600的控制端与复位信号端Gout(n+1)相连，第一输入端与信号输出端Gout(n)相连，第二输入端与第一节点PU相连，输出端与低电平信号端VGL相连；复位单元600用于在复位信号端Gout(n+1)输入高电平时，控制信号输出端Gout(n)和第一节点PU分别与低电平信号端VGL导通。
在具体实施时，在本发明实施例提供的上述移位寄存器中的复位单元600可以有多种具体结构实现其功能，例如图4所示，可以具体包括：第九薄膜晶体管M9和第十薄膜晶体管M10；其中，
第九薄膜晶体管M9的栅极和第十薄膜晶体管M10的栅极分别与复位信号端Gout(n+1)相连；
第九薄膜晶体管M9的漏极和第十薄膜晶体管M10的漏极分别与低电平信号端VGL相连；
第九薄膜晶体管M9的源极与信号输出端Gout(n)相连；第十薄膜晶体管M10的源极与第一节点PU相连。
在扫描时间段，复位信号端Gout(n+1)输入高电平时，薄膜晶体管M9和薄膜晶体管M10均处于导通状态，从而拉低了第一节点PU和信号输出端Gout(n)的电位，去除第一节点PU和信号输出端Gout(n)的噪声。
进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4所示，还可以包括：截止重置单元700，其中，截止重置单元700的控制端与重置信号端T_RST相连，输入端与所述第一节点PU相连，输出端与低电平信号端VGL相连；截止重置单元700用于在重置信号端T_RST输入高电平时，控制第一节点PU与低电平信号端VGL导通。这样，可以在扫描时间段每帧结束扫描后拉低第一节点的电位。
在具体实施时，在本发明实施例提供的上述移位寄存器中的截止重置单元700可以有多种具体结构实现其功能，例如图4所示，可以具体包括：第十一薄膜晶体管M11；其中，第十一薄膜晶体管M11的栅极与重置信号端T_RST相连，源极与第一节点PU相连，漏极与低电平信号端VGL相连。在扫描时间段每帧结束扫描后重置信号端T_RST输入高电平，薄膜晶体管M11处于导通状态，将第一节点PU与低电平信号端VGL导通，拉低第一节点PU的电位，去除第一节点PU的噪声。
进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4所示，还可以包括：起始重置单元800；其中，起始重置单元800的控制端和输入端分别与帧起始信号端STV相连，输出端与第二节点PD相连；起始重置单元800用于在帧起始信号端STV输入高电平时，拉高第二节点PD的电位。这样在第二节点PD为高电位时，可以导通第三薄膜晶体管M3和第四薄膜晶体管M4，继而分别拉低第一节点PU和信号输出端Gout(n)的电位，避免噪声的输出。
在具体实施时，在本发明实施例提供的上述移位寄存器中的起始重置单元800可以有多种具体结构实现其功能，例如图4所示，可以具体包括：第十二薄膜晶体管M12；其中，第十二薄膜晶体管M12的栅极和源极分别与帧起始信号端STV相连，漏极与第二节点PD相连。在扫描时间段，在每帧开始扫描时帧起始信号端STV输入高电平信号，薄膜晶体管M12处于导通状态，继而将第二节点PD的电位拉高，从而导通薄膜晶体管M3和薄膜晶体管M4，拉低第一节点PU和信号输出端Gout(n)的电位，去除第一节点PU和信号输出端Gout(n)的噪声。
在具体实施时，在本发明实施例提供的上述移位寄存器中的输出控制单元100可以有多种具体结构实现其功能，例如图4所示，可以具体包括：第十三薄膜晶体管M13和电容C1；其中，第十三薄膜晶体管M13的栅极与第一节点PU相连，源极与第一时钟信号端CLK相连，漏极与信号输出端Gout(n)相连；电容连接在第一节点CLK与信号输出端Gout(n)之间。在扫描时间段，当信号输入端Gout(n-1)输入高电平时，第一节点PU上拉至高电位，这样，第十三薄膜晶体管M13处于导通状态，对电容C1充电，而此时第一时钟信号端CLK为低电位，因此，信号输出端Gout(n)不会输出高电位的信号。在下一时刻，第一时钟信号端CLK为高电位时，由于电容C1的自举作用，第一节点PU电位被进一步的拉高，第十三薄膜晶体管M13保持开启状态，第一时钟信号端CLK的信号经过第十三晶体管M13输出到信号输出端Gout(n)，此时，信号输出端Gout(n)输出的高电平的信号。
进一步地，为了防止在信号输入端Gout(n-1)输入高电平信号对第一节点PU充电后，信号输入端Gout(n-1)变为低电平后第一节点PU产生放电，在本发明实施例提供的上述移位寄存器中，如图4所示，还可以包括：连接于信号输入端Gout(n-1)和第一节点PU之间的第十四薄膜晶体管M14；其中，第十四薄膜晶体管M14的栅极和源极分别与信号输入端Gout(n-1)相连，漏极与第一节点PU相连。第十四薄膜晶体管M14的存在可以防止第一节点PU从信号输入端Gout(n-1)处放电，使第一节点PU保持在高电位的状态。
下面结合图5所示的移位寄存器的具体结构图以及图6所示的图5的输入输出时序图，对本发明实施例提供的移位寄存器的工作过程予以描述。具体地，选取图6中的扫描时间段的T1～T6六个阶段。下述描述中以1表示高电平信号，0表示低电平信号。
在T1阶段，STV＝1，CLKB＝0，Gout(n-1)＝0，CLK＝0，Gout(n+1)＝0，T_RST＝0，CKV＝0。由于STV＝1，因此，第十二薄膜晶体管M12处于导通状态，继而帧起始信号端STV通过导通的第十二薄膜晶体管M12将第二节点的电位拉高，高电位的第二节点PD使第三薄膜晶体管M3和第四薄膜晶体管M4处于导通状态，从而将信号输出端Gout(n)与第一节点PU分别与补偿信号端CKV导通，分别拉低了信号输出端Gout(n)和第一节点PU的电位，避免信号输出端Gout(n)输出噪声。
在T2阶段，STV＝0，CLKB＝1，Gout(n-1)＝1，CLK＝0，Gout(n+1)＝0，T_RST＝0，CKV＝0。由于CLKB＝1，因此第二薄膜晶体管M2导通，继而将信号输出端Gout(n)的电位拉低。由于Gout(n-1)＝1，因此第五薄膜晶体管M5导通，拉低第二节点PD的电位。同时，由于Gout(n-1)＝1，第十四薄膜晶体管M14导通，将第一节点PU的电位拉高，这样，第十三薄膜晶体管M13处于导通状态，对电容C1充电，而此时CLK＝0，因此，信号输出端Gout(n)不会输出高电位的信号。并且，处于高电位的第一节点PU使第六薄膜晶体管M6导通，也可以拉低第二节点PD的电位。
在T3阶段，STV＝0，CLKB＝0，Gout(n-1)＝0，CLK＝1，Gout(n+1)＝0，T_RST＝0，CKV＝0。由于CLK＝1，因此第七薄膜晶体管M7导通，保持第二节点PD的低电位。同时，在CLK＝1时由于电容C1的自举作用，第一节点PU的电位被进一步拉高，第十三薄膜晶体管M13保持开启状态，第一时钟信号端CLK的信号经过第十三晶体管M13输出到信号输出端Gout(n)，此时，信号输出端Gout(n)输出的高电平的信号。
在T4阶段，STV＝0，CLKB＝1，Gout(n-1)＝0，CLK＝0，Gout(n+1)＝1，T_RST＝0，CKV＝0。由于Gout(n+1)＝1，因此第九薄膜晶体管M9和第十薄膜晶体管M10导通，分别将信号输出端Gout(n)和第一节点PU的电位拉低，去除信号输出端Gout(n)和第一节点PU的噪声。由于CLKB＝1，因此第二节点PD为高电位，从而导通第三薄膜晶体管M3和第四薄膜晶体管M4，也会分别将信号输出端Gout(n)和第一节点PU电位拉低，同时，由于CLKB＝1，因此第二薄膜晶体管M2也会导通，继而将信号输出端Gout(n)的电位拉低，信号输出端Gout(n)输出低电平。
在T5阶段，STV＝0，CLKB＝0，Gout(n-1)＝0，CLK＝1，Gout(n+1)＝0，T_RST＝0，CKV＝0。由于CLK＝1，因此第七薄膜晶体管M7导通，将第二节点PD的电位拉低。第一节点PU保持低电位。
并且，在T5-T6阶段之间，第二时钟信号CLKB周期性为第二节点PD充电，第二节点PD为高电位时，第三薄膜晶体管M3和第四薄膜晶体管M4导通，为第一节点PU和信号输出端Gout(n)去除噪声。
在T6阶段，STV＝0，CLKB＝0，Gout(n-1)＝0，CLK＝0，Gout(n+1)＝0，T_RST＝1，CKV＝0。由于T_RST＝1，因此第十一薄膜晶体管M11导通，使第一节点PU保持低电位。
在非扫描时间段，STV＝0，CLKB＝0，Gout(n-1)＝0，CLK＝0，Gout(n+1)＝0，T_RST＝0，CKV＝1。由于CKV＝1，因此，第一薄膜晶体管M1导通，第二节点PD的电位被拉低，从而保证在第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4和第七薄膜晶体管M7的栅极和漏极之间加载反向偏压，使第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4和第七薄膜晶体管M7的阈值电压发生负向漂移，起到对阈值电压的补偿作用，减少了阈值电压总的漂移量。
基于同一发明构思，本发明实施例提供了一种移位寄存器，如图5所示，包括：第二薄膜晶体管M2，第四薄膜晶体管M4，第五薄膜晶体管M5，第六薄膜晶体管M6，第七薄膜晶体管M7，第八薄膜晶体管M8，第十三薄膜晶体管M13，第十四薄膜晶体管M14，以及电容C1；其中，
第二薄膜晶体管M2的栅极与第二时钟信号端CLKB相连，源极与信号输出端Gout(n)相连，漏极与补偿信号端CLK相连；
第四薄膜晶体管M4的栅极与第二节点PD相连，源极与第一节点PU相连，漏极与所述补偿信号端CLK相连；
第五薄膜晶体管M5的栅极与信号输入端Gout(n-1)相连，源极与第二节点PD相连，漏极与低电平信号端VGL相连；
第六薄膜晶体管M6的栅极与第一节点PU相连，源极与第二节点PD相连，漏极与低电平信号端VGL相连；
第七薄膜晶体管M7的栅极与第一时钟信号端CLK相连，源极与第二节点PD相连，漏极与补偿信号端CLK相连；
第八薄膜晶体管M8的栅极和源极分别与第二时钟信号端CLKB相连，漏极与第二节点PD相连；
第十三薄膜晶体管M13的栅极与第一节点PU相连，源极与第一时钟信号端CLK相连，漏极与信号输出端Gout(n)相连；
第十四薄膜晶体管M14的栅极和源极分别与信号输入端Gout(n-1)相连，漏极与第一节点PU相连；
电容C1，连接于第一节点PU与信号输出端Gout(n)之间。
在具体实施时，在本发明实施例提供的上述移位寄存器，如图5所示，还可以包括：第一薄膜晶体管M1；其中，
第一薄膜晶体管M1的栅极与补偿信号端CLK相连，源极与第二节点PD相连，漏极与低电平信号端VGL相连。
在具体实施时，在本发明实施例提供的上述移位寄存器，如图5所示，还可以包括：第三薄膜晶体管M3；其中，
第三薄膜晶体管M3的栅极与第二节点PD相连，源极与信号输出端Gout(n)相连，漏极与补偿信号端CLK相连。
在具体实施时，在本发明实施例提供的上述移位寄存器，如图5所示，还可以包括：第九薄膜晶体管M9和第十薄膜晶体管M10；其中，
第九薄膜晶体管M9的栅极与复位信号端Gout(n+1)相连，源极与信号输出端Gout(n)相连，漏极与低电平信号端VGL相连；
第十薄膜晶体管M10的栅极与复位信号端Gout(n+1)相连，源极与第一节点PU相连，漏极与低电平信号端VGL相连。
在具体实施时，在本发明实施例提供的上述移位寄存器，如图5所示，还可以包括：第十一薄膜晶体管M11；其中，
第十一薄膜晶体管M11的栅极与重置信号端T_RST相连，源极与第一节点PU相连，漏极与低电平信号端VGL相连。
在具体实施时，在本发明实施例提供的上述移位寄存器，如图5所示，还可以包括：第十二薄膜晶体管M12；其中，
第十二薄膜晶体管M12的栅极和源极分别与帧起始信号端STV相连，漏极与第二节点PD相连。
基于同一发明构思，本发明实施例还提供了一种栅极集成驱动电路，如图7所示，具体包括串联的多个本发明实施例提供的上述移位寄存器，除最后一个移位寄存器之外，其余每个移位寄存器的信号输出端Gout(n)均向相邻的下一个移位寄存器的信号输入端Gout(n-1)输入触发信号。
进一步地，在本发明实施例提供的上述栅极集成驱动电路中，除第一个移位寄存器之外，其余每个移位寄存器的信号输出端Gout(n)均向相邻的上一个移位寄存器的复位信号端Gout(n+1)输入复位信号。
图7示出了由五个移位寄存器组成的栅极集成驱动电路的结构示意图，其中，第N级移位寄存器的信号输出端Gout(n)，不仅向第N-1级移位寄存器输出复位信号，同时还向第N+1级移位寄存器输出触发信号。
基于同一发明构思，本发明实施例还提供了一种显示装置，具体包括本发明实施例提供的上述栅极集成驱动电路，通过该栅极集成驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极集成驱动电路的描述，相同之处不再赘述。
本发明实施例提供的一种移位寄存器、栅极集成驱动电路及显示装置，增加了在扫描时间段作为低电平信号端使用，在非扫描时间段作为高电平信号端使用的补偿信号端；且增加的补偿信号端分别与第一下拉单元的第一输出端和下拉控制单元的第二输出端相连，而第一下拉单元的第一控制端与第二时钟信号端相连，下拉控制单元的第三控制端与第一时钟信号端相连，第一时钟信号端和第二时钟信号端在扫描时间段输入相位相反的信号，在非扫描时间段同时输入低电平的信号。因此，加载到第一下拉单元的第一控制端和第一输出端之间的电压在扫描时间段与在非扫描时间段的极性相反，同样，加载到下拉控制单元的第三控制端和第二输出端之间的电压在扫描时间段与在非扫描时间段的极性相反，使阈值电压在扫描时间段产生的正向漂移与在非扫描时间段产生的负向漂移相互抵消，从而减小阈值电压的总漂移量，进而避免了由于在长时间工作时阈值电压漂移导致的移位寄存器工作不稳定容易失效的问题。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (26)

1.一种移位寄存器，其特征在于，包括：输出控制单元，第一下拉单元，第二下拉单元，以及下拉控制单元；其中，
所述输出控制单元的控制端通过第一节点与信号输入端相连，输入端与第一时钟信号端相连，输出端与信号输出端相连；所述输出控制单元用于在所述信号输入端输入高电平时拉高所述第一节点的电位，在所述第一时钟信号端输入高电平且所述第一节点为高电位时，控制所述信号输出端输出高电平的信号；
所述第一下拉单元的第一控制端与第二时钟信号端相连，输入端与所述信号输出端相连，第一输出端与补偿信号端相连；所述第一下拉单元用于在所述第二时钟信号端输入高电平时，控制所述信号输出端与所述补偿信号端导通；
所述第二下拉单元的控制端与第二节点相连，输入端与所述第一节点相连，输出端与所述补偿信号端相连；所述第二下拉单元用于在所述第二节点为高电位时，控制所述第一节点与所述补偿信号端导通；
所述下拉控制单元的第一控制端与所述输入信号端相连，第二控制端与所述第一节点相连，第三控制端与所述第一时钟信号端相连，输入端与所述第二节点相连，第一输出端与低电平信号端相连，第二输出端与所述补偿信号端相连；所述下拉控制单元用于在所述第一时钟信号端输入高电平时，拉低所述第二节点的电位，且在所述信号输入端或所述第一节点为高电位时，拉低所述第二节点的电位；所述第二节点与所述第二时钟信号端相连；
所述第一时钟信号端和第二时钟信号端在扫描时间段输入的信号相位相反，在非扫描时间段同时输入低电平的信号；所述补偿信号端在扫描时间段输入低电平的信号，在非扫描时间段输入高电平的信号。
2.如权利要求1所述的移位寄存器，其特征在于，还包括：第三下拉单元；所述第三下拉单元的控制端与所述补偿信号端相连，输入端与所述低电平信号端相连，输出端与所述第二节点相连；所述第三下拉单元用于在所述补偿信号端输入高电平时，拉低所述第二节点的电位。
3.如权利要求2所述的移位寄存器，其特征在于，所述第三下拉单元，具体包括：第一薄膜晶体管；其中，所述第一薄膜晶体管的栅极与所述补偿信号端相连，源极与所述低电平信号端相连，漏极与所述第二节点相连。
4.如权利要求1所述的移位寄存器，其特征在于，所述第一下拉单元，具体包括：第二薄膜晶体管；其中，所述第二薄膜晶体管的栅极与所述第二时钟信号端相连，源极与所述信号输出端相连，漏极与所述补偿信号端相连。
5.如权利要求4所述的移位寄存器，其特征在于，所述第一下拉单元还包括：与所述第二节点相连的第二控制端，与所述信号输出端相连的第二输入端，与所述补偿信号端相连的第二输出端；所述第一下拉单元还用于在所述第二节点为高电位时，控制所述信号输出端与所述补偿信号端导通。
6.如权利要求5所述的移位寄存器，其特征在于，所述第一下拉单元，还包括：第三薄膜晶体管；其中，所述第三薄膜晶体管的栅极与所述第二节点相连，源极与所述信号输出端相连，漏极与所述补偿信号端相连。
7.如权利要求1所述的移位寄存器，其特征在于，所述第二下拉单元，具体包括：第四薄膜晶体管；其中，所述第四薄膜晶体管的栅极与所述第二节点相连，源极与所述第一节点相连，漏极与所述补偿信号端相连。
8.如权利要求1所述的移位寄存器，其特征在于，所述下拉控制单元，具体包括：第五薄膜晶体管，第六薄膜晶体管，以及第七薄膜晶体管；其中，
所述第五薄膜晶体管的栅极与所述输入信号端相连，源极与所述第二节点相连，漏极与所述低电平信号端相连；
所述第六薄膜晶体管的栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述低电平信号端相连；
所述第七薄膜晶体管的栅极与所述第一时钟信号端相连，源极与所述第二节点相连，漏极与所述补偿信号端相连。
9.如权利要求8所述的移位寄存器，其特征在于，还包括：连接在所述第二时钟信号端和所述第二节点之间的第八薄膜晶体管；其中，
所述第八薄膜晶体管的栅极和源极均与所述第二时钟信号端相连，漏极与所述第二节点相连。
10.如权利要求1所述的移位寄存器，其特征在于，还包括：复位单元；
所述复位单元的控制端与复位信号端相连，第一输入端与所述信号输出端相连，第二输入端与所述第一节点相连，输出端与所述低电平信号端相连；
所述复位单元，用于在所述复位信号端输入高电平时，控制所述信号输出端和所述第一节点分别与所述低电平信号端导通。
11.如权利要求10所述的移位寄存器，其特征在于，所述复位单元，具体包括：第九薄膜晶体管和第十薄膜晶体管；其中，
所述第九薄膜晶体管的栅极和第十薄膜晶体管的栅极分别与所述复位信号端相连；
所述第九薄膜晶体管的漏极和第十薄膜晶体管的漏极分别与所述低电平信号端相连；
所述第九薄膜晶体管的源极与所述信号输出端相连；所述第十薄膜晶体管的源极与所述第一节点相连。
12.如权利要求1所述的移位寄存器，其特征在于，还包括：截止重置单元；
所述截止重置单元的控制端与重置信号端相连，输入端与所述第一节点相连，输出端与所述低电平信号端相连；
所述截止重置单元用于在所述重置信号端输入高电平时，控制所述第一节点与所述低电平信号端导通。
13.如权利要求12所述的移位寄存器，其特征在于，所述截止重置单元，具体包括：第十一薄膜晶体管；其中，所述第十一薄膜晶体管的栅极与所述重置信号端相连，源极与所述第一节点相连，漏极与所述低电平信号端相连。
14.如权利要求1-13任一项所述的移位寄存器，其特征在于，还包括：起始重置单元；
所述起始重置单元的控制端和输入端分别与帧起始信号端相连，输出端与所述第二节点相连；
所述起始重置单元用于在所述帧起始信号端输入高电平时，拉高所述第二节点的电位。
15.如权利要求14所述的移位寄存器，其特征在于，所述起始重置单元，包括：第十二薄膜晶体管；其中，所述第十二薄膜晶体管的栅极和源极分别与所述帧起始信号端相连，漏极与所述第二节点相连。
16.如权利要求1-13任一项所述的移位寄存器，其特征在于，所述输出控制单元包括：第十三薄膜晶体管和电容；其中，
所述第十三薄膜晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述信号输出端相连；
所述电容连接在所述第一节点与所述信号输出端之间。
17.如权利要求16所述的移位寄存器，其特征在于，还包括：连接于所述信号输入端和所述第一节点之间的第十四薄膜晶体管；其中，所述第十四薄膜晶体管的栅极和源极分别与所述信号输入端相连，漏极与所述第一节点相连。
18.一种移位寄存器，其特征在于，包括：第二薄膜晶体管，第四薄膜晶体管，第五薄膜晶体管，第六薄膜晶体管，第七薄膜晶体管，第八薄膜晶体管，第十三薄膜晶体管，第十四薄膜晶体管，以及电容；其中，
所述第二薄膜晶体管的栅极与第二时钟信号端相连，源极与信号输出端相连，漏极与补偿信号端相连；
所述第四薄膜晶体管的栅极与第二节点相连，源极与第一节点相连，漏极与所述补偿信号端相连；
所述第五薄膜晶体管的栅极与信号输入端相连，源极与所述第二节点相连，漏极与低电平信号端相连；
所述第六薄膜晶体管的栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述低电平信号端相连；
所述第七薄膜晶体管的栅极与第一时钟信号端相连，源极与所述第二节点相连，漏极与所述补偿信号端相连；
所述第八薄膜晶体管的栅极和源极分别与所述第二时钟信号端相连，漏极与所述第二节点相连；
所述第十三薄膜晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述信号输出端相连；
所述第十四薄膜晶体管的栅极和源极分别与所述信号输入端相连，漏极与所述第一节点相连；
所述电容，连接于所述第一节点与所述信号输出端之间。
19.如权利要求18所述的移位寄存器，其特征在于，还包括：第一薄膜晶体管；其中，
所述第一薄膜晶体管的栅极与所述补偿信号端相连，源极与所述第二节点相连，漏极与所述低电平信号端相连。
20.如权利要求18所述的移位寄存器，其特征在于，还包括：第三薄膜晶体管；其中，
所述第三薄膜晶体管的栅极与所述第二节点相连，源极与所述信号输出端相连，漏极与所述补偿信号端相连。
21.如权利要求18所述的移位寄存器，其特征在于，还包括：第九薄膜晶体管和第十薄膜晶体管；其中，
所述第九薄膜晶体管的栅极与复位信号端相连，源极与所述信号输出端相连，漏极与所述低电平信号端相连；
所述第十薄膜晶体管的栅极与所述复位信号端相连，源极与所述第一节点相连，漏极与所述低电平信号端相连。
22.如权利要求18所述的移位寄存器，其特征在于，还包括：第十一薄膜晶体管；其中，
所述第十一薄膜晶体管的栅极与重置信号端相连，源极与所述第一节点相连，漏极与所述低电平信号端相连。
23.如权利要求18所述的移位寄存器，其特征在于，还包括：第十二薄膜晶体管；其中，
所述第十二薄膜晶体管的栅极和源极分别与帧起始信号端相连，漏极与所述第二节点相连。
24.一种栅极集成驱动电路，其特征在于，包括多个串联的如权利要求1-23任一项所述的移位寄存器，除最后一个移位寄存器之外，其余每个移位寄存器的信号输出端均向相邻的下一个移位寄存器的信号输入端输入触发信号。
25.如权利要求24所述的栅极集成驱动电路，其特征在于，除第一个移位寄存器之外，其余每个移位寄存器的信号输出端均向相邻的上一个移位寄存器的复位信号端输入复位信号。
26.一种显示装置，其特征在于，包括如权利要求24或25所述的栅极集成驱动电路。
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