CN102651238B - 移位寄存器单元、移位寄存器、显示面板及显示器 - Google Patents

移位寄存器单元、移位寄存器、显示面板及显示器 Download PDF

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Abstract

本发明公开了一种移位寄存器单元、移位寄存器、显示面板及显示器，属于显示器驱动技术，该移位寄存器单元包括：12个晶体管M1、M2……M12；1个电容C1；4个信号输入端INPUT、RESET、CLK、CLKB；一个信号输出端OUTPUT；以及1个或多个电源端。本发明能减小输出延迟和衰减、提高抗干扰能力、从而使移位寄存器工作稳定，并增加移位寄存器的驱动余量。

Description

移位寄存器单元、移位寄存器、显示面板及显示器
技术领域
本发明涉及显示器驱动技术，尤其涉及一种移位寄存器单元、移位寄存器及包括该移位寄存器的显示面板、显示器。
背景技术
现有移位寄存器通常由晶体管和电容组成，其内部延迟主要是由晶体管的导通时间延长和衰减造成的，具有延迟大，结点复位较慢的缺陷，从而影响移位寄存器的结点充电，进一步也增大输出延迟和衰减，进而使得移位寄存器工作不稳定。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何减小输出延迟和衰减、提高抗干扰能力、从而使移位寄存器工作稳定，并增加移位寄存器的驱动余量。
(二)技术方案
为解决上述技术问题，本发明提供了移位寄存器单元，包括：12个晶体管M1、M2，......，M12；1个电容C1；4个信号输入端INPUT、RESET、CLK、CLKB；一个信号输出端OUTPUT；以及1个电源端VSS；连接关系如下：
M1的栅极接信号输入端INPUT和M6、M9的栅极，源极接M2、M11的漏极；
M2的栅极接信号输入端RESET；
M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极；
M8的栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极；
M3的漏极接信号输入端CLK，栅极接电容C1的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT；
M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET，
所述移位寄存器单元还包括另外两个信号输入端：第5个信号输入端和第6个信号输入端，M1的漏极接第5个信号输入端，且当M1的栅极为高电平时，其M1漏极的信号输入端的电压也为高电平；M8的源极接第6个信号输入端，当M8的栅极为高电平时，M8源极的信号输入端的电压也为高电平。
其中，还包括2个电源端VDD1、VDD2；M1的漏极所接的第5个信号输入端为所述电源端VDD1；M8的源极所接的第6个信号输入端为电源端VDD2。
其中，还包括1个电源端VDD1；M1的漏极所接的第5个信号输入端为所述信号输入端INPUT，且M1的漏极还接M6、M9的栅极；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏极。
其中，还包括：1个电源端VDD1；M1的漏极所接的第5个信号输入端为所述电源端VDD1；M8的源极所接的第6个信号输入端为信号输入端CLKB，M8的源极还接M5的栅极、漏极。
本发明又提供了一种移位寄存器，包括多个上述移位寄存器单元。
其中，所述移位寄存器由所述多个移位寄存器单元级联组成。
本发明还提供了一种显示面板，包括所述的移位寄存器作为该显示面板的栅极驱动器。
本发明还提供了一种包含该显示面板的显示器。
(三)有益效果
本发明通过电路的设计，减小了复位延迟，从而减小了移位寄存器的输出延迟和衰减；其中PU结点不对PD和PD_CN结点的复位产生直接影响，减小了噪声干扰，从而提高了移位寄存器的工作稳定性。
附图说明
图1是本发明实施例一的移位寄存器单元的电路图；
图2是实施例一的工作时序图；
图3是本发明实施例二的移位寄存器单元的电路图；
图4是实施例二的工作时序图；
图5是本发明实施例三的移位寄存器单元的电路图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例一
本发明实施例一的移位寄存器单元包括12个晶体管M1、M2，......，M12(均为P沟道晶体管)；1个电容C1；4个信号输入端INPUT、RESET、CLK(时钟信号)、CLKB(时钟信号CLK的反向信号)；一个输出端OUTPUT；以及3个电源端VSS、VDD1、VDD2，其中VSS一直为低电平，VDD1和VDD2一直为高电平，VDD1和VDD2的电压可以相同，也可以不同。级联(cascade)是指一系列同样的单元器件首尾相连，形成新的单元。各器件及输入、输出信号的连接关系如图1中所示。
M1的栅极接信号输入端INPUT和M6、M9的栅极，漏极接电源端VDD1，源极接M2、M11的漏极；M2的栅极接信号输入端RESET；M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极；M8的源极接电源端VDD2，栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容C1的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT；M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。
针对实施例一的结构所设计的工作时序(即控制逻辑)如图2所示。其工作原理可以分为以下5个阶段描述：
第I阶段：INPUT为高电平，晶体管M1、M6、M9导通，则PU节点为高电平，晶体管M3导通；CLKB为高电平，晶体管M5导通，此时M5的源极为高电平，通过设置M5/M6、M8/M9沟道宽长比的比例，使得PD节点为低电平，则晶体管M11和M12截止；RESET为低电平，则晶体管M2、M4截止；CLK为低电平，所以输出OUTPUT为低电平，M7、M10截止。
此阶段中，由于M6、M9在INPUT为高电平时导通，几乎没有延迟，故PD结点也很快被拉低，从而不影响PU结点充电。特别是在低温条件下，TFT(特别是M1、M2、M11、M6、M7、M9和M10)的迁移率降低，PU结点受到的影响更明显，甚至可能由于充电过慢，造成PD结点下拉不足，最终使得移位寄存器不能正常工作。
第II阶段：INPUT变为低电平，晶体管M1、M6、M9截止，则PU节点仍为高电平，晶体管M3仍导通；CLKB为低电平，晶体管M5、M8截止，那么节点PD仍为低电平，则晶体管M11和M12仍截止；RESET仍为低电平，则晶体管M2、M4仍截止；CLK变为高电平，所以输出OUTPUT变为高电平，M7、M10导通。
第III阶段：INPUT仍为低电平，晶体管M1、M6、M9仍截止；RESET变为高电平，则晶体管M2、M4导通；于是PU节点被放电至低电平，晶体管M3截止；CLKB为高电平，晶体管M5、M8导通，那么节点PD变为高电平，则晶体管M11、M12导通；CLK为低电平，所以输出OUTPUT变为低电平，M7、M10截止。
第IV阶段：INPUT仍为低电平，晶体管M1、M6、M9仍截止；RESET变为低电平，则晶体管M2、M4截止；PU节点仍为低电平，晶体管M3仍截止；CLKB为低电平，晶体管M5截止，那么节点PD保持高电平，则晶体管M11、M12保持截止；所以输出OUTPUT保持低电平。
第V阶段：INPUT仍为低电平，晶体管M1、M6、M9仍截止；RESET仍为低电平，则晶体管M2、M4仍截止；PU节点仍为低电平，晶体管M3仍截止；CLKB为高电平，晶体管M5导通，那么节点PD保持高电平，则晶体管M11、M12保持截止；所以输出OUTPUT保持为低电平。
此后，则一直重复第IV、V阶段的状态，直到再次出现I、II、III阶段的时序。完成I、II、III阶段一次，则完成了一次移位。
实施例二
该方案中，移位寄存器单元中去除了直流电压VDD1、VDD2。连接方式如图3所示：连接关系如下：M1的栅极、漏极接信号输入端INPUT和M6、M9的栅极，源极接M2、M11的漏极；M2的栅极接信号输入端RESET；M5的栅极、漏极接信号输入端CLKB、M8的源极，源极接M6、M7的漏极；M8的栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容C1的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT；M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。
其中VSS一直为低电平，驱动时序如图4所示。本实施例的工作原理与实施例一基本相同，主要区别在于实施例二中，CLKB变化时，PD节点会跟随变化，而实施例一中则不会。这个方案中由于去除了VDD2，因此可以使PD随CLKB变化，从而减小M11、M12的偏置电压，有利于延长移位寄存器的寿命。另外，相对于实施例一的方案，去除了直流电压VDD1、VDD2，具有信号线少，有利于布局、布线的优点，但是时钟信号及PU节点的衰减有所增大。
实施例三
如图5所示，该方案仅去除了直流电压VDD2：M1的栅极接信号输入端INPUT和M6、M9的栅极，漏极接电源端VDD1，源极接M2、M11的漏极；M2的栅极接信号输入端RESET；M5的栅极、漏极接信号输入端CLKB、M8的源极，源极接M6、M7的漏极；M8的栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极；M3的漏极接信号输入端CLK，栅极接电容C1的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT；M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET。
其中VSS一直为低电平，驱动时序仍如图4所示。本实施例的工作原理与实施例一基本相同，主要区别在于实施例三中，CLKB变化时，PD节点会跟随变化，而实施例一中则不会。该方案的优、缺点同实施例二。只不过相对于实施例二而言，PU节点的衰减有所减小，而信号线稍多。
实施例四
本实施例提供了包括一个或多个如图1所示的移位寄存器单元的移位寄存器(具有多个移位寄存器单元时，可由多个移位寄存器单元级联组成)。
实施例五
本发明还提供了一种包括上述移位寄存器(作为栅极驱动器)的显示面板(例如液晶显示面板)。
实施例六
本发明还提供了一种包括上述显示面板的显示器(例如液晶显示器)。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (5)

1.一种移位寄存器单元，其特征在于，包括：12个晶体管M1、M2，……，M12；1个电容C1；4个信号输入端INPUT、RESET、CLK、CLKB；一个信号输出端OUTPUT；以及1个电源端VSS；连接关系如下：
M1的栅极接信号输入端INPUT和M6、M9的栅极，源极接M2、M11的漏极；
M2的栅极接信号输入端RESET；
M5的栅极、漏极接信号输入端CLKB，源极接M6、M7的漏极；
M8的栅极接M5的源极，漏极接M9、M10的漏极，以及M11、M12的栅极；
M3的漏极接信号输入端CLK，栅极接电容C1的一端，源极接电容的另一端，M7、M10的栅极，M12、M4的漏极以及信号输出端OUTPUT；
M2、M11、M6、M7、M9、M10、M12以及M4的源极接电源端VSS，M4的栅极接信号输入端RESET；
所述移位寄存器单元还包括另外两个信号输入端：第5个信号输入端和第6个信号输入端，M1的漏极接第5个信号输入端，且当M1的栅极为高电平时，其M1漏极的信号输入端的电压也为高电平；M8的源极接第6个信号输入端，当M8的栅极为高电平时，M8源极的信号输入端的电压也为高电平 ；
移位寄存器单元，还包括2个电源端VDD1、VDD2；M1的漏极所接的第5个信号输入端为所述电源端VDD1；M8的源极所接的第6个信号输入端为电源端VDD2。
2.一种移位寄存器，其特征在于，包括权利要求1所述的移位寄存器单元。
3.如权利要求2所述的移位寄存器，其特征在于，所述移位寄存器由所述多个移位寄存器单元级联组成。
4.一种显示面板，其特征在于，包括权利要求2所述的移位寄存器作为该显示面板的栅极驱动器。
5.一种显示器，其特征在于，所述显示器还包括权利要求4所述的显示面板。
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