CN105632446B - Goa单元及其驱动方法、goa电路、显示装置 - Google Patents

Goa单元及其驱动方法、goa电路、显示装置 Download PDF

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Abstract

本发明公开了一种GOA单元及其驱动方法、GOA电路、显示装置，属于显示技术领域。该GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块；缓冲模块分别与输入信号端和上拉节点连接；上拉模块分别与第一时钟信号端、上拉节点和输出信号端连接；下拉模块分别与输出信号端、复位信号端和电源信号端连接；保持模块分别与第一时钟信号端、电源信号端、上拉节点、下拉节点和第二时钟信号端连接；充电模块分别与上拉节点和输出信号端连接；放电模块分别与复位信号端、上拉节点、电源信号端、下拉节点和输出信号端连接，解决了GOA单元上拉节点和输出信号端存在噪音的问题，减小了上拉节点和输出信号端的噪音。

Description

GOA单元及其驱动方法、GOA电路、显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种GOA单元及其驱动方法、GOA电路、显示装置。
背景技术
液晶显示器包括主动式液晶显示器和被动式液晶显示器。主动式液晶显示器中，每个像素具有一个薄膜晶体管(英文：Thin Film Transistor；简称：TFT)，其栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得该条线上的所有TFT打开，此时该水平扫描线上的像素电极会与垂直方向的数据线连接，从而将数据线上的显示信号电压写入像素，控制不同液晶的透光度进而达到控制色彩的效果。目前主动式液晶显示器的显示面板的水平扫描线的驱动主要由面板外接的栅极驱动电路(英文：Integrated Circuit；简称：IC)来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。而阵列基板行驱动(英文：GateDriver On Array；简称：GOA)技术是一种将IC集成在阵列基板上的技术。采用GOA技术可以减少IC的使用量，从而降低产品的生产成本和功耗，且采用GOA技术还可以实现液晶显示器的窄边框化。
GOA电路通常由多个GOA单元级联形成，每个GOA单元对应于一个像素组，该一个像素组包括多个像素。相关技术中有一种GOA单元，该GOA单元主要包括缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块。其中，缓冲模块作为GOA单元的输入模块，用于将上一行的Gate输出端的电压输入至Gate单元，上拉模块用于将Gate输出端的电平上拉至高电平，下拉模块用于将Gate输出端的电平下拉至低电平，保持模块用于对Gate输出端的电平进行保持，充电模块用于确保在工作时间内上拉模块包括的晶体管能够正常开启，放电模块用于对充电模块进行放电，关断上拉模块。
上述GOA单元在放电保持阶段，由于上拉模块包括的晶体管的寄生电容的存在，上拉节点(即与上拉模块包括的晶体管的栅极连接的节点)的电压被拉高，上拉模块包括的晶体管开启，GOA单元的第一时钟信号端对输出信号端会进行再充电，因此，上拉节点和输出信号端存在噪音。
发明内容
为了解决现有技术中GOA单元上拉节点和输出信号端存在噪音的问题，本发明提供了一种GOA单元及其驱动方法、GOA电路、显示装置。所述技术方案如下：
第一方面，提供了一种GOA单元，所述GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块；
所述缓冲模块分别与输入信号端和上拉节点连接，用于在所述输入信号端的电压的控制下，将所述输入信号端的电压写入所述上拉节点；
所述上拉模块分别与第一时钟信号端、所述上拉节点和输出信号端连接，用于在所述上拉节点的电压控制下，将所述第一时钟信号端的电压写入所述输出信号端；
所述下拉模块分别与所述输出信号端、复位信号端和电源信号端连接，用于在所述复位信号端的电压的控制下，将所述电源信号端的电压写入所述输出信号端；
所述保持模块分别与所述第一时钟信号端、所述电源信号端、所述上拉节点、下拉节点和第二时钟信号端连接，用于在所述第二时钟信号端的电压的控制下，将所述第二时钟信号端的电压写入所述下拉节点，或者，在所述第二时钟信号端的电压的控制下，将所述第一时钟信号端的电压写入所述下拉节点；
所述充电模块分别与所述上拉节点和所述输出信号端连接，用于存储所述上拉节点和所述输出信号端的电压；
所述放电模块分别与所述复位信号端、所述上拉节点、所述电源信号端、所述下拉节点和所述输出信号端连接，用于在所述下拉节点的电压和所述复位信号端的电压的控制下，将所述电源信号端的电压写入所述上拉节点，或者，在所述下拉节点的电压和所述复位信号端的电压的控制下，将所述电源信号端的电压写入所述输出信号端，或者，在所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述上拉节点和所述输出信号端。
可选的，所述保持模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和二极管，
所述第一晶体管的第一极与所述第二时钟信号端连接，第二极分别与所述第二晶体管的第三极、所述第五晶体管的第三极及所述第四晶体管的第二极连接，第三极与所述第二时钟信号端连接；
所述第二晶体管的第一极与所述第二时钟信号端连接，第二极与所述下拉节点连接；
所述第三晶体管的第一极与所述电源信号端连接，第二极与所述下拉节点连接，第三极分别与所述上拉节点和所述第四晶体管的第三极连接；
所述第四晶体管的第一极与所述电源信号端连接；
所述第五晶体管的第一极与所述二极管的负极连接，第二极与所述下拉节点连接；
所述二极管的正极与所述第一时钟信号端连接。
可选的，所述缓冲模块包括第六晶体管，
所述第六晶体管的第一极与所述输入信号端连接，第二极与所述上拉节点连接，第三极与所述输入信号端连接。
可选的，所述上拉模块包括第七晶体管，
所述第七晶体管的第一极与所述第一时钟信号端连接，第二极与所述输出信号端连接，第三极与所述上拉节点连接。
可选的，所述下拉模块包括第八晶体管，
所述第八晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述复位信号端连接。
可选的，所述充电模块包括电容，
所述电容的一端与所述上拉节点连接，所述电容的另一端与所述输出信号端连接。
可选的，所述放电模块包括第九晶体管、第十晶体管和第十一晶体管，
所述第九晶体管的第一极与所述电源信号端连接，第二极与所述上拉节点连接，第三极与所述复位信号端连接；
所述第十晶体管的第一极与所述电源信号端连接，第二极与所述上拉节点连接，第三极与所述下拉节点连接；
所述第十一晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述下拉节点连接。
可选的，所述晶体管均为N型晶体管。
可选的，所述晶体管的第一极为源极，第二极为漏极，第三极为栅极。
第二方面，提供了一种GOA单元的驱动方法，用于如第一方面所述的GOA单元，所述GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块，所述GOA单元的驱动方法包括：
第一阶段：第一时钟信号端输入第一电压，第二时钟信号端输入第二电压，输入信号端输入第一电压，复位信号端输入第二电压，电源信号端输入第一电压，使得所述第二时钟信号端的第二电压写入下拉节点，所述电源信号端的第一电压写入上拉节点，所述电源信号端的第一电压写入输出信号端；
第二阶段：所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述输入信号端输入第一电压，所述复位信号端输入第一电压，所述电源信号端输入第一电压，使得所述第一时钟信号端的第二电压写入所述下拉节点，所述电源信号端的第一电压写入所述上拉节点，所述电源信号端的第一电压写入所述输出信号端。
可选的，所述保持模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和二极管，所述缓冲模块包括第六晶体管，所述上拉模块包括第七晶体管，所述下拉模块包括第八晶体管，所述充电模块包括电容，所述放电模块包括第九晶体管、第十晶体管和第十一晶体管，
所述第一阶段中，所述第一时钟信号端输入第一电压，所述第二时钟信号端输入第二电压，所述输入信号端输入第一电压，所述复位信号端输入第二电压，所述电源信号端输入第一电压，所述第一晶体管、所述第二晶体管和所述第五晶体管开启，所述第二晶体管将所述第二时钟信号端的第二电压写入所述下拉节点，所述第十晶体管和所述第十一晶体管开启，所述第九晶体管和所述第八晶体管开启，所述第十晶体管和所述第九晶体管将所述电源信号端的第一电压写入所述上拉节点，所述第十一晶体管和所述第八晶体管将所述电源信号端的第一电压写入所述输出信号端；
所述第二阶段中，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述输入信号端输入第一电压，所述复位信号端输入第一电压，所述电源信号端输入第一电压，所述第二晶体管和所述第五晶体管开启，所述第五晶体管将所述第一时钟信号端的第二电压写入所述下拉节点，所述第十晶体管和所述第十一晶体管开启，所述第十晶体管将所述电源信号端的第一电压写入所述上拉节点，所述第十一晶体管将所述电源信号端的第一电压写入所述输出信号端。
第三方面，提供了一种GOA电路，所述GOA电路包括：至少两个级联的GOA单元，每个所述GOA单元如第一方面所述的GOA单元。
第四方面，提供了一种显示装置，所述显示装置，包括：第三方面所述的GOA电路。
本发明提供了一种GOA单元及其驱动方法、GOA电路、显示装置，由于保持模块能够在第二时钟信号端的电压的控制下，将第二时钟信号端的电压写入下拉节点，或者，在第二时钟信号端的电压的控制下，将第一时钟信号端的电压写入下拉节点，从而使得放电模块在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入上拉节点，或者，在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入输出信号端，相较于现有技术，上拉节点和输出信号端的电压较低，因此，减小了GOA单元中上拉节点和输出信号端的噪音。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种GOA单元的结构示意图；
图2-1是本发明实施例提供的另一种GOA单元的结构示意图；
图2-2是现有技术中的一种GOA单元的结构示意图；
图3-1是本发明实施例提供的一种GOA单元的驱动方法的方法流程图；
图3-2是图3-1所示实施例中的输入信号端、第一时钟信号端、第二时钟信号端、上拉节点、下拉节点、输出信号端和复位信号端的电压变化示意图；
图3-3是图2-2所示的GOA单元的输入信号端、第一时钟信号端、第二时钟信号端、上拉节点、下拉节点、输出信号端和复位信号端的电压变化示意图。
通过上述附图，已示出本发明明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本发明构思的范围，而是通过参考特定实施例为本领域技术人员说明本发明的概念。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一极，漏极称为第二极，因此，晶体管的栅极也可以称为第三极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。本发明实施例所采用的开关晶体管N型开关晶体管，N型开关晶体管为在栅极为高电位时导通，在栅极为低电位时截止。在本发明实施例中，第一电压为低电平，第二电压为高电平。
请参考图1，其示出了相关技术提供的一种GOA单元的结构示意图，参见图1，该GOA单元可以包括：缓冲模块110、上拉模块120、下拉模块130、保持模块140、充电模块150和放电模块160。
其中，缓冲模块110分别与输入信号端IPT和上拉节点pu连接，用于在输入信号端IPT的电压的控制下，将输入信号端IPT的电压写入上拉节点pu。
上拉模块120分别与第一时钟信号端CLK、上拉节点pu和输出信号端OPT连接，用于在上拉节点pu的电压控制下，将第一时钟信号端CLK的电压写入输出信号端OPT。
下拉模块130分别与输出信号端OPT、复位信号端RST和电源信号端VSS连接，用于在复位信号端RST的电压的控制下，将电源信号端VSS的电压写入输出信号端OPT。
保持模块140分别与第一时钟信号端CLK、电源信号端VSS、上拉节点pu、下拉节点pd和第二时钟信号端CLKB连接，用于在第二时钟信号端CLKB的电压的控制下，将第二时钟信号端CLKB的电压写入下拉节点pd，或者，在第二时钟信号端CLKB的电压的控制下，将第一时钟信号端CLK的电压写入下拉节点pd。
充电模块150分别与上拉节点pu和输出信号端OPT连接，用于存储上拉节点pu和输出信号端OPT的电压。
放电模块160分别与复位信号端RST、上拉节点pu、电源信号端VSS、下拉节点pd和输出信号端OPT连接，用于在下拉节点pd的电压和复位信号端RST的电压的控制下，将电源信号端VSS的电压写入上拉节点pu，或者，在下拉节点pd的电压和复位信号端RST的电压的控制下，将电源信号端VSS的电压写入输出信号端OPT，或者，在下拉节点pd的电压的控制下，将电源信号端VSS的电压写入上拉节点pu和输出信号端OPT。
综上所述，本发明实施例提供的GOA单元，由于保持模块能够在第二时钟信号端的电压的控制下，将第二时钟信号端的电压写入下拉节点，或者，在第二时钟信号端的电压的控制下，将第一时钟信号端的电压写入下拉节点，从而使得放电模块在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入上拉节点，或者，在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入输出信号端，相较于现有技术，上拉节点和输出信号端的电压较低，因此，减小了GOA单元中上拉节点和输出信号端的噪音。
进一步地，请参考图2-1，其示出了本发明实施例提供的另一种GOA单元的结构示意图。
参见图2-1，该GOA单元可以包括：缓冲模块110、上拉模块120、下拉模块130、保持模块140、充电模块150和放电模块160。
缓冲模块110分别与输入信号端IPT和上拉节点pu连接，用于在输入信号端IPT的电压的控制下，将输入信号端IPT的电压写入上拉节点pu。
上拉模块120分别与第一时钟信号端CLK、上拉节点pu和输出信号端OPT连接，用于在上拉节点pu的电压控制下，将第一时钟信号端CLK的电压写入输出信号端OPT。
下拉模块130分别与输出信号端OPT、复位信号端RST和电源信号端VSS连接，用于在复位信号端RST的电压的控制下，将电源信号端VSS的电压写入输出信号端OPT。
保持模块140分别与第一时钟信号端CLK、电源信号端VSS、上拉节点pu、下拉节点pd和第二时钟信号端CLKB连接，用于在第二时钟信号端CLKB的电压的控制下，将第二时钟信号端CLKB的电压写入下拉节点pd，或者，在第二时钟信号端CLKB的电压的控制下，将第一时钟信号端CLK的电压写入下拉节点pd。
充电模块150分别与上拉节点pu和输出信号端OPT连接，用于存储上拉节点pu和输出信号端OPT的电压。
放电模块160分别与复位信号端RST、上拉节点pu、电源信号端VSS、下拉节点pd和输出信号端OPT连接，用于在下拉节点pd的电压和复位信号端RST的电压的控制下，将电源信号端VSS的电压写入上拉节点pu，或者，在下拉节点pd的电压和复位信号端RST的电压的控制下，将电源信号端VSS的电压写入输出信号端OPT，或者，在下拉节点pd的电压的控制下，将电源信号端VSS的电压写入上拉节点pu和输出信号端OPT。
参见图2-1，其中，保持模块140包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和二极管D1。
第一晶体管M1的第一极与第二时钟信号端CLKB连接，第一晶体管M1的第二极分别与第二晶体管M2的第三极、第五晶体管M5的第三极及第四晶体管M4的第二极连接，第一晶体管M1的第三极与第二时钟信号端CLKB连接。图2-1中的节点PD-CN为第一晶体管M1的第二极与第二晶体管M2的第三极的连接节点。
第二晶体管M2的第一极与第二时钟信号端CLKB连接，第二晶体管M2的第二极与下拉节点pd连接。
第三晶体管M3的第一极与电源信号端VSS连接，第三晶体管M3的第二极与下拉节点pd连接，第三晶体管M3的第三极分别与上拉节点pu和第四晶体管M4的第三极连接。
第四晶体管M4的第一极与电源信号端VSS连接。
第五晶体管M5的第一极与二极管D1的负极连接，第五晶体管M5的第二极与下拉节点pd连接。
二极管D1的正极与第一时钟信号端CLK连接。
缓冲模块110包括第六晶体管M6。
第六晶体管M6的第一极与输入信号端IPT连接，第六晶体管M6的第二极与上拉节点pu连接，第六晶体管M6的第三极与输入信号端IPT连接。
上拉模块120包括第七晶体管M7。
第七晶体管M7的第一极与第一时钟信号端CLK连接，第七晶体管M7的第二极与输出信号端OPT连接，第七晶体管M7的第三极与上拉节点pu连接。
下拉模块130包括第八晶体管M8。
第八晶体管M8的第一极与电源信号端VSS连接，第八晶体管M8的第二极与输出信号端OPT连接，第八晶体管M8的第三极与复位信号端RST连接。
充电模块150包括电容C1。
电容C1的一端与上拉节点pu连接，电容C1的另一端与输出信号端OPT连接。
放电模块160包括第九晶体管M9、第十晶体管M10和第十一晶体管M11。
第九晶体管M9的第一极与电源信号端VSS连接，第九晶体管M9的第二极与上拉节点pu连接，第九晶体管M9的第三极与复位信号端RST连接。
第十晶体管M10的第一极与电源信号端VSS连接，第十晶体管M10的第二极与上拉节点pu连接，第十晶体管M10的第三极与下拉节点pd连接。
第十一晶体管M11的第一极与电源信号端VSS连接，第十一晶体管M11的第二极与输出信号端OPT连接，第十一晶体管M11的第三极与下拉节点pd连接。
可选的，第一至第十一晶体管均为N型晶体管。
可选的，第一至第十一晶体管中的每个晶体管的第一极为源极，第二极为漏极，第三极为栅极。
如图2-1所示，本发明实施例提供的GOA单元，放电下拉阶段中，第一时钟信号端CLK输入第一电压，第二时钟信号端CLKB输入第二电压，输入信号端IPT输入第一电压，复位信号端RST输入第二电压，电源信号端VSS输入第一电压，第二时钟信号端CLKB处于高电平状态，第一晶体管M1、第二晶体管M2和第五晶体管M5开启，下拉节点pd上的电压被拉高，第十晶体管M10和第十一晶体管M11开启，而复位信号端RST处于高电平状态，所以第九晶体管M9和第八晶体管M8开启，此时，第十晶体管M10和第九晶体管M9将电源信号端VSS的第一电压写入上拉节点pu，第十一晶体管M11和第八晶体管M8将电源信号端VSS的第一电压写入输出信号端OPT，这样，电源信号端VSS将上拉节点pu和输出信号端OPT的电压拉低。同时，单向导电性的二极管D1防止第一时钟信号端CLK将下拉节点pd的电压拉低而影响放电过程。
放电保持阶段中，第一时钟信号端CLK输入第二电压，第二时钟信号端CLKB输入第一电压，输入信号端IPT输入第一电压，复位信号端RST输入第一电压，电源信号端VSS输入第一电压，节点PD-CN仍处于高电平状态，第二晶体管M2和第五晶体管M5依然开启，第五晶体管M5将第一时钟信号端CLK的第二电压写入下拉节点pd，这样，第一时钟信号端CLK通过二极管D1和第五晶体管M5将下拉节点pd的电压继续拉高，而第十晶体管M10和第十一晶体管M11依然开启，电源信号端VSS的第一电压写入上拉节点pu，电源信号端VSS的第一电压写入输出信号端OPT，上拉节点pu和输出信号端OPT继续保持低电平状态，使得上拉节点pu和输出信号端OPT的噪音减小。
图2-2示出了现有技术中的一种GOA单元的结构示意图，图2-2中的GOA单元包括：缓冲模块(即M6)、上拉模块(即M7)、下拉模块(即M8)、保持模块(即M1、M2、M3和M4)、充电模块(即C1)和放电模块(即M9、M10和M11)。该GOA单元在放电保持阶段，上拉节点pu和输出信号端OPT处于悬空状态(即既不接高电平也不接低电平，处于不定状态)，容易引起噪音，影响电压保持。示例的，在放电保持阶段，第一时钟信号端CLK的电压由放电下拉阶段的低电平变为高电平，由于M7的寄生电容的存在，上拉节点pu的电压被拉高，M7开启，第一时钟信号端CLK对输出信号端OPT进行再充电，此时，上拉节点pu的电压和输出信号端OPT的电压为高电平，上拉节点pu和输出信号端OPT存在噪音。
本发明实施例通过在图2-2所示的GOA单元的保持模块中引入第五晶体管M5和二极管D1，如图2-1所示，使得GOA单元在放电保持阶段，在节点PD-CN的电压的控制下，第五晶体管M5开启，第一时钟信号端CLK通过二极管D1和第五晶体管M5将下拉节点pd的电压继续拉高，第十晶体管M10和第十一晶体管M11依然开启，电源信号端VSS的第一电压写入上拉节点pu，电源信号端VSS的第一电压写入输出信号端OPT，上拉节点pu和输出信号端OPT继续保持低电平状态。这样一来，减小了上拉节点pu和输出信号端OPT的噪音。
综上所述，本发明实施例提供的GOA单元，由于保持模块能够在第二时钟信号端的电压的控制下，将第二时钟信号端的电压写入下拉节点，或者，在第二时钟信号端的电压的控制下，将第一时钟信号端的电压写入下拉节点，从而使得放电模块在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入上拉节点，或者，在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入输出信号端，相较于现有技术，上拉节点和输出信号端的电压较低，因此，减小了GOA单元中上拉节点和输出信号端的噪音。
请参考图3-1，其示出了本发明实施例提供的一种GOA单元的驱动方法的方法流程图，该GOA单元的驱动方法可以用于驱动图1或图2-1所示的GOA单元，该GOA单元可以包括：缓冲模块110、上拉模块120、下拉模块130、保持模块140、充电模块150和放电模块160。参见图3-1，GOA单元的驱动方法包括：
步骤301、第一阶段：第一时钟信号端CLK输入第一电压，第二时钟信号端CLKB输入第二电压，输入信号端IPT输入第一电压，复位信号端RST输入第二电压，电源信号端VSS输入第一电压，使得第二时钟信号端CLKB的第二电压写入下拉节点，电源信号端VSS的第一电压写入上拉节点pu，电源信号端VSS的第一电压写入输出信号端OPT。
步骤302、第二阶段：第一时钟信号端CLK输入第二电压，第二时钟信号端CLKB输入第一电压，输入信号端IPT输入第一电压，复位信号端RST输入第一电压，电源信号端VSS输入第一电压，使得第一时钟信号端CLK的第二电压写入下拉节点pd，电源信号端VSS的第一电压写入上拉节点pu，电源信号端VSS的第一电压写入输出信号端OPT。
综上所述，本发明实施例提供的GOA单元的驱动方法，由于保持模块能够在第二时钟信号端的电压的控制下，将第二时钟信号端的电压写入下拉节点，或者，在第二时钟信号端的电压的控制下，将第一时钟信号端的电压写入下拉节点，从而使得放电模块在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入上拉节点，或者，在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入输出信号端，相较于现有技术，上拉节点和输出信号端的电压较低，因此，减小了GOA单元中上拉节点和输出信号端的噪音。
可选的，如图2-1所示，保持模块140包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和二极管D1。缓冲模块110包括第六晶体管M6。上拉模块120包括第七晶体管M7。下拉模块130包括第八晶体管M8。充电模块150包括电容C1。放电模块包括第九晶体管M9、第十晶体管M10和第十一晶体管M11。
步骤301可以包括：第一阶段中，第一时钟信号端CLK输入第一电压，第二时钟信号端CLKB输入第二电压，输入信号端IPT输入第一电压，复位信号端RST输入第二电压，电源信号端VSS输入第一电压，第一晶体管M1、第二晶体管M2和第五晶体管M5开启，第二晶体管M2将第二时钟信号端CLKB的第二电压写入下拉节点pd，第十晶体管M10和第十一晶体管M11开启，第九晶体管M9和第八晶体管M8开启，第十晶体管M10和第九晶体管M9将电源信号端VSS的第一电压写入上拉节点pu，第十一晶体管M11和第八晶体管M8将电源信号端VSS的第一电压写入输出信号端OPT。
步骤301的第一阶段即放电下拉阶段，放电下拉阶段中，第一时钟信号端CLK输入第一电压，第二时钟信号端CLKB输入第二电压，输入信号端IPT输入第一电压，复位信号端RST输入第二电压，电源信号端VSS输入第一电压，第二时钟信号端CLKB处于高电平状态，第一晶体管M1、第二晶体管M2和第五晶体管M5开启，下拉节点pd上的电压被拉高，第十晶体管M10和第十一晶体管M11开启，而复位信号端RST处于高电平状态，所以第九晶体管M9和第八晶体管M8开启，此时，第十晶体管M10和第九晶体管M9将电源信号端VSS的第一电压写入上拉节点pu，第十一晶体管M11和第八晶体管M8将电源信号端VSS的第一电压写入输出信号端OPT，这样，电源信号端VSS将上拉节点pu和输出信号端OPT的电压拉低。同时，单向导电性的二极管D1防止第一时钟信号端CLK将下拉节点pd的电压拉低而影响放电过程。
步骤302可以包括：第二阶段中，第一时钟信号端CLK输入第二电压，第二时钟信号端CLKB输入第一电压，输入信号端IPT输入第一电压，复位信号端RST输入第一电压，电源信号端VSS输入第一电压，第二晶体管M2和第五晶体管M5开启，第五晶体管M5将第一时钟信号端CLK的第二电压写入下拉节点pd，第十晶体管M10和第十一晶体管M11开启，第十晶体管M11将电源信号端VSS的第一电压写入上拉节点pu，第十一晶体管M11将电源信号端VSS的第一电压写入输出信号端OPT。
步骤302的第二阶段即放电保持阶段，放电保持阶段中，第一时钟信号端CLK输入第二电压，第二时钟信号端CLKB输入第一电压，输入信号端IPT输入第一电压，复位信号端RST输入第一电压，电源信号端VSS输入第一电压，节点PD-CN仍处于高电平状态，第二晶体管M2和第五晶体管M5依然开启，第五晶体管M5将第一时钟信号端CLK的第二电压写入下拉节点pd，这样，第一时钟信号端CLK通过二极管D1和第五晶体管M5将下拉节点pd的电压拉高，而第十晶体管M10和第十一晶体管M11依然开启，电源信号端VSS的第一电压写入上拉节点pu，电源信号端VSS的第一电压写入输出信号端OPT，上拉节点pu和输出信号端OPT继续保持低电平状态，使得上拉节点pu和输出信号端OPT的噪音减小。
此外，本发明各个实施例中涉及的输入信号端IPT、第一时钟信号端CLK、第二时钟信号端CLKB、上拉节点pu、下拉节点pd、输出信号端OPT和复位信号端RST在第一阶段T1和第二阶段T2的电压变化可以参考图3-2，在图3-2中，横轴代表时间，纵轴代表电压。由图3-2可知，在节点PD-CN的电压的控制下，第五晶体管M5开启，第一时钟信号端CLK通过二极管D1和第五晶体管M5将下拉节点pd的电压继续拉高，第十晶体管M10和第十一晶体管M11依然开启，电源信号端VSS的第一电压写入上拉节点pu，电源信号端VSS的第一电压写入输出信号端OPT，上拉节点pu和输出信号端OPT继续保持低电平状态。这样一来，减小了上拉节点pu和输出信号端OPT的噪音。
图2-2所示的现有技术中的GOA单元的驱动方法涉及的输入信号端IPT、第一时钟信号端CLK、第二时钟信号端CLKB、上拉节点pu、下拉节点pd、输出信号端OPT和复位信号端RST在第一阶段T1和第二阶段T2的电压变化可以参考图3-3，在图3-3中，横轴代表时间，纵轴代表电压。由图3-2和图3-3可知，相较于现有技术，本发明实施例提供的GOA单元的驱动方法，第一时钟信号端CLK通过二极管D1和第五晶体管M5能够将下拉节点pd的电压继续拉高，第十晶体管M10和第十一晶体管M11依然开启，上拉节点pu和输出信号端OPT继续保持低电平状态，使得上拉节点pu和输出信号端OPT的噪音减小。
综上所述，本发明实施例提供的GOA单元的驱动方法，由于保持模块能够在第二时钟信号端的电压的控制下，将第二时钟信号端的电压写入下拉节点，或者，在第二时钟信号端的电压的控制下，将第一时钟信号端的电压写入下拉节点，从而使得放电模块在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入上拉节点，或者，在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入输出信号端，相较于现有技术，上拉节点和输出信号端的电压较低，因此，减小了GOA单元中上拉节点和输出信号端的噪音。
本发明实施例还提供一种GOA电路，该GOA电路包括至少两个级联GOA单元，每个GOA单元为如图1或图2-1所示的GOA单元。
综上所述，本发明实施例提供的GOA电路，包括至少两个级联的GOA单元，每个GOA单元的保持模块能够在第二时钟信号端的电压的控制下，将第二时钟信号端的电压写入下拉节点，或者，在第二时钟信号端的电压的控制下，将第一时钟信号端的电压写入下拉节点，从而使得放电模块在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入上拉节点，或者，在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入输出信号端，相较于现有技术，上拉节点和输出信号端的电压较低，因此，减小了GOA单元中上拉节点和输出信号端的噪音。本发明实施例提供的GOA电路的GOA单元的输出噪音较小。
另外，本发明实施例还提供一种显示装置，该显示装置包括该GOA电路。该显示装置可以为：液晶面板、电子纸、有机发光二极管(英文：Organic Light-Emitting Diode；简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
综上所述，本发明实施例提供的显示装置，包括GOA电路，GOA电路包括至少两个级联的GOA单元，每个GOA单元的保持模块能够在第二时钟信号端的电压的控制下，将第二时钟信号端的电压写入下拉节点，或者，在第二时钟信号端的电压的控制下，将第一时钟信号端的电压写入下拉节点，从而使得放电模块在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入上拉节点，或者，在下拉节点的电压和复位信号端的电压的控制下，将电源信号端的电压写入输出信号端，相较于现有技术，上拉节点和输出信号端的电压较低，因此，减小了GOA单元中上拉节点和输出信号端的噪音。本发明实施例提供的显示装置，显示效果较好。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种GOA单元，其特征在于，所述GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块；
所述缓冲模块分别与输入信号端和上拉节点连接，用于在所述输入信号端的电压的控制下，将所述输入信号端的电压写入所述上拉节点；
所述上拉模块分别与第一时钟信号端、所述上拉节点和输出信号端连接，用于在所述上拉节点的电压控制下，将所述第一时钟信号端的电压写入所述输出信号端；
所述下拉模块分别与所述输出信号端、复位信号端和电源信号端连接，用于在所述复位信号端的电压的控制下，将所述电源信号端的电压写入所述输出信号端；
所述保持模块分别与所述第一时钟信号端、所述电源信号端、所述上拉节点、下拉节点和第二时钟信号端连接，用于在所述第二时钟信号端的电压的控制下，将所述第二时钟信号端的电压写入所述下拉节点，或者，在所述第二时钟信号端的电压的控制下，将所述第一时钟信号端的电压写入所述下拉节点；
所述充电模块分别与所述上拉节点和所述输出信号端连接，用于存储所述上拉节点和所述输出信号端的电压；
所述放电模块分别与所述复位信号端、所述上拉节点、所述电源信号端、所述下拉节点和所述输出信号端连接，用于在所述下拉节点的电压和所述复位信号端的电压的控制下，将所述电源信号端的电压写入所述上拉节点，或者，在所述下拉节点的电压和所述复位信号端的电压的控制下，将所述电源信号端的电压写入所述输出信号端，或者，在所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述上拉节点和所述输出信号端；
其中，所述保持模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和二极管，
所述第一晶体管的第一极与所述第二时钟信号端连接，第二极分别与所述第二晶体管的第三极、所述第五晶体管的第三极及所述第四晶体管的第二极连接，第三极与所述第二时钟信号端连接；
所述第二晶体管的第一极与所述第二时钟信号端连接，第二极与所述下拉节点连接；
所述第三晶体管的第一极与所述电源信号端连接，第二极与所述下拉节点连接，第三极分别与所述上拉节点和所述第四晶体管的第三极连接；
所述第四晶体管的第一极与所述电源信号端连接；
所述第五晶体管的第一极与所述二极管的负极连接，第二极与所述下拉节点连接；
所述二极管的正极与所述第一时钟信号端连接。
2.根据权利要求1所述的GOA单元，其特征在于，所述缓冲模块包括第六晶体管，
所述第六晶体管的第一极与所述输入信号端连接，第二极与所述上拉节点连接，第三极与所述输入信号端连接。
3.根据权利要求1所述的GOA单元，其特征在于，所述上拉模块包括第七晶体管，
所述第七晶体管的第一极与所述第一时钟信号端连接，第二极与所述输出信号端连接，第三极与所述上拉节点连接。
4.根据权利要求1所述的GOA单元，其特征在于，所述下拉模块包括第八晶体管，
所述第八晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述复位信号端连接。
5.根据权利要求1所述的GOA单元，其特征在于，所述充电模块包括电容，
所述电容的一端与所述上拉节点连接，所述电容的另一端与所述输出信号端连接。
6.根据权利要求1所述的GOA单元，其特征在于，所述放电模块包括第九晶体管、第十晶体管和第十一晶体管，
所述第九晶体管的第一极与所述电源信号端连接，第二极与所述上拉节点连接，第三极与所述复位信号端连接；
所述第十晶体管的第一极与所述电源信号端连接，第二极与所述上拉节点连接，第三极与所述下拉节点连接；
所述第十一晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述下拉节点连接。
7.根据权利要求1至6任一所述的GOA单元，其特征在于，
所述晶体管均为N型晶体管。
8.根据权利要求7所述的GOA单元，其特征在于，
所述晶体管的第一极为源极，第二极为漏极，第三极为栅极。
9.一种GOA单元的驱动方法，其特征在于，用于如权利要求1至8任一所述的GOA单元，所述GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块，所述GOA单元的驱动方法包括：
第一阶段：第一时钟信号端输入第一电压，第二时钟信号端输入第二电压，输入信号端输入第一电压，复位信号端输入第二电压，电源信号端输入第一电压，使得所述第二时钟信号端的第二电压写入下拉节点，所述电源信号端的第一电压写入上拉节点，所述电源信号端的第一电压写入输出信号端；
第二阶段：所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述输入信号端输入第一电压，所述复位信号端输入第一电压，所述电源信号端输入第一电压，使得所述第一时钟信号端的第二电压写入所述下拉节点，所述电源信号端的第一电压写入所述上拉节点，所述电源信号端的第一电压写入所述输出信号端；
其中，所述保持模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和二极管，所述缓冲模块包括第六晶体管，所述上拉模块包括第七晶体管，所述下拉模块包括第八晶体管，所述充电模块包括电容，所述放电模块包括第九晶体管、第十晶体管和第十一晶体管，
所述第一阶段中，所述第一时钟信号端输入第一电压，所述第二时钟信号端输入第二电压，所述输入信号端输入第一电压，所述复位信号端输入第二电压，所述电源信号端输入第一电压，所述第一晶体管、所述第二晶体管和所述第五晶体管开启，所述第二晶体管将所述第二时钟信号端的第二电压写入所述下拉节点，所述第十晶体管和所述第十一晶体管开启，所述第九晶体管和所述第八晶体管开启，所述第十晶体管和所述第九晶体管将所述电源信号端的第一电压写入所述上拉节点，所述第十一晶体管和所述第八晶体管将所述电源信号端的第一电压写入所述输出信号端；
所述第二阶段中，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述输入信号端输入第一电压，所述复位信号端输入第一电压，所述电源信号端输入第一电压，所述第二晶体管和所述第五晶体管开启，所述第五晶体管将所述第一时钟信号端的第二电压写入所述下拉节点，所述第十晶体管和所述第十一晶体管开启，所述第十晶体管将所述电源信号端的第一电压写入所述上拉节点，所述第十一晶体管将所述电源信号端的第一电压写入所述输出信号端。
10.一种GOA电路，其特征在于，所述GOA电路包括：至少两个级联的GOA单元，每个所述GOA单元如权利要求1至8任一所述的GOA单元。
11.一种显示装置，其特征在于，所述显示装置，包括：权利要求10所述的GOA电路。
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