CN108877722B - 栅极驱动单元组及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动单元组及其驱动方法、栅极驱动电路和显示装置，其中，栅极驱动单元组包括第一栅极驱动单元和第二栅极驱动单元，第一栅极驱动单元和第二栅极驱动单元用于对同一像素单元进行同时驱动，第一栅极驱动单元和第二栅极驱动单元分别包括第一输出模块，第一输出模块包括：第一晶体管，第一晶体管的控制端与上拉节点相连，第一晶体管的第一端与时钟信号端相连；第一电容，第一电容的一端与栅极驱动单元的第一输出端相连，第一电容的另一端与第一晶体管的第二端相连并与栅极驱动单元的第二输出端相连。该栅极驱动单元组既能避免像素单元发生短路故障对自身造成影响，又能在一侧栅极驱动单元无输出时保持该侧上下级联的完整性。

Description

栅极驱动单元组及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种栅极驱动单元组及其驱动方法、栅极驱动电路和显示装置。
背景技术
GOA(Gate on Array，阵列基板行驱动)电路是一种由若干个TFT晶体管和电容组成的电路，应用于液晶显示领域，使液晶面板以逐行扫描的方式进行显示。相较于传统采用Gate Driver IC(栅极驱动集成电路板)的方式，GOA电路能利用现有的Array(阵列)工艺与像素电极同时制备，不仅能够降低液晶面板的制作成本，而且能够满足窄边框等的要求。
发明内容
本申请是基于发明人对以下问题的认识和研究做出的：
对于大尺寸液晶面板(如55英寸及以上)，可以采用17T1C或19T1C结构的GOA单元，且双边同时驱动。其中，采用17T1C结构的GOA单元，当面内存在短路故障(如，像素单元的栅极与像素电极发生短路)时，错误的信号会经过栅线进入GOA单元的上下级，不仅使得该行显示异常，还有可能使上下若干行产生异常，甚至直接黑屏；采用19T1C结构的GOA单元，当一侧的GOA单元产生异常导致无输出信号时，对侧的GOA单元的输出信号无法给入，导致本侧相互级联的GOA单元均由于无输入信号而无输出，从而导致对侧的GOA单元的时钟信号端的负载过大，并且由于栅极开启不充分，使得像素电容充电不足，导致画面显示异常。
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种栅极驱动单元组，既能避免像素单元发生短路故障对自身造成影响，又能在一侧栅极驱动单元无输出时保持该侧上下级联的完整性。
本发明的第二个目的在于提出一种栅极驱动单元组的驱动方法。
本发明的第三个目的在于提出一种栅极驱动电路。
本发明的第四个目的在于提出一种显示装置。
为实现上述目的，本发明第一方面实施例提出了一种栅极驱动单元组，包括第一栅极驱动单元和第二栅极驱动单元，所述第一栅极驱动单元和所述第二栅极驱动单元用于对同一像素单元进行同时驱动，所述第一栅极驱动单元和所述第二栅极驱动单元分别包括第一输出模块，所述第一输出模块包括：第一晶体管，所述第一晶体管的控制端与上拉节点相连，所述第一晶体管的第一端与时钟信号端相连；第一电容，所述第一电容的一端与所述栅极驱动单元的第一输出端相连，所述第一电容的另一端与所述第一晶体管的第二端相连并与所述栅极驱动单元的第二输出端相连。
根据本发明实施例的栅极驱动单元组，包括第一栅极驱动单元和第二栅极驱动单元，第一栅极驱动单元和第二栅极驱动单元用于对同一像素单元进行同时驱动，且分别包括第一晶体管和第一电容，其中，第一晶体管的控制端与上拉节点相连，第一晶体管的第一端与时钟信号端相连，第一电容的一端与栅极驱动单元的第一输出端相连，第一电容的另一端与第一晶体管的第二端相连并与栅极驱动单元的第二输出端相连。这样，该栅极驱动单元组通过第一电容的隔离作用、自举效应和耦合效应，既能避免像素单元发生短路故障对自身造成影响，又能在一侧栅极驱动单元无输出时保持该侧上下级联的完整性。
为实现上述目的，本发明第二方面实施例提出了一种用于驱动上述的栅极驱动单元组的驱动方法，包括以下步骤：根据输入端提供的输入信号对所述上拉节点进行充电；当所述像素单元发生短路故障使得所述像素单元的栅极信号被拉低时，在所述第一电容的隔离作用下，所述第二输出端的输出信号不受影响；当所述第一栅极驱动单元和所述第二栅极驱动单元中的一个栅极驱动单元发生异常使得该栅极驱动单元的第一输出端和第二输出端无输出信号时，通过未发生异常的栅极驱动单元的第一输出端给所述像素单元提供栅极信号，并且在所述第一电容的自举效应和耦合效应的作用下，所述发生异常的栅极驱动单元的第二输出端的输出信号被抬高，以给上一级栅极驱动单元提供复位信号和给所述下一级栅极驱动单元提供输入信号。
根据本发明实施例的栅极驱动单元组的驱动方法，根据输入端提供的输入信号对上拉节点进行充电，其中，当像素单元发生短路故障使得像素单元的栅极信号被拉低时，在第一电容的隔离作用下，第二输出端的输出信号不受影响；当两个栅极驱动单元中的一个栅极驱动单元发生异常使得该栅极驱动单元的第一输出端和第二输出端无输出信号时，通过未发生异常的栅极驱动单元的第一输出端给像素单元提供栅极信号，并且在第一电容的自举效应和耦合效应的作用下，发生异常的栅极驱动单元的第二输出端的输出信号被抬高，以给上一级栅极驱动单元提供复位信号和给下一级栅极驱动单元提供输入信号。这样，通过第一电容的隔离作用、自举效应和耦合效应，既能避免像素单元发生短路故障对栅极驱动单元造成影响，又能在栅极驱动单元无输出时保持上下级联的完整性。
为实现上述目的，本发明第三方面实施例提出了一种栅极驱动电路，其包括多个上述的栅极驱动单元组，其中，第1栅极驱动单元组中的第一栅极驱动单元的输入端与启动信号线相连，所述第1栅极驱动单元组中的第一栅极驱动单元的第二输出端与第2栅极驱动单元组中的第一栅极驱动单元的输入端相连，第i栅极驱动单元组中的第一栅极驱动单元的第二输出端与第i-1栅极驱动单元组中的第一栅极驱动单元的复位端和第i+1栅极驱动单元组中的第一栅极驱动单元的输入端分别相连，其中，i为大于1的正整数；所述第1栅极驱动单元组中的第二栅极驱动单元的输入端与所述启动信号线相连，所述第1栅极驱动单元组中的第二栅极驱动单元的第二输出端与所述第2栅极驱动单元组中的第二栅极驱动单元的输入端相连，所述第i栅极驱动单元组中的第二栅极驱动单元的第二输出端与所述第i-1栅极驱动单元组中的第二栅极驱动单元的复位端和所述第i+1栅极驱动单元组中的第二栅极驱动单元的输入端分别相连；每个所述栅极驱动单元组中的第一栅极驱动单元的第一输出端和第二栅极驱动单元的第一输出端与同一像素单元的栅线分别相连；每个所述栅极驱动单元组中的第一栅极驱动单元的时钟信号端、第一降噪控制端、第二降噪控制端和帧起始端与时钟信号线、第一降噪控制线、第二降噪控制线和帧起始信号线对应相连，每个所述栅极驱动单元组中的第二栅极驱动单元的时钟信号端、第一降噪控制端、第二降噪控制端和帧起始端与所述时钟信号线、所述第一降噪控制线、所述第二降噪控制线和所述帧起始信号线对应相连。
根据本发明实施例的栅极驱动电路，通过上述的栅极驱动单元组，既能避免像素单元发生短路故障对栅极驱动单元造成影响，又能在栅极驱动单元无输出时保持上下级联的完整性，从而保证栅极驱动电路工作的可靠性。
为实现上述目的，本发明第四方面实施例提出了一种显示装置，其包括上述的栅极驱动电路。
根据本发明实施例的显示装置，通过上述的栅极驱动电路，既能避免像素单元发生短路故障对栅极驱动单元造成影响，又能在栅极驱动单元无输出时保持上下级联的完整性，从而保证显示装置工作的可靠性。
附图说明
图1是根据本发明一个实施例的栅极驱动单元组的结构示意图；
图2是根据本发明一个实施例的栅极驱动单元组对像素单元进行驱动的示意图；
图3是根据本发明一个实施例的栅极驱动单元组中一个栅极驱动单元的结构示意图；
图4是根据本发明另一个实施例的栅极驱动单元组中一个栅极驱动单元的结构示意图；
图5是根据本发明又一个实施例的栅极驱动单元组中一个栅极驱动单元的结构示意图；
图6是根据本发明实施例的栅极驱动单元组的驱动方法的流程图；
图7是根据本发明一个实施例的栅极驱动电路的结构示意图；
图8是根据本发明实施例的显示装置的方框示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图来描述根据本发明实施例提出的栅极驱动单元组及其驱动方法、栅极驱动电路和显示装置。
图1是根据本发明一个实施例的栅极驱动单元组的结构示意图。
如图1所示，本发明实施例的栅极驱动单元组可包括第一栅极驱动单元101和第二栅极驱动单元102，第一栅极驱动单元101和第二栅极驱动单元102用于对同一像素单元200进行同时驱动。
第一栅极驱动单元101和第二栅极驱动单元102分别包括第一输出模块10，第一输出模块10包括：第一晶体管M1和第一电容C1。其中，第一晶体管M1的控制端与上拉节点PU相连，第一晶体管M1的第一端与时钟信号端CLK相连，第一电容C1的一端与栅极驱动单元的第一输出端G_OUT相连，第一电容C1的另一端与第一晶体管M1的第二端相连并与栅极驱动单元的第二输出端OUT_C相连。其中，第一输出端G_OUT被配置为与像素单元200的栅线相连，第二输出端OUT_C被配置为与上一级栅极驱动单元的复位端和下一级栅极驱动单元的输入端相连。
进一步地，如图1所示，第一栅极驱动单元101和第二栅极驱动单元102还分别包括第二输出模块20，第二输出模块20包括：第二晶体管M2和第二电容C2。其中，第二晶体管M2的控制端与上拉节点PU相连，第二晶体管M2的第一端与时钟信号端CLK相连，第二电容C2的一端与上拉节点PU相连，第二电容C2的另一端与第二晶体管M2的第二端相连并与栅极驱动单元的第一输出端G_OUT相连。
也就是说，在本发明的实施例中，采用双边同时驱动方式通过两个栅极驱动单元对同一像素单元进行驱动，即本发明主要用于双边驱动的液晶面板。其中每个栅极驱动单元均包括两个输出端，分别为第一输出端G_OUT和第二输出端OUT_C，第一输出端G_OUT与像素单元200的栅线相连，用于向像素单元200的栅极负载提供栅极信号，以使像素单元200的晶体管如T11开启，第二输出端OUT_C与该栅极驱动单元的上一级栅极驱动单元的复位端相连，以向上一级栅极驱动单元提供复位信号，同时与该栅极驱动单元的下一级栅极驱动单元的输入端相连，以向下一级栅极驱动单元提供输入信号。
举例来说，如图1所示，当上拉节点PU的电压为高电平时，第一晶体管M1和第二晶体管M2均打开，时钟信号端CLK提供的时钟信号，一方面经过第二晶体管M2后，通过第一输出端G_OUT给像素单元200的栅极负载提供栅极信号，另一方面经过第一晶体管M1后，通过第二输出端OUT_C给上一级栅极驱动单元提供复位信号和给下一级栅极驱动单元提供输入信号。
根据本发明的一个实施例，当第一栅极驱动单元101和第二栅极驱动单元102均正常工作且像素单元200未发生短路故障时，在上拉节点PU的电压控制下，第一输出端G_OUT用于向像素单元200提供栅极信号，第二输出端OUT_C用于向上一级栅极驱动单元提供复位信号和向下一级栅极驱动单元提供输入信号。
进一步地，当像素单元200发生短路故障使得像素单元200的栅极信号被拉低时，在第一电容C1的隔离作用下，第二输出端OUT_C的输出信号不受影响；当两个栅极驱动单元中的一个栅极驱动单元发生异常使得该栅极驱动单元的第一输出端G_OUT和第二输出端OUT_C无输出信号时，通过未发生异常的栅极驱动单元的第一输出端G_OUT给像素单元200提供栅极信号，并且在第一电容C1的自举效应和耦合效应的作用下，发生异常的栅极驱动单元的第二输出端OUT_C的输出信号被抬高，以向上一级栅极驱动单元提供复位信号和向下一级栅极驱动单元提供输入信号。
举例而言，为了便于说明，对图1所示的第一栅极驱动单元101和第二栅极驱动单元102的元器件的标号进行了区分。
具体如图2所示，当第一栅极驱动单元101和第二栅极驱动单元102均正常工作，并且像素单元200未发生短路故障时，当上拉节点PUA为高电平时，第一晶体管M1A和第二晶体管M2A均打开，时钟信号端CLKA一方面通过第二晶体管M2A给第一输出端G_OUTA提供输出信号，进而给像素单元200的晶体管T11提供栅极信号，另一方面通过第一晶体管M1A给第二输出端OUT_CA提供输出信号，以给第一栅极驱动单元101的上下级栅极驱动单元提供相应的复位信号和输入信号。同时，由于采用双边同时驱动方式，所以上拉节点PUB的电压也为高电平，此时第一晶体管M1B和第二晶体管M2B均打开，时钟信号端CLKB一方面通过第二晶体管M2B给第一输出端G_OUTB提供输出信号，进而给像素单元200的晶体管T11提供栅极信号，另一方面通过第一晶体管M1B给第二输出端OUT_CB提供输出信号，以给第二栅极驱动单元102的上下级栅极驱动单元提供相应的复位信号和输入信号。
当像素单元200发生短路故障时，例如，晶体管T11的栅极与像素电极Vcom发生短路，使得像素单元200的栅极信号被拉低，由于第一输出端G_OUTA和第二输出端OUT_CA被第一电容C1A的上下极板隔开，所以短路不会影响第二输出端OUT_CA的输出，因而不会影响第一栅极驱动单元101的上下级栅极驱动单元的正常输出。同样的，由于第一输出端G_OUTB和第二输出端OUT_CB被第一电容C1B的上下极板隔开，所以短路不会影响第二输出端OUT_CB的输出，因而不会影响第二栅极驱动单元102的上下级栅极驱动单元的正常输出。由此，使得短路故障仅限于该行栅极驱动单元，对上下级栅极驱动单元不会造成影响。
当像素单元200未发生短路故障，而第一栅极驱动单元101和第二栅极驱动单元102中有一个发生异常，假设发生异常的是第一栅极驱动单元101，使得该第一栅极驱动单元101无输出时，此时第二栅极驱动单元102会正常输出以保证该行的正常显示，即第二栅极驱动单元102在上拉节点PUB的电压的控制下，通过第一输出端G_OUTB给像素单元200的晶体管T11提供栅极信号，使得晶体管T11能够正常开启。同时，该栅极信号经过栅线以及第一栅极驱动单元101的第一电容C1A后，由于电容的自举效应和耦合效应，第二输出端OUT_CA的电压会被抬高，从而替代正常的输出信号给第一栅极驱动单元101的上下级栅极驱动单元提供复位信号和输入信号，使得该侧的其它栅极驱动单元能够正常输出。同样的，当第二栅极驱动单元102发生异常时，其工作过程与第一栅极驱动单元101发生异常时的相同，具体这里不再赘述。
由此，通过第一电容的上下极板分别连接栅极驱动单元的第一输出端和第二输出端，使得在一侧栅极驱动单元发生异常导致无输出信号时，利用电容自举效应和耦合效应，将对侧的栅极驱动单元的输出信号导入本侧下一级栅极驱动单元的输入端和上一级栅极驱动单元的复位端，使得上下级栅极驱动单元能够正常输出，同时，利用电容的隔离作用，有效避免面内短路对栅极驱动单元的第二输出端的输出信号的影响。从而使得栅极驱动单元组既能避免像素单元发生短路故障对自身造成影响，又能在一侧栅极驱动单元无输出时保持该侧上下级联的完整性。
根据本发明的一个实施例，如图3所示，第一栅极驱动单元101和第二栅极驱动单元102还分别包括：输入模块30和复位模块40，输入模块30与输入端INPUT和上拉节点PU相连，用于根据输入端INPUT提供的输入信号对上拉节点PU进行充电；复位模块40与复位端RST_PU和上拉节点PU相连，用于根据复位端RST_PU提供的复位信号对上拉节点PU的电压进行复位。
进一步地，如图3所示，输入模块30可包括：第三晶体管M3，第三晶体管M3的第一端和控制端相连后连接到输入端INPUT，第三晶体管M3的第二端与上拉节点PU相连；复位模块40可包括：第四晶体管M4，第四晶体管M4的控制端与复位端RST_PU相连，第四晶体管M4的第一端与上拉节点PU相连，第四晶体管M4的第二端与第一预设电源LVGL相连。
具体而言，如图3所示，当栅极驱动单元正常工作时，当输入端INPUT提供的输入信号为高电平时，第三晶体管M3打开，以给上拉节点PU充电，使得上拉节点PU的电压变为高电平。此时，第一晶体管M1和第二晶体管M2均打开，时钟信号端CLK提供的时钟信号一方面通过第二晶体管M2给第一输出端G_OUT提供输出信号，进而给像素单元提供栅极信号，另一方面通过第一晶体管M1给第二输出端OUT_C提供输出信号，以给上下级栅极驱动单元提供相应的复位信号和输入信号。当复位端RST_PU提供的复位信号为高电平时，第四晶体管M4打开，以给上拉节点PU放电，使得第一晶体管M1和第二晶体管M2均关闭，第一输出端G_OUT和第二输出端OUT_C完成输出。
当一侧的栅极驱动单元异常时，通过前述分析可知，对侧的栅极驱动单元会提供栅极信号给像素单元，同时该栅极信号经过栅线以及第一电容C1后，由于电容的自举效应和耦合效应，第二输出端OUT_C的电压会被抬高，从而开启上一级栅极驱动单元的第四晶体管M4和下一级栅极驱动单元的第三晶体管M3，并对下一级栅极驱动单元的上拉节点PU进行充电，使得下一级栅极驱动单元的上拉节点PU的电压被抬高，以此替代正常的输出信号给上下级栅极驱动单元，使得上下级栅极驱动单元能够正常输出。
其中，根据电容耦合计算公式，在忽略晶体管交叠电容的条件下，第二输出端OUT_C的电压ΔVC为：
Figure BDA0001745927640000071
其中，C1为第一电容C1的容值，C2为第二电容C2的容值，ΔVG为未发生异常的栅极驱动单元的第一输出端G_OUT与发生异常的栅极驱动单元的第一输出端G_OUT之间的电压差。
进一步地，由于第二输出端OUT_C的电压用于向上一级栅极驱动单元提供复位信号和向下一级栅极驱动单元提供输入信号，以使上一级栅极驱动单元的第四晶体管M4打开和使下一级栅极驱动单元的第三晶体管M3打开，因此通过第一电容C1电容耦合效应抬升的第二输出端OUT_C的电压应足够高，以达到第四晶体管M4和第三晶体管M3的开启电压，保证第四晶体管M4和第三晶体管M3能够正常开启。因此，第一电容C1的容值应满足以下条件：
Figure BDA0001745927640000072
其中，C1为第一电容C1的容值，C2为第二电容C2的容值，ΔVG为未发生异常的栅极驱动单元的第一输出端G_OUT与发生异常的栅极驱动单元的第一输出端G_OUT之间的电压差，LVGL为第一预设电源LVGL的电压，Vth(M3)为第三晶体管M3的开启电压，Vth(M4)为第四晶体管M4的开启电压。
根据本发明的一个实施例，如图4所示，第一栅极驱动单元101和第二栅极驱动单元102还分别包括：噪声控制模块50、第一去噪模块60、第二去噪模块70和第三去噪模块80。其中，噪声控制模块50分别与第一降噪控制端VDD1、第一下拉节点PD1、第二降噪控制端VDD2和第二下拉节点PD2相连，用于根据第一降噪控制端VDD1提供的第一降噪信号对第一下拉节点PD1的电压进行上拉，并根据第二降噪控制端VDD2提供的第二降噪信号对第二下拉节点PD2的电压进行上拉；第一去噪模块60分别与上拉节点PU、第一下拉节点PD1和第二下拉节点PD2相连，用于在第一下拉节点PD1或第二下拉节点PD2的电压控制下对上拉节点PU的电压进行去噪；第二去噪模块70分别与第一输出端G_OUT、第一下拉节点PD1和第二下拉节点PD2相连，用于在第一下拉节点PD1或第二下拉节点PD2的电压控制下对第一输出端G_OUT的输出信号进行去噪；第三去噪模块80分别与第二输出端OUT_C、第一下拉节点PD1和第二下拉节点PD2相连，用于在第一下拉节点PD1或第二下拉节点PD2的电压控制下对第二输出端OUT_C的输出信号进行去噪。
进一步地，如图4所示，噪声控制模块50可包括第一噪声控制模块51和第二噪声控制模块52，第一噪声控制模块51包括：第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。其中，第五晶体管M5的第一端和控制端与第一降噪控制端VDD1相连；第六晶体管M6的控制端与第五晶体管M5的第二端相连，第六晶体管M6的第一端与第一降噪控制端VDD1相连，第六晶体管M6的第二端与第一下拉节点PD1相连；第七晶体管M7的第一端与第五晶体管M5的第二端相连，第七晶体管M7的第二端与第一预设电源LVGL相连；第八晶体管M8的第一端与第一下拉节点PD1相连，第八晶体管M8的第二端与第一预设电源LVGL相连，第八晶体管M8的控制端与第七晶体管M7的控制端相连后连接上拉节点PU。
第二噪声控制模块52可包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。其中，第九晶体管M9的第一端和控制端与第二降噪控制端VDD2相连；第十晶体管M10的控制端与第九晶体管M9的第二端相连，第十晶体管M10的第一端与第二降噪控制端VDD2相连，第十晶体管M10的第二端与第二下拉节点PD2相连；第十一晶体管M11的第一端与第九晶体管M9的第二端相连，第十一晶体管M11的第二端与第一预设电源LVGL相连；第十二晶体管M12的第一端与第二下拉节点PD2相连，第十二晶体管M12的第二端与第一预设电源LVGL相连，第十二晶体管M12的控制端与第十一晶体管M11的控制端相连后连接上拉节点PU。
具体而言，噪声控制模块50可包括两个噪声控制模块，分别为第一噪声控制模块51和第二噪声控制模块52，通过两个噪声控制模块进行去噪控制。其中，当上拉节点PU为高电平时，第八晶体管M8和第十二晶体管M12均打开，第一下拉节点PD1和第二下拉节点PD2均为低电平，此时第一去噪模块60、第二去噪模块70和第三去噪模块80不对上拉节点PU的电压、第一输出端G_OUT的输出信号和第二输出端OUT_C的输出信号进行去噪处理。同时，第七晶体管M7打开，第六晶体管M6的控制端为低电平，即使此时第一降噪控制端VDD1提供的第一降噪信号为高电平，通过合理的宽长比设置，也可以保证第六晶体管M6关闭。同样的，第十一晶体管M11也会打开，第十晶体管M10的控制端为低电平，即使此时第二降噪控制端VDD2提供的第二降噪信号为高电平，通过合理的宽长比设置，也可以保证第十晶体管M10关闭。
当上拉节点PU为低电平时，第七晶体管M7和第八晶体管M8均断开，当第一降噪控制端VDD1提供的第一降噪信号为高电平时，第五晶体管M5和第六晶体管M6均打开，第一下拉节点PD1为高电平，此时第一去噪模块60、第二去噪模块70和第三去噪模块80对上拉节点PU的电压、第一输出端G_OUT的输出信号和第二输出端OUT_C的输出信号进行去噪处理。同时，第十一晶体管M11和第十二晶体管M12均断开，当第二降噪控制端VDD2提供的第二降噪信号为高电平时，第九晶体管M9和第十晶体管M10均打开，第二下拉节点PD2为高电平，此时第一去噪模块60、第二去噪模块70和第三去噪模块80对上拉节点PU的电压、第一输出端G_OUT的输出信号和第二输出端OUT_C的输出信号进行去噪处理。
根据本发明的一个实施例，如图4所示，第一去噪模块60可包括：第十三晶体管M13和第十四晶体管M14，第十三晶体管M13的控制端与第一下拉节点PD1相连，第十三晶体管M13的第一端与上拉节点PU相连，第十三晶体管M13的第二端与第一预设电源LVGL相连；第十四晶体管M14的控制端与第二下拉节点PD2相连，第十四晶体管M14的第一端与上拉节点PU相连，第十四晶体管M14的第二端与第一预设电源LVGL相连。
具体而言，结合噪声控制模块50，当上拉节点PU为高电平时，第八晶体管M8和第十二晶体管M12均打开，第一下拉节点PD1和第二下拉节点PD2均为低电平，第十三晶体管M13和第十四晶体管M14均断开，此时第一去噪模块60不对上拉节点PU进行去噪。
当上拉节点PU为低电平时，第七晶体管M7和第八晶体管M8均断开，当第一降噪控制端VDD1提供的第一降噪信号为高电平时，第五晶体管M5和第六晶体管M6均打开，第一下拉节点PD1为高电平，此时第十三晶体管M13打开，以使上拉节点PU始终为低电平，从而实现对上拉节点PU进行去噪，保证第一晶体管M1和第二晶体管M2关闭，使得第一输出端G_OUT的输出信号和第二输出端OUT_C的输出信号不受时钟信号端CLK提供的时钟信号的串扰；同时，第十一晶体管M11和第十二晶体管M12均断开，当第二降噪控制端VDD2提供的第二降噪信号为高电平时，第九晶体管M9和第十晶体管M10均打开，第二下拉节点PD2为高电平，此时第十四晶体管M14打开，以使上拉节点PU始终为低电平，从而实现对上拉节点PU进行去噪，保证第一晶体管M1和第二晶体管M2关闭，使得第一输出端G_OUT的输出信号和第二输出端OUT_C的输出信号不受时钟信号端CLK提供的时钟信号的串扰。
根据本发明的一个实施例，如图4所示，第二去噪模块70可包括：第十五晶体管M15和第十六晶体管M16，第十五晶体管M15的控制端与第一下拉节点PD1相连，第十五晶体管M15的第一端与第一输出端G_OUT相连，第十五晶体管M15的第二端与第二预设电源VGL相连；第十六晶体管M16的控制端与第二下拉节点PD2相连，第十六晶体管M16的第一端与第一输出端G_OUT相连，第十六晶体管M16的第二端与第二预设电源VGL相连。
具体而言，结合噪声控制模块50，当上拉节点PU为高电平时，第八晶体管M8和第十二晶体管M12均打开，第一下拉节点PD1和第二下拉节点PD2均为低电平，第十五晶体管M15和第十六晶体管M16均断开，此时第二去噪模块70不对第一输出端G_OUT的输出信号进行去噪。
当上拉节点PU为低电平时，第七晶体管M7和第八晶体管M8均断开，当第一降噪控制端VDD1提供的第一降噪信号为高电平时，第五晶体管M5和第六晶体管M6均打开，第一下拉节点PD1为高电平，此时第十五晶体管M15打开，以使第一输出端G_OUT的输出信号始终为低电平，从而实现对第一输出端G_OUT的输出信号进行去噪，使得第一输出端G_OUT的输出信号不受时钟信号端CLK提供的时钟信号的串扰；同时，第十一晶体管M11和第十二晶体管M12均断开，当第二降噪控制端VDD2提供的第二降噪信号为高电平时，第九晶体管M9和第十晶体管M10均打开，第二下拉节点PD2为高电平，此时第十六晶体管M16打开，以使第一输出端G_OUT的输出信号始终为低电平，从而实现对第一输出端G_OUT的输出信号进行去噪，使得第一输出端G_OUT的输出信号不受时钟信号端CLK提供的时钟信号的串扰。
根据本发明的一个实施例，如图4所示，第三去噪模块80可包括：第十七晶体管M17和第十八晶体管M18，第十七晶体管M17的控制端与第一下拉节点PD1相连，第十七晶体管M17的第一端与第二输出端OUT_C相连，第十七晶体管M17的第二端与第一预设电源LVGL相连；第十八晶体管M18的控制端与第二下拉节点PD2相连，第十八晶体管M18的第一端与第二输出端OUT_C相连，第十八晶体管M18的第二端与第一预设电源LVGL相连。
具体而言，结合噪声控制模块50，当上拉节点PU为高电平时，第八晶体管M8和第十二晶体管M12均打开，第一下拉节点PD1和第二下拉节点PD2均为低电平，第十七晶体管M17和第十八晶体管M18均断开，此时第三去噪模块80不对第二输出端OUT_C的输出信号进行去噪。
当上拉节点PU为低电平时，第七晶体管M7和第八晶体管M8均断开，当第一降噪控制端VDD1提供的第一降噪信号为高电平时，第五晶体管M5和第六晶体管M6均打开，第一下拉节点PD1为高电平，此时第十七晶体管M17打开，以使第二输出端OUT_C的输出信号始终为低电平，从而实现对第二输出端OUT_C的输出信号进行去噪，使得第二输出端OUT_C的输出信号不受时钟信号端CLK提供的时钟信号的串扰；同时，第十一晶体管M11和第十二晶体管M12均断开，当第二降噪控制端VDD2提供的第二降噪信号为高电平时，第九晶体管M9和第十晶体管M10均打开，第二下拉节点PD2为高电平，此时第十八晶体管M18打开，以使第二输出端OUT_C的输出信号始终为低电平，从而实现对第二输出端OUT_C的输出信号进行去噪，使得第二输出端OUT_C的输出信号不受时钟信号端CLK提供的时钟信号的串扰。
根据本发明的一个实施例，如图5所示，第一栅极驱动单元101和第二栅极驱动单元102还分别包括：放电模块90，放电模块90分别与帧起始端STV和上拉节点PU相连，用于根据帧起始端STV提供的帧起始信号对上拉节点PU的电压进行下拉。
进一步地，如图5所示，放电模块90可包括：第十九晶体管M19，第十九晶体管M19的控制端与帧起始端STV相连，第十九晶体管M19的第一端与上拉节点PU相连，第十九晶体管M19的第二端与第一预设电源LVGL相连。
具体而言，在一帧画面显示的开始时间，帧起始端STV提供高电平，此时第十九晶体管M19打开，以使上拉节点PU放电。
需要说明的是，在上述实施例中，第一晶体管M1至第十九晶体管M19均为NMOS晶体管，而在本发明的其它实施例中，第一晶体管M1至第十九晶体管M19也可以为PMOS晶体管，具体晶体管的类型这里不做限制。
根据本发明实施例的栅极驱动单元组，包括第一栅极驱动单元和第二栅极驱动单元，第一栅极驱动单元和第二栅极驱动单元用于对同一像素单元进行同时驱动，且分别包括第一晶体管和第一电容，其中，第一晶体管的控制端与上拉节点相连，第一晶体管的第一端与时钟信号端相连，第一电容的一端与栅极驱动单元的第一输出端相连，第一电容的另一端与第一晶体管的第二端相连并与栅极驱动单元的第二输出端相连。这样，该栅极驱动单元组通过第一电容的隔离作用、自举效应和耦合效应，既能避免像素单元发生短路故障对自身造成影响，又能在一侧栅极驱动单元无输出时保持该侧上下级联的完整性。
图6是根据本发明实施例的栅极驱动单元组的驱动方法的流程图。
如图6所示，本发明实施例的栅极驱动单元组的驱动方法包括以下步骤：
S1，根据输入端提供的输入信号对上拉节点进行充电。
S2，当像素单元发生短路故障使得像素单元的栅极信号被拉低时，在第一电容的隔离作用下，第二输出端的输出信号不受影响。
S3，当第一栅极驱动单元和第二栅极驱动单元中的一个栅极驱动单元发生异常使得该栅极驱动单元的第一输出端和第二输出端无输出信号时，通过未发生异常的栅极驱动单元的第一输出端给像素单元提供栅极信号，并且在第一电容的自举效应和耦合效应的作用下，发生异常的栅极驱动单元的第二输出端的输出信号被抬高，以给上一级栅极驱动单元提供复位信号和给下一级栅极驱动单元提供输入信号。
根据本发明的一个实施例，当第一栅极驱动单元和第二栅极驱动单元均正常工作且像素单元未发生短路故障时，在上拉节点的电压控制下，第一输出端向像素单元提供栅极信号，第二输出端向上一级栅极驱动单元提供复位信号和向下一级栅极驱动单元提供输入信号。
需要说明的是，本发明实施例的栅极驱动单元组的驱动方法中未披露的细节，请参照本发明实施例的栅极驱动单元组中所披露的细节，具体这里不再赘述。
根据本发明实施例的栅极驱动单元组的驱动方法，根据输入端提供的输入信号对上拉节点进行充电，其中，当像素单元发生短路故障使得像素单元的栅极信号被拉低时，在第一电容的隔离作用下，第二输出端的输出信号不受影响；当两个栅极驱动单元中的一个栅极驱动单元发生异常使得该栅极驱动单元的第一输出端和第二输出端无输出信号时，通过未发生异常的栅极驱动单元的第一输出端给像素单元提供栅极信号，并且在第一电容的自举效应和耦合效应的作用下，发生异常的栅极驱动单元的第二输出端的输出信号被抬高，以给上一级栅极驱动单元提供复位信号和给下一级栅极驱动单元提供输入信号。这样，通过第一电容的隔离作用、自举效应和耦合效应，既能避免像素单元发生短路故障对栅极驱动单元造成影响，又能在栅极驱动单元无输出时保持上下级联的完整性。
图7是根据本发明一个实施例的栅极驱动电路的结构示意图。如图7所示，该栅极驱动电路可包括多个上述的栅极驱动单元组。
其中，第1栅极驱动单元组中的第一栅极驱动单元的输入端与启动信号线相连，第1栅极驱动单元组中的第一栅极驱动单元的第二输出端与第2栅极驱动单元组中的第一栅极驱动单元的输入端相连，第i栅极驱动单元组中的第一栅极驱动单元的第二输出端与第i-1栅极驱动单元组中的第一栅极驱动单元的复位端和第i+1栅极驱动单元组中的第一栅极驱动单元的输入端分别相连，其中，i为大于1的正整数。
第1栅极驱动单元组中的第二栅极驱动单元的输入端与启动信号线相连，第1栅极驱动单元组中的第二栅极驱动单元的第二输出端与第2栅极驱动单元组中的第二栅极驱动单元的输入端相连，第i栅极驱动单元组中的第二栅极驱动单元的第二输出端与第i-1栅极驱动单元组中的第二栅极驱动单元的复位端和第i+1栅极驱动单元组中的第二栅极驱动单元的输入端分别相连。
每个栅极驱动单元组中的第一栅极驱动单元的第一输出端和第二栅极驱动单元的第一输出端与同一像素单元的栅线分别相连；每个栅极驱动单元组中的第一栅极驱动单元的时钟信号端、第一降噪控制端、第二降噪控制端和帧起始端与时钟信号线、第一降噪控制线、第二降噪控制线和帧起始信号线对应相连，每个栅极驱动单元组中的第二栅极驱动单元的时钟信号端、第一降噪控制端、第二降噪控制端和帧起始端与时钟信号线、第一降噪控制线、第二降噪控制线和帧起始信号线对应相连。
具体而言，如图7所示，第1栅极驱动单元组的第一栅极驱动单元101的第一输出端G_OUT和第1栅极驱动单元组的第二栅极驱动单元102的第一输出端G_OUT均与像素单元201相连，以对像素单元201进行同时驱动；第2栅极驱动单元组的第一栅极驱动单元103的第一输出端G_OUT和第2栅极驱动单元组的第二栅极驱动单元104的第一输出端G_OUT均与像素单元202相连，以对像素单元202进行同时驱动；第3栅极驱动单元组的第一栅极驱动单元105的第一输出端G_OUT和第3栅极驱动单元组的第二栅极驱动单元106的第一输出端G_OUT均与像素单元203相连，以对像素单元203进行同时驱动；…；依次类推，以实现像素单元的双边同时驱动。
同时，第1栅极驱动单元组中的第一栅极驱动单元101的输入端INPUT与启动信号线INPUT相连，以通过启动信号线INPUT给第一栅极驱动单元101提供输入信号，第1栅极驱动单元组的第一栅极驱动单元101的第二输出端OUT_C与第2栅极驱动单元组的第一栅极驱动单元103的输入端INPUT相连，以给第一栅极驱动单元103提供输入信号，第一栅极驱动单元103的第二输出端OUT_C与第一栅极驱动单元101的复位端RST_PU相连，以给第一栅极驱动单元101提供复位信号，同时与第3栅极驱动单元组的第一栅极驱动单元105的输入端INPUT相连，以给第一栅极驱动单元105提供输入信号，…，依次类推，以实现一侧栅极驱动单元的级联。并且，第1栅极驱动单元组中的第二栅极驱动单元102的输入端INPUT与启动信号线INPUT相连，以通过启动信号线INPUT给第二栅极驱动单元102提供输入信号，第1栅极驱动单元组的第二栅极驱动单元102的第二输出端OUT_C与第2栅极驱动单元组的第二栅极驱动单元104的输入端INPUT相连，以给第二栅极驱动单元104提供输入信号，第二栅极驱动单元104的第二输出端OUT_C与第二栅极驱动单元102的复位端RST_PU相连，以给第二栅极驱动单元102提供复位信号，同时与第3栅极驱动单元组的第二栅极驱动单元106的输入端INPUT相连，以给第二栅极驱动单元106提供输入信号，…，依次类推，以实现另一侧栅极驱动单元的级联。而且，每个栅极驱动单元中的第一输出端G_OUT和第二输出端OUT_C之间通过第一电容隔开。由此，采用双边同时驱动方式，并在第一电容的作用下，使得栅极驱动单元既能避免像素单元发生短路故障对自身造成影响，又能在一侧栅极驱动单元无输出时保持该侧上下级联的完整性。
另外，两侧栅极驱动单元的时钟信号线、第一降噪控制线、第二降噪控制线和帧起始信号线可以共用，也可以相互独立，其中通过共用可减少信号线条数，而通过独立使用可提高可靠性，具体选择哪种方式可根据实际情况确定。
需要说明的是，本发明实施例的栅极驱动电路中未披露的细节，请参考本发明实施例的栅极驱动单元中所披露的细节，具体这里不再详述。
根据本发明实施例的栅极驱动电路，通过上述的栅极驱动单元组，既能避免像素单元发生短路故障对栅极驱动单元造成影响，又能在栅极驱动单元无输出时保持上下级联的完整性，从而保证栅极驱动电路工作的可靠性。
图8是根据本发明实施例的显示装置的方框示意图。如图8所示，本发明实施例的显示装置1000可包括上述的栅极驱动电路100。
根据本发明实施例的显示装置，通过上述的栅极驱动电路，既能避免像素单元发生短路故障对栅极驱动单元造成影响，又能在栅极驱动单元无输出时保持上下级联的完整性，从而保证显示装置工作的可靠性。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (17)

1.一种栅极驱动单元组，其特征在于，包括第一栅极驱动单元和第二栅极驱动单元，所述第一栅极驱动单元和所述第二栅极驱动单元用于对同一像素单元进行同时驱动，所述第一栅极驱动单元和所述第二栅极驱动单元分别包括第一输出模块，所述第一输出模块包括：
第一晶体管，所述第一晶体管的控制端与上拉节点相连，所述第一晶体管的第一端与时钟信号端相连；
第一电容，所述第一电容的一端与栅极驱动单元的第一输出端相连，所述第一电容的另一端与所述第一晶体管的第二端相连并与所述栅极驱动单元的第二输出端相连。
2.如权利要求1所述的栅极驱动单元组，其特征在于，所述第一栅极驱动单元和所述第二栅极驱动单元还分别包括第二输出模块，所述第二输出模块包括：
第二晶体管，所述第二晶体管的控制端与所述上拉节点相连，所述第二晶体管的第一端与所述时钟信号端相连；
第二电容，所述第二电容的一端与所述上拉节点相连，所述第二电容的另一端与所述第二晶体管的第二端相连并与所述栅极驱动单元的第一输出端相连。
3.如权利要求2所述的栅极驱动单元组，其特征在于，所述第一栅极驱动单元和所述第二栅极驱动单元还分别包括：
输入模块，所述输入模块与输入端和所述上拉节点相连，用于根据所述输入端提供的输入信号对所述上拉节点进行充电；
复位模块，所述复位模块与复位端和所述上拉节点相连，用于根据所述复位端提供的复位信号对所述上拉节点的电压进行复位。
4.如权利要求3所述的栅极驱动单元组，其特征在于，所述输入模块包括：第三晶体管，所述第三晶体管的第一端和控制端相连后连接到所述输入端，所述第三晶体管的第二端与所述上拉节点相连；
所述复位模块包括：第四晶体管，所述第四晶体管的控制端与所述复位端相连，所述第四晶体管的第一端与所述上拉节点相连，所述第四晶体管的第二端与第一预设电源相连。
5.如权利要求4所述的栅极驱动单元组，其特征在于，所述第一电容的容值满足以下条件：
Figure FDA0002522714090000011
其中，C1为所述第一电容的容值，C2为所述第二电容的容值，ΔVG为未发生异常的栅极驱动单元的第一输出端与发生异常的栅极驱动单元的第一输出端之间的电压差，LVGL为所述第一预设电源的电压，Vth(M3)为所述第三晶体管的开启电压，Vth(M4)为所述第四晶体管的开启电压。
6.如权利要求3所述的栅极驱动单元组，其特征在于，所述第一栅极驱动单元和所述第二栅极驱动单元还分别包括：
噪声控制模块，所述噪声控制模块分别与第一降噪控制端、第一下拉节点、第二降噪控制端和第二下拉节点相连，用于根据所述第一降噪控制端提供的第一降噪信号对所述第一下拉节点的电压进行上拉，并根据所述第二降噪控制端提供的第二降噪信号对所述第二下拉节点的电压进行上拉；
第一去噪模块，所述第一去噪模块分别与所述上拉节点、所述第一下拉节点和所述第二下拉节点相连，用于在所述第一下拉节点或所述第二下拉节点的电压控制下对所述上拉节点的电压进行去噪；
第二去噪模块，所述第二去噪模块分别与所述第一输出端、所述第一下拉节点和所述第二下拉节点相连，用于在所述第一下拉节点或所述第二下拉节点的电压控制下对所述第一输出端的输出信号进行去噪；
第三去噪模块，所述第三去噪模块分别与所述第二输出端、所述第一下拉节点和所述第二下拉节点相连，用于在所述第一下拉节点或所述第二下拉节点的电压控制下对所述第二输出端的输出信号进行去噪。
7.如权利要求6所述的栅极驱动单元组，其特征在于，所述噪声控制模块包括第一噪声控制模块和第二噪声控制模块，所述第一噪声控制模块包括：
第五晶体管，所述第五晶体管的第一端和控制端与所述第一降噪控制端相连；
第六晶体管，所述第六晶体管的控制端与所述第五晶体管的第二端相连，所述第六晶体管的第一端与所述第一降噪控制端相连，所述第六晶体管的第二端与所述第一下拉节点相连；
第七晶体管，所述第七晶体管的第一端与所述第五晶体管的第二端相连，所述第七晶体管的第二端与第一预设电源相连；
第八晶体管，所述第八晶体管的第一端与所述第一下拉节点相连，所述第八晶体管的第二端与所述第一预设电源相连，所述第八晶体管的控制端与所述第七晶体管的控制端相连后连接所述上拉节点。
8.如权利要求7所述的栅极驱动单元组，其特征在于，所述第二噪声控制模块包括：
第九晶体管，所述第九晶体管的第一端和控制端与所述第二降噪控制端相连；
第十晶体管，所述第十晶体管的控制端与所述第九晶体管的第二端相连，所述第十晶体管的第一端与所述第二降噪控制端相连，所述第十晶体管的第二端与所述第二下拉节点相连；
第十一晶体管，所述第十一晶体管的第一端与所述第九晶体管的第二端相连，所述第十一晶体管的第二端与第一预设电源相连；
第十二晶体管，所述第十二晶体管的第一端与所述第二下拉节点相连，所述第十二晶体管的第二端与所述第一预设电源相连，所述第十二晶体管的控制端与所述第十一晶体管的控制端相连后连接所述上拉节点。
9.如权利要求6所述的栅极驱动单元组，其特征在于，所述第一去噪模块包括：
第十三晶体管，所述第十三晶体管的控制端与所述第一下拉节点相连，所述第十三晶体管的第一端与所述上拉节点相连，所述第十三晶体管的第二端与第一预设电源相连；
第十四晶体管，所述第十四晶体管的控制端与所述第二下拉节点相连，所述第十四晶体管的第一端与所述上拉节点相连，所述第十四晶体管的第二端与所述第一预设电源相连。
10.如权利要求6所述的栅极驱动单元组，其特征在于，所述第二去噪模块包括：
第十五晶体管，所述第十五晶体管的控制端与所述第一下拉节点相连，所述第十五晶体管的第一端与所述第一输出端相连，所述第十五晶体管的第二端与第二预设电源相连；
第十六晶体管，所述第十六晶体管的控制端与所述第二下拉节点相连，所述第十六晶体管的第一端与所述第一输出端相连，所述第十六晶体管的第二端与所述第二预设电源相连。
11.如权利要求6所述的栅极驱动单元组，其特征在于，所述第三去噪模块包括：
第十七晶体管，所述第十七晶体管的控制端与所述第一下拉节点相连，所述第十七晶体管的第一端与所述第二输出端相连，所述第十七晶体管的第二端与第一预设电源相连；
第十八晶体管，所述第十八晶体管的控制端与所述第二下拉节点相连，所述第十八晶体管的第一端与所述第二输出端相连，所述第十八晶体管的第二端与所述第一预设电源相连。
12.如权利要求3所述的栅极驱动单元组，其特征在于，所述第一栅极驱动单元和所述第二栅极驱动单元还分别包括：
放电模块，所述放电模块分别与帧起始端和所述上拉节点相连，用于根据所述帧起始端提供的帧起始信号对所述上拉节点的电压进行下拉。
13.如权利要求12所述的栅极驱动单元组，其特征在于，所述放电模块包括：
第十九晶体管，所述第十九晶体管的控制端与所述帧起始端相连，所述第十九晶体管的第一端与所述上拉节点相连，所述第十九晶体管的第二端与第一预设电源相连。
14.一种用于驱动如权利要求1-13中任一项所述的栅极驱动单元组的驱动方法，其特征在于，包括以下步骤：
根据输入端提供的输入信号对所述上拉节点进行充电；
当所述像素单元发生短路故障使得所述像素单元的栅极信号被拉低时，在所述第一电容的隔离作用下，所述第二输出端的输出信号不受影响；
当所述第一栅极驱动单元和所述第二栅极驱动单元中的一个栅极驱动单元发生异常使得该栅极驱动单元的第一输出端和第二输出端无输出信号时，通过未发生异常的栅极驱动单元的第一输出端给所述像素单元提供栅极信号，并且在所述第一电容的自举效应和耦合效应的作用下，所述发生异常的栅极驱动单元的第二输出端的输出信号被抬高，以给上一级栅极驱动单元提供复位信号和给下一级栅极驱动单元提供输入信号。
15.如权利要求14所述的栅极驱动单元组的驱动方法，其特征在于，当所述第一栅极驱动单元和所述第二栅极驱动单元均正常工作且所述像素单元未发生短路故障时，在所述上拉节点的电压控制下，所述第一输出端向所述像素单元提供栅极信号，所述第二输出端向所述上一级栅极驱动单元提供复位信号和向所述下一级栅极驱动单元提供输入信号。
16.一种栅极驱动电路，其特征在于，包括多个如权利要求1-13中任一项所述的栅极驱动单元组，其中，
第1栅极驱动单元组中的第一栅极驱动单元的输入端与启动信号线相连，所述第1栅极驱动单元组中的第一栅极驱动单元的第二输出端与第2栅极驱动单元组中的第一栅极驱动单元的输入端相连，第i栅极驱动单元组中的第一栅极驱动单元的第二输出端与第i-1栅极驱动单元组中的第一栅极驱动单元的复位端和第i+1栅极驱动单元组中的第一栅极驱动单元的输入端分别相连，其中，i为大于1的正整数；
所述第1栅极驱动单元组中的第二栅极驱动单元的输入端与所述启动信号线相连，所述第1栅极驱动单元组中的第二栅极驱动单元的第二输出端与所述第2栅极驱动单元组中的第二栅极驱动单元的输入端相连，所述第i栅极驱动单元组中的第二栅极驱动单元的第二输出端与所述第i-1栅极驱动单元组中的第二栅极驱动单元的复位端和所述第i+1栅极驱动单元组中的第二栅极驱动单元的输入端分别相连；
每个所述栅极驱动单元组中的第一栅极驱动单元的第一输出端和第二栅极驱动单元的第一输出端与同一像素单元的栅线分别相连；每个所述栅极驱动单元组中的第一栅极驱动单元的时钟信号端、第一降噪控制端、第二降噪控制端和帧起始端与时钟信号线、第一降噪控制线、第二降噪控制线和帧起始信号线对应相连，每个所述栅极驱动单元组中的第二栅极驱动单元的时钟信号端、第一降噪控制端、第二降噪控制端和帧起始端与所述时钟信号线、所述第一降噪控制线、所述第二降噪控制线和所述帧起始信号线对应相连。
17.一种显示装置，其特征在于，包括如权利要求16所述的栅极驱动电路。
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