KR101423235B1 - 화소 구동 회로 및 이를 갖는 표시 장치 - Google Patents

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Abstract

본 발명은 게이트 구동 회로 및 이를 갖는 표시 장치에 관한 것으로, 홀수 번째 게이트 라인에 접속된 제 1 게이트 구동부와 짝수 번째 게이트 라인에 접속된 제 2 게이트 구동부를 구비하는 화소 구동 회로에 있어서, 상기 제 1 및 제 2 게이트 구동부 각각은 게이트 라인에 각기 접속된 복수의 스테이지부를 구비하고, 상기 제 1 및 제 2 게이트 구동부 각각의 상기 복수의 스테이지부는, 전단 스테이지부의 출력인 전단 스테이지 구동 신호와 후단 스테이지부의 출력인 후단 스테이지 구동 신호에 따라 구동 신호를 출력하는 입력부; 상기 구동 신호와 구동 클락 신호에 따라 스테이지 구동 신호를 출력하고, 상기 구동 신호의 전압 레벨을 가변시키는 제 1 신호 출력부; 및 상기 구동 신호와 게이트 클락 신호에 따라 게이트 전압 신호를 해당 게이트 라인에 출력하고, 상기 구동 신호의 전압 레벨을 가변시키는 제 2 신호 출력부를 포함하는 화소 구동 회로 및 이를 갖는 표시 장치를 제공한다.
스테이지부, 게이트 턴온 전압, 순차 구동, 순방향 구동, 역방향 구동, 부분 구동

Description

화소 구동 회로 및 이를 갖는 표시 장치{PIXEL DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 화소 구동 회로 및 이를 갖는 표시 장치에 관한 것으로, 스캔 방향의 변경이 자유롭고, 국부적으로 화소를 구동시키는 화소 구동 회로 및 이를 갖는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 복수의 화소에 해당 화상 신호를 제공하여 화상을 표현한다. 특히, 액정 표시 장치의 경우 복수의 화소 각각은 액정의 광 투과율을 가변시켜 목표로 하는 화상을 표현한다. 이와 같은 표시 장치는 복수의 화소를 구비하는 표시 패널과, 복수의 화소의 동작을 제어하는 게이트 구동부 및 데이터 구동부를 구비한다. 여기서, 게이트 구동부는 복수의 화소에 접속된 복수의 게이트 라인에 순차적으로 게이트 턴온 전압(즉, 스캔 신호)을 제공한다. 그리고, 데이터 구동부는 복수의 화소에 접속된 복수의 데이터 라인에 데이터 신호를 제공한다. 따라서, 게이트 턴온 전압이 인가된 다수의 화소가 활성화되고, 활성화된 화소에 데 이터 신호를 제공하여 목표로 하는 화상을 표현하게 된다.
종래에는 게이트 구동부를 IC 형태로 제작하고, 이를 표시 패널 상에 실장하였다. 이와 같이 게이트 구동부를 실장하기 위해서는 충분한 실장 공간이 필요하다. 이에 근래에는 표시 패널의 사이즈를 줄이기 위해 상술한 게이트 구동부를 표시 패널에 집적시켰다. 즉, 화소 내의 소자 제작시 게이트 구동부도 함께 제작하였다. 게이트 구동부는 게이트 라인에 각기 대응하는 복수의 스테이지부를 구비한다. 이때, 복수의 스테이지부를 통해 복수의 게이트 라인에 게이트 턴온 전압을 순차적으로 제공하기 위해, 복수의 스테이지부는 전단 스테이지부의 출력을 인에이블 신호로 사용하였다.
최근에는 표시 패널을 자유롭게 회전시키더라도 원활한 화상을 표현할 수 있는 기술이 등장하고 있다. 배경 기술에 설명한 바와 같이 복수의 스테이지부를 통해 게이트 라인에 순차적으로 게이트 턴온 전압을 제공하는 경우, 표시 패널의 회전으로 인해 게이트 턴온 전압의 인가 방향이 바뀌게 된다. 예를 들어, 표시 패널을 180도 회전시킬 경우, 회전 전에 표시 패널의 상부에서 순차적으로 제공되던 게이트 턴온 신호의 제공 방향이 뒤집히는 문제가 발생한다. 즉, 표시 패널의 180도 회전으로 인해 복수의 스테이지부는 후단 스테이지부의 출력에 의해 인에이블되기 때문이다. 또한, 게이트 턴온 전압을 인가하여 화소가 표현하고자 하는 계조에 해당하는 신호를 제공한 다음 별도의 부스트 전압을 제공하여 화상이 표현하는 계조를 가변시키는 경우, 앞서와 같이 표시 패널이 180도 회전하게 되면 게이트 턴온 전압 인가 전에 부스트 전압이 제공되어 부스트 전압 제공에 의한 효과가 상실되는 문제가 발생하였다.
이에 본 발명은 방향 신호들과 상하에 위치하는 스테이지부의 출력에 따라 선택적으로 인에이블 되는 복수의 스테이지부를 구비하여 표시 패널이 회전하더라도 표시 패널의 상측부에서부터 순차적으로 게이트 턴온 전압을 제공할 수 있는 화소 구동 회로 및 이를 갖는 표시 장치를 제공하고자 한다.
또한, 표시 패널이 회전하더라도, 게이트 턴온 전압 인가 후에 부스트 전압을 화소에 제공할 수 있는 화소 구동 회로 및 이를 갖는 표시 장치를 제공하고자 한다.
이에 더하여 본 발명은 표시 패널 전체의 게이트 라인에 순차적으로 게이트 턴온 전압을 제공하지 않고, 표시 패널의 국부적인 영역에서 게이트 턴온 전압을 순차적으로 제공할 수 있는 화소 구동 회로 및 이를 갖는 표시 장치를 제공하고자 한다.
본 발명에 따른 홀수 번째 게이트 라인에 접속된 제 1 게이트 구동부와 짝수 번째 게이트 라인에 접속된 제 2 게이트 구동부를 구비하는 화소 구동 회로에 있어서, 상기 제 1 및 제 2 게이트 구동부 각각은 게이트 라인에 각기 접속된 복수의 스테이지부를 구비하고, 상기 제 1 및 제 2 게이트 구동부 각각의 상기 복수의 스테이지부는, 전단 스테이지부의 출력 중 하나인 전단 스테이지 구동 신호와 후단 스테이지부의 출력 중 하나인 후단 스테이지 구동 신호에 따라 구동 제어 신호를 출력하는 입력부와, 상기 구동 제어 신호와 구동 클락 신호에 따라 스테이지 구동 신호를 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 1 신호 출력부 및 상기 구동 제어 신호와 게이트 클락 신호에 따라 게이트 전압 신호를 해당 게이트 라인에 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 2 신호 출력부를 포함하는 화소 구동 회로를 제공한다.
상기 입력부는 상기 전단 스테이지 구동 신호에 따라 순방향 신호가 입력되는 순방향 신호 입력단과 구동 제어 신호 출력단간을 연결하는 제 1 스위치와, 상기 후단 스테이지 구동 신호에 따라 상기 순방향 신호와 반대의 로직 레벨을 갖는 역방향 신호가 입력되는 역방향 신호 입력단과 상기 구동 제어 신호 출력단간을 연결하는 제 2 스위치를 포함하는 것이 바람직하다.
상기 구동 제어 신호 및 상기 구동 클락 신호에 따라 리셋 제어 신호를 생성하는 리셋부를 더 포함하고, 상기 리셋 제어 신호에 따라 상기 구동 제어 신호, 상기 스테이지 구동 신호 및 상기 게이트 전압 신호의 로직 레벨을 로직 로우로 변경시키는 것이 가능하다.
상기 리셋부는 상기 리셋 제어 신호에 따라 상기 구동 제어 신호의 로직 레벨을 접지 레벨로 강하시키는 제 3 스위치와, 상기 구동 제어 신호에 따라 리셋 제어 신호 출력단과 접지 신호 입력단 사이를 도통시키는 제 4 스위치와, 상기 구동 클락 신호 입력단과 상기 리셋 제어 신호 출력단 사이에 접속된 제 1 커패시터를 포함하는 것이 효과적이다.
상기 제 1 신호 출력부는 로직 하이의 상기 구동 제어 신호와 상기 구동 클락 신호가 인가되는 경우 로직 하이의 상기 스테이지 구동 신호를 출력하고, 상기 제 2 신호 출력부는 로직 하이의 상기 구동 제어 신호와 상기 게이트 클락 신호가 인가되는 경우 로직 하이의 상기 게이트 전압 신호를 출력하고, 상기 구동 클락 신호의 로직 하이 구간은 1 프레임 구간 동안 주기적을 반복되고, 상기 게이트 클락 신호의 로직 하이 구간은 1 프레임 구간 동안 주기적으로 반복되거나 1 프레임의 적어도 일부 구간에서 주기적으로 반복되는 것이 바람직하다.
상기 제 1 신호 출력부는 상기 구동 제어 신호에 따라 상기 구동 클락 신호를 상기 스테이지 구동 신호로 출력하는 제 5 스위치와, 스테이지 구동 신호 출력 단과 구동 제어 신호 입력단 사이에 접속된 제 2 커패시터와, 상기 리셋 제어 신호에 따라 상기 접지 레벨을 상기 스테이지 구동 신호로 출력하는 제 6 스위치와, 상기 구동 클락 신호에 따라 상기 접지 레벨을 상기 스테이지 구동 신호로 출력하는 제 7 스위치를 포함하는 것이 효과적이다.
상기 제 2 신호 출력부는 상기 구동 제어 신호에 따라 상기 게이트 클락 신호를 게이트 전압 신호로 출력하는 제 8 스위치와, 게이트 전압 신호 출력단과 구동 신호 입력단 사이에 접속된 제 3 커패시터와, 상기 리셋 제어 신호에 따라 상기 접지 레벨을 상기 게이트 전압 신호로 출력하는 제 9 스위치와, 상기 구동 클락 신호에 따라 상기 접지 레벨을 상기 게이트 전압 신호로 출력하는 제 10 스위치를 포함하는 것이 바람직하다.
상기 복수의 게이트 라인은 복수의 화소에 접속되며, 로직 하이의 상기 게이트 전압 신호가 해당 게이트 라인에 제공된 이후에 상기 구동 제어 신호에 따라 상기 해당 게이트 라인에 접속된 복수의 화소에 부스팅 전압을 제공하는 부스팅 전압 제공부를 더 포함하는 것이 효과적이다.
상기 부스팅 전압 제공부는 상기 구동 제어 신호에 따라 상기 부스팅 전압을 상기 화소에 제공하는 제 11 스위치와, 제 1 제어 전압에 따라 제 1 레벨의 공통 전압을 상기 화소에 제공하는 제 12 스위치와, 제 2 제어 전압에 따라 제 2 레벨의 공통 전압을 상기 화소에 제공하는 제 13 스위치와, 상기 구동 제어 신호에 따라 상기 제 1 제어 전압을 상기 제 12 스위치에 제공하는 제 14 스위치와, 상기 구동 제어 신호에 따라 상기 제 2 제어 전압을 상기 제 13 스위치에 제공하는 제 15 스 위치를 포함하는 것이 바람직하다.
상기 구동 클락 신호는, 상기 제 1 게이트 구동부 및 상기 제 2 게이트 구동부 중 어느 하나의 구동부 내의 상기 복수의 스테이지부 각각에 제공되는 제 1 구동 클락 신호 및 제 1 구동 클락 바 신호와, 다른 하나의 구동부 내의 상기 복수의 스테이지부 각각에 제공되는 제 2 구동 클락 신호 및 제 2 구동 클락 바 신호를 포함하는 것이 바람직하다.
상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호 각각의 주기는 4H 이고, 한주기 안에서 상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호의 로직 하이 구간은 2H 이며, 상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호의 위상차는 1H 이고, 상기 제 1 구동 클락 바 신호는 상기 제 1 구동 클락 신호의 반전 신호이고, 상기 제 2 구동 클락 바 신호는 상기 제 2 구동 클락 신호의 반전 신호인 것이 바람직하다.
상기 게이트 클락 신호는, 상기 제 1 게이트 구동부 및 상기 제 2 게이트 구동부 중 어느 하나의 구동부 내의 상기 복수의 스테이지부 각각에 교번으로 제공되는 제 1 게이트 클락 신호 및 제 1 게이트 클락 바 신호와, 다른 하나의 구동부 내의 상기 복수의 스테이지부 각각에 교번으로 제공되는 제 2 게이트 클락 신호 및 제 2 게이트 클락 바 신호를 포함하는 것이 효과적이다.
상기 제 1 게이트 클락 신호, 상기 제 1 게이트 클락 바 신호, 상기 제 2 게이트 클락 신호 및 상기 제 2 게이트 클락 바 신호의 각각의 주기는 4H 이고, 한주기 내에서 상기 제 1 게이트 클락 신호, 상기 제 1 게이트 클락 바 신호, 상기 제 2 게이트 클락 신호 및 상기 제 2 게이트 클락 바 신호의 각각의 로직 하이 구간은 1H이고, 상기 제 1 게이트 클락 신호의 상승 에지 구간은 상기 제 1 구동 클락 신호의 상승 에지 구간과 동일하고, 상기 제 1 게이트 클락 바 신호의 상승 에지 구간은 상기 제 1 구동 클락 바 신호의 상승 에지 구간과 동일하고, 상기 제 2 게이트 클락 신호의 상승 에지 구간은 상기 제 2 구동 클락 신호의 상승 에지 구간과 동일하고, 상기 제 2 게이트 클락 바 신호의 상승 에지 구간은 제 2 구동 클락 바 신호의 상승 에지 구간과 동일한 것이 바람직하다.
또한, 본 발명에 따른 복수의 게이트 라인과, 상기 복수의 게이트 라인에 접속된 복수의 단위 화소를 구비하는 표시 패널과, 구동 클락 신호와 게이트 클락 신호를 제공하는 신호 제어부와, 홀수 번째 게이트 라인들에 접속된 복수의 홀수 스테이지부를 구비하고, 상기 복수의 홀수 스테이지부 각각은 전단 및 후단에 위치하는 스테이지부의 출력 중 하나인 전단 및 후단 홀수 스테이지 구동 신호와 상기 구동 클락 신호에 따라 상기 전단 및 후단에 위치하는 스테이지부에 홀수 스테이지 구동 신호를 제공하고, 상기 전단 및 후단 홀수 스테이지 구동 신호와 상기 게이트 클락 신호에 따라 해당 홀수 번째 게이트 라인에 게이트 전압 신호를 제공하는 제 1 게이트 구동부 및 짝수 번째 게이트 라인들에 접속된 복수의 짝수 스테이지부를 구비하고, 상기 복수의 짝수 스테이지부 각각은 전단 및 후단에 위치하는 스테이지부의 출력 중 하나인 전단 및 후단 짝수 스테이지 구동 신호와 상기 구동 클락 신호에 따라 상기 전단 및 후단에 위치하는 스테이지부에 짝수 스테이지 구동 신호를 제공하고, 상기 전단 및 후단 짝수 스테이지 구동 신호와 상기 게이트 클락 신호에 따라 해당 짝수 번째 게이트 라인에 게이트 전압 신호를 제공하는 제 2 게이트 구동부를 포함하는 표시 장치를 제공한다.
상기 복수의 홀수 스테이지부와 상기 복수의 짝수 스테이지부 각각은, 전단 및 후단에 위치하는 스테이지부의 출력에 따라 구동 제어 신호를 출력하는 입력부와, 상기 구동 제어 신호와 상기 구동 클락 신호에 따라 홀수 또는 짝수 스테이지 구동 신호를 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 1 신호 출력부 및 상기 구동 제어 신호와 상기 게이트 클락 신호에 따라 게이트 전압 신호를 해당 게이트 라인에 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 2 신호 출력부를 포함하는 것이 바람직하다.
상기 복수의 홀수 스테이지부와 상기 복수의 짝수 스테이지부 내에 마련된 상기 제 1 신호 출력부는 1 프레임 동안 스테이지부가 접속된 상기 게이트 라인의 순서에 따라 순방향 순차 구동 및 역방향 순차 구동 중 어느 하나의 순차 구동을 하고, 상기 복수의 홀수 스테이지부와 상기 복수의 짝수 스테이지부 내에 마련된 상기 제 2 신호 출력부는 1 프레임 동안 스테이지부가 접속된 상기 게이트 라인의 순서에 따라 순방향 순차 구동 및 역방향 순차 구동 중 어느 하나의 순차 구동을 하거나, 적어도 일부 영역에서만 순방향 순차 구동 및 역 방향 순차 구동 중 어느 하나의 순차 구동을 하고 나머지 영역에서는 구동하지 않는 것이 바람직하다.
상기 화소는 화소 커패시터와, 상기 화소 커패시터의 전하량을 유지하는 유지 커패시터를 구비하고, 상기 구동 제어 신호의 전압 레벨에 따라 상기 유지 커패시터에 부스팅 전압을 제공하는 부스팅 전압 제공부를 더 포함하는 것이 효과적이 다.
상기 구동 클락 신호는 상기 복수의 홀수 스테이지부 각각에 제공되는 제 1 구동 클락 신호 및 제 1 구동 클락 바 신호와, 상기 복수의 짝수 스테이지부 각각에 제공되는 제 2 구동 클락 신호 및 제 2 구동 클락 바 신호를 포함하고, 상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호 각각의 주기는 4H 이고, 한주기 안에서 상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호의 로직 하이 구간은 2H 이며, 상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호의 위상차는 1H 이고, 상기 제 1 구동 클락 바 신호는 상기 제 1 구동 클락 신호의 반전 신호이고, 상기 제 2 구동 클락 바 신호는 상기 제 2 구동 클락 신호의 반전 신호인 것이 바람직하다.
상기 게이트 클락 신호는 상기 복수의 홀수 스테이지부 각각에 교번으로 제공되는 제 1 게이트 클락 신호 및 제 1 게이트 클락 바 신호와, 상기 복수의 짝수 스테이지부 각각에 교번으로 제공되는 제 2 게이트 클락 신호 및 제 2 게이트 클락 바 신호를 포함하고, 상기 제 1 게이트 클락 신호, 상기 제 1 게이트 클락 바 신호, 상기 제 2 게이트 클락 신호 및 상기 제 2 게이트 클락 바 신호의 각각의 주기는 4H 이고, 한주기 내에서 상기 제 1 게이트 클락 신호, 상기 제 1 게이트 클락 바 신호, 상기 제 2 게이트 클락 신호 및 상기 제 2 게이트 클락 바 신호의 각각의 로직 하이 구간은 1H이고, 상기 제 1 게이트 클락 신호의 상승 에지 구간은 상기 제 1 구동 클락 신호의 상승 에지 구간과 동일하고, 상기 제 1 게이트 클락 바 신호의 상승 에지 구간은 상기 제 1 구동 클락 바 신호의 상승 에지 구간과 동일하 고, 상기 제 2 게이트 클락 신호의 상승 에지 구간은 상기 제 2 구동 클락 신호의 상승 에지 구간과 동일하고, 상기 제 2 게이트 클락 바 신호의 상승 에지 구간은 제 2 구동 클락 바 신호의 상승 에지 구간과 동일한 것이 효과적이다.
상기 표시 패널의 복수의 화소가 배치된 표시 영역과 상기 표시 영역 둘레에 마련된 주변 영역을 구비하고, 상기 주변 영역의 양측 가장자리에 각기 상기 제 1 및 제 2 게이트 구동부가 배치되는 것이 바람직하다.
또한, 본 발명에 따른 제 Pn-2 전단 스테이지부의 출력 중 하나인 제 Pn-2 스테이지 구동 신호와 제 Pn+2 스테이지부의 출력 중 하나인 제 Pn+2 스테이지 구동 신호에 따라 구동 제어 신호를 출력하는 입력부와, 상기 구동 제어 신호와 구동 클락 신호에 따라 스테이지 구동 신호를 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 1 신호 출력부 및 상기 구동 제어 신호와 게이트 클락 신호에 따라 게이트 전압 신호를 해당 게이트 라인에 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 2 신호 출력부를 포함하는 화소 구동 회로를 제공한다.
상기 게이트 라인은 적어도 하나의 화소에 접속되고, 로직 하이의 상기 게이트 전압 신호가 해당 게이트 라인에 제공된 이후에 상기 구동 제어 신호에 따라 상기 해당 게이트 라인에 접속된 복수의 화소에 부스팅 전압을 제공하는 부스팅 전압 제공부를 더 포함하는 것이 바람직하다.
또한, 본 발명에 따른 제 Pn-2 스테이지 구동 신호 및 제 Pn+2 후단 스테이지 구동 신호 중 어느 하나의 신호에 따라 로직 하이의 구동 제어 신호를 생성하는 단계와, 로직 하이의 구동 클락 신호를 인가하여 로직 하이의 스테이지 구동 신호 를 생성하고, 상기 구동 제어 신호의 전압 레벨을 상승시키는 단계와, 로직 하이의 게이트 클락 신호를 인가하여 로직 하이의 게이트 전압 신호를 해당 게이트 라인에 인가하고, 상기 구동 제어 신호의 전압 레벨을 상승시키는 단계와, 로직 로우의 게이트 클락 신호를 인가하여 로직 로우의 게이트 전압 신호를 해당 게이트 라인에 인가하고, 상기 구동 제어 신호의 전압 레벨을 하강시키는 단계와, 로직 로우의 구동 클락 신호를 인가하여 로직 로우의 스테이지 구동 신호를 생성하고, 상기 구동 제어 신호의 전압 레벨을 하강 시키는 단계 및 제 Pn-2 스테이지 구동 신호 및 제 Pn+2 스테이지 구동 신호 중 나머지 하나의 신호에 따라 로직 로우의 구동 제어 신호를 생성하는 단계를 포함하는 화소 구동 회로의 구동 방법을 제공한다.
상기 로직 로우의 게이트 전압 신호를 해당 게이트 라인에 인가하는 단계 이후, 부스팅 전압을 상기 게이트 라인에 접속된 복수의 화소에 제공하는 단계를 더 포함하는 것이 가능하다.
상기 구동 제어 신호는 4H 구간 동안 로직 하이를 유지하고, 상기 구동 제어 신호가 로직 하이를 유지하는 4H 구간 중 마지막 1H 구간을 제외한 나머지 3H 구간 중 적어도 어느 한 구간 동안 상기 로직 하이의 게이트 전압 신호를 상기 해당 게이트 라인에 인가하고, 상기 마지막 1H 구간 동안 상기 부스팅 전압을 제공하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 방향 신호와, 전단 및 후단에 위치한 스테이지부의 스테이지 구동 신호에 따라 복수의 스테이지부 각각을 순방향 또는 역방향으 로 구동시켜 표시 패널이 회전하더라도 표시 패널의 상측부에서부터 순차적으로 게이트 라인에 게이트 턴온 전압을 제공할 수 있다.
또한, 본 발명은 스테이지부 내에 스테이지 구동 신호 출력부와 게이트 전압 신호 출력부를 두어 스테이지부의 순차 구동과 게이트 전압 신호의 제공을 분리시킴으로 인해 게이트 전압 신호가 인가되지 않더라도 복수의 스테이지부를 순차적으로 구동시킬 수 있다.
또한, 본 발명은 스테이지 구동 신호 출력부와 게이트 전압 신호 출력부의 동작을 제어하는 구동 제어 신호의 로직 하이의 구간을 게이트 전압 신호의 로직 하이 구간 보다 넓게 하여 로직 하이의 게이트 전압 신호가 인가된 이후에 상기의 구동 제어 신호를 이용하여 부스팅 전압을 화소에 제공할 수 있다.
또한, 본 발명은 구동 제어 신호의 전압 레벨을 상승시켜 부스팅 전압을 화소에 제공하는 박막 트랜지스터의 사이즈를 줄일 수 있어, 표시 패널의 양측 가장자리에 위치하는 스테이지부의 사이즈를 줄일 수 있다.
첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다. 도 2는 일 실시예에 따른 표시 장치의 사시도이다. 도 3은 일 실시예에 따른 제 1 및 제 2 게이 트 구동부를 설명하기 위한 블록도이다. 도 4는 일 실시예에 따른 스테이지부의 회로도이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100), 제 1 및 제 2 게이트 구동부(200-L, 200-R), 데이터 구동부(300) 및 신호 제어부(400)를 포함한다.
표시 패널(100)은 일 방향으로 연장된 복수의 게이트 라인(G1 내지 Gn) 및 게이트 라인(G1 내지 Gn)과 교차하는 방향으로 연장된 복수의 데이터 라인(D1 내지 Dm)을 구비한다. 표시 패널(100)은 게이트 라인(G1 내지 Gn)과 데이터 라인(D1 내지 Dm)에 접속된 복수의 화소(10)를 구비한다. 복수의 화소(10)는 각기 박막 트랜지스터(T) 및 화소 커패시터(Clc)를 포함한다. 또한, 화소(10)는 유지 커패시터(Cst)를 더 포함할 수 있다. 그리고, 복수의 화소(10)는 각기 적색(R), 녹색(G) 또는 청색(B)을 표시한다. 표시 패널(100)은 복수의 유지 커패시터(Cst)에 접속된 복수의 유지 라인(S1 내지 Sn)을 구비한다.
표시 패널(100)은 도 2에 도시된 바와 같이 투광성의 상부 기판(110)과 하부 기판(120)을 포함한다. 그리고, 표시 패널(100)의 하부 기판(120)에는 박막 트랜지스터(T), 게이트 라인(G1 내지 Gn), 데이터 라인(D1 내지 Dm) 그리고, 화소 커패시터(Clc)용 화소 전극 및 유지 커패시터(Cst)용 유지 전극이 마련된다. 상부 기판(110)에는 차광 패턴(예를 들어, 블랙 매트릭스), 컬러 필터 및 화소 커패시터(Clc)용 공통 전극이 마련된다. 상기 하부 기판(120)과 상부 기판(110) 사이에는 액정층이 마련된다. 여기서, 박막 트랜지스터(T)의 게이트 단자는 게이트 라인(G1 내지 Gn)에 접속되고, 소스 단자는 데이터 라인(D1 내지 Dm)에 접속되며, 드레인 단자는 화소 전극에 접속된다. 이를 통해 박막 트랜지스터(T)는 게이트 라인에 인가되는 게이트 턴온 신호에 따라 동작하여 데이터 라인(D1 내지 Dm)의 데이터 신호(즉, 계조 신호)를 화소 전극에 공급하여 화소 커패시터(Clc) 양단의 전계를 변화시킨다. 이를 통해 표시 패널(100) 내측의 액정의 배열을 변화시켜 백라이트로부터 공급된 광의 투과율을 조정할 수 있다. 이때, 화소 전극에는 액정의 배열 방향을 조정하기 위한 도메인 규제수단으로 다수의 절개 및/또는 돌기 패턴이 마련될 수 있고, 공통 전극에는 돌기 및/또는 절개 패턴이 마련될 수 있다. 본 실시예의 액정은 수직 배향 방식으로 배향되는 것이 바람직하다. 물론 이에 한정되지 않고, 액정에 따라 다양한 배향 방식이 적용될 수 있다.
상술한 구조의 표시 패널(100)의 외측에는 제 1 및 제 2 게이트 구동부(200-L, 200-R), 데이터 구동부(300) 및 신호 제어부(400)를 구비하는 제어 수단이 마련된다. 제어 수단은 표시 패널(100)에 구동을 위한 신호들을 공급하여 표시 패널(100)이 외부 광원을 받아 화상을 표시하도록 한다. 제어 수단의 요소들은 IC 칩 형태로 제작되어 표시 패널(100)과 전기적으로 접속된다. 이때, 각 요소들은 각기 칩 형태로 제작될 수 있고, 몇 개의 요소들이 하나의 칩 내에 집적될 수도 있다. 그리고, 제어 수단의 요소 중 일부는 표시 패널(100)의 제작시 함께 제작될 수 있다. 본 실시예에서는 제 1 및 제 2 게이트 구동부(200-L, 200-R)가 표시 패널(100)의 하부 기판에 집적된다. 즉, 도 2에 도시된 바와 같이 상부 기판(110)과 하부 기판(120)은 표시 영역(DP)과 주변 영역(PE)으로 분리된다. 이때, 표시패 널(100)의 복수의 화소(10)는 상부 및 하부 기판(110, 120)의 표시 영역(DP) 내에 매트릭스 배열된다. 그리고, 상기 주변 영역(PE)에는 제 1 및 제 2 게이트 구동부(200-L, 200-R)와 데이터 구동부(300)가 위치한다. 그리고, 주변 영역(PE)에 신호 제어부(400)가 접속된다.
이때, 주변 영역(PE)은 상부 기판(110)과 하부 기판(120)이 중첩된 중첩 영역(PE-A)과, 하부 기판(120)이 돌출된 돌출 영역(PE-B)을 구비한다. 여기서, 제 1 및 제 2 게이트 구동부(200-L, 200-R) 각각은 중첩 영역(PR-A)에 형성된다. 이때, 제 1 및 제 2 게이트 구동부(200-L, 200-R) 각각의 회로 요소는 표시 패널(100)의 박막 트랜지스터(T) 제작시 함께 제작된다. 그리고, 제 1 게이트 구동부(200-L)은 표시 영역(DP)의 좌측에 위치하고, 제 2 게이트 구동부(200-R)은 표시 영역(DP)의 우측에 위치한다. 제 1 게이트 구동부(200-L)은 홀수 번째 게이트 라인에 접속되고, 제 2 게이트 구동부(200-R)은 짝수 번째 게이트 라인에 접속된다. 또한, 도 2에 도시된 바와 같이 상기 주변 영역(PE)의 돌출 영역(PE-B)에는 데이터 구동부(300)가 실장될 수 있다. 그리고, 돌출 영역(PE-B)에는 신호 제어부(400)가 실장된 인쇄 회로 기판이 전기적으로 접속될 수도 있다. 상술한 인쇄 회로 기판에는 도시되지 않았지만, 상기 데이터 구동부 및 신호제어부의 구동과, 표시 패널의 구동을 위한 복수의 구동 전압을 생성하는 구동 전압 생성부가 실장될 수도 있다.
상술한 배치를 갖는 제어 수단들에 관해 설명하면 다음과 같다.
먼저, 신호 제어부(400)는 외부의 그래픽 제어기(도시하지 않음)로부터의 영상 신호(R, G, B)를 표시 패널(100)의 동작 조건에 맞게 처리하여 화소 데이터를 생성한다. 그리고, 신호 제어부(400)는 게이트 제어 신호 및 데이터 제어 신호를 포함하는 복수의 제어 신호를 생성한다. 신호 제어부(400)는 게이트 제어 신호를 제 1 및 제 2 게이트 구동부(200-L, 200-R)에 전송한다. 그리고, 신호 제어부(400)는 화소 데이터와 데이터 제어 신호를 데이터 구동부(300)에 제공한다. 게이트 제어 신호는 수직 동기 시작 신호(STV), 제 1 및 제 2 구동 클락 신호(PCKV-L, PCKV-R), 제 1 및 제 2 구동 클락 바 신호(PCKVB-L, PCKVB-R), 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R), 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R), 순방향 신호(DIR) 및 역방향 신호(DIRB)를 포함한다. 본 실시예에서는 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R), 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)의 파형을 조절하여 제 1 및 제 2 게이트 구동부(200-L, 200-R)를 국부적으로 구동할 수 있다. 이를 통해 표시 패널(100)의 화상을 국부적으로 변경할 수 있다. 데이터 제어 신호는 수평 동기 시작 신호, 로드 신호 및 데이터 클락 신호를 포함한다. 물론, 데이터 제어 신호는 공통 전압에 대한 계조 전압의 극성을 반전시키는 반전 신호를 더 포함할 수 있다.
데이터 구동부(300)는 데이터 신호(즉, 계조 신호)를 생성하여 각 데이터 라인(D1 내지 Dm)에 인가한다. 즉, 데이터 구동부(300)는 데이터 제어 신호에 따라 구동하여 입력된 디지털 형태의 화소 데이터를 아날로그 형태의 데이터 신호로 변환한다. 그리고, 데이터 구동부(300)는 변환된 데이터 신호를 복수의 데이터 라인(D1 내지 Dm)에 공급한다.
제 1 및 제 2 게이트 구동부(200-L, 200-R)는 수직 동기 시작 신호(STV)에 의해 동작하여 복수의 게이트 라인(G1 내지 Gn)에 순차적으로 게이트 턴온 전압 신호를 제공하고, 복수의 유지 라인(S1 내지 Sn)에 부스팅 전압(VBS)을 제공한다.
제 1 및 제 2 게이트 구동부(200-L, 200-R) 각각은 복수의 스테이지부(210-J-2, 210-J, 210-J+2, 210-J-1, 210-J+1, 210-J+3; 210)를 구비한다. 제 1 게이트 구동부(200-L)의 복수의 스테이지부(210-J-2, 210-J, 210-J+2)는 홀수 번째 게이트 라인에 각기 접속되고, 제 2 게이트 구동부(200-R)의 복수의 스테이지부(210-J-1, 210-J+1, 210-J+3)는 짝수 번째 게이트 라인에 각기 접속된다. 물론 이에 한정되지 않고, 상술한 경우와 반대의 경우도 가능하다. 여기서, 제 1 및 제 2 게이트 구동부(200-L, 200-R)가 순차 구동을 수행하는 것이 바람직하다. 즉, 제 1 게이트 구동부(200-L)는 홀수 번째 게이트 라인들에 접속되고, 제 2 게이트 구동부(200-R)는 짝수 번째 게이트 라인들에 접속된다. 따라서, 복수의 게이트 라인(G1 내지 Gn)에 순차적으로 게이트 턴온 전압 신호를 제공하기 위해서는 제 1 게이트 구동부(200-L)의 복수의 스테이지부(210-J-2, 210-J, 210-J+2)와, 제 2 게이트 구동부(200-L, 200-R)의 복수의 스테이지부(210-J-1, 210-J+1, 210-J+3)가 순차로 구동하는 것이 바람직하다. 제 1 게이트 구동부(200-L)의 제 J 스테이지부(210-J)를 통해 제 J 게이트 라인(Gj)에 게이트 턴온 전압 신호를 인가한 다음 제 2 게이트 구동부(200-R)의 제 J+1 스테이지부(210-J+1)를 통해 제 J+1 게이트 라인(Gj+1)에 게이트 턴온 전압 신호를 인가하는 것이 효과적이다.
본 실시예의 제 1 및 제 2 게이트 구동부(200-L, 200-R) 내의 복수의 스테이지부(210) 각각은 제 1 및 제 2 구동 클락 신호(PCKV-L, PCKV-R) 그리고 제 1 및 제 2 구동 클락 바 신호(PCKVB-L, PCKVB-R)에 따라 각기 스테이지 구동 신호(Pj-2, Pj-1, Pj, Pj+1, Pj+2, Pj+3)를 출력한다. 그리고, 복수의 스테이지부(210) 각각은 전단과 후단의 스테이지 구동 신호(Pj-2, Pj-1, Pj, Pj+1, Pj+2, Pj+3)와 순방향 신호(DIR) 및 역방향 신호(DIRB)에 따라 인에이블 된다. 복수의 스테이지부(210)는 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)에 따라 해당 게이트 라인(G1 내지 Gn)에 게이트 턴온 전압 신호를 제공한다. 또한, 복수의 스테이지부(210)는 스테이지부(210)의 노드 신호에 따라 부스트 전압(VBS)을 유지 라인(S1 내지 Sn)에 제공한다. 즉, 도 3에 도시된 바와 같이 제 J 스테이지부(210-J)는 방향 신호(즉, 순방향 신호(DIR) 및 역방향 신호(DIRB))와, 제 J-2 스테이지부(210-J-2)의 제 J-2 스테이지 구동 신호(Pj-2)와, 제 J+2 스테이지부(210-J+2)의 제 J+2 스테이지 구동 신호(Pj+2)에 따라 구동한다. 제 J 스테이지부(210-J)는 제 1 구동 클락 신호(PCKV-L), 제 1 구동 클락 바 신호(PCKVB-L), 제 1 게이트 클락 신호(CKV-L) 및 제 1 게이트 클락 바 신호(CKV-L)에 따라 제 J 스테이지 구동 신호(Pj)를 생성하고, 게이트 턴온 전압 신호를 제 j 게이트 라인(Gj)에 제공하고, 게이트 턴온 전압 신호가 제공된 이후에 부스트 전압(VBS)을 제 j 유지 라인(Sj)에 제공한다.
이와 같이 본 실시예의 제 1 및 제 2 게이트 구동부(200-L, 200-R) 각각의 복수의 스테이지부(210)는 별도의 스테이지 구동 신호(Pj-2, Pj-1, Pj, Pj+1, Pj+2, Pj+3) 그리고, 순방향 신호(DIR) 및 역방향 신호(DIRB)를 이용하여 상측 및 하측에 인접 배치된 스테이지부(120)를 인에이블 시키거나 디스에이블 시킬 수 있 다. 이를 통해 표시 패널(100)이 180도 회전하더라도 게이트 턴온 전압 신호를 표시 패널(100)의 상측에서부터 순차적으로 제공할 수 있게 된다. 또한, 인에이블된 복수의 스테이지부(210) 각각은 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R) 신호에 따라 게이트 턴온 전압 신호를 해당 게이트 라인에 제공한다. 따라서, 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)를 조절하여 게이트 턴온 전압 신호가 공급되는 게이트 라인(G1 내지 Gn)을 제어할 수 있다. 즉, 일부의 게이트 라인(G1 내지 Gn)에 게이트 턴온 전압 신호를 제공하고, 일부 게이트 라인(G1 내지 Gn)에는 게이트 턴온 전압 신호를 제공하지 않을 수 있다. 본 실시예의 제 1 및 제 2 게이트 구동부(200-L, 200-R) 각각의 첫번째 스테이지부 또는 마지막 스테이지부는 수직 동기 시작 신호에 따라 구동한다. 그리고, 제 1 게이트 구동부(200-L) 내의 복수의 스테이지부(210)는 각기 제 1 게이트 클락 신호(CKV-L)와 제 1 게이트 클락 바 신호(CKVB-L)를 번갈아 가며 제공 받는다. 즉, 예를 들어 제 1 게이트 구동부(200-L) 내의 복수의 스테이지부(210) 중 홀수번째 스테이지부에는 제 1 게이트 클락 신호(CKV-L)가 인가되고, 짝수번째 스테이지부에는 제 1 게이트 클락 바 신호(CKVB-L)가 인가된다. 또한, 제 2 게이트 구동부(200-R) 내의 복수의 스테이지부(210)는 각기 제 2 게이트 클락 신호(CKV-R)와 제 2 게이트 클락 바 신호(CKVB-R)를 번갈아 가며 제공 받는다.
상술한 복수의 스테이지부(210) 각각은 입력부(211), 리셋부(212), 제 1 및 제 2 신호 출력부(213, 214) 그리고, 부스팅 전압 제공부(215)를 구비한다. 하기 에서는 순방향 구동을 하는 제 J 스테이지부(210-j)를 기준으로 설명한다.
입력부(211)는 전단 스테이지부(즉, 제 J-2 스테이지부(210-J-2))의 출력인 제 J-2 스테이지 구동 신호(Pj-2)와, 후단 스테이지부(즉, J+2 스테이지부(210-J+2))의 출력인 제 J+2 스테이지 구동 신호(Pj+2)에 따라 순방향 신호(DIR) 또는 역방향 신호(DIRB)를 구동 제어 신호로 출력한다. 즉, 예를 들어 순방향 구동(즉, 제 1 스테이지부터 제 n 스테이지까지 순차적으로 구동)하는 경우, 입력부(211)는 전단 스테이지부의 출력인 제 J-2 스테이지 구동 신호(Pj-2)에 따라 순방향 신호(DIR)를 로직 하이의 구동 제어 신호로 출력한다. 이때, 순방향 구동의 경우 순방향 신호(DIR)가 로직 하이 신호가 되고, 역 방향 신호(DIRB)가 로직 로우 신호가 된다. 따라서, 순방향 구동시 입력부(211)는 후단 스테이지부의 출력인 제 J+2 스테이지 구동 신호(Pj+2)가 인가되면 역방향 신호(DIRB)를 로직 로우의 구동 제어 신호로 출력한다. 또한, 예를 들어 역방향 구동(즉, 제 n 스테이지부터 제 1 스테이지까지의 방향으로 순차적으로 구동)하는 경우, 입력부(211)는 후단 스테이지부의 출력인 제 J+2 스테이지 구동 신호(Pj+2)에 따라 역 방향 신호(DIRB)를 로직 하이의 구동 제어 신호로 출력한다. 그리고, 입력부(211)는 전단 스테이지부의 출력인 제 J-2 스테이지 구동 신호(Pj-2)가 인가되면 순방향 신호(DIR)를 로직 로우의 구동 제어 신호로 출력한다. 이때, 역방향 구동의 경우 순방향 신호(DIR)가 로직 로우 신호가 되고, 역 방향 신호(DIRB)가 로직 하이 신호가 된다.
이와 같은 입력부(211)는 도 4에 도시된 바와 같이, 제 J-2 스테이지 구동 신호(Pj-2)에 따라 순방향 신호(DIR) 입력단과 구동 제어 신호(ND) 출력단 간을 연 결하는 제 1 스위치와, 제 J+2 스테이지 구동 신호(Pj+2)에 따라 역방향 신호(DIR) 입력단과 구동 제어 신호(ND)출력단 간을 연결하는 제 2 스위치를 구비한다. 여기서, 제 1 및 제 2 스위치로 박막 트랜지스터를 사용한다. 즉, 제 1 박막 트랜지스터(T1)의 게이트 단자는 전단 스테이지부의 출력인 제 J-2 스테이지 구동 신호(Pj-2) 입력단에 접속되고, 소스 단자는 순방향 신호(DIR) 입력단에 접속되고, 드레인 단자는 구동 제어 신호(ND) 출력단에 접속된다. 제 1 박막 트랜지스터(T1)의 게이트 단자는 후단 스테이지부의 출력인 제 J+2 스테이지 구동 신호(Pj+2) 입력단에 접속되고, 소스 단자는 역방향 신호(DIRB) 입력단에 접속되고, 드레인 단자는 구동 제어 신호(ND) 출력단에 접속된다.
리셋부(212)는 구동 제어 신호(ND)와 제 1 구동 클락 신호(PCKV-L) 그리고, 로직 로우의 접지 신호(VSS)를 이용하여 리셋 제어 신호(RS)를 출력하고, 구동 제어 신호(ND)의 로직 레벨을 접지 레벨로 강하시킨다.
리셋부(212)는 리셋 제어 신호(RS)에 따라 구동 제어 신호(ND)의 로직 레벨을 접지 레벨로 강하시키는 제 3 스위치와, 상기 구동 제어 신호(ND)에 따라 리셋 제어 신호(RS) 출력단과 접지 신호 입력단 사이를 도통시키는 제 4 스위치와, 제 1 구동 클락 신호(PCKV-L) 입력단과 리셋 제어 신호(RS) 사이에 마련된 제 1 커패시터(C1)를 포함한다. 여기서, 제 3 및 제 4 스위치로 박막 트랜지스터를 사용한다. 즉, 제 3 박막 트랜지스터(T3)의 게이트 단자는 리셋 제어 신호(RS) 출력단에 접속되고, 소스 단자는 구동 제어 신호(ND) 입력단에 접속되고(이는 소스 단자가 입력부(211)의 구동 제어 신호(ND) 출력단에 접속됨을 의미함), 드레인 단자는 접지 신 호(VSS) 입력단에 접속된다. 제 4 박막 트랜지스터(T4)의 게이트 단자는 구동 제어 신호(ND) 입력단에 접속되고, 소스 단자는 리셋 제어 신호(RS) 출력단에 접속되고, 드레인 단자는 접지 신호(VSS) 입력단에 접속된다. 이를 통해 구동 제어 신호(ND)로 로직 하이의 신호가 인가되는 경우, 제 4 박막 트랜지스터(T4)가 턴온되어 로직 로우의 접지 신호(VSS)가 리셋 제어 신호(RS)로 출력된다. 그리고, 로직 로우의 구동 제어 신호(ND)가 인가되는 경우, 리셋 제어 신호(RS) 출력단은 플로팅된다. 이때, 로직 하이의 제 1 구동 클락 신호(PCKV-L)가 인가되면, 제 1 커패시터(C1)에 의해 리셋 제어 신호(RS) 출력단은 부스팅 되어 로직 하이 상태의 리셋 제어 신호(RS)가 출력된다. 이를 통해 제 3 박막 트랜지스터(T3)가 턴온되어 구동 제어 신호(ND)를 로직 로우의 접지 신호(VSS)로 강하시킨다.
제 1 신호 출력부(213)는 구동 제어 신호(ND)와 제 1 구동 클락 신호(PCKV-L)에 따라 로직 하이의 제 J 스테이지 구동 신호(Pj)를 출력하고, 상기 구동 제어 신호(ND)의 전압 레벨을 상승시킨다. 그리고, 제 1 신호 출력부(213)는 리셋 제어 신호(RS) 및 제 1 구동 클락 바 신호(PCKVB-L)에 따라 로직 로우의 제 J 스테이지 구동 신호(Pj)를 출력한다. 즉, 제 1 신호 출력부(213)는 리셋 제어 신호(RS) 및 제 1 구동 클락 바 신호(PCKVB-L)에 따라 제 J 스테이지 구동 신호(Pj)의 로직 레벨을 접지 레벨로 강하시킨다.
제 1 신호 출력부(213)는 구동 제어 신호(ND)에 따라 제 1 구동 클락 신호(PCKV-L)를 제 J 스테이지 구동 신호(Pj)로 출력하는 제 5 스위치와, 제 J 스테이지 구동 신호(Pj) 출력단과 구동 제어 신호(ND) 입력단 사이에 접속된 제 2 커패 시터(C2)와, 리셋 제어 신호(RS)에 따라 제 J 스테이지 구동 신호(Pj)의 로직 레벨을 접지 레벨로 강하시키는 제 6 스위치와, 제 1 구동 클락 바 신호(PCKVB-L)에 따라 제 J 스테이지 구동 신호(Pj)의 로직 레벨을 접지 레벨로 강하시키는 제 7 스위치를 구비한다. 여기서, 제 5 내지 제 7 스위치로 박막 트랜지스터를 사용한다. 제 5 박막 트랜지스터(T5)의 게이트 단자는 구동 제어 신호(ND) 입력단에 접속되고, 소스 단자는 제 1 구동 클락 신호(PCKV-L) 입력단에 접속되고, 드레인 단자는 제 J 스테이지 구동 신호(Pj) 출력단에 접속된다. 제 6 박막 트랜지스터(T6)의 게이트 단자는 리셋 제어 신호(RS) 입력단에 접속되고, 소스 단자는 제 J 스테이지 구동 신호(Pj) 출력단에 접속되고, 드레인 단자는 접지 신호(VSS) 입력단에 접속된다. 제 7 박막 트랜지스터(T7)의 게이트 단자는 제 1 구동 클락 바 신호(PCKVB-L) 입력단에 접속되고, 소스 단자는 제 J 스테이지 구동 신호(Pj) 출력단에 접속되고, 드레인 단자는 접지 신호(VSS) 입력단에 접속된다. 이를 통해 구동 제어 신호(ND)로 로직 하이가 인가되는 경우, 제 5 박막 트랜지스터(T5)가 턴온되고, 제 2 커패시터(C2)는 로직 하이의 구동 제어 신호(ND)에 해당하는 전위로 차징된다. 이어서, 제 1 구동 클락 신호(PCKV-L)가 로직 하이가 되면, 턴온된 제 5 박막 트랜지스터(T5)에 의해 로직 하이의 제 1 구동 클락 신호(PCKV-L)를 제 J 스테이지 구동 신호(Pj)로 출력한다. 이때, 제 J 스테이지 구동 신호(Pj)의 로직 레벨이 상승할 경우, 제 2 커패시터(C2)에 의해 구동 제어 신호(ND)가 부스팅 되어 그 전압 레벨이 상승하게 된다. 그리고, 리셋 제어 신호(RS) 또는 제 1 구동 클락 바 신호(PCKVB-L)가 로직 하이가 되는 경우, 제 6 박막 트랜지스터(T6) 또는 제 7 박막 트랜지스 터(T7)가 턴온되어 제 J 스테이지 구동 신호(Pj)의 로직 레벨을 로직 로우가 되게 한다. 즉, 제 1 신호 출력부(213)는 구동 제어 신호(ND)와 제 1 구동 클락 신호(PCKV-L)의 논리 곱을 수행하는 AND 게이트로 구동 제어 신호(ND)와 제 1 구동 클락 신호(PCKV-L) 모두가 로직 하이인 경우, 로직 하이의 제 J 스테이지 구동 신호(Pj)를 출력한다.
제 2 신호 출력부(214)는 구동 제어 신호(ND)와 제 1 게이트 클락 신호(CKV-L)에 따라 로직 하이의 제 J 게이트 턴온 전압 신호를 출력하고, 구동 제어 신호(ND)의 전압 레벨을 상승시킨다. 그리고, 제 2 신호 출력부(214)는 리셋 제어 신호(RS) 및 제 1 구동 클락 바 신호(PCKVB-L)에 따라 접지 레벨의 게이트 턴오프 전압을 출력한다.
제 2 신호 출력부(214)는 구동 제어 신호(ND)에 따라 제 1 게이트 클락 신호(CKV-L)를 제 J 게이트 턴온 전압으로 출력하는 제 8 스위치와, 제 J 게이트 턴온 전압 출력단과 구동 제어 신호(ND) 입력단 사이에 접속된 제 3 커패시터(C3)와, 리셋 제어 신호(RS)에 따라 제 J 게이트 턴온 전압 출력단의 로직 레벨을 접지 레벨로 강하시키는 제 9 스위치와, 제 1 구동 클락 바 신호(PCKVB-L)에 따라 제 J 게이트 턴온 전압 출력단 로직 레벨을 접지 레벨로 강하시키는 제 10 스위치를 구비한다. 여기서, 제 8 내지 제 10 스위치로 박막 트랜지스터를 사용한다. 제 8 박막 트랜지스터(T8)의 게이트 단자는 구동 제어 신호(ND) 입력단에 접속되고, 소스 단자는 제 1 게이트 클락 신호(CKV-L) 입력단에 접속되고, 드레인 단자는 제 J 게이트 턴온 전압 출력단에 접속된다. 제 9 박막 트랜지스터(T9)의 게이트 단자는 리셋 제어 신호(RS) 입력단에 접속되고, 소스 단자는 제 J 게이트 턴온 전압 출력단에 접속되고, 드레인 단자는 접지 신호(VSS) 입력단에 접속된다. 제 10 박막 트랜지스터(T10)의 게이트 단자는 제 1 구동 클락 바 신호(PCKVB-L) 입력단에 접속되고, 소스 단자는 제 J 게이트 턴온 전압 출력단에 접속되고, 드레인 단자는 접지 신호(VSS) 입력단에 접속된다. 이를 통해 구동 제어 신호(ND)로 로직 하이가 인가되는 경우, 제 8 박막 트랜지스터(T8)가 턴온되고, 제 3 커패시터(C3)는 로직 하이의 구동 제어 신호(ND)에 해당하는 전위로 차징된다. 이어서, 제 1 게이트 클락 신호(CKV-L)이 로직 하이가 되면, 턴온된 제 8 박막 트랜지스터(T5)에 의해 로직 하이의 제 1 게이트 클락 신호(CKV-L)를 제 J 게이트 턴온 전압으로 출력한다. 이때, 제 J 게이트 턴온 전압의 전압 레벨이 상승할 경우, 제 3 커패시터(C3)에 의해 구동 제어 신호(ND)가 부스팅 되어 그 전압 레벨이 상승하게 된다. 그리고, 리셋 제어 신호(RS) 또는 제 1 구동 클락 바 신호(PCKVB-L)가 로직 하이가 되는 경우, 제 9 박막 트랜지스터(T9) 또는 제 10 박막 트랜지스터(T10)가 턴온되어 제 J 게이트 턴온 전압 대신 접지 신호(VSS)가 게이트 턴오프 전압으로 출력된다. 즉, 제 2 신호 출력부(214)는 구동 제어 신호(ND)와 제 1 게이트 클락 신호(CKV-L)의 논리 곱을 수행하는 AND 게이트로 구동 제어 신호(ND)와 제 1 게이트 클락 신호(CKV-L) 모두가 로직 하이인 경우, 로직 하이의 게이트 턴온 전압 신호를 출력한다.
부스팅 전압 제공부(215)는 구동 제어 신호(ND)에 따라 부스팅 전압(VBS)을 제 J 유지 라인(Sj)에 제공한다. 이를 통해 해당 유지 커패시터(Cst)의 전하량을 상승시키고, 이를 통해 화소 커패시터(Clc)의 전하량을 상승시킨다. 부스팅 전압 제공부(215)는 구동 제어 신호(ND)에 따라 부스팅 전압(VBS) 입력단과, 부스팅 전압(VBS) 출력단 사이에 접속된 제 11 스위치를 포함한다. 이때, 제 11 스위치로 제 11 박막 트랜지스터(T11)를 사용한다.
상술한 바와 같이 로직 하이의 구동 제어 신호(ND)와 제 1 게이트 클락 신호(CKV-L)가 인가되는 경우 제 J 게이트 라인(Gj)에 게이트 턴온 전압이 인가된다. 게이트 턴온 전압은 1H 동안 제공된다. 이때, 데이터 라인(Dk)을 통해 제공된 데이터 신호(즉, 계조 신호)는 턴온된 박막 트랜지스터(T)에 의해 화소 커패시터(Clc)와 유지 커패시터(Cst)에 제공된다. 이어서, 제 1 게이트 클락 신호(CKV-L)가 로직 로우가 되면 제 J 게이트 라인(Gj)에 더 이상 게이트 턴온 전압이 제공되지 않는다. 이때, 화소 커패시터(Clc)와 유지 커패시터(Cst)는 제공된 데이터 신호에 해당하는 전하량이 차징되어 있다. 이후, 부스팅 전압(VBS)이 제 J 유지 라인(Sj)에 제공되면 유지 커패시터(Cst)에 차징된 전하량이 변화하게 된다. 유지 커패시터(Cst)의 전하량 변화를 통해 화소 커패시터(Clc)의 전하량이 변화될 수 있다.
하기에서는 파형도를 참조하여 본 실시예의 제 1 및 제 2 게이트 구동부(200-L, 200-R) 내의 스테이지부(210)의 순방향 동작을 설명한다. 순방향 동작은 회전되지 않은 상태의 표시 패널(100)의 상측부에서 하측부 방향으로 복수의 게이트 라인(G1 내지 Gn)에 순차적으로 게이트 턴온 전압 신호를 제공하는 동작을 지칭한다. 따라서, 복수의 스테이지부(210)도 표시 패널(100)의 상측부에서 하측부 방향으로 순차적으로 턴온된다. 후술되는 설명에서는 제 j 스테이지부의 동작을 중심으로 설명한다.
도 5는 일 실시예에 따른 제 1 및 제 2 게이트 구동부의 순방향 동작을 설명하기 위한 파형도이다.
먼저, 도 5에 도시된 파형도를 살펴보면 다음과 같다. 제 1 및 제 2 구동 클락 신호(PCKV-L, PCKV-R)는 한주기가 4H인 신호이다. 한주기 동안 제 1 및 제 2 구동 클락 신호(PCKV-L, PCKV-R)의 로직 하이 구간은 2H 이다. 그리고, 제 1 구동 클락 신호(PCKV-L)와 제 2 구동 클락 신호(PCKV-R)의 위상차는 1H 이다. 즉, 제 1 구동 클락 신호(PCKV-L)가 로직 하이가 되고, 1H 후에 제 2 구동 클락 신호(PCKV-R)가 로직 하이가 된다. 그리고, 제 1 구동 클락 바 신호(PCKVB-L)는 제 1 구동 클락 신호(PCKV-L)의 반전신호이고, 제 2 구동 클락 바 신호(PCKVB-R)는 제 2 구동 클락 신호(PCKV-R)의 반전 신호인 것이 효과적이다. 반전 신호는 주기가 같고, 로직 하이 구간과 로직 로우 구간이 반전된 신호를 지칭한다.
그리고, 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고, 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)는 한주기가 4H인 신호이다. 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고, 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)의 로직 하이 구간은 1H 이다. 제 1 게이트 클락 신호(CKV-L)의 상승 에지 구간은 제 1 구동 클락 신호(PCKV-L)의 상승 에지 구간과 동일하고, 제 1 게이트 클락 바 신호(CKVB-L)의 상승 에지 구간은 제 1 구동 클락 바 신호(PCKVB-L)의 상승 에지 구간과 동일하고, 제 2 게이트 클락 신호(CKV-R)의 상승 에지 구간은 제 2 구동 클락 신호(PCKV-R)의 상승 에지 구간과 동일하고, 제 2 게이트 클락 바 신호(CKVB-R)의 상승 에지 구간은 제 2 구동 클락 바 신호(PCKVB-R)의 상승 에지 구 간과 동일하다.
상술한 바와 같은 신호 파형을 통해 본 실시예의 제 1 및 제 2 게이트 구동부(200-L, 200-R)는 복수의 스테이지부(210)를 순차적으로 구동시킬 수 있고, 게이트 라인(G1 내지 Gn)에 게이트 턴온 전압 신호를 순차적으로 제공할 수 있다. 또한, 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고, 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)의 파형을 조절(즉, 상승 에지 구간을 생략)하여 일부 게이트 라인(Gl 내지 Gn)에 게이트 턴온 전압 신호를 제공하지 않을 수 있다.
도 5의 순방향으로 게이트 턴온 전압 신호를 제공할 경우를 살펴보면 다음과 같다. 순방향 동작을 수행함으로 순방향 신호(DIR)는 로직 하이 값을 갖고 역방향 신호를 로직 로우 값을 갖는다. 제 J 스테이지부(210-J)의 입력부(211)는 제 J-2 스테이지부(210-J-2)의 출력(즉, 전단 스테이지부 출력)인 로직 하이의 제 J-2 스테이지 구동 신호(Pj-2)를 제공받아 로직 하이의 순방향 신호(DIR)를 로직 하이의 구동 제어 신호(ND)로 출력한다. 이때, 리셋부(212)는 구동 제어 신호(ND)가 로직 하이를 유지하기 때문에 로직 로우의 리셋 제어 신호(RS)를 출력한다. 또한, 제 1 구동 클락 바 신호(PCKVB-L)가 로직 하이를 유지하기 때문에 제 1 및 제 2 신호 출력부(213, 214)는 각기 로직 로우의 제 J 스테이지 구동 신호(Pj)와 게이트 턴오프 전압을 출력한다.
이어서, 제 J-2 스테이지 구동 신호(Pj-2)는 2H 동안 로직 하이를 유지하다가 로직 로우가 된다. 이때, 제 J-2 스테이지 구동 신호(Pj-2)가 로직 하이를 유지하는 동안 구동 제어 신호(ND)는 로직 하이가 된다(도 5의 A 구간 참조). 그리고, 제 J-2 스테이지 구동 신호(Pj-2)가 로직 로우가 되는 순간 구동 제어 신호(ND) 출력단은 플로팅되어 로직 하이의 구동 제어 신호(ND)를 유지한다. 이때, 제 1 구동 클락 신호(PCKV-L)와 제 1 게이트 클락 신호(CKV-L)가 로직 하이가 된다. 이로인해, 제 1 신호 출력부(213)는 로직 하이의 제 1 구동 클락 신호(PCKV-L)를 제 J 스테이지 구동 신호(Pj)로 출력하고, 상기 구동 제어 신호(ND)를 부스팅 시켜 그 전압 레벨을 상승시킨다. 또한, 제 2 신호 출력부(214)는 로직 하이의 제 1 게이트 클락 신호(CKV-L)를 게이트 턴온 전압 신호로 하여 제 J 게이트 라인(Gj)에 출력하고, 상기 구동 제어 신호(ND)를 부스팅시켜 그 전압 레벨을 상승시킨다. 이와 같이 플로팅된 구동 제어 신호 출력단의 구동 제어 신호(ND)는 두번의 부스팅에 의해 최대의 전압 레벨을 유지하게 된다(도 5의 B 구간 참조). 예를 들어 구동 제어 신호(ND)의 전압 레벨이 10V이고, 로직 하이의 제 1 구동 클락 신호(PCKV-L)와 제 1 게이트 클락 신호(CKV-L) 각각의 전압 레벨이 10V일 경우 두번의 부스팅된 구동 제어 신호(ND)는 30V(10V + 10V + 10V) 가 된다.
이어서, 1H 시간 후에 제 1 게이트 클락 신호(CKV-L)은 로직 로우 레벨이 된다. 이로인해 제 2 신호 출력부(214)는 로직 로우의 게이트 턴오프 전압 신호를 제 J 게이트 라인(Gj)에 출력한다. 이를 통해 본 실시예에서는 1H 시간 동안 일 게이트 라인에 게이트 턴온 전압 신호를 제공할 수 있게 된다. 이때, 제 2 신호 출력부(214)에 의해 역 부스팅 현상이 발생된다. 즉, 역 부스팅 현상은 제 3 커패시터(C3)의 일단이 플로팅된 상태에서 타단의 전압레벨이 로직 하이에서 로직 로우로 변화되는 경우 일단의 전압 레벨도 동일하게 감소되는 현상을 지칭한다. 이와 같은 역 부스팅 현상에 의해 구동 제어 신호(ND)의 전압 레벨이 강하된다. 하지만, 이때, 구동 제어 신호(ND)의 부스팅 현상은 제 1 구동 클락 신호(PCKV-L)가 로직 하이를 유지하고 있기 때문에 감소될 뿐 상쇄되지는 않는다. 즉, 구동 제어 신호(ND)의 전압 레벨은 한번 부스팅된 전압 레벨을 유지한다(도 5의 C구간 참조). 이와 같이 본 실시예에서는 1H 동안 게이트 턴온 전압이 인가된 이후, 구동 제어 신호(ND)를 이용하여 부스팅 전압(VBS)을 화소(10)의 유지 커패시터(Cst)에 제공할 수 있다. 즉, 게이트 턴온 전압이 인가된 이후 앞뒤 영역에 구동 제어 신호(ND)가 계속적으로 로직 하이 레벨을 유지하도록 하고, 상기 영역에서 부스팅 전압(VBS)를 제공하여, 화소(10) 내의 액정 커패시터(Clc)의 전하량을 상승시킬 수 있다. 이때, 한번 부스팅된 전압 레벨의 구동 제어 신호(ND)가 제 11 박막 트랜지스터(T11)의 게이트 단자에 인가되어, 부스팅 전압(VBS)을 제 J 유지 라인(Sj)에 제공할 수 있다. 여기서, 한번 부스팅된 전압 레벨의 구동 제어 신호(ND)가 제 11 박막 트랜지스터(T11)의 게이트 단자에 인가됨으로 인해 제 11 박막 트랜지스터(T11)의 사이즈를 줄일 수 있다. 박막 트랜지스터는 게이트 단자에 인가되는 전압에 따라 채널을 통해 흐르는 전류량이 지수 함수적으로 증대된다. 따라서, 제 11 박막 트랜지스터(T11)의 사이즈가 작아 지더라도 부스팅 전압(VBS)의 전압 강하 없이 부스팅 전압을 제 J 유지 라인(Sj)에 제공할 수 있다. 이와 같이 제 11 박막 트랜지스터의 사이즈를 작게 제작하여 스테이지부(210) 전체의 사이즈를 줄일 수 있다.
그리고, 제 1 구동 클락 신호(PCKV-L)가 2H 동안 로직 하이 상태를 유지함으로 인해 제 1 신호 출력부(213)의 출력인 제 J 스테이지 구동 신호(Pj)도 2H 동안 로직 하이를 유지하게 된다. 이어서, 제 1 구동 클락 신호(PCKV-L)가 로직 로우가 되는 경우, 이의 반전 신호인 제 1 구동 클락 바 신호(PCKVB-L)가 로직 하이가 된다. 이를 통해 제 1 및 제 2 신호 출력부(213, 214)의 출력을 모두 로직 로우의 접지 레벨이 되도록 한다. 그리고, 제 J+2 스테이지 구동 신호(Pj+2)가 로직 하이가 되어 로직 로우의 역방향 제어 신호(DIRB)을 구동 제어 신호(ND)로 제공한다.
또한, 본 실시예의 제 1 및 제 2 게이트 구동부(200-L, 200-R) 내의 복수의 스테이지부(210)는 역방향 동작을 수행할 수 있다. 역방향 동작이란 표시 패널(100)의 하측부 방향에서 상측부 방향으로 복수의 게이트 라인(G1 내지 Gn)에 순차적으로 게이트 턴온 전압 신호를 제공하는 동작을 지칭한다. 따라서, 역방향 동작시 복수의 스테이지부(210)는 표시 패널(100)의 하측부에서 상측부 방향으로 순차적으로 턴온된다. 이때, 역 방향 동작은 표시 패널이 180도 회전하는 경우에 수행된다. 즉, 표시 패널의 상측부와 하측부가 뒤집힌 후에 역방향 동작을 수행하여 뒤집힌 표시 패널의 위쪽 영역(즉, 뒤집히기전 표시 패널의 하측부)에서 표시 패널의 아래쪽 영역(즉, 뒤집히기전 표시 패널의 상측부)으로 순차적으로 복수의 게이트 라인에 게이트 턴온 전압이 제공되도록 할 수 있다.
도 6은 일 실시예에 따른 제 1 및 제 2 게이트 구동부가 180도 회전한 상태의 블록도이다. 도 7은 일 실시예에 따른 스테이지부가 180도 회전한 상태의 회로도이다. 도 8은 일 실시예에 따른 제 1 및 제 2 게이트 구동부의 역방향 동작을 설명하기 위한 파형도이다.
표시 패널(100)이 180도 회전하는 경우, 각 스테이지부(210)에 제공되던 신 호가 변화된다. 이는 표시 패널(100)의 회전으로 인해 표시 패널(100)의 좌측 영역에 배치되었던 제 1 게이트 구동부(200-L)가 우측 영역으로 배치되고, 우측 영역에 배치되었던 제 2 게이트 구동부(200-R)가 좌측 영역으로 배치된다. 따라서, 제 1 게이트 구동부(200-L)는 제 2 구동 클락 신호(PCKV-R), 제 2 구동 클락 바 신호(PCKVB-R), 제 2 게이트 클락 신호(CKV-R) 및 제 2 게이트 클락 바 신호(CKVB-R)를 제공받는다. 그리고, 제 2 게이트 구동부(200-R)는 제 1 구동 클락 신호(PCKV-L), 제 1 구동 클락 바 신호(PCKVB-L), 제 1 게이트 클락 신호(CKV-L) 및 제 1 게이트 클락 바 신호(CKVB-L)를 제공받는다. 즉, 표시 패널(100)의 180도 회전으로 인해 제 1 게이트 구동부(200-L)의 배선 중 순방향 동작시 제 1 게이트 클락 신호(CKV-L)가 제공되던 배선에 제 2 게이트 클락 바 신호(CKVB-R)가 제공되고, 순방향 동작시 제 1 게이트 클락 바 신호(PCKVB-L)가 제공되던 배선에 제 2 게이트 클락 신호(CKV-R)가 제공되고, 순방향 동작시 제 1 구동 클락 신호(PCKV-L)가 제공되던 배선에 제 2 구동 클락 바 신호(PCKVB-R)가 제공되고, 순방향 동작시 제 1 구동 클락 바 신호(PCKVB-L)가 제공되던 배선에 제 2 구동 클락 신호(PCKV-R)가 제공된다. 또한, 제 2 게이트 구동부(200-R)의 배선중 순방향 동작시 제 2 게이트 클락 신호(CKV-R)가 제공되던 배선에 제 1 게이트 클락 바 신호(CKVB-L)가 제공되고, 순방향 동작시 제 2 게이트 클락 바 신호(PCKVB-R)가 제공되던 배선에 제 1 게이트 클락 신호(CKV-L)가 제공되고, 순방향 동작시 제 2 구동 클락 신호(PCKV-R)가 제공되던 배선에 제 1 구동 클락 바 신호(PCKVB-L)가 제공되고, 순방향 동작시 제 2 구동 클락 바 신호(PCKVB-R)가 제공되던 배선에 제 1 구동 클락 신호(PCKV-L)가 제공 된다.
상술한 바와 같이 표시 패널(100)의 회전을 통해 변화된 신호들을 제공받은 제 J 스테이지부(210-J)의 동작을 도 8의 파형도를 참조하여 설명하면 다음과 같다.
표시 패널(100)의 회전으로 인해 순방향 제어 신호(DIR)가 로직 로우 레벨이 되고, 역방향 제어 신호(DIRB)가 로직 하이 레벨이 된다. 또한, 제 J+2 스테이지부(210-J+2)가 먼저 동작하여 제 J+2 스테이지 동작 신호(Pj+2)가 먼저 로직 하이가 된다. 이로인해 입력부(211)는 로직 하이의 역방향 제어 신호(DIRB)를 구동 제어 신호(ND)로 출력한다. 이어서, 제 2 구동 클락 바 신호(PCKVB-R)와 제 2 게이트 클락 바 신호(CKVB-R)가 로직 하이가 되는 구간에서 제 1 신호 출력부(213)는 로직 하이의 제 J 스테이지 동작 신호(Pj)를 출력하고, 제 2 신호 출력부(214)는 로직 하이의 게이트 턴온 전압 신호를 제 J 게이트 라인에 제공한다. 이때, 구동 제어 신호(ND)는 제 1 및 제 2 신호 출력부(213)에 의해 두번 부스팅되어 그 전압 레벨이 상승한다. 이어서, 1H 시간후에 제 2 게이트 클락 바 신호(CKVB-R)가 로직 로우가 되어 제 J 게이트 라인(Gj)에 게이트 턴온프 전압 신호가 제공된다. 하지만, 제 2 구동 클락 바 신호(PCKVB-R)는 1H 구간 더 로직 하이를 유지하기 때문에 구동 제어 신호(ND)는 로직 하이 레벨을 유지할 수 있게 된다. 이때, 상기 구간(즉, 게이트 턴오프 전압이 인가된 직후의 구간)에서 부스팅 전압을 화소(10)의 유지 커패시터(Cst)에 제공할 수 있다.
또한, 본 실시예의 표시 장치는 표시 패널의 일부 구간의 화상을 변화시키는 부분적 구동을 수행할 수 있다. 이는 복수의 게이트 라인 중 일부 구간의 게이트 라인에 게이트 턴온 전압 신호를 제공하지 않을 수 있음을 의미한다.
도 9는 일 실시예에 따른 제 1 및 제 2 게이트 구동부의 부분적 동작을 설명하기 위한 파형도이다.
도 9에 도시된 바와 같이 본 실시예의 표시 장치는 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고, 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)를 이용하여 표시 패널(100)의 국부적인 영역에만 게이트 턴온 전압 신호와 데이터 신호(Data)를 제공하여 부분적 구동을 수행할 수 있다. 즉, 1 프레임 동안 제 1 및 제 2 구동 클락 신호(PCKV-L, PCKV-R) 그리고, 제 1 및 제 2 구동 클락 바 신호(PCKVB-L, PCKVB-R)는 그 로직 상태가 주기적으로 반복된다. 하지만, 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고, 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)는 1 프레임 동안 그 로직 상태가 불연속적으로 반복된다. 즉, 1 프레임의 일정 구간에서만 주기적으로 반복될 수 있다. 이와 같이, 제 1 및 제 2 구동 클락 신호(PCKV-L, PCKV-R) 그리고, 제 1 및 제 2 구동 클락 바 신호(PCKVB-L, PCKVB-R)의 로직 상태가 주기적으로 반복됨으로 인해 복수의 스테이지부(210) 내의 제 1 신호 출력부(213)는 각기 순차적으로 구동하여 스테이지 구동 신호를 순차적으로 출력할 수 있다. 그러나, 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고, 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)의 로직 상태를 불연속적으로 반복시킴으로 인해 복수의 스테이지부(210) 내의 제 2 신호 출력부(214)는 일부 구간에서만 게이트 턴온 전압을 출력할 수 있다.
하기에서는 도 3 및 도 4에 도시된 스테이지부(210)를 바탕으로 도 9의 파형도를 설명한다. 본 실시예에서는 제 1 게이트 클락 바 신호(CKVB-L)와 제 2 게이트 클락 바 신호(CKVB-R)의 두 주기 동안 로직 하이 구간이 발생되지 않도록 신호를 인가한다(도 9의 K1 및 K2 영역 참조). 이로인해 제 J-2 스테이지부(210-J-2)는 로직 로우의 제 1 게이트 클락 바 신호(CKVB-L)을 제공받게 된다. 이로 인해 제 J-2 스테이지부(210)의 제 2 신호 출력부(214)는 도 9에 도시된 바와 같이 제 J-2 게이트 라인(Gj-2)에 로직 하이의 게이트 턴온 신호를 제공하지 못하고, 로직 로우의 게이트 턴오프 전압만을 출력하게 된다. 하지만, 제 J-2 스테이지부(210)의 제 1 신호 출력부(213)는 정상적으로 로직 하이의 제 1 구동 클락 신호(PCKV-L)를 제공받아 2H 동안 로직 하이를 유지하는 제 J-2 스테이지 구동 신호(Pj-2)를 출력하게 된다. 또한, 제 J-1 스테이지부(210-J-1), 제 J+2 스테이지부(210-J+2) 및 제 J+3 스테이지부(210-J+3)는 로직 로우의 제 1 게이트 클락 바 신호(CKVB-L)와 제 2 게이트 클락 바 신호(CKVB-R)에 의해 제 J-1 게이트 라인(Gj-1), 제 J+2 게이트 라인(Gj+2) 그리고, 제 J+3 게이트 라인에 게이트 턴온 전압을 제공하지 못하게 된다. 그러나, 제 J 스테이지부(210-J)와 제 J+1 스테이지부(210-J+1)는 각기 로직 하이의 제 1 게이트 클락 신호(CKV-L)와 제 2 게이트 클락 신호(CKV-R)를 제공받기 때문에 각기 제 J 게이트 라인(Gj)과 제 J+1 게이트 라인(Gj+1)에 1H 기간 동안 순차적으로 게이트 턴온 전압을 제공할 수 있게 된다. 상기 게이트 턴온 전압이 제공되는 동안 데이터 라인을 통해 데이터 신호(Dj, Dj+1)를 제공하여 해당 화소(10)의 화소 커패시터(Clc)에 해당 데이터 신호를 제공할 수 있다.
또한, 본 실시예에 따른 스테이지부는 다양한 변형이 가능하다.
도 10은 일 실시예의 변형예에 따른 스테이지부의 회로도이다.
도 10을 참조하면, 본 변형예에 따른 제 J 스테이지부(210-J)는 입력부(211), 리셋부(212), 제 1 및 제 2 신호 출력부(213, 214) 그리고, 부스팅 전압 제공부(215)를 구비한다.
여기서, 부스팅 전압 제공부(215)는 구동 제어 신호(ND)에 따라 부스팅 전압(VBS)을 제 J 유지 라인(Sj)에 제공하는 제 11 박막 트랜지스터(T11)와, 제 1 제어 전압(VC1)에 따라 제 1 레벨의 공통 전압(VBH)을 제 J 유지 라인(Sj)에 제공하는 제 12 박막 트랜지스터(T12)와, 제 2 제어 전압(VC2)에 따라 제 2 레벨의 공통 전압(VBL)을 제 J 유지 라인(Sj)에 제공하는 제 13 박막 트랜지스터(T13)와, 구동 제어 신호(ND)에 따라 제 1 제어 전압(VC1)을 제 12 박막 트랜지스터(T12)에 제공하는 제 14 박막 트랜지스터(T14)와, 구동 제어 신호에 따라 제 2 제어 전압(VC2)을 제 13 박막 트랜지스터(T13)에 제공하는 제 15 박막 트랜지스터(T15)를 구비한다. 그리고, 제 12 박막 트랜지스터(T12)의 게이트 단자와, 제 1 레벨의 공통 전압(VBH) 입력단 사이에 접속된 제 4 커패시터(C4)와, 제 13 박막 트랜지스터(T13)의 게이트 단자와 제 2 레벨의 공통 전압(VBL) 입력단 사이에 접속된 제 5 커패시터(C5)를 더 구비한다.
이를 통해 상기 부스팅 전압 제공부(215)는 부스팅 전압(VBS)이 제공되지 않을 경우에는 제 J 유지 라인(Sj)에 제 1 레벨의 공통 전압(VBH) 또는 제 2 레벨의 공통 전압(VBL)을 제공할 수 있게 된다. 이때, 두 레벨의 공통 전압(VBH, VBL)을 제공하는 것은 반전구동을 위해 공통 전압의 레벨이 가변되기 때문이다.
또한, 본 발명의 표시 장치는 상술한 설명에 한정되지 않고, 다양한 변형이 가능하다.
예를 들어, 본 발명의 표시 장치는 별도의 게이트 클락 생성부를 구비할 수도 있다. 게이트 클락 생성부는 신호 제어부(400)로부터 제 1 및 제 2 구동 클락 신호(PCKV-L, PCKV-R) 그리고, 제 1 및 제 2 구동 클락바 신호(PCKVB-L, PCKVB-R)를 제공받아, 제 1 및 제 2 게이트 클락 신호(CKV-L, CKV-R) 그리고, 제 1 및 제 2 게이트 클락 바 신호(CKVB-L, CKVB-R)를 생성할 수도 있다. 또한, 제 1 및 제 2 게이트 구동부(200-L, 200-R)를 표시 패널(100)의 양측 영역에 배치시키지 않고, 일측 영역에 배치시킬 수도 있다.
또한, 상술한 표시 패널(100)로 액정 표시 패널뿐만 아니라 PDP(Plasma Display Panel) 또는 OLED(Organic Light Emitting Diode) 패널에 적용될 수도 있다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도.
도 2는 일 실시예에 따른 표시 장치의 사시도.
도 3은 일 실시예에 따른 제 1 및 제 2 게이트 구동부를 설명하기 위한 블록도.
도 4는 일 실시예에 따른 스테이지부의 회로도.
도 5는 일 실시예에 따른 제 1 및 제 2 게이트 구동부의 순방향 동작을 설명하기 위한 파형도.
도 6은 일 실시예에 따른 제 1 및 제 2 게이트 구동부가 180도 회전한 상태의 블록도.
도 7은 일 실시예에 따른 스테이지부가 180도 회전한 상태의 회로도.
도 8은 일 실시예에 따른 제 1 및 제 2 게이트 구동부의 역방향 동작을 설명하기 위한 파형도.
도 9는 일 실시예에 따른 제 1 및 제 2 게이트 구동부의 부분적 동작을 설명하기 위한 파형도.
도 10은 일 실시예의 변형예에 따른 스테이지부의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 화소 100 : 표시 패널
200-L, 200-R : 게이트 구동부 211 : 입력부
212 : 리셋부 213, 214 : 신호 출력부
215 : 부스팅 전압 제공부 300 : 데이터 구동부
400 : 신호 제어부
210-J-2, 210-J, 210-J+2, 210-J-1, 210-J+1, 210-J+3 : 스테이지부

Claims (25)

  1. 홀수 번째 게이트 라인에 접속된 제 1 게이트 구동부와 짝수 번째 게이트 라인에 접속된 제 2 게이트 구동부를 구비하는 화소 구동 회로에 있어서,
    상기 제 1 및 제 2 게이트 구동부 각각은 게이트 라인에 각기 접속된 복수의 스테이지부를 구비하고,
    상기 제 1 및 제 2 게이트 구동부 각각의 상기 복수의 스테이지부는,
    전단 스테이지부의 출력 중 하나인 전단 스테이지 구동 신호와 후단 스테이지부의 출력 중 하나인 후단 스테이지 구동 신호에 따라 구동 제어 신호를 출력하는 입력부;
    상기 구동 제어 신호와 구동 클락 신호에 따라 스테이지 구동 신호를 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 1 신호 출력부; 및
    상기 구동 제어 신호와 게이트 클락 신호에 따라 게이트 전압 신호를 해당 게이트 라인에 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 2 신호 출력부를 포함하는 화소 구동 회로.
  2. 청구항 1에 있어서,
    상기 입력부는 상기 전단 스테이지 구동 신호에 따라 순방향 신호가 입력되는 순방향 신호 입력단과 구동 제어 신호 출력단간을 연결하는 제 1 스위치와, 상기 후단 스테이지 구동 신호에 따라 상기 순방향 신호와 반대의 로직 레벨을 갖는 역방향 신호가 입력되는 역방향 신호 입력단과 상기 구동 제어 신호 출력단간을 연결하는 제 2 스위치를 포함하는 화소 구동 회로.
  3. 청구항 1에 있어서,
    상기 구동 제어 신호 및 상기 구동 클락 신호에 따라 리셋 제어 신호를 생성하는 리셋부를 더 포함하고,
    상기 리셋 제어 신호에 따라 상기 구동 제어 신호, 상기 스테이지 구동 신호 및 상기 게이트 전압 신호의 로직 레벨을 로직 로우로 변경시키는 화소 구동 회로.
  4. 청구항 3에 있어서,
    상기 리셋부는 상기 리셋 제어 신호에 따라 상기 구동 제어 신호의 로직 레벨을 접지 레벨로 강하시키는 제 3 스위치와, 상기 구동 제어 신호에 따라 리셋 제어 신호 출력단과 접지 신호 입력단 사이를 도통시키는 제 4 스위치와, 상기 구동 클락 신호 입력단과 상기 리셋 제어 신호 출력단 사이에 접속된 제 1 커패시터를 포함하는 화소 구동 회로.
  5. 청구항 3에 있어서,
    상기 제 1 신호 출력부는 로직 하이의 상기 구동 제어 신호와 상기 구동 클락 신호가 인가되는 경우 로직 하이의 상기 스테이지 구동 신호를 출력하고,
    상기 제 2 신호 출력부는 로직 하이의 상기 구동 제어 신호와 상기 게이트 클락 신호가 인가되는 경우 로직 하이의 상기 게이트 전압 신호를 출력하고,
    상기 구동 클락 신호의 로직 하이 구간은 1 프레임 구간 동안 주기적으로 반복되고, 상기 게이트 클락 신호의 로직 하이 구간은 1 프레임 구간 동안 주기적으로 반복되거나 1 프레임의 적어도 일부 구간에서 주기적으로 반복되는 화소 구동 회로.
  6. 청구항 4에 있어서,
    상기 제 1 신호 출력부는 상기 구동 제어 신호에 따라 상기 구동 클락 신호를 상기 스테이지 구동 신호로 출력하는 제 5 스위치와, 스테이지 구동 신호 출력단과 구동 제어 신호 입력단 사이에 접속된 제 2 커패시터와, 상기 리셋 제어 신호에 따라 상기 접지 레벨을 상기 스테이지 구동 신호로 출력하는 제 6 스위치와, 상기 구동 클락 신호에 따라 상기 접지 레벨을 상기 스테이지 구동 신호로 출력하는 제 7 스위치를 포함하는 화소 구동 회로.
  7. 청구항 4에 있어서,
    상기 제 2 신호 출력부는 상기 구동 제어 신호에 따라 상기 게이트 클락 신호를 게이트 전압 신호로 출력하는 제 8 스위치와, 게이트 전압 신호 출력단과 구동 신호 입력단 사이에 접속된 제 3 커패시터와, 상기 리셋 제어 신호에 따라 상기 접지 레벨을 상기 게이트 전압 신호로 출력하는 제 9 스위치와, 상기 구동 클락 신호에 따라 상기 접지 레벨을 상기 게이트 전압 신호로 출력하는 제 10 스위치를 포함하는 화소 구동 회로.
  8. 청구항 1에 있어서,
    상기 복수의 게이트 라인은 복수의 화소에 접속되며,
    로직 하이의 상기 게이트 전압 신호가 해당 게이트 라인에 제공된 이후에 상기 구동 제어 신호에 따라 상기 해당 게이트 라인에 접속된 복수의 화소에 부스팅 전압을 제공하는 부스팅 전압 제공부를 더 포함하는 화소 구동 회로.
  9. 청구항 8에 있어서,
    상기 부스팅 전압 제공부는 상기 구동 제어 신호에 따라 상기 부스팅 전압을 상기 화소에 제공하는 제 11 스위치와, 제 1 제어 전압에 따라 제 1 레벨의 공통 전압을 상기 화소에 제공하는 제 12 스위치와, 제 2 제어 전압에 따라 제 2 레벨의 공통 전압을 상기 화소에 제공하는 제 13 스위치와, 상기 구동 제어 신호에 따라 상기 제 1 제어 전압을 상기 제 12 스위치에 제공하는 제 14 스위치와, 상기 구동 제어 신호에 따라 상기 제 2 제어 전압을 상기 제 13 스위치에 제공하는 제 15 스위치를 포함하는 화소 구동 회로.
  10. 청구항 1에 있어서,
    상기 구동 클락 신호는,
    상기 제 1 게이트 구동부 및 상기 제 2 게이트 구동부 중 어느 하나의 구동 부 내의 상기 복수의 스테이지부 각각에 제공되는 제 1 구동 클락 신호 및 제 1 구동 클락 바 신호와,
    다른 하나의 구동부 내의 상기 복수의 스테이지부 각각에 제공되는 제 2 구동 클락 신호 및 제 2 구동 클락 바 신호를 포함하는 화소 구동 회로.
  11. 청구항 10에 있어서,
    상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호 각각의 주기는 4H 이고,
    한주기 안에서 상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호의 로직 하이 구간은 2H 이며,
    상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호의 위상차는 1H 이고,
    상기 제 1 구동 클락 바 신호는 상기 제 1 구동 클락 신호의 반전 신호이고, 상기 제 2 구동 클락 바 신호는 상기 제 2 구동 클락 신호의 반전 신호인 화소 구동 회로.
  12. 청구항 11에 있어서,
    상기 게이트 클락 신호는,
    상기 제 1 게이트 구동부 및 상기 제 2 게이트 구동부 중 어느 하나의 구동부 내의 상기 복수의 스테이지부 각각에 교번으로 제공되는 제 1 게이트 클락 신호 및 제 1 게이트 클락 바 신호와,
    다른 하나의 구동부 내의 상기 복수의 스테이지부 각각에 교번으로 제공되는 제 2 게이트 클락 신호 및 제 2 게이트 클락 바 신호를 포함하는 화소 구동 회로.
  13. 청구항 12에 있어서,
    상기 제 1 게이트 클락 신호, 상기 제 1 게이트 클락 바 신호, 상기 제 2 게이트 클락 신호 및 상기 제 2 게이트 클락 바 신호의 각각의 주기는 4H 이고,
    한주기 내에서 상기 제 1 게이트 클락 신호, 상기 제 1 게이트 클락 바 신호, 상기 제 2 게이트 클락 신호 및 상기 제 2 게이트 클락 바 신호의 각각의 로직 하이 구간은 1H이고,
    상기 제 1 게이트 클락 신호의 상승 에지 구간은 상기 제 1 구동 클락 신호의 상승 에지 구간과 동일하고,
    상기 제 1 게이트 클락 바 신호의 상승 에지 구간은 상기 제 1 구동 클락 바 신호의 상승 에지 구간과 동일하고,
    상기 제 2 게이트 클락 신호의 상승 에지 구간은 상기 제 2 구동 클락 신호의 상승 에지 구간과 동일하고,
    상기 제 2 게이트 클락 바 신호의 상승 에지 구간은 제 2 구동 클락 바 신호의 상승 에지 구간과 동일한 화소 구동 회로.
  14. 복수의 게이트 라인과, 상기 복수의 게이트 라인에 접속된 복수의 단위 화소 를 구비하는 표시 패널;
    구동 클락 신호와 게이트 클락 신호를 제공하는 신호 제어부;
    홀수 번째 게이트 라인들에 접속된 복수의 홀수 스테이지부를 구비하고, 상기 복수의 홀수 스테이지부 각각은 전단 및 후단에 위치하는 스테이지부의 출력 중 하나인 전단 및 후단 홀수 스테이지 구동 신호와 상기 구동 클락 신호에 따라 상기 전단 및 후단에 위치하는 스테이지부에 홀수 스테이지 구동 신호를 제공하고, 상기 전단 및 후단 홀수 스테이지 구동 신호와 상기 게이트 클락 신호에 따라 해당 홀수 번째 게이트 라인에 게이트 전압 신호를 제공하는 제 1 게이트 구동부; 및
    짝수 번째 게이트 라인들에 접속된 복수의 짝수 스테이지부를 구비하고, 상기 복수의 짝수 스테이지부 각각은 전단 및 후단에 위치하는 스테이지부의 출력 중 하나인 전단 및 후단 짝수 스테이지 구동 신호와 상기 구동 클락 신호에 따라 상기 전단 및 후단에 위치하는 스테이지부에 짝수 스테이지 구동 신호를 제공하고, 상기 전단 및 후단 짝수 스테이지 구동 신호와 상기 게이트 클락 신호에 따라 해당 짝수 번째 게이트 라인에 게이트 전압 신호를 제공하는 제 2 게이트 구동부를 포함하는 표시 장치.
  15. 청구항 14에 있어서,
    상기 복수의 홀수 스테이지부와 상기 복수의 짝수 스테이지부 각각은,
    전단 및 후단에 위치하는 스테이지부의 출력에 따라 구동 제어 신호를 출력하는 입력부;
    상기 구동 제어 신호와 상기 구동 클락 신호에 따라 홀수 또는 짝수 스테이지 구동 신호를 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 1 신호 출력부; 및
    상기 구동 제어 신호와 상기 게이트 클락 신호에 따라 게이트 전압 신호를 해당 게이트 라인에 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 2 신호 출력부를 포함하는 표시 장치.
  16. 청구항 15에 있어서,
    상기 복수의 홀수 스테이지부와 상기 복수의 짝수 스테이지부 내에 마련된 상기 제 1 신호 출력부는 1 프레임 동안 스테이지부가 접속된 상기 게이트 라인의 순서에 따라 순방향 순차 구동 및 역방향 순차 구동 중 어느 하나의 순차 구동을 하고,
    상기 복수의 홀수 스테이지부와 상기 복수의 짝수 스테이지부 내에 마련된 상기 제 2 신호 출력부는 1 프레임 동안 스테이지부가 접속된 상기 게이트 라인의 순서에 따라 순방향 순차 구동 및 역방향 순차 구동 중 어느 하나의 순차 구동을 하거나, 적어도 일부 영역에서만 순방향 순차 구동 및 역 방향 순차 구동 중 어느 하나의 순차 구동을 하고 나머지 영역에서는 구동하지 않는 표시 장치.
  17. 청구항 15에 있어서,
    상기 화소는 화소 커패시터와, 상기 화소 커패시터의 전하량을 유지하는 유 지 커패시터를 구비하고,
    상기 구동 제어 신호의 전압 레벨에 따라 상기 유지 커패시터에 부스팅 전압을 제공하는 부스팅 전압 제공부를 더 포함하는 표시 장치.
  18. 청구항 14에 있어서,
    상기 구동 클락 신호는 상기 복수의 홀수 스테이지부 각각에 제공되는 제 1 구동 클락 신호 및 제 1 구동 클락 바 신호와,
    상기 복수의 짝수 스테이지부 각각에 제공되는 제 2 구동 클락 신호 및 제 2 구동 클락 바 신호를 포함하고,
    상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호 각각의 주기는 4H 이고, 한주기 안에서 상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호의 로직 하이 구간은 2H 이며, 상기 제 1 구동 클락 신호와 상기 제 2 구동 클락 신호의 위상차는 1H 이고, 상기 제 1 구동 클락 바 신호는 상기 제 1 구동 클락 신호의 반전 신호이고, 상기 제 2 구동 클락 바 신호는 상기 제 2 구동 클락 신호의 반전 신호인 표시 장치.
  19. 청구항 18에 있어서,
    상기 게이트 클락 신호는 상기 복수의 홀수 스테이지부 각각에 교번으로 제공되는 제 1 게이트 클락 신호 및 제 1 게이트 클락 바 신호와, 상기 복수의 짝수 스테이지부 각각에 교번으로 제공되는 제 2 게이트 클락 신호 및 제 2 게이트 클락 바 신호를 포함하고,
    상기 제 1 게이트 클락 신호, 상기 제 1 게이트 클락 바 신호, 상기 제 2 게이트 클락 신호 및 상기 제 2 게이트 클락 바 신호의 각각의 주기는 4H 이고, 한주기 내에서 상기 제 1 게이트 클락 신호, 상기 제 1 게이트 클락 바 신호, 상기 제 2 게이트 클락 신호 및 상기 제 2 게이트 클락 바 신호의 각각의 로직 하이 구간은 1H이고, 상기 제 1 게이트 클락 신호의 상승 에지 구간은 상기 제 1 구동 클락 신호의 상승 에지 구간과 동일하고, 상기 제 1 게이트 클락 바 신호의 상승 에지 구간은 상기 제 1 구동 클락 바 신호의 상승 에지 구간과 동일하고, 상기 제 2 게이트 클락 신호의 상승 에지 구간은 상기 제 2 구동 클락 신호의 상승 에지 구간과 동일하고, 상기 제 2 게이트 클락 바 신호의 상승 에지 구간은 제 2 구동 클락 바 신호의 상승 에지 구간과 동일한 표시 장치.
  20. 청구항 14에 있어서,
    상기 표시 패널의 복수의 화소가 배치된 표시 영역과 상기 표시 영역 둘레에 마련된 주변 영역을 구비하고,
    상기 주변 영역의 양측 가장자리에 각기 상기 제 1 및 제 2 게이트 구동부가 배치된 표시 장치.
  21. 제 Pn-2 전단 스테이지부의 출력 중 하나인 제 Pn-2 스테이지 구동 신호와 제 Pn+2 스테이지부의 출력 중 하나인 제 Pn+2 스테이지 구동 신호에 따라 구동 제어 신호를 출력하는 입력부;
    상기 구동 제어 신호와 구동 클락 신호에 따라 스테이지 구동 신호를 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 1 신호 출력부; 및
    상기 구동 제어 신호와 게이트 클락 신호에 따라 게이트 전압 신호를 해당 게이트 라인에 출력하고, 상기 구동 제어 신호의 전압 레벨을 가변시키는 제 2 신호 출력부를 포함하는 화소 구동 회로.
  22. 청구항 21에 있어서,
    상기 게이트 라인은 적어도 하나의 화소에 접속되고,
    로직 하이의 상기 게이트 전압 신호가 해당 게이트 라인에 제공된 이후에 상기 구동 제어 신호에 따라 상기 해당 게이트 라인에 접속된 복수의 화소에 부스팅 전압을 제공하는 부스팅 전압 제공부를 더 포함하는 화소 구동 회로.
  23. 제 Pn-2 스테이지 구동 신호 및 제 Pn+2 후단 스테이지 구동 신호 중 어느 하나의 신호에 따라 로직 하이의 구동 제어 신호를 생성하는 단계;
    로직 하이의 구동 클락 신호를 인가하여 로직 하이의 스테이지 구동 신호를 생성하고, 상기 구동 제어 신호의 전압 레벨을 상승시키는 단계;
    로직 하이의 게이트 클락 신호를 인가하여 로직 하이의 게이트 전압 신호를 해당 게이트 라인에 인가하고, 상기 구동 제어 신호의 전압 레벨을 상승시키는 단계;
    로직 로우의 게이트 클락 신호를 인가하여 로직 로우의 게이트 전압 신호를 해당 게이트 라인에 인가하고, 상기 구동 제어 신호의 전압 레벨을 하강시키는 단계;
    로직 로우의 구동 클락 신호를 인가하여 로직 로우의 스테이지 구동 신호를 생성하고, 상기 구동 제어 신호의 전압 레벨을 하강 시키는 단계; 및
    제 Pn-2 스테이지 구동 신호 및 제 Pn+2 스테이지 구동 신호 중 나머지 하나의 신호에 따라 로직 로우의 구동 제어 신호를 생성하는 단계를 포함하는 화소 구동 회로의 구동 방법.
  24. 청구항 23에 있어서, 상기 로직 로우의 게이트 전압 신호를 해당 게이트 라인에 인가하는 단계 이후,
    부스팅 전압을 상기 게이트 라인에 접속된 복수의 화소에 제공하는 단계를 더 포함하는 화소 구동 회로의 구동 방법.
  25. 청구항 24에 있어서,
    상기 구동 제어 신호는 4H 구간 동안 로직 하이를 유지하고,
    상기 구동 제어 신호가 로직 하이를 유지하는 4H 구간 중 마지막 1H 구간을 제외한 나머지 3H 구간 중 적어도 어느 한 구간 동안 상기 로직 하이의 게이트 전압 신호를 상기 해당 게이트 라인에 인가하고, 상기 마지막 1H 구간 동안 상기 부스팅 전압을 제공하는 화소 구동 회로의 구동 방법.
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