JP2017037298A - 表示装置 - Google Patents

Abstract

【課題】ベゼル部の面積を減らした表示装置を提供すること。【解決手段】表示装置は、少なくとも一つのゲートライン及び少なくとも一つのデータラインを含む表示パネルと、少なくとも一つのゲートラインを駆動するための少なくとも一つのステージを含むシフトレジスタを含み、前記ステージは、表示パネルの表示領域に位置する少なくとも一つの表示駆動部及び表示パネルの非表示領域に位置する少なくとも一つの非表示駆動部を含む。少なくとも２つの第１の駆動部は、前記ゲートラインに並列に接続されてもよく、前記ゲートラインに同時にゲート信号を供給するものであってもよい。【選択図】図１

Description

本発明は、表示装置に関し、特に薄いベゼル（ｎａｒｒｏｗ ｂｅｚｅｌ）を持つことができる表示装置に関する。

表示装置は、映像を表示する複数の画素と、この複数の画素に接続された複数のゲートラインと、このゲートラインを駆動するためのゲートドライバと、を含む。

ゲートドライバは、表示パネルの非表示領域に位置するシフトレジスタを含む。

表示装置が大型化すればするほど、シフトレジスタのサイズも大きくなって、非表示領域でのシフトレジスタの占有面積が増加する。シフトレジスタの占有面積が増加すると、表示装置のベゼルが厚くなる。これにより、表示装置の体積が増加し、また、画面の没入度が落ちる問題点が発生する。

本発明は、前記のような問題点を解決するために案出されたものであり、その目的は、シフトレジスタに含まれた駆動部を表示パネルの表示領域と非表示領域に分散して配置することにより、ベゼル部の面積を減らした表示装置を提供することにある。

前記のような目的を達成するための本発明に係る表示装置は、少なくとも一つのゲートライン及び少なくとも一つのデータラインを含む表示パネルと、少なくとも一つのゲートラインを駆動するための少なくとも一つのステージを含むシフトレジスタと、を含み、ステージは、表示パネルの表示領域に位置する少なくとも一つの表示駆動部及び表示パネルの非表示領域に位置する少なくとも一つの非表示駆動部を含む。

少なくとも２つの表示駆動部は、ゲートラインに並列に接続される。

少なくとも２つの表示駆動部は、ゲートラインに同時にゲート信号を供給する。

表示駆動部は、ステージのセットノードに印加された信号に応じてゲートラインにゲート信号を供給する出力スイッチング素子を含む。

少なくとも２つの表示駆動部に備えられた出力スイッチング素子は、ゲートラインに同時にゲート信号を供給する。

表示駆動部は、外部からのセット制御信号に応じてステージのセットノードを充電するセットスイッチング素子をさらに含む。

表示駆動部は、ステージのセットノードとゲートラインの間に接続されたキャパシタをさらに含む。

セット制御信号は、垂直開始信号、ステージよりも先に駆動される前段ステージから出力されたゲート信号及び前段ステージに接続されたゲートラインからのゲート信号のいずれか一つである。

表示駆動部からのゲート信号は、ステージよりも以後に駆動される後段ステージ及びステージよりも以前に駆動される前段ステージの少なくとも一つにさらに供給される。

非表示駆動部は、ステージのリセットノードの信号に応じて、ゲートラインを放電させる第１の出力放電スイッチング素子と、外部からのリセット制御信号に応じてゲートラインを放電させる第２の出力放電スイッチング素子と、外部からの第１の制御信号及び第２の制御信号に応じてステージのリセットノードを充電及び放電させる反転部と、を含む。

表示駆動部及び非表示駆動部の少なくとも一つは、外部からのリセット制御信号に応じてステージのセットノードを放電させるリセットスイッチング素子をさらに含む。

リセット制御信号は、ダミー信号、ステージよりも以後に駆動される後段ステージからのゲート信号及び後段ステージに接続されたゲートラインからのゲート信号のいずれか一つである。

非表示駆動部は、外部からのセット制御信号に応じてステージのセットノードを充電するセットスイッチング素子と、ステージのセットノードに印加された信号に応じて、非表示駆動部の出力端子を介してゲート信号を出力する出力スイッチング素子と、ステージのリセットノードに印加された信号に応じてステージのセットノードを放電するホールディングスイッチング素子と、外部からのリセット制御信号に応じてステージのセットノードを放電するリセットスイッチング素子のうち少なくとも一つをさらに含む。

ステージのセットノード及びステージのリセットノードのうち少なくとも一つが表示駆動部及び非表示駆動部の少なくとも一つに位置する。

反転部は、第１の制御信号に応じてステージのリセットノードを充電する第１の反転スイッチング素子と、第２の制御信号に応じてステージのリセットノードを放電する第２の反転スイッチング素子と、を含む。

第１の制御信号は、クロックラインからのクロック信号であり、第２の制御信号は、ステージのセットノードに印加された信号及びゲートラインのゲート信号のいずれか一つである。

非表示駆動部の出力端子は、ゲートライン、ステージよりも以後に駆動される後段ステージ及びステージよりも以前に駆動される前段ステージの少なくとも一つに接続される。

表示駆動部は、ステージのリセットノードに印加された信号に応じてステージのセットノードを放電するホールディングスイッチング素子と、外部からのリセット制御信号に応じてステージのセットノードを放電するリセットスイッチング素子と、外部からのリセット制御信号に応じてゲートラインを放電させる出力放電スイッチング素子のうち少なくとも一つをさらに含む。

非表示駆動部は、外部からのリセット制御信号に応じてステージのセットノードを放電するリセットスイッチング素子を含む。

非表示駆動部は、外部からのセット制御信号に応じてステージのセットノードを充電するセットスイッチング素子をさらに含む。

非表示駆動部は、外部からのセット制御信号に応じてステージのリセットノードを放電させるセット補助スイッチング素子と、ステージのセットノードに印加された信号に応じて、非表示駆動部の出力端子を介してゲート信号を出力する出力スイッチング素子と、ステージのリセットノードに印加された信号に応じて非表示駆動部の出力端子を放電させる第１の出力放電スイッチング素子と、外部からの第１の制御信号及び第２の制御信号に応じてステージのリセットノードを充電及び放電する反転部と、外部からのリセット制御信号に応じてステージのセットノードを放電する第１のリセットスイッチング素子と、を含む。

非表示駆動部の出力端子は、ゲートライン、前記ステージよりも以後に駆動される後段ステージ及びステージよりも以前に駆動される前段ステージの少なくとも一つに接続される。

非表示駆動部は、外部からのリセット制御信号に応じて非表示駆動部の出力端子を放電する第２の出力放電スイッチング素子と、ステージのリセットノードに印加された信号に応じて非表示駆動部の出力端子を放電する第３の出力放電スイッチング素子と、外部からのリセット制御信号に応じて非表示駆動部の出力端子を放電する第４の出力放電スイッチング素子と、外部からのリセット制御信号に応じてステージのセットノードを放電する第２及び第３のリセットスイッチング素子のうち少なくとも一つをさらに含む。

表示装置は、表示領域に位置し、非表示駆動部に垂直開始信号及びクロック信号を送信するための垂直ライン及びクロックラインをさらに含む。

垂直ライン及び前記クロックラインは、データラインと平行である。

表示装置は、垂直ライン及びクロックラインにそれぞれ垂直開始信号及びクロック信号を供給するデータドライバをさらに含む。

本発明に係る表示装置は、次のような効果を提供する。

本発明によれば、シフトレジスタに含まれた駆動部が表示パネルの表示領域と非表示領域に分散して配置される。これにより、各駆動部に備えられた複数のスイッチング素子が表示領域と非表示領域に分散されて配置される。特に、他のスイッチング素子に比べて大きなチャネルを有する出力スイッチング素子とセットスイッチング素子が表示領域と非表示領域に分散されて配置されるため、非表示領域に位置する出力スイッチング素子及びセットスイッチング素子のサイズを小さくすることができる。これにより、表示装置のベゼルの厚さを減少させることができる。

本発明の一実施形態に係る表示装置を示す図である。 図１のＩ−Ｉ '線に沿って切った断面図である。 図２の表示パネルに含まれた画素を図式的に示す図である。 図３の垂直ライン、第１のクロックライン、及び第２のクロックラインを介して送信される垂直開始信号、第１のクロック信号及び第２のクロック信号の波形及びこの信号に応じて出力されたゲート信号の波形を示す図である。 図１の第ｎのステージのブロック構成図である。 図５の第ｎのステージの詳細構成図である。 図５の第ｎのステージの他の詳細構成図である。 図５の第ｎのステージのもう一つの詳細構成図である。 図５の第ｎのステージのもう一つの詳細構成図である。 図５の第ｎのステージのもう一つの詳細構成図である。 図５の第ｎのステージのもう一つの詳細構成図である。 図５の第ｎのステージのもう一つの詳細構成図である。

本発明の利点及び特徴、また、それらを達成する方法は、添付図面とともに詳細に後述されている実施例を参照すると、明確になるであろう。しかし、本発明は、以下に開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に本実施形態は、本発明が属する技術分野における通常の知識を持つ者に発明の範疇を完全に知らせるために提供されるものである。本発明は、請求項の範疇によって定義される。したがって、いくつかの実施形態では、よく知られている工程、よく知られている素子構造、及びよく知られている技術は、本発明が曖昧に解釈されることを避けるために具体的には説明されていない。明細書全体にわたって同一の参照符号は、同一の構成要素を指す。

図面において複数の層及び領域を明確に表現するために厚さを拡大して示す場合がある。また、明細書全体を通じて類似した部分については同一の図面符号を付けて示してある。層、膜、領域、板などの部分が他の部分の「上に」あるとするとき、これは他の部分の「真上に」ある場合だけでなく、その中間に他の部分がある場合も含む。逆にそれらの部分が他の部分の「真上に」あるとするときは、中間に他の部分がないことを意味する。また、層、膜、領域、板などの部分が他の部分の「下に」あるとするとき、これは他の部分の「すぐ下に」ある場合だけでなく、その中間に他の部分がある場合も含む。逆にそれらの部分が他の部分の「すぐ下に」あるとするときは、中間に他の部分がないことを意味する。

空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示されているように、一つの素子、または構成要素と他の素子、または構成要素との相関関係を容易に記述するために使用する。空間的に相対的な用語は、図面に示されている方向に加えて使用時または動作時の素子の互いに異なる方向を含む用語として理解されるべきである。例えば、図面に示されている素子を逆さにする場合、他の素子の「下（ｂｅｌｏｗ）」、または「下（ｂｅｎｅａｔｈ）」に記述された素子は、他の素子の「上（ａｂｏｖｅ）」に置かれていると解釈することができる。したがって、例示的な用語の「下」は、下と上の方向の両方を含むことができる。素子は、他の方向にも向くことができ、これにより、空間的に相対的な用語は、素子の向いた方向によって解釈することもできる。

本明細書において、ある部分が他の部分と連結されているとするとき、これは直接的に連結されている場合だけではなく、その中間に他の素子を間に置いて電気的に連結されている場合も含む。また、ある部分が何らかの構成要素を含むとするとき、これは特にそれに反対する記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

本明細書において、第１、第２、第３などの用語は、様々な構成要素を説明するために使用することができるが、このような構成要素は、前記用語によって限定されるものではない。前記用語は、一つの構成要素を他の構成要素から区別するために使用される。例えば、本発明の権利範囲から逸脱することなく、第１の構成要素が、第２または第３の構成要素などと表されることがあり、同様に、第２または第３の構成要素も交互に表すことができる。

他の定義がない場合、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野における通常の知識を有する者に共通して理解することができる意味で使用することができる。また、一般的に使用される辞書に定義されている用語は、明白に特別に定義されていない限り、理想的にまたは過度に解釈されない。

以下、図１〜図１２を参照して、本発明の一実施形態に係る表示装置について詳細に説明する。一方、以下の説明で使用される構成要素の名称は、明細書の作成を容易にすることを考慮して選択されたものであり、実際の商品の名称とは相違する場合もある。

図１は、本発明の一実施形態に係る表示装置を示す図であり、図２は、図１のＩ−Ｉ'線に沿って切った断面図であり、図３は、図２の表示パネルに含まれた画素を図式的に示した図である。

本発明の表示装置は、図１及び図２に示すように、表示パネル１００、データドライバ１３６、シフトレジスタＳＲ、及び回路基板１６８を含む。

表示パネル１００は、図２に示すように、下部パネル１０１、上部パネル１０２、液晶層１０３、及びシーリング（ｓｅａｌｉｎｇ）部１５５を含む。表示パネル１００は、表示領域(ＡＲ１)と非表示領域(ＡＲ２)に区分される。

表示パネル１００は、液晶パネルまたは有機発光ダイオードパネルなどのような多様な種類の表示装置に使用されるパネルでありうる。

シーリング部１５５は、下部パネル１０１と上部パネル１０２との間に位置する。具体的には、シーリング部１５５は、図２に示すように、下部パネル１０１の非表示領域(ＡＲ２)と上部パネル１０２の非表示領域(ＡＲ２)との間に位置する。シーリング部１５５は、例えば、図１に示すように、表示領域(ＡＲ１)を囲む閉曲線形状を有することができる。

液晶層１０３は、下部パネル１０１、上部パネル１０２、及びシーリング部１５５によって囲まれた空間に位置する。液晶層１０３は、負の誘電異方性を有し、垂直配向された液晶分子を含むことができる。これとは異なり、液晶層１０３は、光重合性物質を含むことができるため、この時の光重合性物質は、反応性モノマー（ｒｅａｃｔｉｖｅ ｍｏｎｏｍｅｒ）、または反応性メゾゲン（ｒｅａｃｔｉｖｅ ｍｅｓｏｇｅｎ）でありうる。

図２に示すように、下部パネル１０１は、上部パネル１０２よりも大きい面積を有する。下部パネル１０１と上部パネル１０２は、液晶層１０３を介して互いに対向する。

下部パネル１０１は、複数のゲートライン（ＧＬ１〜ＧＬｉ）、及び複数のデータライン（ＤＬ１〜ＤＬｊ）を含む。ゲートライン（ＧＬ１〜ＧＬｉ）及びデータライン（ＤＬ１〜ＤＬｊ）は、下部パネル１０１の下部基板上に位置する。

上部パネル１０２は、画素領域を定義する遮光層を含む。一方、この遮光層は、下部パネルに含まれていてもよい。遮光層は、画素領域を除いた部分で光が放出されることを防止する。

データライン（ＤＬ１〜ＤＬｊ）は、ゲートライン（ＧＬ１〜ＧＬｉ）と交差する。データライン（ＤＬ１〜ＤＬｊ）は、非表示領域(ＡＲ２)に延長されて、データドライバ１３６に接続される。

データドライバ１３６は、複数のデータ駆動集積回路１４７を含む。データ駆動集積回路１４７は、タイミングコントローラからデジタル映像データ信号及びデータ制御信号が供給される。データ駆動集積回路１４７は、データ制御信号に応じてデジタル映像データ信号をサンプリングした後、水平期間ごとに一つの水平ラインに該当するサンプリング映像データ信号をラッチし、ラッチされた映像データ信号をデータライン（ＤＬ１〜ＤＬｊ）に供給する。つまり、データ駆動集積回路１４７は、タイミングコントローラからのデジタル映像データ信号を電源供給部（図示せず）から入力されるガンマ電圧を用いて、アナログ映像信号に変換してデータライン（ＤＬ１〜ＤＬｊ）に供給する。

各データ駆動集積回路１４７は、データキャリア１４６に実装される。データキャリア１４６は、回路基板１６８と下部パネル１０１との間に接続される。例えば、データキャリア１４６のそれぞれは、回路基板１６８と下部基板３０１の非表示領域(ＡＲ２)の間に電気的に連結されることができる。

回路基板１６８に、前述したタイミングコントローラ及び電源供給部が位置するため、データキャリア１４６は、タイミングコントローラ及び電源供給部からの各種信号をデータ駆動集積回路１４７に送信する入力配線と、そのデータ駆動集積回路１４７から出力された映像データ信号を該当データライン（ＤＬ１〜ＤＬｊ）に送信する出力配線を含む。一方、少なくとも一つのデータキャリア１４６は、タイミングコントローラ及び電源供給部からの各種信号をシフトレジスタＳＲに送信するための補助配線をさらに含むことができるため、この補助配線は、下部パネル１０１に位置するパネルの配線に連結される。このパネルの配線は、補助配線とシフトレジスタＳＲを互いに連結する。パネルの配線は、ライン−オン−グラス（ｌｉｎｅ−ｏｎ−ｇｌａｓｓ）方式で下部パネル１０１の非表示領域(ＡＲ２)上に形成することができる。

表示パネル１００は、複数の画素（Ｒ、Ｇ、Ｂ）を含む。画素（Ｒ、Ｇ、Ｂ）は、図３に示すように、表示パネル１００の表示領域(ＡＲ１)に位置する。

画素（Ｒ、Ｇ、Ｂ）は、行列形態に配列される。画素（Ｒ、Ｇ、Ｂ）は、赤色映像を表示する赤色画素（Ｒ）、緑色映像を表示する緑色画素（Ｇ）、及び青色映像を表示する青色画素（Ｂ）に区分される。このとき、水平方向に隣接する赤色画素（Ｒ）、緑色画素（Ｇ）及び青色画素（Ｂ）は、一つの単位画像を表示するための単位画素となる。

第ｎの水平ライン（ｎは１〜ｉの何れか）に沿って配列されたｊ個の画素（以下、第ｎの水平ライン画素）は、第１〜第ｊのデータライン（ＤＬ１〜ＤＬｊ）のそれぞれに個別に接続される。併せて、この第ｎの水平ライン画素は、第ｎのゲートラインに共通して接続される。これにより、第ｎの水平ライン画素は、第ｎのゲート信号が共通に供給される。つまり、同一の水平ライン上に配列されたｊ個の画素は、すべて同一のゲート信号が供給されるが、互いに異なる水平ライン上に位置する画素は、互いに異なるゲート信号が供給される。

各画素（Ｒ、Ｇ、Ｂ）は、図示されていないが、薄膜トランジスタ、液晶容量キャパシタ、及び補助容量キャパシタを含んでいてもよい。

薄膜トランジスタは、ゲートラインからのゲート信号に応じてターン−オンされる。ターン−オンされた薄膜トランジスタは、データラインから提供されたアナログ映像データ信号を液晶容量キャパシタ及び補助容量キャパシタに供給する。

液晶容量キャパシタは、互いに対向して位置する画素電極と共通電極を含む。

補助容量キャパシタは、互いに対向して位置する画素電極と対向電極を含む。ここで、対向電極は、前段ゲートラインまたは共通電圧を送信する送信ラインでありうる。

ゲートライン（ＧＬ１〜ＧＬｉ）は、ゲートドライバによって駆動されるため、ゲートドライバは、図１に示すようなシフトレジスタＳＲを含む。

シフトレジスタＳＲは、図１に示すように、複数のステージ（ＳＴ１、ＳＴ２、ＳＴ３、...、ＳＴｉ）を含む。複数のステージ（ＳＴ１〜ＳＴｉ）は、複数のゲートライン（ＧＬ１〜ＧＬｉ）に一対一に接続される。各ステージは、自身に接続されたゲートラインを駆動する。例えば、一つのステージは、該当ゲートラインにゲート信号を供給することにより、その該当ゲートラインを駆動する。

一方、図示されていないが、シフトレジスタＳＲは、ダミーステージをさらに含むことができる。このダミーステージは、第ｉのステージをリセットさせるためのダミーゲート信号を出力する。シフトレジスタＳＲの構成に応じて、このダミーステージを、２つ以上備えることもできる。

各ステージ（ＳＴ１〜ＳＴｉ）は、それぞれセット制御信号及びリセット制御信号が供給される。ここで、いずれかの特定のステージに供給されるセット制御信号は、この特定のステージよりも先に動作されるステージ(つまり、前段ステージ）のいずれかから出力されたゲート信号でありうる。そして、この特定のステージに供給されるリセット制御信号は、この特定のステージよりも遅く動作するステージ（つまり、後段ステージ）のいずれかから出力されたゲート信号でありうる。ここで、前段ステージは、一つのフレーム期間（ＦＲ）のうち前記特定のステージよりも先にゲート信号を出力するステージを意味し、後段ステージは、一つのフレーム期間（ＦＲ）のうち前記特定のステージよりも遅くゲート信号を出力するステージを意味する。

一方、前述した特定のステージがフレーム期間（ＦＲ）の中で最初に動作する最初のステージ（例えば、第１のステージ（ＳＴ１））である場合、これに供給されるセット制御信号は、フレームの開始を知らせる垂直開始信号（ＳＴＶ）でありうる。この垂直開始信号（ＳＴＶ）は、タイミングコントローラ及びデータドライバ１３６の少なくとも一つから出力することができる。

一方、この特定のステージが一つのフレーム期間（ＦＲ）の中で最も遅く動作する最後のステージ（例えば、第ｉのステージ（ＳＴｉ））である場合、これに供給されるリセット制御信号は、ダミーステージから出力されたダミーゲート信号でありうる。これとは異なり、前述した垂直開始信号（ＳＴＶ）をこの第ｉのステージ（ＳＴｉ）のリセット制御信号として使用することもできる。このような場合、垂直開始信号（ＳＴＶ）によって第１のステージ（ＳＴ１）がセットされると共に、第ｉのステージ（ＳＴｉ）は、リセットされる。

各ステージ（ＳＴ１〜ＳＴｉ）は、ゲート信号を用いて、自身に接続されたゲートラインを駆動させる。併せて、各ステージ（ＳＴ１〜ＳＴｉ）は、そのゲート信号を用いて自分の後段に位置するステージ及び前段に位置するステージの動作を制御する。

一方、図示されていないが、第ｉのステージの後段に、第ｉのステージにダミーゲート信号を供給するダミーステージを設けることができる。シフトレジスタＳＲの構成に応じて、このダミーステージは、一つではなく複数で構成することができる。このダミーステージは、ゲートラインに連結されない。ダミーステージは、第ｉのステージからのゲート信号に応じてセットされ、垂直開始信号（ＳＴＶ）によってリセットされることができる。

一方、シフトレジスタＳＲの構成に応じて、各ステージ（ＳＴ１〜ＳＴｉ）は、ゲート信号を用いて、自身よりも前段に位置するステージのみの動作を制御することもできる。

ステージ（ＳＴ１〜ＳＴｉ）は、第１のステージから第ｉのステージまで順番にゲート信号を発生させる。第ｉのステージから最後のゲート信号が発生した後、ダミーステージがダミーゲート信号を出力する。このダミーゲート信号は、ゲートラインに供給されず、唯一の第ｉのステージにのみ印加される。

少なくとも一つのステージは、少なくとも一つの表示駆動部（ＤＤ）及び少なくとも一つの非表示駆動部（ＮＤ）を含むことができる。図１には、各ステージ（ＳＴ１〜ＳＴｉ）が一つの非表示駆動部（ＮＤ）及び複数の表示駆動部（ＤＤ）を含む例が示されている。

一つのステージに備えられた表示駆動部（ＤＤ）は、表示パネル１００の表示領域(ＡＲ１)に位置し、非表示駆動部（ＮＤ）は、表示パネル１００の非表示領域(ＡＲ２)に位置する。例えば、非表示駆動部（ＮＤ）は、シーリング部１５５と表示領域(ＡＲ１)との間の非表示領域(ＡＲ２)に位置することができる。シーリング部１５５と表示領域(ＡＲ１)との間の領域は、デッドスペース（ＤＳ；ｄｅａｄ ｓｐａｃｅ）とも呼ばれるため、非表示駆動部（ＮＤ）は、そのデッドスペース（ＤＳ）に位置することができる。

表示駆動部（ＤＤ）及び非表示駆動部（ＮＤ）は、遮光層に対応して位置する。つまり、表示駆動部（ＤＤ）及び非表示駆動部（ＮＤ）は、遮光層によって選別される。

ステージに含まれた表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）は、ゲートラインに接続される。このとき、非表示駆動部（ＮＤｎ）は、そのゲートラインに並列に接続される。表示駆動部（ＤＤｎ）の少なくとも２つは、ゲートラインに同時にゲート信号を供給することができる。例えば、図１の第１のゲートライン（ＧＬ１）に接続された表示駆動部（ＤＤｎ）の少なくとも２つは、その第１のゲートライン（ＧＬ１）に同時にゲート信号を供給することができる。

また、一つのゲートラインに共通的に接続された少なくとも一つの非表示駆動部（ＮＤｎ）と少なくとも一つの表示駆動部（ＤＤｎ）は、そのゲートラインに同時にゲート信号を供給することもできる。

一方、表示駆動部（ＤＤｎ）は、ゲートラインに接続されず、非表示駆動部（ＮＤｎ）の少なくとも一つにのみ接続されることができる。

一つのゲートラインに共通的に接続された表示駆動部（ＤＤｎ）は、すべて同一の構成を有することができる。

表示パネル１００は、図３に示すように、非表示領域(ＡＲ２)に位置する垂直ライン（ＳＴＬ１１）、第１のクロックライン（ＣＬ１１）、第２のクロックライン（ＣＬ２２）、及び放電用電源ライン（ＶＳＬ）、表示領域(ＡＲ１)に位置する垂直ライン（ＳＴＬ１）、第１のクロックライン（ＣＬ１）、及び第２のクロックライン（ＣＬ２）を含む。

非表示領域（ＡＲ２）の垂直ライン（ＳＴＬ１１）、第１のクロックライン（ＣＬ１１）、第２のクロックライン（ＣＬ２２）、及び放電用電源ライン（ＶＳＬ）は、データライン（ＤＬ１〜ＤＬｊ）と実質的に平行である。非表示領域(ＡＲ２)の垂直ライン（ＳＴＬ１１）、第１のクロックライン（ＣＬ１１）、第２のクロックライン（ＣＬ２２）、及び放電用電源ライン（ＶＳＬ）は、ゲートライン（ＧＬ１〜ＧＬｉ）と交差していない。

非表示領域の垂直ライン（ＳＴＬ１１）は、垂直開始信号（ＳＴＶ）を送信し、第１のクロックライン（ＣＬ１１）は、第１のクロック信号（ＣＬＫ１）を送信し、第２のクロックライン（ＣＬ２２）は、第２のクロック信号（ＣＬＫ２）を送信し、また、放電用の電源ライン（ＶＳＬ）は、放電用電圧（ＶＳＳ）を送信する。このとき、垂直開始信号（ＳＴＶ）、第１のクロック信号（ＣＬＫ１）、及び第２のクロック信号（ＣＬＫ２）は、タイミングコントローラから提供されることができる。つまり、非表示領域の垂直ライン（ＳＴＬ１１）、第１のクロックライン（ＣＬ１１）、及び第２のクロックライン（ＣＬ２２）は、タイミングコントローラから出力された垂直開始信号（ＳＴＶ）、第１のクロック信号（ＣＬＫ１）、及び第２のクロック信号（ＣＬＫ２）が供給されることができる。一方、放電用電圧（ＶＳＳ）は、図示されていない電源供給部から提供されることができる。

表示領域（ＡＲ１）の垂直ライン（ＳＴＬ１）、第１のクロックライン（ＣＬ１）、及び第２のクロックライン（ＣＬ２）は、データライン（ＤＬ１〜ＤＬｊ）と実質的に平行である。表示領域(ＡＲ１)の垂直ライン（ＳＴＬ１）、第１のクロックライン（ＣＬ１）、及び第２のクロックライン（ＣＬ２）は、隣接する画素間に位置する。表示領域(ＡＲ１)の垂直ライン（ＳＴＬ１１）、第１のクロックライン（ＣＬ１１）、第２のクロックライン（ＣＬ２２）、及び放電用電源ライン（ＶＳＬ）は、ゲートライン（ＧＬ１〜ＧＬｉ）と交差する。

表示領域(ＡＲ１)の垂直ライン（ＳＴＬ１）は、垂直開始信号（ＳＴＶ）を送信し、第１のクロックライン（ＣＬ１）は、第１のクロック信号（ＣＬＫ１）を送信し、また、第２のクロックライン（ＣＬ２）は、第２のクロック信号（ＣＬＫ２）を送信する。このとき、垂直開始信号（ＳＴＶ）、第１のクロック信号（ＣＬＫ１）、及び第２のクロック信号（ＣＬＫ２）は、データドライバ１３６から提供されることができる。つまり、表示領域(ＡＲ１)の垂直ライン（ＳＴＬ１）、第１のクロックライン（ＣＬ１）、及び第２のクロックライン（ＣＬ２）は、データドライバ１３６から出力された垂直開始信号（ＳＴＶ）、第１のクロック信号（ＣＬＫ１）、及び第２のクロック信号（ＣＬＫ２）が供給されることができる。

非表示領域(ＡＲ２)の垂直ライン（ＳＴＬ１１）に供給される垂直開始信号（ＳＴＶ）は、表示領域(ＡＲ１)の垂直ライン（ＳＴＬ１）に供給される垂直開始信号（ＳＴＶ）と同じであり、非表示領域（ＡＲ２）の第１のクロックライン（ＣＬ１１）に供給される第１のクロック信号（ＣＬＫ１）は、表示領域(ＡＲ１)の第１のクロックライン（ＣＬ１）に供給される第１のクロック信号（ＣＬＫ１）と同じであり、また、非表示領域(ＡＲ２)の第２のクロックライン（ＣＬ２２）に供給される第２のクロック信号（ＣＬＫ２）は、表示領域(ＡＲ１)の第２のクロックライン（ＣＬ２）に供給される第２のクロック信号（ＣＬＫ２）と同一である。

非表示駆動部（ＮＤ）の中で、いくつかの非表示駆動部（ＮＤ）は、非表示領域(ＡＲ２)の第１のクロックライン（ＣＬ１１）に共通に接続され、残りの非表示駆動部（ＮＤ）は、非表示領域(ＡＲ２)の第２のクロックライン（ＣＬ２２）に共通に接続される。例えば、図３に示すように、奇数番目のステージ（ＳＴ１、ＳＴ３、...）の非表示駆動部（ＮＤ）は、第１のクロックライン（ＣＬ１１）に共通に接続され、偶数番目のステージに（ＳＴ２、...、ＳＴｉ）の非表示駆動部（ＮＤ）は、第２のクロックライン（ＣＬ２２）に共通に接続されることができる。ここで、非表示駆動部（ＮＤ）の１フレーム期間（ＦＲ）で最初に駆動される非表示駆動部（ＮＤｎ）は、垂直ライン（ＳＴＬ１１）にさらに接続されることができる。

表示領域（ＡＲ１）のデータラインに沿って一列に配置された表示駆動部（ＤＤ）のうち、いくつかの表示駆動部（ＤＤ）は、表示領域(ＡＲ１)の第１のクロックライン（ＣＬ１）に共通に接続され、残りの表示駆動部（ＤＤ）は、表示領域(ＡＲ１)の第２のクロックライン（ＣＬ２）に共通に接続される。例えば、図３に示すように、奇数番目のステージ（ＳＴ１、ＳＴ３、...）の表示駆動部（ＤＤ）は、表示領域(ＡＲ１)の第１のクロックライン（ＣＬ１）に共通に接続され、偶数番目のステージ（ＳＴ２、...、ＳＴｉ）の表示駆動部（ＤＤ）は、表示領域(ＡＲ１)の第２のクロックライン（ＣＬ２）に共通に接続されることができる。ここで、表示駆動部（ＤＤ）の１フレーム期間（ＦＲ）で最初に駆動される表示駆動部（ＤＤｎ）は、垂直ライン（ＳＴＬ１）にさらに接続されることができる。

図４は、図３の垂直ライン（ＳＴＬ１１、ＳＴＬ１）、第１のクロックライン（ＣＬ１１、ＣＬ１）、及び第２のクロックライン（ＣＬ２２、ＣＬ２）を介して送信される垂直開始信号（ＳＴＶ）、第１のクロック信号（ＣＬＫ１）、及び第２のクロック信号（ＣＬＫ２）に対する波形、及びこの信号に応じて出力されたゲート信号の波形を示す図である。

図４に示すように、第１のクロック信号（ＣＬＫ１）は、第２のクロック信号（ＣＬＫ２）に対して１８０度反転された位相を有する。

第１及び第２のクロック信号（ＣＬＫ１、ＣＬＫ２）は、各ステージ（ＳＴ１〜ＳＴｉ）のゲート信号を生成するために使用される信号であり、各ステージ（ＳＴ１〜ＳＴｉ）は、これらの第１及び第２のクロック信号（ＣＬＫ１ 、ＣＬＫ２）のいずれかが供給されて、ゲート信号を出力する。例えば、奇数番目のステージ（ＳＴ１、ＳＴ３、...）は、第１のクロック信号（ＣＬＫ１）を使用してゲート信号を出力し、偶数番目のステージ（ＳＴ２、...、ＳＴｉ）は、第２のクロック信号（ＣＬＫ２）を使用してゲート信号を出力する。

第１のクロック信号（ＣＬＫ１）は、周期的に高電圧及び低電圧を有するパルス信号であって、第１のクロック信号（ＣＬＫ１）の高電圧は、以後に説明するステージ内のスイッチング素子をターン−オンさせることができるレベルを有する。同様に、第２のクロック信号（ＣＬＫ２）は、周期的に高電圧及び低電圧を有するパルス信号であって、第２のクロック信号（ＣＬＫ２）の高電圧は、以後に説明するステージ内のスイッチング素子をターン−オンさせることができるレベルを有する。

第１のクロック信号（ＣＬＫ１）の低電圧は、以後に説明されるステージ内のスイッチング素子をターン−オフさせることができるレベルを有する。同様に、第２のクロック信号（ＣＬＫ２）の低電圧は、以後に説明するステージ内のスイッチング素子をターン−オフさせることができるレベルを有する。

第１のクロック信号（ＣＬＫ１）の低電圧は、前述した放電用の電圧（ＶＳＳ）と同一でありうる。同様に、第２のクロック信号（ＣＬＫ２）の低電圧は、前述した放電用の電圧（ＶＳＳ）と同一でありうる。

垂直開始信号（ＳＴＶ）は、１フレーム期間（ＦＲ）の中で、時間的に最初に駆動される第１のステージ（ＳＴ１）に供給される。垂直開始信号（ＳＴＶ）は、その第１のステージ（ＳＴ１）をセットさせる役割をする。

垂直開始信号（ＳＴＶ）は、１フレーム期間（ＦＲ）で第１及び第２のクロック信号（ＣＬＫ１、ＣＬＫ２）より先に出力される。各クロック信号（ＣＬＫ１、ＣＬＫ２）は、１フレーム期間（ＦＲ）の間、複数回の高電圧を有するが、垂直開始信号（ＳＴＶ）は、その１フレーム期間（ＦＲ）の間、一度の高電圧を有する。

図４には、位相差を有する２種のクロック信号（ＣＬＫ１、ＣＬＫ２）、すなわち、２相クロック信号が使用される例が示されているが、この他にも位相差を有する３相以上のクロック信号が使用されることもある。

一方、図示されていないが、第１及び第２のクロック信号（ＣＬＫ１、ＣＬＫ２）は、重畳されるように出力されることができる。例えば、第１のクロック信号（ＣＬＫ１）のハイ区間が前半区間と後半区間に区分され、同様に、第２のクロック信号（ＣＬＫ２）のハイ区間が前半区間と後半区間に区分されたとき、第１のクロック信号（ＣＬＫ１）の後半部区間と第２のクロック信号（ＣＬＫ２）の前半区間が時間的に重畳されることができる。

また、垂直開始信号（ＳＴＶ）は、第１及び第２のクロック信号（ＣＬＫ１、ＣＬＫ２）のいずれかに重畳されることができる。このとき、垂直開始信号は、そのクロック信号と完全に重畳、又は一部が重畳されることができる。

以下、図５を参照して、各ステージ（ＳＴ１〜ＳＴｉ）の構成を詳細に説明する。なお、各ステージ（ＳＴ１〜ＳＴｉ）の構成は、実質的に同じなので、いずれかの第ｎのステージを代表的に説明する。

図５は、図１の第ｎのステージに対するブロック構成図である。

第ｎのステージ（ＳＴｎ）は、例えば、図５に示すように、一つの表示駆動部（ＤＤｎ）及び一つの非表示駆動部（ＮＤｎ）を含むことができる。

第ｎのステージ（ＳＴｎ）は、セット制御信号として、第ｎ−１のゲート信号（ＧＳｎ−１）が供給され、リセット制御信号として、第ｎ＋１のゲート信号（ＧＳｎ＋１）が供給されることができる。

第ｎ−１のゲート信号（ＧＳｎ−１）は、第ｎ−１のステージから出力され、第ｎ＋１のゲート信号（ＧＳｎ＋１）は、第ｎ＋１のステージから出力される。一方、ステージの構成に応じて、セット制御信号は、第ｎ−ｙのゲート信号（ｙは、２より大きく、ｎより小さい自然数）のように、より前段に位置するステージから出力されたゲート信号でありうる。また、リセット制御信号は、第ｎ＋ｚのゲート信号（ｚは、２より大きい自然数）のように、より後段に位置するステージから出力されたゲート信号でありうる。ただし、第ｎのステージ（ＳＴｎ）が１フレーム期間（ＦＲ）の中で最初に駆動される第１のステージ（ＳＴ１）である場合、 第ｎのステージ（ＳＴｎ）は、前段ステージからのゲート信号の代わりに垂直開始信号（ＳＴＶ）が供給されてセットされる。また、第ｎのステージ（ＳＴｎ）が１フレーム期間（ＦＲ）の中で最後に駆動される第ｉのステージ（ＳＴｉ）の場合、第ｎのステージ（ＳＴｎ）は、垂直開始信号（ＳＴＶ）またはダミーゲート信号が供給されてリセットされる。

第ｎ−１のゲート信号（ＧＳｎ−１）は、表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）の少なくとも一つに供給されることができる。図５には、第ｎ−１のゲート信号（ＧＳｎ−１）が表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）の両方に供給される一つの例が示されている。このような場合、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、第ｎ−１のステージの表示駆動部から出力された第ｎ−１のゲート信号（ＧＳｎ−１）が供給され、第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、第ｎ−１のステージの非表示駆動部から出力された第ｎ−１のゲート信号（ＧＳｎ−１）が供給されることができる。これとは異なり、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）は、すべて第ｎ−１のステージの表示駆動部から出力された第ｎ−１のゲート信号（ＧＳｎ−１）が共通に供給されることができる。また、これとは異なり、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）は、すべて第ｎ−１のステージの非表示駆動部から出力された第ｎ−１のゲート信号（ＧＳｎ−１）が共通に供給されることができる。

第ｎ＋１のゲート信号（ＧＳｎ＋１）は、表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）の少なくとも一つに供給されることができる。図５には、第ｎ＋１のゲート信号（ＧＳｎ＋１）が表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）の両方に供給される一つの例が示されている。 このような場合、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、第ｎ＋１のステージの表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）が供給され、第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、第ｎ＋１のステージの非表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）が供給されることができる。これとは異なり、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）は、すべて第ｎ＋１のステージの表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）が共通に供給されることができる。また、これとは異なり、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）は、すべて第ｎ＋１のステージの非表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）が共通に供給されることができる。

クロック信号は、表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）の少なくとも一つに供給されることができる。図５には、第１のクロック信号（ＣＬＫ１）が表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）の両方に供給される一つの例が示されている。このとき、表示駆動部（ＤＤｎ）に供給される第１のクロック信号（ＣＬＫ１）と非表示駆動部（ＮＤｎ）に供給される第１のクロック信号（ＣＬＫ１）は、互いに異なるクロックラインを介して提供されることができる。例えば、表示駆動部（ＤＤｎ）は、表示領域(ＡＲ１)に位置する第１のクロックライン（ＣＬ１）から第１のクロック信号（ＣＬＫ１）が供給され、非表示駆動部（ＮＤｎ）は、非表示領域(ＡＲ２)に位置する他の第１のクロックライン（ＣＬ１１）から第１のクロック信号（ＣＬＫ１）が供給されることができる。これとは異なり、表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）は、すべて表示領域(ＡＲ１)に位置する第１のクロックライン（ＣＬ１）から第１のクロック信号（ＣＬＫ１）が共通に供給されることができる。また、これとは異なり、表示駆動部（ＤＤｎ）及び非表示駆動部（ＮＤｎ）は、すべて非表示領域(ＡＲ２)に位置する第１のクロックライン（ＣＬ１１）から第１のクロック信号（ＣＬＫ１）が共通に供給されることができる。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、第ｎ−１のゲート信号（ＧＳｎ−１）のようなセットの制御信号によってセットされる。セットされた第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、第１のクロック信号（ＣＬＫ１）を用いて第ｎのゲート信号（ＧＳｎ）を生成し、この第ｎのゲート信号（ＧＳｎ）を第ｎのゲートライン（ＧＬｎ）に供給する。このとき、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）から出力された第ｎのゲート信号（ＧＳｎ）は、第ｎ−１のステージ及び第ｎ＋１のステージの少なくとも一つにさらに供給されることができる。例えば、その第ｎのゲート信号（ＧＳｎ）は、第ｎ＋１のステージの表示駆動部及び第ｎ−１のステージの表示駆動部に供給されることができる。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、第ｎ＋１のゲート信号（ＧＳｎ＋１）のようなリセット制御信号によってリセットされる。リセットされた第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、第ｎのゲート信号（ＧＳｎ）の出力を遮断する。このため、例えば、リセットされた第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、自分に入力された第１のクロック信号（ＣＬＫ１）が第ｎのゲートライン（ＧＬｎ）に出力されることを遮断する。一方、第ｎのゲートライン（ＧＬｎ）の信号安定化のために、リセットされた第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、第ｎのゲートライン（ＧＬｎ）に放電用電圧（ＶＳＳ）を出力する動作をさらに行うこともできる。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、第ｎ−１のゲート信号（ＧＳｎ−１）のようなセット制御信号によってセットされる。セットされた第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、第１のクロック信号（ＣＬＫ１）を用いて第ｎのゲート信号（ＧＳｎ）を生成し、この第ｎのゲート信号（ＧＳｎ）を第ｎのゲートライン（ＧＬｎ）に供給する。このとき、第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）から出力された第ｎのゲート信号（ＧＳｎ）は、第ｎ−１のステージ及び第ｎ＋１のステージの少なくとも一つにさらに供給されることができる。例えば、その第ｎのゲート信号（ＧＳｎ）は、第ｎ＋１のステージの非表示駆動部及び第ｎ−１のステージの非表示駆動部に供給されることができる。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、第ｎ＋１のゲート信号（ＧＳｎ＋１）のようなリセット制御信号によってリセットされる。リセットされた第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、第ｎのゲート信号（ＧＳｎ）の出力を遮断する。このため、例えば、リセットされた第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、自分に入力された第１のクロック信号（ＣＬＫ１）が第ｎのゲートライン（ＧＬｎ）に出力されることを遮断する。一方、第ｎのゲートライン（ＧＬｎ）の信号安定化のために、リセットされた第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）は、第ｎのゲートライン（ＧＬｎ）に放電用電圧（ＶＳＳ）を出力する動作をさらに行うことができる。

一方、図５に示された構造とは異なり、第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、ゲートラインに接続されていない場合もある。このような場合、第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）に出力された第ｎのゲート信号（ＧＳｎ）は、第ｎ＋１のステージ及び第ｎ−１のステージの少なくとも一つにのみ供給される。つまり、第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）からの第ｎのゲート信号（ＧＳｎ）は、第ｎのゲートライン（ＧＬｎ）を含むどのようなゲートラインにも印加されない。このような場合、第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）の動作を制御する。例えば、第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）は、第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）をリセットさせることができる。

図６は、図５の第ｎのステージ（ＳＴｎ）の詳細構成図である。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）（以下、第ｎの表示駆動部（ＤＤｎ））は、図６に示すように、セットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）を含むことができる。

第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）は、外部からのセット制御信号に応じて第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を充電する。セット制御信号は、第ｎ−１のステージからの第ｎ−１のゲート信号（ＧＳｎ−１）でありうる。第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）は、第ｎ−１のステージからの第ｎ−１のゲート信号（ＧＳｎ−１）に基づいてターン−オンまたはターン−オフされ、ターン−オン時、第ｎ−１のステージの出力端子と第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を電気的に接続する。第ｎ−１のステージは、これの出力端子を介して第ｎ−１のゲート信号（ＧＳｎ−１）を出力する。

第ｎの表示駆動部（ＤＤｎ）の出力スイッチング素子（Ｔｒ２）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）に印加された信号に応じて、第ｎのゲートライン（ＧＬｎ）に第ｎのゲート信号（ＧＳｎ）を供給する。第ｎの表示駆動部（ＤＤｎ）の出力スイッチング素子（Ｔｒ２）は、第１のクロック信号（ＣＬＫ１）を第ｎのゲート信号（ＧＳｎ）として出力する。第ｎの表示駆動部（ＤＤｎ）の出力スイッチング素子（Ｔｒ２）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）の信号に応じてターン−オンまたはターン−オフされ、ターン−オン時の表示領域(ＡＲ１)の第１のクロックライン（ＣＬ１）と第ｎのゲートライン（ＧＬｎ）を電気的に接続する。このとき、出力スイッチング素子（Ｔｒ２）は、第ｎの表示駆動部（ＤＤｎ）の出力端子（ＯＴ１）を介して、第ｎのゲートライン（ＧＬｎ）に接続される。

第ｎの表示駆動部（ＤＤｎ）のキャパシタ（Ｃ１）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）と第ｎのゲートライン（ＧＬｎ）との間に接続される。なお、このキャパシタ（Ｃ１）は、出力スイッチング素子（Ｔｒ２）のゲート電極とドレイン電極との間の寄生キャパシタに置き換えることができる。ここで、出力スイッチング素子（Ｔｒ２）のドレイン電極は、第ｎの表示駆動部（ＤＤｎ）の出力端子（ＯＴ１）に該当する。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）（以下、第ｎの非表示駆動部（ＮＤｎ））は、図６に示すように、セットスイッチング素子（Ｔｒ１１）、出力スイッチング素子（Ｔｒ２２）、第１の出力放電スイッチング素子（Ｔｒ３１）、第２の出力放電スイッチング素子（Ｔｒ３２）、反転部（ＩＮＶ）、ホールディングスイッチング素子（Ｔｒ５５）、リセットスイッチング素子（Ｔｒ６６）、及びキャパシタ（Ｃ１１）を含む。

第ｎの非表示駆動部（ＮＤｎ）のセットスイッチング素子（Ｔｒ１１）は、外部からのセット制御信号に応じて第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を充電する。セット制御信号は、第ｎ−１のステージからの第ｎ−１のゲート信号（ＧＳｎ−１）でありうる。第ｎの非表示駆動部（ＮＤｎ）のセットスイッチング素子（Ｔｒ１）は、第ｎ−１のステージからの第ｎ−１のゲート信号（ＧＳｎ−１）によってターン−オンまたはターン−オフされ、ターン−オン時の第ｎ−１のステージの出力端子と第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を電気的に接続する。第ｎ−１のステージは、これの出力端子を介して第ｎ−１のゲート信号（ＧＳｎ−１）を出力する。

第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）に印加された信号に応じて、第ｎのゲートライン（ＧＬｎ）に第ｎのゲート信号（ＧＳｎ）を供給する。第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）は、第１のクロック信号（ＣＬＫ１）を第ｎのゲート信号（ＧＳｎ）として出力する。第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）の信号によってターン−オンまたはターン−オフされ、ターン−オン時の非表示領域(ＡＲ２)の第１のクロックライン（ＣＬ１１）と第ｎのゲートライン（ＧＬｎ）を電気的に接続する。このとき、出力スイッチング素子（Ｔｒ２２）は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）を介して、第ｎのゲートライン（ＧＬｎ）に接続される。

第ｎの非表示駆動部（ＮＤｎ）の第１の出力放電スイッチング素子（Ｔｒ３１）は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）の信号に応じて、第ｎのゲートライン（ＧＬｎ）を放電させる。第ｎの非表示駆動部（ＮＤｎ）の第１の出力放電スイッチング素子（Ｔｒ３１）は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）の信号によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎのゲートライン（ＧＬｎ）と放電用電源ライン（ＶＳＬ）を電気的に接続する。

第ｎの非表示駆動部（ＮＤｎ）の第２の出力放電スイッチング素子（Ｔｒ３２）は、外部からのリセット制御信号に応じて第ｎのゲートライン（ＧＬｎ）を放電させる。リセット制御信号は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）でありうる。第ｎの非表示駆動部（ＮＤｎ）の第２の出力放電スイッチング素子（Ｔｒ３２）は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎのゲートライン（ＧＬｎ）と放電用電源ライン（ＶＳＬ）を電気的に接続する。

第ｎの非表示駆動部（ＮＤｎ）の反転部（ＩＮＶ）は、外部からの第１の制御信号及び第２の制御信号に応じて第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を充電及び放電させる。このため、第ｎの非表示駆動部（ＮＤｎ）の反転部（ＩＮＶ）は、第１の反転スイッチング素子（Ｔｒ４１）及び第２の反転スイッチング素子（Ｔｒ４２）を含むことができる。

第ｎの非表示駆動部（ＮＤｎ）の第１の反転スイッチング素子（Ｔｒ４１）は、第１の制御信号に応じて第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を充電する。第１の制御信号は、非表示領域(ＡＲ２)に位置する第１のクロックライン（ＣＬ１１）からの第１のクロック信号（ＣＬＫ１）でありうる。第ｎの非表示駆動部（ＮＤｎ）の第１の反転スイッチング素子（Ｔｒ４１）は、第１のクロック信号（ＣＬＫ１）によってターン−オンまたはターン−オフされ、ターン−オン時の非表示領域(ＡＲ２)の第１のクロックライン（ＣＬ１１）と第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を電気的に接続する。

第ｎの非表示駆動部（ＮＤｎ）の第２の反転スイッチング素子（Ｔｒ４２）は、第２の制御信号に応じて第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を放電する。第２の制御信号は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）に印加された信号でありうる。第ｎの非表示駆動部（ＮＤｎ）の第２の反転スイッチング素子（Ｔｒ４２）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）に印加された信号によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）と放電用電源ライン（ＶＳＬ）を電気的に接続する。

第ｎの非表示駆動部（ＮＤｎ）のホールディングスイッチング素子（Ｔｒ５５）は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）に印加された信号に応じて第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を放電する。第ｎの非表示駆動部（ＮＤｎ）のホールディングスイッチング素子（Ｔｒ５５）は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）に印加された信号に応じてターン−オンまたはターン−オフされ、ターン−オン時に第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）と放電用電源ライン（ＶＳＬ）を電気的に接続する。

第ｎの非表示駆動部（ＮＤｎ）のリセットスイッチング素子（Ｔｒ６６）は、外部からのリセット制御信号に応じて第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を放電する。リセット制御信号は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）でありうる。第ｎの非表示駆動部（ＮＤｎ）のリセットスイッチング素子（Ｔｒ６６）は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）に基づいてターン−オンまたはターン−オフされ、ターン−オン時に第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）と放電用電源ライン（ＶＳＬ）を電気的に接続する。

第ｎの非表示駆動部（ＮＤｎ）のキャパシタ（Ｃ１１）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）と第ｎのゲートライン（ＧＬｎ）との間に接続される。なお、このキャパシタ（Ｃ１１）は、出力スイッチング素子（Ｔｒ２２）のゲート電極とドレイン電極との間の寄生キャパシタに置き換えることができる。ここで、出力スイッチング素子（Ｔｒ２２）のドレイン電極は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）に該当する。

第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）及びリセットノード（Ｑｂ）の少なくとも一つは、第ｎの非表示駆動部（ＮＤｎ）及び第ｎの表示駆動部（ＤＤｎ）の少なくとも一つに位置することができる。

図示されていないが、第ｎのゲートライン（ＧＬｎ）に共通に接続された他の表示駆動部も、図６の第ｎの表示駆動部（ＤＤｎ）と同じ構成を有することができる。このとき、前述した他の表示駆動部のそれぞれのセットスイッチング素子及び出力スイッチング素子は、セットノード（Ｑ）に共通に接続される。そして、前述した他の表示駆動部のそれぞれの出力スイッチング素子は、第ｎのゲートライン（ＧＬｎ）に共通に接続される。

一般的に、出力スイッチング素子は、大きな負荷であるゲートラインに接続されるので、他のスイッチング素子に比べて、より大きな電流駆動能力を必要とする。これにより、出力スイッチング素子は、他のスイッチング素子に比べて大きなチャネルを有する。また、セットスイッチング素子は、そのような出力スイッチング素子を完全にターン−オンさせるための電圧をセットノードに供給しなければならなので、このセットスイッチング素子も他のスイッチング素子に比べて大きなチャネルを有する。

図６の構造によると、出力スイッチング素子（Ｔｒ２、ＴＲ２２）とセットスイッチング素子（Ｔｒ１、Ｔｒ１１）が表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置されるため、非表示領域（ＡＲ２）に位置する出力スイッチング素子（Ｔｒ２２）のチャネル及びセットスイッチング素子（Ｔｒ１１）のチャネルを多少小さくすることができる。これは、非表示領域(ＡＲ２)に位置する出力スイッチング素子（Ｔｒ２２）及びセットスイッチング素子（Ｔｒ１１）の大きさを小さくすることができることを意味する。このように非表示領域(ＡＲ２)での出力スイッチング素子（Ｔｒ２２）及びセットスイッチング素子（Ｔｒ１１）の占有面積が小さくなると、非表示領域(ＡＲ２)の面積を減少させることができるため、これによって表示装置のベゼル（ｂｅｚｅｌ）部の面積をさらに減少させることができる。一方、各出力スイッチング素子のチャネルの減少により、各出力スイッチング素子の個々の電流駆動能力は低下するが、そのような出力スイッチング素子が一つのゲートラインに並列に接続されてそのゲートラインを同時に駆動するので、ゲートラインを正常に充電することができる。

また、キャパシタ（Ｃ１１、Ｃ１）も表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置されるため、これにより、ベゼル部の面積を減少させることができる。

一方、図示されていないが、３つ以上の出力スイッチング素子及び３つ以上のセットのスイッチング素子を表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置すると、各出力スイッチング素子及びセットスイッチング素子のサイズを、さらに減少させることができる。

また、図６において、表示駆動部（ＤＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを表示駆動部（ＤＤｎ）の代わりに非表示駆動部（ＮＤｎ）に位置させることもでき、非表示駆動部（ＮＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを非表示駆動部（ＮＤｎ）の代わりに表示駆動部（ＤＤｎ）に位置させることもできる。

次に、図４及び図６を参照して、第ｎのステージ（ＳＴｎ）の動作を詳細に説明すると、次の通りである。

１）セット期間（Ｔｓ）

図４に示すように、第ｎのステージ（ＳＴｎ）のセット期間（Ｔｓ）に第ｎ−１のステージからハイレベルの電圧を有する第ｎ−１のゲート信号（ＧＳｎ−１）が出力されるため、この第ｎ−１のゲート信号（ＧＳｎ−１）は、第ｎの表示駆動部（ＤＤｎ）に備えられたセットスイッチング素子（Ｔｒ１）のゲート電極及び第ｎの非表示駆動部（ＮＤｎ）に備えられたセットスイッチング素子（Ｔｒ１１）のゲート電極に印加される。すると、第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）及び第ｎの非表示駆動部（ＮＤｎ）のセットスイッチング素子（Ｔｒ１１）がターン−オンされ、このターン−オンされた各セットスイッチング素子（Ｔｒ１、Ｔｒ１１）を介してハイ状態の第ｎ−１のゲート信号（ＧＳｎ−１）が第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）に印加される。これにより、セットノード（Ｑ）が充填され、この充填されたセットノード（Ｑ）にゲート電極を介して接続された第ｎの表示駆動部（ＤＤｎ）の出力スイッチング素子（Ｔｒ２）、第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）及び第２の反転スイッチング素子（Ｔｒ４２）がターン−オンされる。一方、図４に示すように、このセット期間（Ｔｓ）に第１のクロック信号（ＣＬＫ１）は、低電圧に保持されるので、この低電圧の第１のクロック信号（ＣＬＫ１）がゲート電極を介して供給される第１の反転スイッチング素子（Ｔｒ４１）は、ターン−オフされる。

ターン−オンされた第２の反転スイッチング素子（Ｔｒ４２）を介して第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）に放電用電圧（ＶＳＳ）が印加される。これにより、リセットノード（Ｑｂ）が放電され、この放電されたリセットノード（Ｑｂ）にゲート電極を介して接続されたホールディングスイッチング素子（Ｔｒ５５）及び第１の出力放電スイッチング素子（Ｔｒ３１）がターン−オフされる。一方、図４に示すように、このセット期間（Ｔｓ）に第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）は、低電圧に保持されるので、このような低電圧の第ｎ＋１のゲート信号（ＧＳｎ＋１）がゲート電極を介して供給されるリセットスイッチング素子（Ｔｒ６６）及び第２の出力放電スイッチング素子（Ｔｒ３２）は、ターン−オフされる。

このように、第ｎのステージ（ＳＴｎ）のセット期間（Ｔｓ）にセットノード（Ｑ）が、高電圧で充電されるのに対し、リセットノード（Ｑｂ）は低電圧で放電されることによって第ｎのステージ（ＳＴｎ）がセットされる。

２）出力期間（Ｔｏ）

図４に示すように、第ｎのステージ（ＳＴｎ）の出力期間（Ｔｏ）に第ｎ−１のゲート信号（ＧＳｎ−１）が低電圧に遷移することにより、第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）及び第ｎの非表示駆動部（ＮＤｎ）のセットスイッチング素子（Ｔｒ１１）がターン−オフされる。これにより、この出力期間（Ｔｏ）に第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）がフローティング（ｆｌｏａｔｉｎｇ）状態となる。したがって、セットノード（Ｑ）は、前述したセット期間（Ｔｓ）に印加された高電圧によって続けて充電の状態に保持されるので、そのセットノード（Ｑ）にゲート電極を介して接続された第ｎの表示駆動部（ＤＤｎ）の出力スイッチング素子（Ｔｒ２）、第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）及び第２の反転スイッチング素子（Ｔｒ４２）は、ターン−オン状態に保持される。

この出力期間（Ｔｏ）に高電圧を有する第１のクロック信号（ＣＬＫ１）が、ターン−オン状態である各出力スイッチング素子（Ｔｒ２、Ｔｒ２２）に印加される。このとき、各出力スイッチング素子（Ｔｒ２、Ｔｒ２２）に形成された各寄生キャパシタ（Ｃ１、Ｃ１１）のカップリング現象により、第１のクロック信号（ＣＬＫ１）が、各出力スイッチング素子（Ｔｒ２、Ｔｒ２２）に印加されるとき、セットノード（Ｑ）の信号がブートストラッピング(ｂｏｏｔｓｔｒａｐｐｉｎｇ）される。したがって、ターン−オンされた各出力スイッチング素子（Ｔｒ２、Ｔｒ２２）は、ほぼ損失なしに第１のクロック信号（ＣＬＫ１）を第ｎのゲート信号（ＧＳｎ）として出力する。

第ｎの表示駆動部（ＤＤｎ）の出力スイッチング素子（Ｔｒ２）から出力された第ｎのゲート信号（ＧＳｎ）は、第ｎの表示駆動部（ＤＤｎ）の出力端子（ＯＴ１）を介して、第ｎのゲートライン（ＧＬｎ）に供給され、第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）から出力された第ｎのゲート信号（ＧＳｎ）は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）を介して、第ｎのゲートライン（ＧＬｎ）に供給される。

一方、第ｎの表示駆動部（ＤＤｎ）からの第ｎのゲート信号（ＧＳｎ）は、第ｎ＋１のステージの表示駆動部及び第ｎ＋１のステージの非表示駆動部の少なくとも一つにさらに供給されることができる。例えば、第ｎの表示駆動部（ＤＤｎ）からの第ｎのゲート信号（ＧＳｎ）は、第ｎ＋１のステージの表示駆動部に備えられたセットスイッチング素子と、第ｎ＋１のステージの非表示駆動部に備えられたセットスイッチング素子の少なくとも一つにさらに供給されることができる。このとき、その第ｎのゲート信号（ＧＳｎ）は、第ｎ＋１のステージに備えられた各セットスイッチング素子のゲート電極及びドレイン電極に印加される。第ｎ＋１のステージの表示駆動部及び非表示駆動部は、第ｎのゲート信号（ＧＳｎ）によってセットされる。

また、第ｎの表示駆動部（ＤＤｎ）からの第ｎのゲート信号（ＧＳｎ）は、第ｎ−１のステージの非表示駆動部にさらに供給されることができる。例えば、第ｎの表示駆動部（ＤＤｎ）からの第ｎのゲート信号（ＧＳｎ）は、第ｎ−１のステージの非表示駆動部に備えられたリセットスイッチング素子及び第２の出力放電スイッチング素子にさらに供給されることができる。このとき、その第ｎのゲート信号（ＧＳｎ）は、第ｎ−１のステージに備えられたリセットスイッチング素子のゲート電極及び第２の出力放電スイッチング素子のゲート電極に印加される。第ｎ−１のステージの非表示駆動部は、第ｎのゲート信号（ＧＳｎ）によってリセットされる。

一方、第ｎの非表示駆動部（ＮＤｎ）からの第ｎのゲート信号（ＧＳｎ）は、第ｎ＋１のステージの表示駆動部及び第ｎ＋１のステージの非表示駆動部の少なくとも一つにさらに供給されることができる。例えば、第ｎの非表示駆動部（ＮＤｎ）からの第ｎのゲート信号（ＧＳｎ）は、第ｎ＋１のステージの表示駆動部に備えられたセットスイッチング素子と、第ｎ＋１のステージの非表示駆動部に備えられたセットスイッチング素子の少なくとも一つにさらに供給されることができる。このとき、その第ｎのゲート信号（ＧＳｎ）は、各セットのスイッチング素子のゲート電極及びドレイン電極に印加される。第ｎ＋１のステージの表示駆動部及び非表示駆動部は、第ｎのゲート信号（ＧＳｎ）によってセットされる。

３）リセット期間（Ｔｒｓ）

図４に示すように、第ｎのステージ（ＳＴｎ）のリセット期間（Ｔｒｓ）に第ｎ＋１のステージから高電圧を有する第ｎ＋１のゲート信号（ＧＳｎ＋１）が出力されるため、この高電圧の第ｎ＋１のゲート信号（ＧＳｎ＋１）は、第ｎの非表示駆動部（ＮＤｎ）に備えられたリセットスイッチング素子（Ｔｒ６６）のゲート電極及び第２の出力放電スイッチング素子（Ｔｒ３２）のゲート電極に印加される。すると、リセットスイッチング素子（Ｔｒ６６）及び第２の出力放電スイッチング素子（Ｔｒ３２）がターン−オンされる。

ターン−オンされた第２の出力放電スイッチング素子（Ｔｒ３２）を介して放電用電源ライン（ＶＳＬ）からの放電用電圧（ＶＳＳ）が第ｎのゲートライン（ＧＬｎ）に印加される。これにより、第ｎのゲートライン（ＧＬｎ）が放電される。

ターン−オンされたリセットスイッチング素子（Ｔｒ６６）を介して放電用電源ライン（ＶＳＬ）からの放電用電圧（ＶＳＳ）が第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）に供給される。すると、セットノード（Ｑ）が放電され、その放電されたセットノード（Ｑ）にゲート電極を介して接続された第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）、第ｎの非表示駆動部（ＮＤｎ）の第２の反転スイッチング素子（Ｔｒ４２）及び第ｎの表示駆動部（ＤＤｎ）の出力スイッチング素子（Ｔｒ２）がターン−オフされる。

このように、第ｎのステージ（ＳＴｎ）のリセット期間（Ｔｒｓ）にセットノード（Ｑ）が低電圧で放電されるのに対し、リセットノード（Ｑｂ）が高電圧に充電されることによって第ｎのステージ（ＳＴｎ）がリセットされる。

一方、図４に示すように、このリセット期間（Ｔｓ）のすぐ次の期間（Ｔ）に高電圧を有する第１のクロック信号（ＣＬＫ１）が第１の反転スイッチング素子（Ｔｒ４１）のゲート電極及びドレイン電極に印加される。これにより、第１の反転スイッチング素子（Ｔｒ４１）がターン−オンされる。

ターン−オンされた第１の反転スイッチング素子（Ｔｒ４１）を介して高電圧の第１のクロック信号（ＣＬＫ１）が第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）に印加される。したがって、リセットノード（Ｑｂ）が高電圧に充電され、その充電されたリセットノード（Ｑｂ）に、ゲート電極を介して接続されたホールディングスイッチング素子（Ｔｒ５５）及び第１の出力放電スイッチング素子（Ｔｒ３１）がターン−オンされる。

ターン−オンされたホールディングスイッチング素子（Ｔｒ５５）を介して放電用電源ライン（ＶＳＬ）からの放電用電圧（ＶＳＳ）がセットノード（Ｑ）に供給される。したがって、セットノード（Ｑ）が放電される。

ターン−オンされた第１の出力放電スイッチング素子（Ｔｒ３１）を介して放電用電源ライン（ＶＳＬ）からの放電用電圧（ＶＳＳ）が第ｎのゲートライン（ＧＬｎ）に供給される。したがって、第ｎのゲートライン（ＧＬｎ）が放電される。

一方、第１のクロック信号（ＣＬＫ１）は、周期的に高電圧を有するため、その第１のクロック信号（ＣＬＫ１）が高電圧を持つ場合、リセットされた第ｎのステージ（ＳＴｎ）の第１の反転スイッチング素子（Ｔｒ４１）がターン−オンされてリセットノード（Ｑｂ）が第１のクロック信号（ＣＬＫ１）によって充電される。このリセットノード（Ｑｂ）が充電されるたびにホールディングスイッチング素子（Ｔｒ５５）及び第１の出力放電スイッチング素子（Ｔｒ３１）がターン−オンされてセットノード（Ｑ）及び第ｎのゲートライン（ＧＬｎ）が放電用の電圧（ＶＳＳ）で安定化される。結局、リセットされた第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）及び第ｎのゲートライン（ＧＬｎ）は、その第ｎのステージ（ＳＴｎ）が再びセットされるまで、第１のクロック信号（ＣＬＫ１）に合わせて周期的に放電される。

図７は、図５の第ｎのステージ（ＳＴｎ）の他の詳細構成図である。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）（以下、第ｎの表示駆動部（ＤＤｎ））は、図７に示すように、セットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）を含む。

図７に示された第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）は、前述した図６のそれらと同様であるので、これらの説明は、図６及び関連説明を参照する。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）（以下、第ｎの非表示駆動部（ＮＤｎ））は、図７に示すように、セットスイッチング素子（Ｔｒ１１）、出力スイッチング素子（Ｔｒ２２）、第１の出力放電スイッチング素子（Ｔｒ３１）、第２の出力放電スイッチング素子（Ｔｒ３２）、反転部（ＩＮＶ）、ホールディングスイッチング素子（Ｔｒ５５）、リセットスイッチング素子（Ｔｒ６６）、及びキャパシタ（Ｃ１１）を含む。

図７に示された第ｎの非表示駆動部（ＮＤｎ）のセットスイッチング素子（Ｔｒ１１）、反転部（ＩＮＶ）、ホールディングスイッチング素子（Ｔｒ５５）、及びリセットスイッチング素子（Ｔｒ６６）は、前述した図６のそれらと同じので、これらの説明は、図６と関連説明を参照する。

図７に示された第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）に印加された信号に応じて、第ｎ＋１のステージ及び第ｎ−１のステージにゲート信号を供給する。第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）は、第１のクロック信号（ＣＬＫ１）を第ｎのゲート信号（ＧＳｎ）として出力する。第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）に印加された信号によってターン−オンまたはターン−オフされ、ターン−オン時の非表示領域（ＡＲ２）の第１のクロックライン（ＣＬ１１）、第ｎ＋１のステージ及び第ｎ−１のステージを電気的に接続する。このとき、出力スイッチング素子（Ｔｒ２２）は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）を介して、第ｎ＋１のステージ及び第ｎ−１のステージに接続される。

図７に示された第ｎの非表示駆動部（ＮＤｎ）の第１の出力放電スイッチング素子（Ｔｒ３１）は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）に印加された信号に応じて第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）を放電させる。第ｎの非表示駆動部（ＮＤｎ）の第１の出力放電スイッチング素子（Ｔｒ３１）は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）の信号によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）と放電用電源ライン（ＶＳＬ）を電気的に接続する。

図７に示された第ｎの非表示駆動部（ＮＤｎ）の第２の出力放電スイッチング素子（Ｔｒ３２）は、外部からのリセット制御信号に応じて第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）を放電させる。リセット制御信号は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）でありうる。第ｎの非表示駆動部（ＮＤｎ）の第２の出力放電スイッチング素子（Ｔｒ３２）は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）と放電用電源ライン（ＶＳＬ）を電気的に接続する。

図７に示された第ｎの非表示駆動部（ＮＤｎ）のキャパシタ（Ｃ１１）は、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）と第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）との間に接続される。なお、このキャパシタ（Ｃ１１）は、出力スイッチング素子（Ｔｒ２２）のゲート電極とドレイン電極との間の寄生キャパシタに置き換えることができる。ここで、出力スイッチング素子（Ｔｒ２２）のドレイン電極は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）に該当する。

図示されていないが、第ｎのゲートライン（ＧＬｎ）に共通に接続された他の表示駆動部も図７の第ｎの表示駆動部（ＤＤｎ）と同様の構成を有することができる。このとき、前述した他の表示駆動部のそれぞれのセットスイッチング素子及び出力スイッチング素子は、第ｎの非表示駆動部（ＮＤｎ）のセットノード（Ｑ）に共通に接続される。そして、前述した他の表示駆動部のそれぞれの出力スイッチング素子は、第ｎのゲートライン（ＧＬｎ）に共通に接続される。

図７によれば、第ｎの表示駆動部（ＤＤｎ）は、第ｎのゲートライン（ＧＬｎ）に接続されるのに対し、第ｎの非表示駆動部（ＮＤｎ）は、第ｎのゲートライン（ＧＬｎ）に接続されない。このような場合、第ｎの非表示駆動部（ＮＤｎ）に備えられた出力スイッチング素子（Ｔｒ２２）の負荷を減少させることができ、その出力スイッチング素子（Ｔｒ２２）は、より小さいサイズのチャンネルを持つことができる。また、これにより、第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を充電するためのセットスイッチング素子（Ｔｒ１１）もより小さなサイズのチャンネルを持つことができる。これは、非表示領域(ＡＲ２)に位置する出力スイッチング素子（Ｔｒ２２）及びセットスイッチング素子（Ｔｒ１１）の大きさを小さくすることができることを意味する。このように非表示領域(ＡＲ２)での出力スイッチング素子（Ｔｒ２２）及びセットスイッチング素子（Ｔｒ１１）の占有面積が小さくなると、非表示領域(ＡＲ２)の面積を減少させることができるため、これによって表示装置のベゼル部の面積を減少させることができる。

また、図示されていないが、３つ以上の出力スイッチング素子及び３つ以上のセットのスイッチング素子を表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置すると、各出力スイッチング素子及びセットスイッチング素子のサイズを、さらに減少させることができる。

一方、図７において、表示駆動部（ＤＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを表示駆動部（ＤＤｎ）の代わりに非表示駆動部（ＮＤｎ）に位置させることもでき、非表示駆動部（ＮＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを非表示駆動部（ＮＤｎ）の代わりに表示駆動部（ＤＤｎ）に位置させることもできる。

図８は、図５の第ｎのステージ（ＳＴｎ）のもう一つの詳細構成図である。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）（以下、第ｎの表示駆動部（ＤＤｎ））は、図８に示すように、セットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）を含む。

図８に示された第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）は、前述した図６のそれらと同様であるので、これらの説明は、図６及び関連説明を参照する。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）（以下、第ｎの非表示駆動部（ＮＤｎ））は、図８に示すように、第１の出力放電スイッチング素子（Ｔｒ３１）、第２の出力放電スイッチング素子（Ｔｒ３２）、反転部（ＩＮＶ）、及びリセットスイッチング素子（Ｔｒ６６）を含むことができる。

図８に示された第ｎの非表示駆動部（ＮＤｎ）の第１の出力放電スイッチング素子（Ｔｒ３１）、第２の出力放電スイッチング素子（Ｔｒ３２）、第１の反転スイッチング素子（Ｔｒ４１）、及びリセットスイッチング素子（Ｔｒ６６）は、前述した図６のそれらと同様であるので、これらの説明は、図６と関連説明を参照する。

図８に示された第ｎの非表示駆動部（ＮＤｎ）の第２の反転スイッチング素子（Ｔｒ４２）は、第２の制御信号に応じて第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を放電する。第２の制御信号は、第ｎのゲートライン（ＧＬｎ）に印加された信号でありうる。第ｎの非表示駆動部（ＮＤｎ）の第２の反転スイッチング素子（Ｔｒ４２）は、第ｎのゲートライン（ＧＬｎ）からのゲート信号によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）と放電用電源ライン（ＶＳＬ）を電気的に接続する。

一方、図８におけるリセットスイッチング素子（Ｔｒ６６）は、第ｎの非表示駆動部（ＮＤｎ）の代わりに、第ｎの表示駆動部（ＤＤｎ）に位置させることもできる。

図示されていないが、第ｎのゲートライン（ＧＬｎ）に共通に接続された他の表示駆動部も図８の第ｎの表示駆動部（ＤＤｎ）と同じ構成を有することができる。このとき、前述した他の表示駆動部のそれぞれのセットスイッチング素子及び出力スイッチング素子は、セットノード（Ｑ）を介してリセットスイッチング素子（Ｔｒ６６）に共通に接続される。そして、前述した他の表示駆動部のそれぞれの出力スイッチング素子は、第ｎのゲートライン（ＧＬｎ）に共通に接続される。

図８によれば、他のスイッチング素子に比べてより大きなチャンネルを持つ出力スイッチング素子（Ｔｒ２）及びセットスイッチング素子（Ｔｒ１）が表示領域(ＡＲ１)に位置し、残りのスイッチング素子が非表示領域(ＡＲ２)に位置している。これにより、表示装置のベゼル部の面積を減少させることができる。

また、図示されていないが、３つ以上の出力スイッチング素子及び３つ以上のセットのスイッチング素子を表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置させると、各出力スイッチング素子及びセットスイッチング素子のサイズをさらに減少させることができる。

一方、図８において、表示駆動部（ＤＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを表示駆動部（ＤＤｎ）の代わりに非表示駆動部（ＮＤｎ）に位置させることもでき、非表示駆動部（ＮＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを非表示駆動部（ＮＤｎ）の代わりに表示駆動部（ＤＤｎ）に位置させることもできる。

図９は、図５の第ｎのステージ（ＳＴｎ）のもう一つの詳細構成図である。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）（以下、第ｎの表示駆動部（ＤＤｎ））は、図９に示すように、セットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、出力放電スイッチング素子（Ｔｒ３）、ホールディングスイッチング素子（Ｔｒ５）、リセットスイッチング素子（Ｔｒ６）、及びキャパシタ（Ｃ１）を含む。

図９に示された第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、出力放電スイッチング素子（Ｔｒ３）、ホールディングスイッチング素子（Ｔｒ５）、リセットスイッチング素子（Ｔｒ６）、及びキャパシタ（Ｃ１）は、前述した図６に示された第ｎの非表示駆動部（ＮＤｎ）のセットスイッチング素子（Ｔｒ１１）、出力スイッチング素子（Ｔｒ２２）、第２の出力放電スイッチング素子（Ｔｒ３２）、ホールディングスイッチング素子（Ｔｒ５５）、リセットスイッチング素子（Ｔｒ６６）、及びキャパシタ（Ｃ１１）と実質的に同じなので、これらの説明は、図６及び関連説明を参照する。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）（以下、第ｎの非表示駆動部（ＮＤｎ））は、図９に示すように、第１の出力放電スイッチング素子（Ｔｒ３１）、第２の出力放電スイッチング素子（Ｔｒ３２）、反転部（ＩＮＶ）を含むことができる。

図９に示された第ｎの非表示駆動部（ＮＤｎ）の第１の出力放電スイッチング素子（Ｔｒ３１）、第２の出力放電スイッチング素子（Ｔｒ３２）、及び反転部（ＩＮＶ）は、図６に示された第ｎの非表示駆動部（ＮＤｎ）のそれらと実質的に同じなので、これらの説明は、図６及び関連説明を参照する。

一方、図９のリセットスイッチング素子（Ｔｒ６）に印加される第ｎ＋１のゲート信号（ＧＳｎ＋１）は、第ｎ＋１のステージの表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）及び第ｎ＋１のステージの非表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）のいずれかでありうる。

また、図９において、第ｎの非表示駆動部（ＮＤｎ）の第２の出力放電スイッチング素子（Ｔｒ３２）に印加される第ｎ＋１のゲート信号（ＧＳｎ＋１）は、第ｎ＋１のステージの表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）及び第ｎ＋１のステージの非表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）のいずれかでありうる。

また、図９において、第ｎの表示駆動部（ＤＤｎ）の出力放電スイッチング素子（Ｔｒ３）に印加される第ｎ＋１のゲート信号（ＧＳｎ＋１）は、第ｎ＋１のステージの表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）及び第ｎ＋１のステージの非表示駆動部から出力された第ｎ＋１のゲート信号（ＧＳｎ＋１）のいずれかでありうる。

図示されていないが、第ｎのゲートライン（ＧＬｎ）に共通に接続された他の表示駆動部も図９の第ｎの表示駆動部（ＤＤｎ）と同じ構成を有することができる。このとき、前述した他の表示駆動部のそれぞれのホールディングスイッチング素子は、リセットノード（Ｑｂ）に共通に接続される。そして、前述した他の表示駆動部のそれぞれの出力スイッチング素子は、第ｎのゲートライン（ＧＬｎ）に共通に接続される。

図９によれば、他のスイッチング素子に比べてより大きなチャンネルを持つ出力スイッチング素子（Ｔｒ２）及びセットスイッチング素子（Ｔｒ１）が表示領域(ＡＲ１)に位置している。そして、その他にいくつかの他のスイッチング素子（Ｔｒ３、Ｔｒ５、Ｔｒ６）及びキャパシタ（Ｃ１）が、その表示領域(ＡＲ１)にさらに配置される。一方、上で述べたスイッチング素子を除いた残りのスイッチング素子が非表示領域(ＡＲ２)に位置している。これにより、表示装置のベゼル部の面積を減少させることができる。

また、図示されていないが、３つ以上の出力スイッチング素子及び３つ以上のセットのスイッチング素子を表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置すると、各出力スイッチング素子及びセットスイッチング素子のサイズを、さらに減少させることができる。

一方、図９において、表示駆動部（ＤＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを表示駆動部（ＤＤｎ）の代わりに非表示駆動部（ＮＤｎ）に位置させることもでき、非表示駆動部（ＮＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを非表示駆動部（ＮＤｎ）の代わりに表示駆動部（ＤＤｎ）に位置させることもできる。

図１０は、図５の第ｎのステージ（ＳＴｎ）のもう一つの詳細構成図である。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）（以下、第ｎの表示駆動部（ＤＤｎ））は、図１０に示すように、セットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）を含む。

図１０に示された第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）は、図６に示された第ｎの表示駆動部（ＤＤｎ）のそれらと実質的に同じなので、これらの説明は、図６及び関連説明を参照する。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）（以下、第ｎの非表示駆動部（ＮＤｎ））は、図１０に示すように、リセットスイッチング素子（Ｔｒ６６）を含む。

図１０に示された第ｎの非表示駆動部（ＮＤｎ）のリセットスイッチング素子（Ｔｒ６６）は、図６に示された第ｎの非表示駆動部（ＮＤｎ）のそれと実質的に同じなので、これらの説明は、図６及び関連説明を参照する。

図示されていないが、第ｎのゲートライン（ＧＬｎ）に共通に接続された他の表示駆動部も図１０の第ｎの表示駆動部（ＤＤｎ）と同じ構成を有することができる。このとき、前述した他の表示駆動部のそれぞれのセットスイッチング素子及び出力スイッチング素子は、セットノード（Ｑｂ）に共通に接続される。そして、前述した他の表示駆動部のそれぞれの出力スイッチング素子は、第ｎのゲートライン（ＧＬｎ）に共通に接続される。

図１０によると、他のスイッチング素子に比べてより大きなチャンネルを持つ出力スイッチング素子（Ｔｒ２）及びセットスイッチング素子（Ｔｒ１）が表示領域(ＡＲ１)に位置している。そして、キャパシタ（Ｃ１）がその表示領域(ＡＲ１)にさらに配置される。一方、上で述べたスイッチング素子を除いた残りのスイッチング素子が非表示領域(ＡＲ２)に位置している。これにより、表示装置のベゼル部の面積を減少させることができる。

また、図示されていないが、３つ以上の出力スイッチング素子及び３つ以上のセットのスイッチング素子を表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置すると、各出力スイッチング素子及びセットスイッチング素子のサイズをさらに減少させることができる。

一方、図１０において、表示駆動部（ＤＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを表示駆動部（ＤＤｎ）の代わりに非表示駆動部（ＮＤｎ）に位置させることもでき、非表示駆動部（ＮＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを非表示駆動部（ＮＤｎ）の代わりに表示駆動部（ＤＤｎ）に位置させることもできる。

図１１は、図５の第ｎのステージ（ＳＴｎ）のもう一つの詳細構成図である。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）（以下、第ｎの表示駆動部（ＤＤｎ））は、図１１に示すように、出力スイッチング素子（Ｔｒ２）及びキャパシタ（Ｃ１）を含む。

図１１に示された第ｎの表示駆動部（ＤＤｎ）の出力スイッチング素子（Ｔｒ２）及びキャパシタ（Ｃ１）は、図６に示された第ｎの表示駆動部（ＤＤｎ）のそれらと実質的に同じなので、これらの説明は、図６及び関連説明を参照する。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）（以下、第ｎの非表示駆動部（ＮＤｎ））は、図１１に示すように、セットスイッチング素子（Ｔｒ１１）及びリセットスイッチング素子（Ｔｒ６６）を含む。

図１１に示された第ｎの非表示駆動部（ＮＤｎ）のセットスイッチング素子（Ｔｒ１１）及びリセットスイッチング素子（Ｔｒ６６）は、図６に示された第ｎの非表示駆動部（ＮＤｎ）のそれらと実質的に同じなので、これらの説明は、図６及び関連説明を参照する。

図示されていないが、第ｎのゲートライン（ＧＬｎ）に共通に接続された他の表示駆動部も図１１の第ｎの表示駆動部（ＤＤｎ）と同じ構成を有することができる。このとき、前述した他の表示駆動部のそれぞれの出力スイッチング素子は、セットノード（Ｑｂ）に共通に接続される。また、前述した他の表示駆動部のそれぞれの出力スイッチング素子は、第ｎのゲートライン（ＧＬｎ）に共通に接続される。

図１１によると、他のスイッチング素子に比べてより大きなチャンネルを持つ出力スイッチング素子が表示領域(ＡＲ１)に位置している。そして、キャパシタ（Ｃ１）がその表示領域(ＡＲ１)にさらに配置される。一方、残りのスイッチング素子（Ｔｒ１１、Ｔｒ６６）が非表示領域(ＡＲ２)に位置している。これにより、表示装置のベゼル部の面積を減少させることができる。

また、図示されていないが、３つ以上の出力スイッチング素子及び３つ以上のセットのスイッチング素子を表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置すると、各出力スイッチング素子及びセットスイッチング素子のサイズを、さらに減少させることができる。

一方、図１１において、表示駆動部（ＤＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つがを表示駆動部（ＤＤｎ）の代わりに非表示駆動部（ＮＤｎ）に位置させることもでき、非表示駆動部（ＮＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを非表示駆動部（ＮＤｎ）の代わりに表示駆動部（ＤＤｎ）に位置させることもできる。

図１２は、図５の第ｎのステージ（ＳＴｎ）のもう一つの詳細構成図である。

第ｎのステージ（ＳＴｎ）の表示駆動部（ＤＤｎ）（以下、第ｎの表示駆動部（ＤＤｎ））は、図１２に示すように、セットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）を含むことができる。

図１２に示された第ｎの表示駆動部（ＤＤｎ）のセットスイッチング素子（Ｔｒ１）、出力スイッチング素子（Ｔｒ２）、及びキャパシタ（Ｃ１）は、図６に示された第ｎの表示駆動部（ＤＤｎ）のそれらと実質的に同じなので、これらの説明は、図６及び関連説明を参照する。

第ｎのステージ（ＳＴｎ）の非表示駆動部（ＮＤｎ）（以下、第ｎの非表示駆動部（ＮＤｎ））は、図１２に示すように、セット補助スイッチング素子（Ｔｒ１２）、出力スイッチング素子（Ｔｒ２２）、第１の出力放電スイッチング素子（Ｔｒ３１）、第２の出力放電スイッチング素子（Ｔｒ３２）、第３の出力放電スイッチング素子（Ｔｒ３３）、第４の出力放電スイッチング素子（Ｔｒ３４）、反転部（ＩＮＶ）、ホールディングスイッチング素子（Ｔｒ５５）、第１のリセットスイッチング素子（Ｔｒ６1）、 第２のリセットスイッチング素子（Ｔｒ６２）, 及び第３リセットスイッチング素子（Ｔｒ６3）を含む。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の出力スイッチング素子（Ｔｒ２２）、第１の出力放電スイッチング素子（Ｔｒ３１）、第２の出力放電スイッチング素子（Ｔｒ３２）、及びホールディングスイッチング素子（Ｔｒ５５）は、図７に示された第ｎの非表示駆動部（ＮＤｎ）のそれらと実質的に同じなので、これらの説明は、図７及び関連説明を参照する。ただし、図１２の第１の出力放電スイッチング素子（Ｔｒ３１）及び第２の出力放電スイッチング素子（Ｔｒ３２）は、放電用電源ライン（ＶＳＬ）の代わりに、第１の放電用の電源ライン（ＶＳＬ）に接続される。第１の放電用の電源ライン（ＶＳＬ1）は、第１の放電用の電圧（ＶＳＳ1）を送信するため、この第１の放電用の電圧（ＶＳＳ１）は、前述した放電用の電圧（ＶＳＳ）と同一でありうる。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）のセット補助スイッチング素子（Ｔｒ１２）は、外部からのセット制御信号に応じて第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を放電する。セット制御信号は、第ｎ−１のステージからの第ｎ−１のゲート信号（ＧＳｎ−１）でありうる。第ｎの非表示駆動部（ＮＤｎ）のセット補助スイッチング素子（Ｔｒ１２）は、第ｎ−１のステージからの第ｎ−１のゲート信号（ＧＳｎ−１）に基づいてターン−オンまたはターン−オフされ、ターン−オン時に第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）と第１の放電用の電源ライン（ＶＳＬ1）を電気的に接続する。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第３出力放電スイッチング素子（Ｔｒ３３）は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）に印加された信号に応じて第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）を放電させる。第ｎの非表示駆動部（ＮＤｎ）の第３出力放電スイッチング素子（Ｔｒ３３）は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）に印加された信号によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）と第２の放電用電源ライン（ＶＳＬ２）を電気的に接続する。第２の放電用の電源ライン（ＶＳＬ２）は、第２の放電用の電圧（ＶＳＳ２）を送信する。第２の放電用の電圧（ＶＳＳ２）は、第１の放電用の電圧（ＶＳＳ１）よりも小さい。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第４の出力放電スイッチング素子（Ｔｒ３４）は、外部からのリセット制御信号に応じて第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）を放電させる。リセット制御信号は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）でありうる。第ｎの非表示駆動部（ＮＤｎ）の第４の出力放電スイッチング素子（Ｔｒ３４）は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）と第２の放電用電源ライン（ＶＳＬ２）を電気的に接続する。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の反転部（ＩＮＶ）は、外部からの第１の制御信号及び第２の制御信号に応じて第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を充電及び放電させる。このため、第ｎの非表示駆動部（ＮＤｎ）の反転部（ＩＮＶ）は、第１の反転スイッチング素子（Ｔｒ４１）、第２の反転スイッチング素子（Ｔｒ４２）、第３反転スイッチング素子（Ｔｒ４３）、第４の反転スイッチング素子（Ｔｒ４４）、第１のキャパシタ（Ｃ１１）、及び第２のキャパシタ（Ｃ２２）を含むことができる。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第１の反転スイッチング素子（Ｔｒ４１）は、第１の制御信号に応じて第１のキャパシタ（Ｃ１１）の第１の電極を充電する。第１の制御信号は、非表示領域(ＡＲ２)に位置する第１のクロックライン（ＣＬ１１）からの第１のクロック信号（ＣＬＫ１）でありうる。第ｎの非表示駆動部（ＮＤｎ）の第１の反転スイッチング素子（Ｔｒ４１）は、第１のクロック信号（ＣＬＫ１）によってターン−オンまたはターン−オフされ、ターン−オン時に第１のクロックライン（ＣＬ１１）と第１のキャパシタ（Ｃ１１）の第１の電極を電気的に接続する。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第２の反転スイッチング素子（Ｔｒ４２）は、第２の制御信号に応じて第１のキャパシタ（Ｃ１１）の第１の電極を放電させる。第２の制御信号は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）に印加された信号でありうる。第ｎの非表示駆動部（ＮＤｎ）の第２の反転スイッチング素子（Ｔｒ４２）は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）に印加された第ｎのゲート信号（ＧＳｎ）によってターン−オンまたはターン−オフされ、ターン−オン時に第１のキャパシタ（Ｃ１１）の第１の電極と第２の放電用電源ライン（ＶＳＬ２）を電気的に接続する。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第３反転スイッチング素子（Ｔｒ４３）は、第１のキャパシタ（Ｃ１１）の第１の電極に印加された信号に応じて第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を充電する。第ｎの非表示駆動部（ＮＤｎ）の第３反転スイッチング素子（Ｔｒ４３）は、第１のキャパシタ（Ｃ１１）の第１の電極に印加された信号に応じてターン−オンまたはターン−オフされ、ターン−オン時に非表示領域（ＡＲ２）の第１のクロックライン（ＣＬ１１）と第ｎの非表示駆動部（ＮＤｎ）のリセットノード（Ｑｂ）を電気的に接続する。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第４の反転スイッチング素子（Ｔｒ４４）は、第２の制御信号に応じて第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）を放電させる。第２の制御信号は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）に印加された信号でありうる。第ｎの非表示駆動部（ＮＤｎ）の第４の反転スイッチング素子（Ｔｒ４４）は、第ｎの非表示駆動部（ＮＤｎ）の出力端子（ＯＴ１１）に印加された第ｎのゲート信号（ＧＳｎ）によってターン−オンまたはターン−オフされ、ターン−オン時に第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）と第２の放電用電源ライン（ＶＳＬ２）を電気的に接続する。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第１のリセットスイッチング素子（Ｔｒ６1）は、外部からのリセット制御信号に応じて第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を放電する。リセット制御信号は、第ｎ＋２のステージからの第ｎ＋２のゲート信号（ＧＳｎ＋２）でありうる。第ｎの非表示駆動部（ＮＤｎ）の第１のリセットスイッチング素子（Ｔｒ６1）は、第ｎ＋２のステージからの第ｎ＋２のゲート信号（ＧＳｎ＋２）に基づいてターン−オンまたはターン−オフされ、ターン−オン時に第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）と第１の放電用の電源ライン（ＶＳＬ1）を電気的に接続する。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第２の及び第３のリセットスイッチング素子（Ｔｒ６２、Ｔｒ６３）は、外部からのリセット制御信号に応じて第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）を放電する。リセット制御信号は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）でありうる。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第２のリセットスイッチング素子（Ｔｒ６２）は、第ｎ＋１のステージからの第ｎ＋１のゲート信号（ＧＳｎ＋１）に基づいてターン−オンまたはターン−オフされ、ターン−オン時に第ｎのステージ（ＳＴｎ）のセットノード（Ｑ）と第３リセットスイッチング素子（Ｔｒ６３）を互いに電気的に接続する。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第３リセットスイッチング素子（Ｔｒ６３）は、第２のリセットスイッチング素子（Ｔｒ６２）を介して印加されたセットノード（Ｑ）の信号に応じてターン−オンまたはターン−オフされ、ターン−オン時にセットノード（Ｑ）と第１の放電用の電源ライン（ＶＳＬ1）を電気的に接続する。

図１２に示された第１のキャパシタ（Ｃ１１）の第２の電極は、第ｎのステージ（ＳＴｎ）のリセットノード（Ｑｂ）に接続される。

図１２に示された第ｎの非表示駆動部（ＮＤｎ）の第２のキャパシタ（Ｃ２２）は、第１のクロックライン（ＣＬ１１）と第１のキャパシタ（Ｃ１１）の第１の電極との間に接続される。

図示されていないが、第ｎのゲートライン（ＧＬｎ）に共通に接続された他の表示駆動部も図１２の第ｎの表示駆動部（ＤＤｎ）と同じ構成を有することができる。このとき、前述した他の表示駆動部のそれぞれのセットスイッチング素子及び出力スイッチング素子は、セットノード（Ｑｂ）に共通に接続される。また、前述した他の表示駆動部のそれぞれの出力スイッチング素子は、第ｎのゲートライン（ＧＬｎ）に共通に接続される。

図１２によると、第ｎの表示駆動部（ＤＤｎ）は、第ｎのゲートライン（ＧＬｎ）に接続されるのに対し、第ｎの非表示駆動部（ＮＤｎ）は、第ｎのゲートライン（ＧＬｎ）に接続されていない。したがって、図１２の構造は、前述した図７の構造に応じた効果を提供する。

また、図示されていないが、３つ以上の出力スイッチング素子及び３つ以上のセットのスイッチング素子を表示領域(ＡＲ１)と非表示領域(ＡＲ２)に分散して配置すると、各出力スイッチング素子及びセットスイッチング素子のサイズを、さらに減少させることができる。

一方、図１２において、表示駆動部（ＤＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを表示駆動部（ＤＤｎ）の代わりに非表示駆動部（ＮＤｎ）に位置させることもでき、非表示駆動部（ＮＤｎ）に含まれたいくつかのスイッチング素子の少なくとも一つを非表示駆動部（ＮＤｎ）の代わりに表示駆動部（ＤＤｎ）に位置させることもできる。

なお、シフトレジスタＳＲに含まれるスイッチング素子は、画素の薄膜トランジスタと同じ工程により作製されてもよい。

以上で説明した本発明は、前述した実施形態及び添付図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明が属する技術分野で通常の知識を有する者にとって明らかであろう。

１４７：データ駆動集積回路
１４６：データキャリア
１３６：データドライバ
ＡＲ１：表示領域
ＡＲ２：非表示領域
ＤＬ１−ＤＬｊ：第１〜第ｊデータライン
ＳＲ：シフトレジスタ
ＧＬ１−ＧＬｉ：第１〜第ｉのゲートライン
１０１：下部パネル
１５５：シーリング部
１６８：回路基板
ＳＴ１−ＳＴｉ：第１〜第ｉのステージ
ＤＤ：表示駆動部
ＮＤ：非表示駆動部

Claims (20)

1. 少なくとも一つのゲートライン及び少なくとも一つのデータラインを含む表示パネルと、
   前記少なくとも一つのゲートラインを駆動するための少なくとも一つのステージを含むシフトレジスタと、を含み、
   前記ステージは、前記表示パネルの表示領域に位置する少なくとも一つの第１の駆動部及び前記表示パネルの非表示領域に位置する少なくとも一つの第２の駆動部を含む表示装置。
2. 少なくとも２つの第１の駆動部は、前記ゲートラインに並列に接続された請求項１に記載の表示装置。
3. 少なくとも２つの第１の駆動部は、前記ゲートラインに同時にゲート信号を供給する請求項１に記載の表示装置。
4. 前記第１の駆動部は、前記ステージのセットノードに印加された信号に応じて前記ゲートラインにゲート信号を供給する出力スイッチング素子を含む請求項１に記載の表示装置。
5. 少なくとも２つの第１の駆動部に備えられた出力スイッチング素子は、前記ゲートラインに同時にゲート信号を供給する請求項４に記載の表示装置。
6. 前記第１の駆動部は、外部からのセット制御信号に応じて前記ステージのセットノードを充電するセットスイッチング素子をさらに含む請求項４に記載の表示装置。
7. 前記第１の駆動部は、前記ステージのセットノードと前記ゲートラインとの間に接続されたキャパシタをさらに含む請求項４に記載の表示装置。
8. 前記セット制御信号は、垂直開始信号、前記ステージよりも以前に駆動される前段ステージから出力されたゲート信号及び前記前段ステージに接続されたゲートラインからのゲート信号のいずれかである請求項４に記載の表示装置。
9. 前記第１の駆動部からのゲート信号は、前記ステージよりも以後に駆動される後段ステージ及び前記ステージよりも以前に駆動される前段ステージの少なくとも一つにさらに供給される請求項４に記載の表示装置。
10. 前記第２の駆動部は、
    前記ステージのリセットノードの信号に応じて前記ゲートラインを放電させる第１の出力放電スイッチング素子と、
    外部からのリセット制御信号に応じて前記ゲートラインを放電させる第２の出力放電スイッチング素子と、
    外部からの第１の制御信号及び第２の制御信号に応じて、前記ステージのリセットノードを充電及び放電させる反転部と、を含む請求項４に記載の表示装置。
11. 前記第１の駆動部及び第２の駆動部の少なくとも一つは、外部からのリセット制御信号に応じて前記ステージのセットノードを放電させるリセットスイッチング素子をさらに含む請求項１０に記載の表示装置。
12. 前記リセット制御信号は、ダミー信号、前記ステージよりも以後に駆動される後段ステージからのゲート信号及び前記後段ステージに接続されたゲートラインからのゲート信号のいずれかである請求項１１に記載の表示装置。
13. 前記第２の駆動部は、
    外部からのセット制御信号に応じて前記ステージのセットノードを充電するセットスイッチング素子と、
    前記ステージのセットノードに印加された信号に応じて前記第２の駆動部の出力端子を介してゲート信号を出力する出力スイッチング素子と、
    前記ステージのリセットノードに印加された信号に応じて前記ステージのセットノードを放電するホールディングスイッチング素子と、
    外部からのリセット制御信号に応じて前記ステージのセットノードを放電するリセットスイッチング素子の少なくとも一つをさらに含む請求項１１に記載の表示装置。
14. 前記ステージのセットノード及び前記ステージのリセットノードの少なくとも一つが前記第１の駆動部及び前記第２の駆動部の少なくとも一つに位置する請求項１３に記載の表示装置。
15. 前記反転部は、
    前記第１の制御信号に応じて前記ステージのリセットノードを充電する第１の反転スイッチング素子と、
    前記第２の制御信号に応じて前記ステージのリセットノードを放電する第２の反転スイッチング素子と、を含む請求項１０に記載の表示装置。
16. 前記第１の制御信号は、クロックラインからのクロック信号であり、
    前記第２の制御信号は、前記ステージのセットノードに印加された信号及び前記ゲートラインのゲート信号のいずれかである請求項１５に記載の表示装置。
17. 前記第２の駆動部の出力端子は、前記ゲートライン、前記ステージよりも以後に駆動される後段ステージ及び前記ステージよりも以前に駆動される前段ステージの少なくとも一つに接続された請求項１１に記載の表示装置。
18. 前記第１の駆動部は、
    前記ステージのリセットノードに印加された信号に応じて前記ステージのセットノードを放電するホールディングスイッチング素子と、
    外部からのリセット制御信号に応じて前記ステージのセットノードを放電するリセットスイッチング素子と、
    外部からのリセット制御信号に応じて前記ゲートラインを放電させる出力放電スイッチング素子の少なくとも一つをさらに含む請求項１０に記載の表示装置。
19. 前記第２の駆動部は、外部からのリセット制御信号に応じて前記ステージのセットノードを放電するリセットスイッチング素子を含む請求項４に記載の表示装置。
20. 前記第２の駆動部は、外部からのセット制御信号に応じて前記ステージのセットノードを充電するセットスイッチング素子をさらに含む請求項１９に記載の表示装置。