KR101757722B1 - 표시 기판 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

표시 기판은 베이스 기판, 화소 및 게이트 구동회로를 포함한다. 상기 베이스 기판은 표시 영역과, 표시 영역을 둘러싸는 주변 영역을 포함한다. 화소는 표시 영역에 형성되고, 서로 교차하는 게이트 라인과 데이터 라인에 연결된 화소 트랜지스터 및 화소 트랜지스터와 연결된 화소 전극을 포함한다. 게이트 구동회로는 게이트 라인의 제1 단과 인접한 주변 영역에 형성되고, 게이트 라인에 게이트 신호를 출력하는 게이트 구동회로를 포함한다. 게이트 구동회로는 복수의 스테이지들을 포함하고, 제n 스테이지(n은 자연수)는 복수의 회로 트랜지스터들, 및 제1 커패시터와 제2 커패시터를 갖는 승압 커패시터를 포함하고, 회로 트랜지스터들 및 상제1 커패시터는 주변 영역의 제1 영역에 형성되고, 제2 커패시터는 제1 영역과 표시 영역 사이에 위치한 주변 영역의 제2 영역에 형성된다.

Description

표시 기판 및 이를 포함하는 표시 장치{DISPLAY SUBSTRATE AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 표시 기판 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 신뢰성을 향상시키기 위한 표시 기판 및 이를 포함하는 표시 장치에 관한 것이다.
액정의 복굴절성을 이용한 표시 장치인 평판 액정 표시 장치는 지속적으로 성능을 개량시킴과 동시에 생산원가를 줄임으로써 현재 가장 경쟁력 있는 평판 표시 장치의 위치를 차지하게 되었다. 박막 트랜지스터 어레이 형성과 동시에 게이트 구동 회로를 유리 기판에 직접 집적하는 소위 ASG(Amorphous Silicon on Glass) 기술은 액정 표시 장치의 생산원가를 줄이기 위한 여러 가지 노력 중 하나이다.
상기 게이트 구동 회로를 상기 유리 기판 상에 직접 형성하는 ASG 기술이 소형 액정 표시 패널에서 적용되는 경우는 생산원가를 줄일 수 있으나, 대형 액정 표시 패널에 적용되는 경우는 상기 유리 기판에 형성되는 상기 게이트 구동회로의 면적이 증가될 수 있다. 상기 게이트 구동회로의 형성 면적이 증가하게 되면, 필요한 유리 기판의 면적이 늘어나게 되어 동일한 개수와 크기의 액정 표시 패널을 생산하는데 필요한 유리 기판의 크기가 증가하게 되므로 제조원가를 상승시키는 요인이 된다. 거꾸로 유리 기판의 크기가 결정된 상태에서 게이트 구동회로의 폭이 증가하게 되면 생산할 수 있는 액정 표시 패널의 수가 줄어들 수 있어 제조원가를 상승시키는 요인이 될 수 있다.
또한, 유리 기판의 크기가 정해진 상태에서 일정한 표시 면적을 가진 액정 표시 패널을 최대의 개수로 설계하는 경우 유리 기판의 끝단과 표시 영역 사이의 영역 즉, 주변 영역의 면적이 일정하게 결정된다. 이렇듯, 상기 주변 영역의 면적이 한정된 상태에서, 게이트 구동회로의 형성 면적(폭)이 증가하게 되면, 상기 게이트 구동회로 내의 최외곽 콘택부의 부식 및 실런트의 미경화로 인한 테두리 얼룩과 같은 불량이 발생한다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 유리 기판에 집적된 게이트 구동회로의 형성 면적을 감소시키기 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판을 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 화소 및 게이트 구동회로를 포함한다. 상기 베이스 기판은 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 화소는 상기 표시 영역에 형성되고, 서로 교차하는 게이트 라인과 데이터 라인에 연결된 화소 트랜지스터 및 상기 화소 트랜지스터와 연결된 화소 전극을 포함한다. 상기 게이트 구동회로는 상기 게이트 라인의 제1 단과 인접한 주변 영역에 형성되고, 상기 게이트 라인에 게이트 신호를 출력하는 게이트 구동회로를 포함한다. 상기 게이트 구동회로는 복수의 스테이지들을 포함하고, 제n 스테이지(n은 자연수)는 복수의 회로 트랜지스터들, 및 제1 커패시터와 제2 커패시터를 갖는 승압 커패시터를 포함하고, 상기 회로 트랜지스터들 및 상기 제1 커패시터는 상기 주변 영역의 제1 영역에 형성되고, 상기 제2 커패시터는 상기 제1 영역과 상기 표시 영역 사이에 위치한 상기 주변 영역의 제2 영역에 형성된다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널 및 게이트 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 라인들 및 데이터 라인들 및 영상을 표시하는 복수의 화소들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 게이트 구동회로는 상기 게이트 라인들의 제1 단과 인접한 주변 영역에 형성되고, 상기 게이트 라인들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함한다. 상기 게이트 구동회로의 제n 스테이지(n은 자연수)는 복수의 회로 트랜지스터들 및 제1 커패시터와 제2 커패시터를 갖는 승압 커패시터를 포함하고, 상기 회로 트랜지스터들 및 제1 커패시터는 상기 주변 영역의 제1 영역에 형성되고, 상기 제2 커패시터는 상기 제1 영역과 상기 표시 영역 사이에 위치한 상기 주변 영역의 제2 영역에 형성된다.
본 발명에 따르면, 상기 게이트 구동회로의 형성 영역을 감소시키고, 감소된 영역만큼 상기 게이트 구동회로를 표시 영역 측으로 이동시켜 형성함으로써 상기 최외곽 콘택부의 부식 불량 및 실런트의 미경화에 따른 테두리 얼룩 불량 등을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2a 및 도 2b는 도 1에 도시된 표시 기판의 등가회로도들이다.
도 3은 도 2a에 도시된 게이트 구동회로의 부분 회로도이다.
도 4는 도 3에 도시된 회로도에 대한 레이아웃도이다.
도 5a는 도 4에 도시된 제1 커패시터의 확대 레이아웃도이다.
도 5b는 도 5a의 I-I'선을 따라 절단한 단면도이다.
도 6a는 도 4에 도시된 제2 커패시터의 확대 레이아웃도이다.
도 6b는 도 6a의 II-II'선을 따라 절단한 단면도이다.
도 7은 도 4에 도시된 표시 기판에 따른 효과를 설명하기 위한 개념도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 기판(100), 대향 기판(200) 및 데이터 구동부(300)를 포함한다.
상기 표시 기판(100)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 제1 주변 영역(PA1), 제2 주변 영역(PA2), 제3 주변 영역(PA3) 및 제4 주변 영역(PA4)을 포함한다.
상기 표시 영역(DA)에는 제1 방향(D1)으로 연장된 복수의 게이트 라인들(GLn, GLn+1) 및 상기 게이트 라인들(GLn, GLn+1)과 교차하는 제2 방향(D2)으로 연장된 복수의 데이터 라인들(DLm) 및 복수의 화소들(P1, P2)이 형성된다. 상기 복수의 화소들은 복수의 화소행들 및 복수의 화소열들로 이루어지고, 각 화소는 화소 트랜지스터 및 상기 화소 트랜지스터와 연결된 화소 전극을 포함한다. 상기 n 및 m 은 자연수이다.
예를 들면, 화소행에 포함된 제1 화소(P1)는 제n 게이트 라인(GLn)과 제m 데이터 라인(DLm)에 연결된 제1 화소 트랜지스터(TR1)와 상기 제1 화소 트랜지스터(TR1)와 전기적으로 연결된 제1 화소 전극(PE1)을 포함한다. 상기 제1 화소(P1)와 상기 제1 방향(D1)으로 인접한 제2 화소(P2)는 제n+1 게이트 라인(GLn+1)과 상기 제m 데이터 라인(DLm)과 연결된 제2 화소 트랜지스터(TR2)와 상기 제2 화소 트랜지스터(TR2)와 전기적으로 연결된 제2 화소 전극(PE2)을 포함한다. 즉, 상기 화소행에 포함된 인접한 제1 및 제2 화소들(P1, P2)은 두 개의 게이트 라인들(GLn, GLn+1)과 하나의 데이터 라인(DLm)에 의해 구동될 수 있다. 이와 같은 화소 구조는 데이터 구동칩의 개수를 줄일 수 있는 장점을 가진다.
상기 제1 주변 영역(PA1)은 상기 게이트 라인들(GLn, GLn+1)의 제1 단과 인접하고, 상기 게이트 라인들(GLn, GLn+1)에 인가되는 게이트 신호들을 생성하는 게이트 구동회로(110)가 형성된다. 상기 게이트 구동회로(110)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터이고, 각 스테이지는 상기 화소 트랜지스터와 동일한 공정에 의해 형성된 복수의 회로 트랜지스터들을 포함한다. 예를 들면, 상기 게이트 구동회로(110)의 제n 스테이지(STn)는 제n 게이트 신호(Gn)를 생성하여 상기 제n 게이트 라인(GLn)에 제공하고, 제n+1 스테이지(STn+1)는 제n+1 게이트 신호(Gn+1)를 생성하여 상기 제n+1 게이트 라인(GLn+1)에 제공한다.
본 실시예에 따르면, 상기 게이트 구동회로(110)가 형성되는 영역에 대해 상기 제1 방향(D1)의 폭을 감소하고, 감소분만큼 상기 게이트 구동회로(110)를 상기 표시 영역(DA) 측으로 이동시킴으로써 상기 표시 장치의 신뢰성을 향상시킬 수 있다. 상기 게이트 구동회로(110)의 구현 방식은 후속되는 도면들을 참조하여 상세하게 후술한다.
상기 제2 주변 영역(PA2)은 상기 게이트 라인들(GLn, GLn+1)의 제2 단과 인접하고, 상기 게이트 라인들(GLn, GLn+1)에 인가된 신호의 전압을 로우 전압(VSS)으로 방전하는 게이트 방전회로(120)가 형성된다. 상기 게이트 방전회로(120)는 상기 화소 트랜지스터와 동일한 공정에 의해 형성된 복수의 회로 트랜지스터들을 포함한다.
상기 제3 주변 영역(PA3)은 상기 데이터 라인들(DLm)의 제1 단과 인접하고, 상기 데이터 라인들(DLm)에 제공하는 데이터 신호를 생성하는 상기 데이터 구동부(300)가 배치된다.
상기 제4 주변 영역(PA4)은 상기 데이터 라인들(DLm)의 제2 단과 인접한다.
상기 제1, 제2, 제3 및 제4 주변 영역들(PA1, PA2, PA3, PA4)에는 실런트(170)가 배치된다.
상기 대향 기판(200)은 상기 표시 기판(100)과 마주하고, 상기 실런트(170)를 통해 상기 표시 기판(100)과 결합되어 액정층(미도시)을 밀봉한다.
상기 데이터 구동부(300)는 상기 제3 주변 영역(PA3)에 배치되고, 상기 데이터 구동부(300)는 상기 데이터 신호를 생성하는 데이터 구동칩(310) 및 상기 데이터 구동칩(310)이 실장되는 연성인쇄회로기판(330)을 포함한다. 상기 데이터 구동칩(310)은 상기 제3 주변 영역(PA3)에 칩 온 글래스 (COG) 방식으로 직접 실장될 수 있다.
도 2a 및 도 2b는 도 1에 도시된 표시 기판의 등가회로도들이다.
도 1 및 도 2a를 참조하면, 상기 표시 기판(100)의 제1 주변 영역(PA1)에는 게이트 구동회로(110)가 형성된다.
상기 게이트 구동회로(110)는 배선부(135) 및 회로부(137)를 포함한다.
상기 배선부(135)는 상기 회로부(137)에 제공되는 복수의 구동 신호들을 전달하는 제1 전압 배선(VSL1), 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2) 및 수직 개시 배선(STL)을 포함한다. 또한, 상기 배선부(135)는 제3 클럭 배선 및 제4 클럭 배선을 더 포함할 수 있다. 상기 제1 전압 배선(VSL1)은 로우 전압(VSS)을 전달하고, 상기 제1 클럭 배선(CKL1)은 제1 클럭 신호(CK1)를 전달하고, 상기 제2 클럭 배선(CKL2)은 제2 클럭 신호(CK2)를 전달하고, 상기 수직 개시 배선(STL)은 수직 개시 신호(STV)를 전달한다.
상기 회로부(137)의 복수의 스테이지들을 포함하고, 제n 스테이지(STn)는 복수의 회로 트랜지스터(이하에서, '트랜지스터'로 명칭 함)들을 포함한다. 예를 들면, 상기 제n 스테이지(STn)는 버퍼부(210), 충전부(220), 풀업부(230), 캐리부(240), 제1 방전부(251), 제2 방전부(252), 제3 방전부(253), 스위칭부(270), 제1 유지부(281), 제2 유지부(282), 제3 유지부(283) 및 제4 유지부(284)를 포함한다.
상기 버퍼부(210)는 제4 트랜지스터(T4)를 포함한다. 상기 버퍼부(210)의 제어 전극과 입력 전극은 이전 스테이지들 중 하나의 스테이지인, 제n-1 스테이지로부터 제공된 제n-1 캐리 신호(CRn-1)를 수신하고 출력 전극은 Q 노드(Q)와 연결된다. 상기 버퍼부(210)는 상기 제n-1 캐리 신호(CRn-1)의 하이 전압에 응답하여 상기 제n-1 캐리 신호(CRn-1)의 하이 전압(VDD)을 Q 노드(Q)에 연결된 상기 충전부(220)의 승압 커패시터(Cgs)에 충전한다.
상기 충전부(220)는 승압 커패시터(Cgs)를 포함한다. 상기 충전부(220)의 제1 단은 상기 Q 노드(Q)에 연결되고, 제2 단은 출력 노드(O)에 연결된다.
상기 풀업부(230)는 제1 트랜지스터(T1)를 포함한다. 상기 풀업부(230)의 제어 전극은 상기 Q 노드(Q)에 연결된 상기 충전부(220)의 상기 제1 단에 연결되고, 입력 전극은 제1 클럭 신호(CK1)를 수신하고 출력 전극은 상기 출력 노드(O)에 연결된다. 상기 풀업부(230)의 제어 전극에 상기 승압 커패시터(Cgs)에 충전된 하이 전압이 인가된 상태에서 상기 제1 클럭 신호(CK1)가 수신되면 상기 풀업부(230)는 부스트랩(Bootstrap)된다. 이때 상기 승압 커패시터(Cgs)는 충전된 전압을 부스팅한다. 상기 부스팅된 전압에 응답하여 상기 풀업부(230)는 상기 출력 노드(O)를 통해 상기 제1 클럭 신호(CK1)의 하이 전압을 제n 게이트 신호(Gn)로 출력한다.
상기 캐리부(240)는 제15 트랜지스터(T15)를 포함한다. 상기 캐리부(240)의 제어 전극은 상기 Q 노드(Q)에 연결되고, 입력 전극은 상기 제1 클럭 신호(CK1)를 수신하고, 출력 전극은 다음 스테이지들 중 하나의 스테이지인, 제n+1 스테이지(STn+1)와 연결된다. 상기 캐리부(240)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 신호(CK1)의 하이 전압을 제n 캐리 신호(CRn)로 상기 제n+1 스테이지(STn+1)에 출력한다.
상기 제1 방전부(251)는 제9 트랜지스터(T9)를 포함한다. 상기 제1 방전부(251)의 제어 전극은 다음 스테이지들 중 하나인 제n+1 스테이지(STn+1)와 연결되고, 입력 전극은 상기 Q 노드(Q)와 연결되고, 출력 전극은 상기 제1 전압 배선(VSL1)과 연결된다. 상기 제1 방전부(251)는 제n+1 스테이지로부터 출력된 제n+1 게이트 신호(Gn+1)의 하이 전압에 응답하여 상기 Q 노드(Q)에 인가된 전압을 상기 로우 전압(VSS)으로 방전한다.
상기 제2 방전부(252)는 제2 트랜지스터(T2)를 포함한다. 상기 제2 방전부(252)의 제어 전극은 제n+1 스테이지(STn+1)와 연결되고, 입력 전극은 상기 출력 노드(O)와 연결되고, 출력 전극은 상기 제1 전압 배선(VSL1)과 연결된다. 상기 제2 방전부(252)는 상기 제n+1 게이트 신호(Gn+1)의 하이 전압에 응답하여 상기 출력 노드(O)에 인가된 전압을 상기 로우 전압(VSS)으로 방전한다.
상기 제3 방전부(253)는 제6 트랜지스터(T6)를 포함한다. 상기 제3 방전부(253)의 제어 전극은 리셋 신호(RS)를 수신하고, 입력 전극은 상기 Q 노드(Q)에 연결되고, 출력 전극은 상기 제1 전압 배선(VSL1)과 연결된다. 상기 제3 방전부(253)는 상기 게이트 구동회로(110)의 마지막 스테이지로부터 출력되는 상기 리셋 신호(RS)의 하이 전압에 응답하여 상기 Q 노드(Q)에 인가된 전압을 상기 로우 전압(VSS)으로 방전한다.
상기 스위칭부(270)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함한다. 상기 스위칭부(270)는 상기 출력 노드(O)에 하이 전압이 인가되면 상기 제8 및 제13 트랜지스터들(T8, T13)은 턴-온 되어 N 노드(N)에 인가된 전압을 상기 로우 전압(VSS)으로 방전한다. 상기 스위칭부(270)는 상기 출력 노드(O)에 로우 전압이 인가되면 상기 제8 및 제13 트랜지스터들(T8, T13)은 턴-오프 되어 상기 N 노드(N)에는 상기 제1 클럭 신호(CK1)에 동기된 신호가 인가된다.
상기 제1 유지부(281)는 제10 트랜지스터(T10)를 포함한다. 상기 제1 유지부(281)의 제어 전극은 상기 제1 클럭 신호(CK1)를 수신하고, 입력 전극은 상기 Q 노드(Q)에 연결되고, 출력 전극은 상기 출력 노드(O)에 연결된다. 상기 제1 유지부(281)는 상기 제1 클럭 신호(CK1)의 하이 전압에 응답하여 상기 Q 노드(Q)의 전압을 상기 출력 노드(O)의 전압으로 유지시킨다.
상기 제2 유지부(282)는 제3 트랜지스터(T3)를 포함한다. 상기 제2 유지부(282)의 제어 전극은 상기 N 노드(N)에 연결되고, 입력 전극은 상기 출력 노드(O)에 연결되고, 출력 전극은 상기 제1 전압 배선(VSL1)에 연결된다. 상기 제2 유지부(282)는 상기 N 노드(N)에 인가된 하이 전압에 응답하여 상기 출력 노드(O)의 전압을 로우 전압(VSS)으로 유지시킨다.
상기 제3 유지부(283)는 제11 트랜지스터(T11)를 포함한다. 상기 제3 유지부(283)의 제어 전극은 제2 클럭 배선(CKL2)에 연결되어 제2 클럭 신호(CK2)를 수신하고, 입력 전극은 이전 스테이지들 중 하나인 제n-1 스테이지의 상기 제n-1 캐리 신호(CRn-1)를 수신하고, 출력 전극은 상기 Q 노드(Q)에 연결된다. 상기 제3 유지부(283)는 상기 제2 클럭 신호(CK2)의 하이 전압에 응답하여 상기 Q 노드(Q)의 전압을 상기 제n-1 캐리 신호(CRn-1)의 전압 레벨로 유지시킨다.
상기 제4 유지부(284)는 제5 트랜지스터(T5)를 포함한다. 상기 제4 유지부(284)의 제어 전극은 상기 제2 클럭 신호(CK2)를 수신하고, 입력 전극은 상기 출력 노드(O)와 연결되고, 출력 전극은 상기 제1 전압 배선(VSL1)에 연결된다. 상기 제4 유지부(284)는 상기 제2 클럭 신호(CK2)의 하이 전압에 응답하여 상기 출력 노드(O)의 전압을 상기 로우 전압(VSS)으로 유지시킨다.
도 1 및 도 2b를 참조하면, 상기 표시 기판(100)의 제2 주변 영역(PA2)에 형성된 게이트 방전회로(120)가 형성된다.
상기 게이트 방전회로(120)는 게이트 방전부(280)를 포함한다. 상기 게이트 방전부(280)는 제14 트랜지스터(T14)를 포함한다. 상기 게이트 방전부(280)의 제어 전극은 제n+1 게이트 라인(GLn+1)과 연결되고, 입력 전극은 제n 게이트 라인(GLn)과 연결되고, 출력 전극은 제2 전압 배선(VSL2)과 연결된다. 상기 게이트 방전부(280)는 상기 제n+1 게이트 라인(GLn+1)에 하이 전압이 인가되면 상기 제n 게이트 라인(GLn)에 인가된 전압을 로우 전압(VSS)으로 방전한다.
도 3은 도 2a에 도시된 게이트 구동회로의 부분 회로도이다. 도 4는 도 3에 도시된 회로도에 대한 레이아웃도이다.
도 2, 도 3 및 도 4를 참조하면, 상기 게이트 구동회로(110)는 복수의 트랜지스터들(T1, T2, T3,..., T13, T15) 및 서로 병렬로 연결된 제1 커패시터(Cgs1)와 제2 커패시터(Cgs2)를 갖는 승압 커패시터(Cgs)를 포함한다.
상기 트랜지스터들(T1, T2, T3,..., T13, T15) 및 상기 제1 커패시터(Cgs1)는 상기 회로 영역(CA) 중 제1 영역(A1)에 형성되고, 상기 제2 커패시터(Cgs2)는 상기 제1 영역(A1)과 상기 표시 영역(DA) 사이에 위치한 제2 영역(A2)에 형성된다.
상기 제1 커패시터(Cgs1)는 상기 제1 영역(A1) 중 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 연결된 제1 금속 연결 배선(이하, '게이트 연결 배선' 이라 함)과, 상기 제1 트랜지스터(T1)의 출력 전극(OE1)과 연결된 제2 금속 연결 배선(이하, '소스 연결 배선' 이라 함)이 중첩되는 영역에 형성된다.
한편, 상기 제2 커패시터(Cgs2)는 상기 제1 트랜지스터(T1)와 상기 표시 영역(DA) 사이의 제2 영역(A2)에 형성된다. 상기 제2 커패시터(Cgs2)는 상기 제1 트랜지스터(T1)의 제어 전극(CE1)으로부터 연장된 제1 금속 전극 패턴(이하, '게이트 전극 패턴'이라 함)과 상기 제1 트랜지스터(T1)의 출력 전극(OE1)으로부터 연장된 제2 금속 전극 패턴(이하, '소스 전극 패턴' 이라 함)을 포함한다.
구체적으로, 상기 제15 트랜지스터(T5)의 제어 전극(CE15)은 Q 노드(Q)를 통해 상기 제1 트랜지스터(T1)의 제어 전극(CE1)에 연결되고, 입력 전극(IE15)은 제1 클럭 신호(CK1)를 수신하고, 출력 전극(OE15)은 제n 캐리 신호(CRn)를 출력한다. 상기 제3 트랜지스터(T3)의 제어 전극(CE3)은 상기 N 노드(N)와 연결되고, 상기 입력 전극(IE3)은 상기 제1 트랜지스터(T1)의 출력 전극(OE1)과 연결되고, 출력 전극(OE3)은 로우 전압(VSS)을 수신한다. 상기 제2 트랜지스터(T2)의 제어 전극(CE2)은 제n+1 게이트 신호(Gn+1)를 수신하고, 입력 전극(IE2)은 상기 제1 트랜지스터(T1)의 출력 전극(OE1)과 연결되고, 출력 전극(OE2)은 상기 로우 전압(VSS)을 수신한다. 상기 제1 트랜지스터(T1)의 제어 전극(CE1)은 상기 Q 노드(Q)와 연결되고, 상기 입력 전극(IE1)은 상기 제1 클럭 신호(CK1)를 수신하고, 출력 전극(OE1)은 제n 게이트 라인(GLn)과 연결된다.
이에 따라서, 상기 제1 커패시터(Cgs1)는 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 상기 제15 트랜지스터(T15)의 제어 전극(CE15)을 연결하는 상기 게이트 연결 배선과, 상기 제1 트랜지스터(T1)의 출력 전극(OE1)과 상기 제3 트랜지스터(T3)의 입력 전극(IE3)을 연결하는 상기 소스 연결 배선이 중첩되는 영역에 형성된다.
도 5a는 도 4에 도시된 제1 커패시터의 확대 레이아웃도이다. 도 5b는 도 5a의 I-I'선을 따라 절단한 단면도이다.
도 5a 및 도 5b를 참조하면, 상기 제1 커패시터(Cgs1)는 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 상기 제15 트랜지스터(T15)의 제어 전극(CE15)을 연결하는 게이트 연결 배선(GCL)과, 상기 게이트 연결 배선(GCL)과 부분적으로 중첩되고 상기 제1 트랜지스터(T1)의 출력 전극(OE3)과 상기 제3 트랜지스터(T3)의 입력 전극(IE3)을 연결하는 소스 연결 배선(SCL)을 포함한다.
상기 게이트 연결 배선(GCL)은 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 동일한 금속층으로부터 패터닝된다. 상기 게이트 연결 배선(GCL)이 형성된 베이스 기판(101) 위에 게이트 절연층(102)이 형성된다. 상기 게이트 절연층(102) 위에 상기 게이트 연결 배선(GCL)과 부분적으로 중첩된 상기 소스 연결 배선(SCL)이 배치된다. 상기 소스 연결 배선(SCL)은 상기 제1 트랜지스터(T1)의 입력 전극(IE1) 및 출력 전극(OE1)과 동일한 금속층으로부터 패터닝된다.
상기 소스 연결 배선(SCL)이 형성된 상기 베이스 기판(101) 위에 보호 절연층(103)이 형성된다. 상기 보호 절연층(103) 위에는 투명한 유기 절연층 또는 불투명한 유기 절연층이 더 형성될 수 있다.
상기 제1 커패시터(Cgs1)는 상기 게이트 연결 배선(GCL) 및 상기 게이트 연결 배선(GCL)과 부분적으로 중첩된 상기 소스 연결 배선(SCL) 및 상기 게이트 연결 배선(GCL) 및 상기 소스 연결 배선(SCL) 사이에 배치된 상기 게이트 절연층(102)에 의해 정의된다.
도 6a는 도 4에 도시된 제2 커패시터의 확대 레이아웃도이다. 도 6b는 도 6a의 II-II'선을 따라 절단한 단면도이다.
도 6a 및 도 6b를 참조하면, 상기 제2 커패시터(Cgs2)는 상기 제1 트랜지스터(T1)의 제어 전극(CE1)으로부터 연장된 게이트 전극 패턴(GEP)과 상기 제1 트랜지스터(T1)의 출력 전극(OE1)으로부터 연장된 소스 전극 패턴(SEP)을 포함한다.
상기 게이트 전극 패턴(GEP)은 상기 제1 트랜지스터(T1)의 제어 전극(CE1)과 동일한 금속층으로부터 패터닝된다. 상기 게이트 전극 패턴(GEP)이 형성된 베이스 기판(101) 위에 게이트 절연층(102)이 형성된다. 상기 게이트 절연층(102) 위에 상기 게이트 전극 패턴(GEP)과 중첩된 상기 소스 전극 패턴(SEP)이 배치된다. 상기 소스 전극 패턴(SEP)은 상기 제1 트랜지스터(T1)의 입력 전극(IE1) 및 출력 전극(OE1)과 동일한 금속층으로부터 패터닝된다.
상기 소스 전극 패턴(SEP)이 형성된 상기 베이스 기판(101) 위에 보호 절연층(103)이 형성된다. 상기 보호 절연층(103) 위에는 투명한 유기 절연층 또는 불투명한 유기 절연층이 더 형성될 수 있다.
상기 제2 커패시터(Cgs2)는 상기 게이트 전극 패턴(GEP) 및 상기 게이트 전극 패턴(GEP)과 중첩된 상기 소스 전극 패턴(SEP) 및 상기 게이트 전극 패턴(GEP) 및 상기 소스 전극 패턴(SEP) 사이에 배치된 상기 게이트 절연층(102)에 의해 정의된다.
이와 같이, 복수의 트랜지스터들을 연결하는 제1 금속 연결 배선 및 제2 금속 연결 배선을 중첩시켜 상기 승압 커패시터(Cgs)의 제1 커패시터(Cgs1)를 형성함으로써 상기 제2 커패시터(Cgs2)의 형성 영역을 감소시킬 수 있다. 결과적으로, 상기 게이트 구동회로(110)가 형성되는 영역을 감소시킬 수 있다.
도 7은 도 4에 도시된 표시 기판에 따른 효과를 설명하기 위한 개념도이다.
도 4 및 도 7을 참조하면, 비교예에 따른 제1 표시 기판(501)의 제1 주변 영역(PA1)에는 게이트 구동회로(510)가 형성되는 게이트 회로 영역(GCA1)이 정의된다. 상기 게이트 회로 영역(GCA1)에는 베이스 기판(501)의 테두리(501e)와 인접한 영역부터 배선 영역(LA) 및 회로 영역(CA1)이 정의된다.
상기 비교예에 따른 상기 회로 영역(CA1)에는 복수의 트랜지스터들(T1, T2, T3,..., T13, T15) 및 승압 커패시터(Cgs)를 포함한다. 상기 복수의 트랜지스터들(T1, T2, T3,..., T13, T15)은 상기 회로 영역(CA1)의 제1 영역(A1)에 형성되고, 상기 승압 커패시터(Cgs)는 상기 회로 영역(CA1)의 제2 영역(A2)에 형성된다. 상기 승압 커패시터(Cgs)는 상기 제1 영역(A1)과 상기 표시 영역(DA) 사이에 게이트 전극 패턴(GEP)과 소스 전극 패턴(SEP)으로 형성된다.
한편, 실시예에 따른 제2 표시 기판(101)의 제1 주변 영역(PA1)에는 게이트 구동회로(110)가 형성되는 게이트 회로 영역(GCA2)이 정의된다. 상기 게이트 회로 영역(GCA2)에는 상기 베이스 기판(101)의 테두리(101e)와 인접한 영역부터 배선 영역(LA) 및 회로 영역(CA2)이 정의된다.
상기 실시예에 따른 상기 회로 영역(CA2)에는 복수의 트랜지스터들(T1, T2, T3,..., T13, T15) 및 승압 커패시터(Cgs)를 포함한다. 상기 복수의 트랜지스터들(T1, T2, T3,..., T13, T15)은 상기 회로 영역(CA2)의 제3 영역(A3)에 형성된다. 반면, 상기 승압 커패시터(Cgs)는 제1 커패시터(Cgs1)와 제2 커패시터(Cgs2)를 포함한다. 상기 제1 커패시터(Cgs1)는 상기 복수의 트랜지스터들(T1, T2, T3,..., T13, T15)이 형성된 제3 영역(A3)에 형성된다. 즉, 상기 제1 커패시터(Cgs1)는 제15 트랜지스터의 제어 전극과 제1 트랜지스터의 제어 전극을 연결하는 게이트 연결 배선(GCL)과 상기 게이트 연결 배선(GCL)과 부분적으로 중첩되고 상기 제1 트랜지스터(T1)의 출력 전극(OE3)과 상기 제3 트랜지스터(T3)의 입력 전극(IE3)을 연결하는 소스 연결 배선(SCL)에 의해 형성된다.
상기 제2 커패시터(Cgs2)는 상기 게이트 회로 영역(GCA2)의 제4 영역(A4)에 형성된다. 상기 제2 커패시터(Cgs2)는 상기 제3 영역(A3)과 상기 표시 영역(DA) 사이에 게이트 전극 패턴(GEP)과 소스 전극 패턴(SEP)에 의해 형성된다.
이에 따라서, 상기 제2 커패시터(Cgs2)가 형성된 상기 제4 영역(A4)은 비교예의 상기 제2 영역(A2)보다 작다. 즉, 상기 제4 영역(A4)은 상기 비교예의 승압 커패시터(Cgs)의 정전 용량에서 상기 제1 커패시터(Cgs1)의 정전 용량을 뺀 나머지 정전 용량에 대응하는 영역을 가진다.
결과적으로, 실시예에 따른 상기 게이트 회로 영역(GCA2)은 비교예에 따른 상기 게이트 회로 영역(GCA1)보다 상기 제1 커패시터(Cgs1)의 정전 용량에 대응하는 영역(△a) 만큼 감소된다. 이에 따라서, 실시예에 따른 상기 게이트 구동회로(110)는 비교예에 비해 감소분(△a) 만큼 상기 베이스 기판(101)의 테두리(101e)로부터 더 이격되어 상기 표시 영역(DA)에 가깝게 형성될 수 있다.
상기 게이트 구동회로(110)가 상기 테두리(101e)로부터 멀리 떨어질수록 상기 게이트 구동회로(110)내의 최외곽에 위치한 콘택부의 부식 불량률을 감소시킬 수 있다. 상기 콘택부는 상기 표시 영역의 화소 전극을 형성하는 도전층으로 형성됨으로써 상기 콘택부 위에는 절연층이 형성되지 않는다. 따라서 상기 콘택부는 외부 오염 물질에 직접적으로 손상될 수 있다.
상기 최외곽 콘택부가 상기 베이스 기판(101)의 테두리(101e)와 가까우면 상기 베이스 기판(101)의 끝단으로부터 실런트와 상기 베이스 기판(101) 사이로 침투하는 수분 및 산소가 상기 최외곽 콘택부에 도달할 수 있는 확률이 증가하게 되므로 상기 최외곽 콘택부에 부식 불량률이 증가될 수 있다.
또한, 실런트가 형성된 실라인 영역(SLA)을 비교하면, 비교예에 따른 상기 베이스 기판(501)은 상기 실라인 영역(SLA)이 상기 게이트 회로 영역(GCA1)의 앞단에서 제1 지점(b1)까지 형성된다. 반면, 실시예에 따른 베이스 기판(101)은 상기 실라인 영역(SLA)이 상기 게이트 회로 영역(GCA2)의 앞단에서 상기 제2 지점(b2)까지 형성될 수 있다. 상기 제2 지점(b2)은 상기 제1 지점(b1)에서 대해 상기 감소분(△a) 만큼 감소된 지점이다.
결과적으로, 비교예의 베이스 기판(501)에서는 상기 실런트가 트랜지스터의 형성 밀도가 높은 영역까지 형성되는 반면, 실시예의 베이스 기판(101)에서는 상기 실런트가 상기 비교예에 비해 상기 트랜지스터의 형성 밀도가 낮은 영역까지 형성될 수 있다. 이에 따라서, 상기 베이스 기판의 배면에서 광을 조사하여 상기 실런트를 경화하는 실런트 경화 공정에서 실시예의 베이스 기판(101)은 광 투과율이 높으므로 상기 실런트가 충분히 경화될 수 있다. 반면, 상기 비교예의 베이스 기판(501)은 광 투과율이 낮으므로 상기 실런트가 충분히 경화되지 않을 수 있다. 상기 실런트가 충분히 경화되지 않으면, 액정층으로 실런트 이물질이 지속적으로 누출되어 상기 표시 영역(DA)의 테두리에 얼룩이 발생하는 불량을 야기시킬 수 있다.
따라서, 본 실시예와 같이, 상기 게이트 구동회로의 형성 영역을 감소시키고, 감소된 영역만큼 상기 게이트 구동회로를 표시 영역 측으로 이동시켜 형성함으로써 상기 최외곽 콘택부의 부식 불량 및 실런트의 미경화에 따른 테두리 얼룩 불량 등을 방지할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 기판 110 : 게이트 구동회로
120 : 게이트 방전회로 135 : 배선부
137 : 회로부 200 : 대향 기판
300 : 데이터 구동부 GCA : 게이트 회로 영역
LA : 배선 영역 CA : 회로 영역
Cgs : 승압 커패시터 Cgs1, Cgs2 : 제1, 제2 커패시터
GCL : 게이트 연결 배선 SCL : 소스 연결 배선
GEP : 게이트 전극 패턴 SEP : 소스 전극 패턴

Claims (17)

  1. 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판;
    상기 표시 영역에 형성되고, 서로 교차하는 게이트 라인과 데이터 라인에 연결된 화소 트랜지스터 및 상기 화소 트랜지스터와 연결된 화소 전극을 포함하는 화소; 및
    상기 게이트 라인의 제1 단과 인접한 주변 영역에 형성되고, 상기 게이트 라인에 게이트 신호를 출력하는 게이트 구동회로를 포함하고,
    상기 게이트 구동회로는 복수의 스테이지들을 포함하고, 제n 스테이지(n은 자연수)는 복수의 회로 트랜지스터들과, 제1 커패시터 및 제2 커패시터를 갖는 승압 커패시터를 포함하고, 상기 회로 트랜지스터들 및 상기 제1 커패시터는 상기 주변 영역의 제1 영역에 형성되고, 상기 제2 커패시터는 상기 제1 영역과 상기 표시 영역 사이에 위치한 상기 주변 영역의 제2 영역에 형성되며,
    상기 제n 스테이지는
    제1 클럭 신호를 제n 게이트 신호로 출력하는 제1 트랜지스터를 더 포함하고,
    상기 승압 커패시터는 상기 제1 트랜지스터의 제어 전극과 출력 전극 사이에 연결된 것을 특징으로 하는 표시 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 커패시터는 상기 제1 트랜지스터의 제어 전극으로부터 연장된 제1 금속 전극 패턴과 상기 제1 트랜지스터의 출력 전극으로부터 연장된 제2 금속 전극 패턴을 포함하는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 제1 커패시터는 상기 제1 트랜지스터의 제어 전극과 연결된 제1 금속 연결 배선 및 상기 제1 금속 연결 배선과 중첩되고 상기 제1 트랜지스터의 출력 전극과 연결된 제2 금속 연결 배선을 포함하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 제n 스테이지는
    상기 제1 트랜지스터의 출력 전극과 연결된 출력 노드의 전압을 로우 전압으로 방전하는 제2 트랜지스터; 및
    상기 제1 클럭 신호와 동기된 신호에 응답하여 상기 출력 노드의 전압을 로우 전압으로 방전하는 제3 트랜지스터를 포함하고,
    상기 제1 커패시터의 제2 금속 연결 배선은 상기 제1 트랜지스터의 출력 전극과 상기 제3 트랜지스터의 입력 전극을 연결하는 것을 특징으로 하는 표시 기판.
  6. 제4항에 있어서, 상기 제n 스테이지는
    상기 제1 트랜지스터의 제어 전극에 인가된 신호에 응답하여 상기 제1 클럭 신호를 제n 캐리 신호로 출력하는 제15 트랜지스터를 더 포함하고,
    상기 제1 커패시터의 제1 금속 연결 배선은 상기 제1 트랜지스터의 제어 전극과 상기 제15 트랜지스터의 제어 전극을 연결하는 것을 특징으로 하는 표시 기판.
  7. 제4항에 있어서, 상기 제n 스테이지는
    상기 제1 클럭 신호를 수신하는 제어 전극과, 상기 제1 트랜지스터의 제어 전극과 연결된 입력 전극 및 상기 제1 트랜지스터의 출력 전극과 연결된 출력 전극을 포함하는 제10 트랜지스터;
    제2 클럭 신호에 응답하여 상기 제1 트랜지스터의 제어 전극에 인가된 전압을 이전 스테이지들 중 하나의 스테이지로부터 수신된 캐리 신호의 로우 전압으로 유지하는 제11 트랜지스터;
    제2 클럭 신호에 응답하여 상기 제1 트랜지스터의 출력 전극에 인가된 전압을 로우 전압으로 유지하는 제5 트랜지스터;
    리셋 신호에 응답하여 상기 제1 트랜지스터의 제어 전극에 인가된 전압을 상기 로우 전압으로 유지하는 제6 트랜지스터; 및
    다음 스테이지들 중 하나의 스테이지로부터 수신된 게이트 신호에 응답하여 상기 제1 트랜지스터의 제어 전극에 인가된 전압을 상기 로우 전압으로 방전하는 제9 트랜지스터를 더 포함하는 표시 기판.
  8. 제4항에 있어서, 상기 게이트 라인의 제2 단과 인접한 주변 영역에 형성된 게이트 방전회로를 더 포함하고,
    상기 게이트 방전회로는 제n+1 게이트 라인에 인가된 전압에 응답하여 제n 게이트 라인에 인가된 전압을 로우 전압으로 방전하는 제14 트랜지스터를 더 포함하는 표시 기판.
  9. 서로 교차하는 게이트 라인들 및 데이터 라인들 및 영상을 표시하는 복수의 화소들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널; 및
    상기 게이트 라인들의 제1 단과 인접한 주변 영역에 형성되고, 상기 게이트 라인들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로를 포함하고,
    상기 게이트 구동회로의 제n 스테이지(n은 자연수)는
    복수의 회로 트랜지스터들과, 제1 커패시터 및 제2 커패시터를 갖는 승압 커패시터를 포함하고, 상기 회로 트랜지스터들 및 제1 커패시터는 상기 주변 영역의 제1 영역에 형성되고, 상기 제2 커패시터는 상기 제1 영역과 상기 표시 영역 사이에 위치한 상기 주변 영역의 제2 영역에 형성되며,
    상기 제n 스테이지는
    제1 클럭 신호를 제n 게이트 신호로 출력하는 제1 트랜지스터를 더 포함하고,
    상기 승압 커패시터는 상기 제1 트랜지스터의 제어 전극과 출력 전극 사이에 연결된 것을 특징으로 하는 표시 장치.
  10. 삭제
  11. 제9항에 있어서, 상기 제2 커패시터는 상기 제1 트랜지스터의 제어 전극으로부터 연장된 제1 금속 전극 패턴과 상기 제1 트랜지스터의 출력 전극으로부터 연장된 제2 금속 전극 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  12. 제9항에 있어서, 상기 제1 커패시터는 상기 제1 트랜지스터의 제어 전극과 연결된 제1 금속 연결 배선 및 상기 제1 금속 연결 배선과 중첩되고 상기 제1 트랜지스터의 출력 전극과 연결된 제2 금속 연결 배선을 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 제n 스테이지는
    상기 제1 트랜지스터의 출력 전극과 연결된 출력 노드의 전압을 로우 전압으로 방전하는 제2 트랜지스터; 및
    상기 제1 클럭 신호와 동기된 신호에 응답하여 상기 출력 노드의 전압을 로우 전압으로 방전하는 제3 트랜지스터를 포함하고,
    상기 제1 커패시터의 제2 금속 연결 배선은 상기 제1 트랜지스터의 출력 전극과 상기 제3 트랜지스터의 입력 전극을 연결하는 것을 특징으로 하는 표시 장치.
  14. 제12항에 있어서, 상기 제n 스테이지는
    상기 제1 트랜지스터의 제어 전극에 인가된 신호에 응답하여 상기 제1 클럭 신호를 제n 캐리 신호로 출력하는 제15 트랜지스터를 더 포함하고,
    상기 제1 커패시터의 제1 금속 연결 배선은 상기 제1 트랜지스터의 제어 전극과 상기 제15 트랜지스터의 제어 전극을 연결하는 것을 특징으로 하는 표시 장치.
  15. 제12항에 있어서, 상기 제n 스테이지는
    상기 제1 클럭 신호를 수신하는 제어 전극과, 상기 제1 트랜지스터의 제어 전극과 연결된 입력 전극 및 상기 제1 트랜지스터의 출력 전극과 연결된 출력 전극을 포함하는 제10 트랜지스터;
    제2 클럭 신호에 응답하여 상기 제1 트랜지스터의 제어 전극에 인가된 전압을 이전 스테이지들 중 하나의 스테이지로부터 수신된 캐리 신호의 로우 전압으로 유지하는 제11 트랜지스터;
    제2 클럭 신호에 응답하여 상기 제1 트랜지스터의 출력 전극에 인가된 전압을 로우 전압으로 유지하는 제5 트랜지스터;
    리셋 신호에 응답하여 상기 제1 트랜지스터의 제어 전극에 인가된 전압을 상기 로우 전압으로 유지하는 제6 트랜지스터; 및
    다음 스테이지들 중 하나의 스테이지로부터 수신된 게이트 신호에 응답하여 상기 제1 트랜지스터의 제어 전극에 인가된 전압을 상기 로우 전압으로 방전하는 제9 트랜지스터를 더 포함하는 표시 장치.
  16. 제12항에 있어서, 상기 게이트 라인들의 제2 단과 인접한 주변 영역에 형성된 게이트 방전회로를 더 포함하고,
    상기 게이트 방전회로는 제n+1 게이트 라인에 인가된 전압에 응답하여 제n 게이트 라인에 인가된 전압을 로우 전압으로 방전하는 제14 트랜지스터를 더 포함하는 표시 장치.
  17. 제9항에 있어서, 상기 표시 패널은 제1 게이트 라인과 데이터 라인에 연결된 제1 화소 트랜지스터와 상기 제1 화소 트랜지스터와 연결된 제1 화소 전극을 제1 화소와,
    상기 제1 게이트 라인과 인접한 제2 게이트 라인과 상기 데이터 라인에 연결된 제2 화소 트랜지스터 및 상기 제2 화소 트랜지스터와 연결된 제2 화소 전극을 제2 화소를 포함하는 것을 특징으로 하는 표시 장치.
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