WO2009084278A1 - 電源回路およびそれを備える表示装置 - Google Patents

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WO2009084278A1
WO2009084278A1 PCT/JP2008/065638 JP2008065638W WO2009084278A1 WO 2009084278 A1 WO2009084278 A1 WO 2009084278A1 JP 2008065638 W JP2008065638 W JP 2008065638W WO 2009084278 A1 WO2009084278 A1 WO 2009084278A1
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WO
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voltage
power supply
switching element
capacitor
boosting
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PCT/JP2008/065638
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English (en)
French (fr)
Inventor
Shuji Nishi
Sachio Tsujino
Yuhichiroh Murakami
Yasushi Sasaki
Seijirou Gyouten
Original Assignee
Sharp Kabushiki Kaisha
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Publication date
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    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/02Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073Charge pumps of the Schenkel-type
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M3/073Charge pumps of the Schenkel-type
    • H02M3/077Charge pumps of the Schenkel-type with parallel connected charge pump stages

Definitions

  • the present invention relates to a power supply circuit, and more particularly to a power supply circuit including a boosting unit that boosts a power supply voltage by a charge pump method, and a driver monolithic display device including such a power supply circuit.
  • a charge pump circuit is used to generate a driving voltage (for example, a voltage to be applied to a scanning signal line) for liquid crystal display.
  • a driving voltage for example, a voltage to be applied to a scanning signal line
  • each pixel circuit is configured using a thin film transistor (hereinafter abbreviated as “TFT”), which is a MOS (Metal Oxide Semiconductor) transistor made of polycrystalline silicon.
  • TFT thin film transistor
  • MOS Metal Oxide Semiconductor
  • the charge pump circuit may also be formed on an insulating substrate such as a glass substrate on which a pixel circuit is formed (see, for example, Patent Document 2 (Japanese Unexamined Patent Publication No. 2007-60732)).
  • Japanese Unexamined Patent Publication No. 10-285911 Japanese Unexamined Patent Publication No. 2007-60732 Japanese Unexamined Patent Publication No. 2002-8385
  • a field effect transistor such as a MOS transistor made of single crystal silicon or polycrystalline silicon is often used. In this case, considering the manufacturing cost, it is preferable that only a field effect transistor having a channel region of one conductivity type of N-type and P-type is used.
  • an active matrix display device in which a plurality of pixel circuits for forming an image to be displayed are formed on an insulating substrate (typically on a glass substrate), as a switching element constituting each pixel circuit, Only TFTs having a channel region of one of N-type and P-type conductivity are used. For this reason, in the case where at least a part of a circuit for driving the plurality of pixel circuits is also formed on the same insulating substrate by using a manufacturing process for forming a TFT constituting each pixel circuit, that is, a driver.
  • a TFT having a channel region of the same conductivity type as the TFT of each pixel circuit as a switching element in the drive circuit on the same insulating substrate.
  • the switching element constituting each pixel circuit is an N-channel TFT
  • the charge pump circuit is also formed on the same insulating substrate by the same manufacturing process, it is preferable to use only an N-channel TFT as a switching element in the charge pump circuit.
  • a boosting charge pump circuit is configured using only an N-channel transistor (such as a MOS transistor or a TFT) as a switching element, the charge passes through the N-channel transistor in the ON state.
  • a phenomenon (called “threshold drop”) occurs in which the output side voltage is reduced by the threshold voltage of the N channel type transistor with respect to the input side voltage of the N channel type transistor.
  • the charge pump circuit cannot boost the power supply voltage to the target voltage.
  • This conventional charge pump circuit includes a booster 51a as a main pump comprising N-channel transistors (N-channel MOS transistors) Q1 to Q4 as switching elements and capacitors C1 and C2, and an N-channel transistor as a switching element.
  • FIG. 28 shows the N-channel transistors Q1 to Q6, the capacitors C1 to C4, the first and second input terminals Ti1 and Ti2, the output terminal To, and the power supply terminal Tdd that constitute the booster 51a and the driver 51b.
  • a power supply voltage VDD of 5 [V] is applied to the power supply terminal Tdd, and the first clock signal DCK1 shown in FIG. 29 is supplied to the first input terminal Ti1 and the second input terminal Ti2.
  • the power supply voltage VDD is doubled by using the capacitors C1 and C2, and the boosted voltage is passed through the N-channel transistor Q1 or Q2. And output as a boosted power supply voltage from the output terminal To.
  • FIG. 28 among the N-channel transistors Q1 to Q6, the transistors in the off state are marked with a dotted line x, and the transistors not marked with such a mark are in the on state. Also, the numbers or formulas attached to each connection point indicate the voltage at that connection point. With such a dotted x mark, a number, or an expression, FIG. 28A shows that the voltage of the first clock signal DCK1 is 0 [V] and the voltage of the second clock signal DCK1B is 5 [V]. FIG. 28B shows the ON / OFF state of each of the N-channel transistors Q1 to Q6 and the voltage at each connection point (in the period A shown in FIG. 29). FIG.
  • This charge pump circuit alternately repeats the period A in the state shown in FIG. 28 (A) and the period B in the state shown in FIG. 28 (B) in the steady operation state.
  • a voltage of 10 [V] is applied as a control signal to the gate terminals of the N-channel transistors Q2 and Q3 from the drive unit 51b, and a voltage of 5 [V] is applied to the gate terminals of the N-channel transistors Q1 and Q4.
  • a voltage of 5 [V] is supplied as a control signal to the N-channel transistors Q2 and Q3 from the driving unit 51b and a voltage of 10 [V] is applied to the N-channel transistors Q1 and Q4.
  • the voltage applied to the gate terminal of the N-channel transistor Q2 in the A period and the voltage applied to the gate terminal of the N-channel transistor Q1 in the B period are both 10 [V], and the source terminals of the transistors Q1 and Q2 Since it is equal to the voltage, a threshold drop occurs.
  • the voltage actually output from the output terminal To becomes a voltage 10 ⁇ Vth [V] which is lower than the threshold voltage Vth of the N-channel transistors Q1 and Q2 from 10 [V] (FIGS. 28A and 28A). B)).
  • the charge pump circuit when configured using only the N-channel type transistor as the switching element, the voltage cannot be boosted to the target voltage due to the threshold drop.
  • a TFT which is a kind of MOS transistor
  • the threshold voltage and its variation are relatively large, and this threshold drop is particularly problematic.
  • the threshold voltage is reduced to boost the voltage as close to the target voltage as possible, a reverse flow of charge occurs through the MOS transistor that should be off, and a stable voltage boosting operation cannot be performed.
  • a desired power supply voltage is 2VDD with respect to the input power supply voltage VDD
  • a voltage of 3VDD-Vth is generated by a charge pump circuit including an N-channel transistor having a threshold voltage of Vth
  • the voltage of 3VDD-Vth can be obtained by stepping down.
  • such a configuration is not preferable in terms of withstand voltage and power consumption of the transistor because an unnecessarily high voltage is applied to the transistor.
  • a first aspect of the present invention is a charge pump power supply circuit that boosts an input power supply voltage applied from the outside, Including a main boosting capacitor and input and output side switching elements connected to one end of the main boosting capacitor, boosting a voltage applied to the main boosting capacitor via the input side switching element, A booster that outputs the subsequent voltage as a boosted power supply voltage via the output-side switching element; A step-up controller that turns the output-side switching element on and off reciprocally with respect to the input-side switching element;
  • the input side and output side switching elements are both N-channel transistors having a positive threshold voltage, When the output side switching element is turned on, the boost control unit generates a voltage that is at least the threshold voltage higher than the boosted voltage by boosting the boosted voltage, and generates the generated voltage. It is provided to the control terminal of the output side switching element.
  • the boost control unit includes: A control boosting switching element that is an N-channel transistor having a positive threshold voltage, and one end of which is connected to a control terminal of the output side switching element and the main boosting capacitor via the control boosting switching element A control boosting capacitor connected to one end, and an internal control unit for turning on and off the control boosting switching element, When the output-side switching element is turned on, the boosted voltage supplied from the main boosting capacitor to the control boosting capacitor via the control boosting switching element is boosted from the boosted voltage.
  • the internal control unit boosts the boosted power supply voltage by boosting the boosted power supply voltage when the boosted voltage is applied from the main boosting capacitor to the control boosting capacitor via the control boosting switching element. 4.
  • a voltage that is at least higher than a voltage by a threshold voltage of the control boost switching element is generated, and the generated voltage is applied to a control terminal of the control boost switching element. circuit.
  • the boosting unit includes: A power supply terminal for receiving the input power supply voltage; First and second input terminals for receiving first and second clock signals, respectively; An output terminal for outputting the boosted power supply voltage; First and second switching elements as the output-side switching elements; Third and fourth switching elements as the input-side switching elements; One end is connected to the power supply terminal via the third switching element and is connected to the output terminal via the first switching element, and the other end is connected to the first input terminal.
  • a first capacitor as a boosting capacitor; One end is connected to the power supply terminal via the fourth switching element and is connected to the output terminal via the second switching element, and the other end is connected to the second input terminal.
  • the boost control unit includes: A third input terminal for receiving a third clock signal; Fifth and sixth switching elements which are N-channel transistors as the control boosting switching elements; One end is connected to the control terminal of the first switching element and is connected to the one end of the first capacitor via the fifth switching element, and the other end is connected to the third input terminal.
  • a third capacitor as the control boost capacitor One end is connected to the control terminal of the second switching element, and is connected to the one end of the second capacitor via the sixth switching element, and the other end is connected to the third input terminal.
  • a fourth capacitor as the control boost capacitor A first conductor connecting the one end of the first capacitor to a control terminal of the fourth switching element; And a second conducting wire connecting the one end of the second capacitor to a control terminal of the third switching element.
  • the boost control unit includes: A seventh switching element whose control terminal is an N-channel transistor connected to the second conductor; An eighth switching element whose control terminal is an N-channel transistor connected to the first conductor; The one end of the third capacitor is connected to the power supply terminal via the seventh switching element, The one end of the fourth capacitor is connected to the power supply terminal via the eighth switching element.
  • the boost control unit further includes an internal control unit for turning on and off the control boost switching element,
  • the internal control unit boosts the boosted power supply voltage by boosting the boosted power supply voltage when the boosted voltage is applied from the main boosting capacitor to the control boosting capacitor via the control boosting switching element.
  • a voltage higher than the voltage by at least a threshold voltage of the control boosting switching element is generated, and the generated voltage is applied to a control terminal of the control boosting switching element.
  • a sixth aspect of the present invention is the fifth aspect of the present invention,
  • the internal control unit A fourth input terminal for receiving a fourth clock signal;
  • First and second internal control switching elements which are N-channel transistors having a positive threshold voltage; One end is connected to the output terminal via the first internal control switching element and is connected to the control terminal of the second internal control switching element, and the other end is connected to the third input terminal.
  • a first internal control capacitor One end is connected to the output terminal via the second internal control switching element and is connected to the control terminal of the first internal control switching element, and the other end is connected to the fourth input terminal.
  • a second internal control capacitor The one end of the second internal control capacitor is connected to control terminals of the fifth and sixth switching elements.
  • the switching elements constituting the boosting unit and the boosting control unit are made of polycrystalline silicon.
  • the switching elements constituting the boosting unit and the boosting control unit are N-channel thin film transistors.
  • a ninth aspect of the present invention is a driver monolithic in which a plurality of pixel circuits for forming an image to be displayed and at least a part of a circuit for driving the plurality of pixel circuits are formed on the same substrate.
  • Type display device A display unit including the plurality of pixel circuits; A power supply circuit according to any one of the first to eighth aspects of the present invention; A drive circuit that receives the boosted power supply voltage from the power supply circuit and drives the display unit; The plurality of pixel circuits, at least a part of the driving circuit, and the power supply circuit are formed over the same substrate.
  • the switching elements constituting the plurality of pixel circuits formed on the same substrate, at least a part of the drive circuit, and the power supply circuit are N-channel thin film transistors.
  • the N channel type as the output side switching element is provided.
  • a voltage higher than the boosted voltage by at least the threshold voltage of the N-channel transistor is applied to the control terminal (gate terminal) of the N-channel transistor. Therefore, the threshold value does not drop in the N-channel transistor, and the boosted voltage is output as it is as the boosted power supply voltage. Accordingly, a power supply circuit that reliably outputs a desired boosted power supply voltage without being affected by the threshold voltage of the N-channel transistor and its variation even when the configuration uses only an N-channel transistor as a switching element is provided. can do.
  • the manufacturing process can be simplified and costs can be reduced compared to a configuration using both an N-channel transistor and a P-channel transistor.
  • the N-channel type switching element is used as the switching element.
  • the threshold drop can be eliminated with a relatively simple configuration using only transistors.
  • the withstand voltage and power consumption of the transistor are reduced as compared with the conventional technology that generates an output voltage higher than the desired power supply voltage. This is also advantageous.
  • the boosted voltage is supplied from the main boosting capacitor to the control boosting switching element. Is supplied to the control terminal of the control boosting switching element at least by a threshold voltage of the control boosting switching element higher than the boosted voltage. Therefore, since a threshold drop does not occur in the control boosting switching element, the voltage to be applied to the control terminal when the output side switching element is turned on is at least the threshold voltage of the output side switching element higher than the boosted voltage. The voltage can be reliably generated. Thereby, it is possible to more reliably remove the influence of the drop in threshold on the boosted power supply voltage output from the power supply circuit.
  • two clock signals having the same amplitude and reciprocally changing voltages are applied to the first and second input terminals as first and second clock signals, respectively.
  • a clock signal whose voltage is maintained at a high level is supplied as a third clock signal to the third input terminal, whereby charging and boosting are alternately performed in the first capacitor and the second capacitor. And they are performed in a complementary manner.
  • an operating state in which the boosted voltage obtained at one end of the first capacitor is output via the first switching element, and the boosted voltage obtained at one end of the second capacitor is the second switching element.
  • the voltage is boosted on one of the first and second capacitors, charging is performed on the other.
  • Such complementary boosting operation can improve the current supply capability to the load.
  • the boosted voltage obtained at one end of the first capacitor is applied to the third capacitor.
  • a voltage that is at least higher than the boosted voltage by the threshold voltage of the first switching element is applied to the control terminal of the first switching element.
  • the second switching element as the output side switching element is turned on, the boosted voltage obtained at one end of the second capacitor is applied to the fourth capacitor and further boosted by the third clock signal.
  • a voltage higher than the boosted voltage by at least the threshold voltage of the second switching element is applied to the control terminal of the second switching element.
  • the boosted voltage obtained at one end of the first and second capacitors can be output as a boosted power supply voltage without causing a threshold drop in the first and second switching elements. Therefore, even if only the N-channel type transistor is used as the switching element in both the boosting unit and the boosting control unit, the desired boosting power supply can be reliably obtained without being affected by the threshold voltage of the N-channel type transistor or its variation. A voltage can be output.
  • one end of the third capacitor connected to the control terminal of the first switching element as the output side switching element is connected to the power supply terminal via the seventh switching element. Therefore, even when the threshold variation of the fifth switching element suddenly increases so that the first switching element cannot be turned on, it is given to the third capacitor via the seventh switching element.
  • the first switching element can be turned on by boosting the generated voltage. Since one end of the fourth capacitor connected to the control terminal of the second switching element as the output side switching element is connected to the power supply terminal via the eighth switching element, the second switching element is Even if the threshold variation of the sixth switching element suddenly increases so that it cannot be turned on, the second voltage can be increased by boosting the voltage applied to the fourth capacitor via the eighth switching element.
  • the switching element can be turned on.
  • the fifth aspect of the present invention in order to generate a voltage to be applied to the control terminal in order to turn on the output side switching elements (first and second switching elements) of the boosting unit,
  • a voltage that is at least higher than the threshold voltage of the control boosting switching element (fifth and sixth switching elements) than the boosted voltage is applied to the control terminal of the control boosting switching element.
  • a clock whose voltage changes reciprocally with the third clock signal and whose amplitude is at least larger than the threshold voltage of the fifth and sixth switching elements as the control boosting switching elements.
  • the boost power supply voltage obtained at one end of the second internal control capacitor is the fourth clock signal. Is boosted.
  • a voltage higher than the voltage after the boost by at least the threshold voltage of the control boost switching element is applied to the control terminal of the control boost switching element. Therefore, since a threshold drop does not occur in the control boosting switching element, the voltage to be applied to the control terminal when the output side switching element is turned on is at least the threshold voltage of the output side switching element higher than the boosted voltage. The voltage can be reliably generated.
  • a power supply circuit capable of reliably outputting a desired boosted power supply voltage on an insulating substrate such as a glass substrate is formed by using an N-channel transistor made of polycrystalline silicon, which has a larger threshold voltage and variation. be able to.
  • a power supply circuit that can output a desired boosted power supply voltage reliably on an insulating substrate such as a glass substrate can be formed using an N-channel transistor as a thin film transistor having a larger threshold voltage and variation.
  • the power supply circuit for boosting is formed together with at least a part of the plurality of pixel circuits and the drive circuit on the same substrate.
  • a desired boosted power supply voltage can be reliably output without causing a drop in threshold while using only an N-channel transistor as a switching element. Thereby, it is possible to reduce the size of the display device and reduce the manufacturing cost.
  • the power supply circuit for boosting is formed on the same substrate together with at least a part of the plurality of pixel circuits and the drive circuit.
  • a desired boosted power supply voltage can be reliably output without causing a drop in threshold.
  • the N-channel type thin film transistor and the P can be formed at the same time by a manufacturing process with a smaller number of steps than when both channel-type thin film transistors are used, thereby reducing the cost.
  • FIG. 3 is a signal waveform diagram (A) and a circuit diagram (B) for explaining a first operation state of the power supply circuit according to the embodiment. It is a signal waveform diagram (A) and a circuit diagram (B) for explaining the 2nd operation state of the power circuit concerning the above-mentioned embodiment. It is a signal waveform diagram (A) and a circuit diagram (B) for demonstrating the 3rd operation state of the power supply circuit which concerns on the said embodiment.
  • FIG. 9 is a signal waveform diagram (A) and a circuit diagram (B) for explaining a fifth operation state of the power supply circuit according to the embodiment. It is the signal waveform diagram (A) and circuit diagram (B) for demonstrating the 6th operation state of the power supply circuit which concerns on the said embodiment. It is the signal waveform diagram (A) and circuit diagram (B) for demonstrating the 7th operation state of the power supply circuit which concerns on the said embodiment. It is the signal waveform diagram (A) and circuit diagram (B) for demonstrating the 8th operation state of the power supply circuit which concerns on the said embodiment.
  • FIG. 6 is a circuit diagram (A, B) for explaining the influence of the capacitance ratio on the operation of the power supply circuit according to the embodiment.
  • FIG. 7 is a diagram (A to D) for explaining the influence of the capacitance ratio on the voltage at a predetermined node in the power supply circuit according to the embodiment based on simulation results. It is a signal waveform diagram for demonstrating the 1st modification of the said embodiment. It is a signal waveform diagram for demonstrating the 2nd modification of the said embodiment. It is a circuit diagram which shows the structure of the 3rd modification of the said embodiment.
  • TFT Thin film transistor
  • SYMBOLS 11 Power supply circuit 11a ... Boosting part 11b ... Boosting control part 11c ... Internal control part 100 ... Liquid crystal panel 110 ... Pixel array 120 ... Source driver (data signal line drive circuit) 130... Gate driver (scanning signal line driving circuit) 140... CS driver (auxiliary capacitance line drive circuit) DESCRIPTION OF SYMBOLS 150 ... Power supply part 200 ... Display control circuit Ti1 ... 1st input terminal Ti2 ... 2nd input terminal Ti3 ... 3rd input terminal Ti4 ... 4th input terminal To ... Output terminal Tdd ... Power supply terminal C1, C2 ...
  • FIG. 1 is a circuit diagram showing a configuration of a power supply circuit according to an embodiment of the present invention.
  • a boost control unit 11b applied to the boost unit 11a, and first and second input terminals Ti1 and Ti2 for receiving first and second clock signals ⁇ 1 and ⁇ 2 for driving the boost unit 11a from the outside, respectively.
  • a fourth input terminal Ti4 for receiving the signal ⁇ 4 from the outside, a power supply terminal Tdd for receiving the input power supply voltage VDD, and the boosted power supply voltage Vout ( And an output terminal To for outputting VDD), and includes as external terminals.
  • FIG. 1 two power supply terminals Tdd are drawn for convenience, but the two power supply terminals Tdd are electrically the same.
  • N-channel transistors Q1 to Q10 are used as switching elements, and P-channel transistors are not used.
  • an N-channel MOS (Metal Oxide Semiconductor) transistor is used as a switching element.
  • the switching element used in this embodiment is not limited to a MOS transistor, and is positive.
  • Other types of N-channel field effect transistors may be used as long as they are N-channel transistors having a threshold voltage (hereinafter abbreviated as “Nch transistors”).
  • Boosting unit 11a includes Nch transistors Q1, Q2 as output side switching elements, Nch transistors Q3, Q4 as input side switching elements, and first and second capacitors C1, C2 as main boosting capacitors. These components are connected as shown in FIG. That is, one end of the capacitor C1 is connected to the power supply terminal Tdd via the Nch transistor Q3, and is connected to the output terminal To via the Nch transistor Q1, and the other end of the capacitor C1 is connected to the first input terminal Ti1. It is connected to the. One end of the capacitor C2 is connected to the power supply terminal Tdd via the Nch transistor Q4, and is connected to the output terminal To via the Nch transistor Q2, and the other end of the capacitor C2 is connected to the second input terminal Ti2. It is connected to the.
  • Boost control unit 11b includes Nch transistors Q5 to Q8 as control boosting switching elements, and third and fourth capacitors C3 and C4 as control boosting capacitors. These components are shown in FIG. So connected. That is, one end of the capacitor C3 is connected to the gate terminal of the Nch transistor Q1 as an output side switching element, is connected to the one end of the first capacitor C1 via the Nch transistor Q5, and is connected via the Nch transistor Q7. Also connected to the power supply terminal Tdd. One end of the capacitor C4 is connected to the gate terminal of the Nch transistor Q2 as an output side switching element, is connected to the one end of the second capacitor C2 via the Nch transistor Q6, and is connected via the Nch transistor Q8. Also connected to the power supply terminal Tdd. The other ends of these capacitors C3 and C4 are both connected to the third input terminal Ti3.
  • Boost controller 11b includes a first conductive line L1 connecting the one end of first capacitor C1 in booster 11a and the gate terminals of Nch transistors Q4 and Q8, and a second capacitor in booster 11a. It includes a second conducting wire L2 connecting the one end of C2 and the gate terminals of Nch transistors Q3 and Q7.
  • the voltage at the one end of main boosting capacitor C2 is used as a signal for controlling on / off of Nch transistors Q3 and Q7, and the signal as a signal for controlling on / off of Nch transistors Q4 and Q8.
  • the voltage at the one end of the boosting capacitor C1 is used.
  • the boost control unit 11b includes an internal control unit 11c that generates an internal control signal for controlling on / off of the Nch transistors Q5 and Q6.
  • This internal control unit 11c includes Nch transistors Q9 and Q10 as switching elements for internal control, and fifth and sixth capacitors C5 and C6 as internal control capacitors. These components are shown in FIG. Are connected as shown. That is, one end of the capacitor C5 is connected to the output terminal To via the Nch transistor Q9 and is connected to the gate terminal of the Nch transistor Q10, and the other end of the capacitor C5 is connected to the third input terminal Ti3. ing.
  • one end of the capacitor C6 is connected to the output terminal To via the Nch transistor Q10 and is connected to the gate terminal of the Nch transistor Q9, and the other end of the capacitor C6 is connected to the fourth input terminal Ti4. ing.
  • the one end of the capacitor C6 is connected to gate terminals of Nch transistors Q5 and Q6 as control boosting switching elements. As a result, the voltage at the one end of the capacitor C6 is used as a signal for controlling on / off of the control boosting switching element.
  • the first and second input terminals Ti1 and Ti2 are alternately connected between the power supply voltage VDD and the ground voltage VSS as shown in FIG.
  • Two pulse signals whose voltages change reciprocally are supplied to the first and second input terminals Ti1 and Ti2 as the first and second clock signals ⁇ 1 and ⁇ 2, respectively.
  • the voltage level of the third input terminal Ti3 is set to the ground voltage VSS in a predetermined period near the time point including the time point when the voltages of the first and second clock signals ⁇ 1 and ⁇ 2 change. In other periods, a pulse signal whose voltage level is the power supply voltage VDD is supplied as the third clock signal ⁇ 3.
  • the fourth input terminal Ti4 is supplied with a pulse signal whose voltage changes reciprocally as the fourth clock signal ⁇ 4 with respect to the third clock signal ⁇ 3.
  • the fourth clock signal ⁇ 4 controls the on / off of the Nch transistors Q5 and Q6 as the control boosting switching elements, and the first clock signal ⁇ 1 to ⁇ 4 On / off of the Nch transistors Q4 and Q8 is controlled by the clock signal ⁇ 1 through the capacitor C1, and on / off of the Nch transistors Q3 and Q7 is controlled by the second clock signal ⁇ 2 through the capacitor C2.
  • the control boosting capacitors C3 and C4 are charged and discharged
  • the third clock signal is used to turn on / off the Nch transistors Q1 and Q2 as output side switching elements based on the charging voltages at these capacitors C3 and C4.
  • the Nch transistor Q3 as the input side switching element and the Nch transistor Q1 as the output side switching element in the boosting unit 11a are turned on and off in a reciprocal manner, and the first clock signal ⁇ 1 is changed to the main boosting capacitor C1.
  • the power supply voltage VDD is boosted, and the boosted voltage 2VDD is output from the output terminal To as the boosted power supply voltage Vout.
  • the Nch transistor Q4 as the input side switching element and the Nch transistor Q2 as the output side switching element are turned on and off in a reciprocal manner, and the second clock signal ⁇ 2 is applied to the other end of the main boosting capacitor C2.
  • the same boosting operation is performed.
  • boosting operations are performed complementarily. That is, during the period in which the first capacitor C1 is charged by the power supply voltage VDD, the voltage at one end of the second capacitor C2 is boosted by the second clock ⁇ 2, and the boosted voltage 2VDD becomes the boosted power supply voltage Vout. On the other hand, during the period when the second capacitor C2 is charged by the power supply voltage VDD, the voltage at one end of the first capacitor C1 is boosted by the first clock ⁇ 1, and the boosted voltage 2VDD is Output as boosted power supply voltage Vout.
  • connection point corresponds to a node of a graph in which the circuit is expressed by paying attention only to the connection relationship.
  • the connection point in the circuit is referred to as a “node”.
  • the source terminal and the drain terminal in each of the Nch transistors Q1 to Q10 are not distinguished from each other and are referred to as “conduction terminals”.
  • the power supply voltage VDD is 5 [V]
  • the ground voltage VSS is 0 [V].
  • the unit is a volt
  • “[V]” indicating the volt as a unit is omitted when it is not necessary.
  • the threshold voltage of an Nch transistor as a switching element constituting a circuit described below is represented by a symbol “Vth” (Vth> 0).
  • the capacity of the capacitor C2 is sufficiently larger than the capacity of the capacitor C4 (C2 >> C4), and the capacity of the capacitor C1 is sufficiently larger than the capacity of the capacitor C3 (C1 >> C3) (details). Will be described later).
  • the symbols “C1” to “C4” indicate the capacitance values of the capacitors C1 to C4, respectively (the same applies hereinafter).
  • first operation state corresponds to the operation state of the power supply circuit 11 in the period T1 in the signal waveform diagram (waveform diagrams of the first to fourth clock signals ⁇ 1 to ⁇ 4) shown in FIG. 3 (B) shows a first operation state of the power supply circuit 11.
  • driver clock generation circuit an external circuit that generates the first to fourth clock signals ⁇ 1 to ⁇ 4 is not operating. It is assumed that the potentials of all nodes are 0 [V]. It is also assumed that the capacitors C1 to C6 are not charged.
  • the power supply circuit 11 in the first operating state is turned on, and the external drive clock generation circuit that generates the first to fourth clock signals ⁇ 1 to ⁇ 4 starts operating.
  • 4 shows the operation state of the power supply circuit 11 (hereinafter referred to as “second operation state”), that is, the operation state of the power supply circuit 11 in the period T2 in the signal waveform diagram shown in FIG.
  • FIG. 5B shows an operation state of the power supply circuit 11 in the period T3 in the signal waveform diagram shown in FIG. 5A (hereinafter referred to as “third operation state”).
  • the transistors Q3 and Q7 are supplied with 5 [V] at their gate terminals and are turned on, so that the voltages at the nodes N3 and N4 become 5-Vth [V].
  • the transistor Q6 is also turned on with 5 [V] applied to its gate terminal, the voltage at the node N1 is also 5-Vth [V].
  • FIG. 6B shows an operation state of the power supply circuit 11 in the period T4 in the signal waveform diagram shown in FIG. 6A (hereinafter referred to as “fourth operation state”).
  • the transistor Q7 is turned off because the voltage at its gate terminal is lower than the voltage at its conduction terminal.
  • the transistors Q5, Q6, and Q9 are turned off.
  • the transistors Q1 and Q2 are both turned on when 10-Vth [V] is applied to their gate terminals.
  • the voltage Vout at the output terminal To becomes an average value of the voltage at the node N2 and the voltage at the node N4, that is, 5-Vth / 2 [V].
  • the transistor Q10 is turned on when a voltage at the node N6, that is, 5 [V] is applied to the gate terminal thereof, whereby the voltage at the node N5 is close to 0 [V] to 5-Vth / 2 [V]. Rise to value. Due to this influence, the transistor Q9 once turned off is slightly close to the on state, and the voltage of the gate terminal of the transistor Q10 is changed from 5 [V] to a slightly lower voltage 5- ⁇ [V]. Transistors Q5 and Q6 remain off.
  • FIG. 7B shows an operation state of the power supply circuit 11 in the period T5 in the signal waveform diagram shown in FIG. 7A (hereinafter referred to as “fifth operation state”).
  • Vth / 2 [V] changes to 10 ⁇ Vth / 2 [V], and as a result, the transistors Q5 and Q6 are turned on.
  • the transistors Q1 and Q2 are turned off. Further, the voltage at the node N6 decreases by 5 [V] and once becomes - ⁇ [V]. As a result, the transistor Q10 is turned off.
  • the transistors Q5, Q6, and Q9 are turned on. For this reason, the voltage at the node N6 rises from ⁇ [V] to 5-Vth / 2 [V].
  • the transistor Q6 is turned on as described above, the node N1 is conductively connected to the node N2, and the voltage of the node N1 becomes 5 [V] (C2 >> C4).
  • transistor Q5 When transistor Q5 is turned on, node N3 is conductively connected to node N4 via transistor Q5, but the voltages at both nodes N3 and N4 do not change.
  • FIG. 8B shows the operating state of the power supply circuit 11 in the period T6 in the signal waveform diagram shown in FIG. 8A (hereinafter referred to as “sixth operating state”).
  • both the transistors Q4 and Q8 are turned on.
  • the transistor Q6 is turned on, and the node N1 and the node N2 are conductively connected.
  • the transistor Q5 since the transistor Q5 is also turned on, the node N3 and the node N4 are conductively connected, and the voltage of the node N3 changes from 5-Vth [V] to 10-Vth [V] (C1 >> C3). .
  • the transistor Q1 is turned on, but a threshold drop occurs in the transistor Q1, and the voltage Vout at the output terminal To is a voltage lower than the voltage of the node N4, 10-Vth [V], by a threshold voltage, that is, 10 ⁇ . 2Vth [V].
  • the transistor Q10 Since the voltage at the node N6 is applied to the gate terminal of the transistor Q10, the transistor Q10 that has been in the off state is slightly closer to the on state. As a result, the voltage at the node N5 changes from 10 ⁇ Vth / 2 [V] to a slightly lower voltage 10 ⁇ Vth / 2 ⁇ [V], and the voltage at the node N5 is applied to the gate terminal of the transistor Q9. In this way, the transistors Q9 and Q10 have a relationship that affects each other with respect to the voltage.
  • FIG. 9B shows an operation state of the power supply circuit 11 in the period T7 in the signal waveform diagram shown in FIG. 9A (hereinafter referred to as “seventh operation state”).
  • the voltage at the node N3 changes from 10-Vth [V] to 15-Vth [V]
  • the voltage at the node N6 changes from 10-2 Vth [V] to 15-2 Vth [V].
  • FIG. 10B shows the operating state of the power supply circuit 11 in the period T8 in the signal waveform diagram shown in FIG. 10A (hereinafter referred to as “eighth operating state”).
  • the voltage at the node N3 changes from 15-Vth [V] to 10-Vth [V]
  • the voltage at the node N6 changes from 15-2 Vth [V] to 10-2 Vth [V].
  • the transistor Q9 connected to the output terminal To is turned on when its gate terminal is supplied with 15-Vth [V] which is the voltage of the node N5.
  • the voltage at the node N6 becomes 10 ⁇ Vth [V] (the voltage Vout at the output terminal To).
  • FIG. 11B shows an operation state of the power supply circuit 11 in the period T9 in the signal waveform diagram shown in FIG. 11A (hereinafter referred to as “the ninth operation state”).
  • the transistors Q3 and Q7 are turned on when the voltage at the node N2 becomes 10 [V]
  • FIG. 12B shows an operation state of the power supply circuit 11 in the period T10 in the signal waveform diagram shown in FIG. 12A (hereinafter referred to as “tenth operation state”).
  • the voltage at the node N3 changes from 5 [V] to 10 [V]
  • the voltage at the node N6 changes from 10-Vth [V] to 15-Vth [V].
  • the transistor Q5 is applied with 10 [V] at its gate terminal and remains on, so that the nodes N3 and N4 are electrically connected to each other. Further, the transistor Q2 is turned on when its gate terminal is supplied with the voltage of the node N1 of 15 [V].
  • FIG. 13B shows an operation state of the power supply circuit 11 in the period T11 in the signal waveform diagram shown in FIG. 13A (hereinafter referred to as “eleventh operation state”).
  • the voltage at the node N3 changes from 5 [V] to 0 [V]
  • the voltage at the node N6 changes from 15-Vth [V] to 10-Vth [V].
  • the transistor Q6 Since the transistor Q6 is also turned on when 15 [V] is applied to its gate terminal, the nodes N1 and N2 are also conductively connected to each other. Further, the transistor Q9 connected to the output terminal To is also turned on when 15 [V] is applied to its gate terminal, whereby the voltage of the node N6 becomes 10 [V] (voltage Vout of the output terminal To). .
  • FIG. 14B shows an operation state of the power supply circuit 11 in the period T12 in the signal waveform diagram shown in FIG. 14A (hereinafter referred to as “the twelfth operation state”).
  • FIG. 15B shows the operating state of the power supply circuit 11 in the period T13 in the signal waveform diagram shown in FIG. 15A (hereinafter referred to as “the thirteenth operating state”).
  • the voltage at the node N3 changes from 10 [V] to 15 [V]
  • the voltage at the node N6 changes from 10 [V] to 15 [V].
  • the transistor Q6 is applied with 10 [V] at its gate terminal and remains on, so that the nodes N1 and N2 are conductively connected to each other. Further, the transistor Q1 is turned on when its gate terminal is supplied with 15 [V] as the voltage of the node N3.
  • the transistor Q10 connected to the output terminal To is turned on when its gate terminal is supplied with 15 [V], which is the voltage of the node N6, so that the voltage of the node N5 is 10 [V] (output) Voltage Vout of the terminal To).
  • the voltage 10 [V] at the node N5 is also applied to the gate terminals of the transistors Q5 and Q9, but is not higher than the voltages at their conduction terminals, so that the transistors Q5 and Q9 are both turned off.
  • FIG. 16B shows an operation state of the power supply circuit 11 in the period T14 in the signal waveform diagram shown in FIG. 16A (hereinafter referred to as “fourteenth operation state”).
  • the voltage at the node N3 changes from 15 [V] to 10 [V]
  • the voltage at the node N6 changes from 15 [V] to 10 [V].
  • the transistor Q5 is turned on when 15 [V] is applied to its gate terminal, so that the nodes N3 and N4 are conductively connected to each other. Since the transistor Q6 is also on with 15 [V] applied to its gate terminal, the nodes N1 and N2 are also conductively connected to each other.
  • the transistor Q9 connected to the output terminal To is also turned on when 15 [V] is applied to its gate terminal, whereby the voltage of the node N6 becomes 10 [V] (voltage Vout of the output terminal To). .
  • the transistor Q10 is turned off when the voltage of the node N6 (10 [V]) is applied to its gate terminal.
  • FIG. 17B shows an operation state of the power supply circuit 11 in the period T15 in the signal waveform diagram shown in FIG. 17A (hereinafter referred to as “fifteenth operation state”).
  • FIG. 18B shows an operation state of the power supply circuit 11 in the period T16 in the signal waveform diagram shown in FIG. 18A (hereinafter referred to as “the 16th operation state”).
  • the voltage at the node N3 changes from 5 [V] to 10 [V]
  • the voltage at the node N6 changes from 10 [V] to 15 [V].
  • the transistor Q5 is applied with 10 [V] at its gate terminal and remains on, so that the nodes N3 and N4 are electrically connected to each other. Further, the transistor Q2 is turned on when its gate terminal is supplied with the voltage of the node N1 of 15 [V].
  • the power supply circuit 11 performs a steady operation in which the eleventh to sixteenth operation states in the above-described periods T11 to T16 are repeated.
  • the six periods constituting one cycle in the steady operation are defined as a first period TS1 to a sixth period TS6 as shown in FIG. 20A, and the steady operation will be described.
  • the first period TS1 to the third period TS3 correspond to the periods T14 to T16 (FIGS. 16A to 18A), respectively
  • the fourth period TS4 to the sixth period TS6 correspond to the above-described periods. This corresponds to the periods T11 to T13 (FIGS. 13A to 15A), respectively.
  • the power supply circuit 11 in a steady state, the operation of boosting the voltage VDD charged in the capacitor C1 and the operation of boosting the voltage VDD charged in the capacitor C2 are alternately repeated, and such complementary operation is performed.
  • the power supply circuit 11 outputs the boosted voltage 2VDD as the boosted power supply voltage Vout without causing a threshold drop.
  • the path indicated by the thick dotted line can be represented by an equivalent circuit as shown in FIG. This means that a capacitive voltage dividing circuit as shown in FIG. 19B is formed between the input terminals Ti2 and Ti3 in the second and fourth periods TS2 and TS4.
  • the capacitance ratio C2 between the second capacitor C2 and the fourth capacitor C4 is used.
  • the voltage at the node N1 at this time depends on the capacitance ratio C2 / C4, and the voltage at the node N1 is determined by the capacitance ratio C2 / C4 and the voltages of the second and third clocks ⁇ 2 and ⁇ 3. .
  • the voltage at the node N2 that is conductively connected to the node N1 in the second period TS2 is output from the output terminal To as the boosted power supply voltage Vout in the third period TS3. Therefore, hereinafter, the influence of the capacitance ratio C2 / C4 on the voltage of the node N1 in the second period TS2 will be described.
  • the voltage at the node N3 actually depends on the capacitance ratio C1 / C3 between the first capacitor C1 and the third capacitor C3, but the voltage at the node N3.
  • the description of the influence of the capacitance ratio C1 / C3 with respect to is the same as the following description, and will be omitted.
  • the node N1 and the node N3 are conductively connected to the power supply terminal VDD or electrically disconnected from any capacitor other than the capacitors C4 and C3. Therefore, the voltages at the nodes N1 and N3 are not affected by the capacitance ratios C2 / C4 and C1 / C3.
  • the power supply circuit 11 performs the periodic operation as described above in the steady operation state (FIGS. 13 to 18), and one period thereof is the first to the first as shown in FIG. 6 periods TS1 to TS6.
  • a capacitive voltage dividing circuit as shown in FIG. 20B is formed between the input terminals Ti2 and Ti3.
  • the voltages of the second and third clock signals ⁇ 2 and ⁇ 3 and the voltage of the node N1 between the capacitors C2 and C3 applied to the capacitive voltage dividing circuit are shown in FIG. 20 () in the first to sixth periods TS1 to TS6. C).
  • V (N1) represents the voltage at the node N1
  • the ideal value Capacitance ratio C2 / C4, C1 / C3 is about the voltage V (N1)). Infinite value) is shown.
  • the voltage V (N1) of the node N1 when the voltage of the second clock signal ⁇ 2 changes from 0 [V] to 5 [V] is obtained by simulation. It was. More specifically, regarding the capacitance ratio C2 / C4 between the second capacitor C2 and the fourth capacitor C4, three cases of conditions A, B, and C shown in FIG. In some cases, the voltage V (N1) of the node N1 in the second period TS2 was obtained by simulation.
  • FIG. 21C shows the voltage V (N1) of the node N1 in each period TS1 to TS6 based on the result of this simulation.
  • the voltage of the third clock signal ⁇ 3 changes from 0 [V] to 5 [V], so that the voltage V (N1) at the node N1 is Depending on the above value in the second period TS2, the condition A is 14.545 [V], the condition B is 14.95 [V], and the condition C is 14.995 [V]. ].
  • the capacitance ratio C2 / C4 is set to 10 or more, the boosted power supply voltage Vout is lower than that of the conventional boosting power supply circuit in which a threshold drop has occurred. Is suppressed, and good voltage boosting is possible.
  • the variation in the threshold voltage Vth affects the boosting power supply voltage as an output, but the variation in the capacitance ratio C2 / C4 is the threshold voltage Vth. It is small enough compared to the variation. Therefore, in this respect as well, the configuration of the present embodiment is more advantageous than the conventional boosting power supply circuit.
  • the voltage of 3VDD is applied to the gate terminal of the transistor Q1 in the sixth period TS6, and is applied to the gate terminal of the transistor Q2 in the third period TS3.
  • the boosted voltage 2VDD can be output from the output terminal To as the boosted power supply voltage Vout without causing a threshold drop in the Nch transistors Q1 and Q2 serving as output side switching elements. That is, as shown in FIG. 1, the power supply voltage can be boosted without causing a drop in threshold even in a configuration using only N-channel transistors as switching elements.
  • CMOS Complementary Metal Oxide Semiconductor
  • the power supply voltage to be supplied from the outside for generating the boosted power supply voltage (2VDD) may be a single power supply voltage VDD, and the signal to be supplied from the outside also has an amplitude corresponding to the power supply voltage VDD. Only the clock signals ⁇ 1 to ⁇ 4 (FIG. 2). This feature contributes to simplification of the power-related configuration in the electronic device using the power supply circuit according to the present embodiment.
  • charging and boosting are alternately and complementarily performed in the first capacitor C1 and the second capacitor C2. That is, an operating state (sixth period TS6) in which the boosted voltage 2VDD obtained at one end (node N4) of the first capacitor C1 is output via the first transistor Q1, and the second capacitor C2
  • the operation state (third period TS3) in which the boosted voltage 2VDD obtained at one end (node N2) is output via the second transistor Q2 is alternately repeated, and the first and second capacitors C1,
  • boosting is performed on one side of C2
  • charging is performed on the other side.
  • Such complementary boosting operation can improve the current supply capability to the load.
  • the third and fourth clock signals ⁇ 3 and ⁇ 4 to be supplied to the third and fourth input terminals Ti3 and Ti4 of the power supply circuit 11 are the same clock signals as in the above embodiment as shown in FIG.
  • the gate terminal of the transistor to be turned on among the Nch transistors Q1 and Q2 as the output side switching elements in the power supply circuit 11 is higher than the boosted voltage VDD + Va.
  • the boosted voltage VDD + Va in the booster 11a is output from the output terminal To as the boosted power supply voltage Vout without causing a threshold drop in the transistors Q1 and Q2.
  • the power supply voltage VDD can be boosted without causing a threshold drop.
  • the Nch transistors Q1 and Q2 as the output side switching elements in the power circuit 11 should be turned on.
  • a voltage obtained by further increasing the boosted voltage 2VDD (the voltage at the node N2 or N4) applied to the control boosting capacitor C4 or C3 by the amplitude of the third clock is applied to the gate terminal of the transistor. Therefore, in order to prevent a threshold drop from occurring in Nch transistors Q1 and Q2 serving as output side switching elements, the amplitude of third clock signal ⁇ 3 may be made larger than the threshold voltage of Nch transistors Q1 and Q2.
  • Two pulse signals whose voltages alternately and reciprocally change with the voltage Vb larger than the voltage Vth may be used (more precisely, the amplitude of the third clock signal ⁇ 3 is used as an output side switching element).
  • the threshold voltage of the transistors Q1 and Q2 is made larger, and the amplitude of the fourth clock signal ⁇ 4 is made larger than the threshold voltage of the transistors Q5 and Q6 as control boosting switching elements).
  • the first and second clock signals ⁇ 1 and ⁇ 2 similar to those in the above embodiment as shown in FIG. 23 are used as the first and second input terminals Ti1 of the power supply circuit. , Ti2 respectively.
  • the voltage to be applied to the gate terminal of the transistor to be turned on is not limited to this. Even if a threshold drop occurs in the transistor to be turned on, it is only necessary that a threshold drop does not occur in the transistor to be turned on among the Nch transistors Q1 and Q2 as the output side switching elements in the booster 11a.
  • the internal control unit 11c is deleted from the configuration of the power supply circuit 11 shown in FIG. 1, and the gate terminal of the Nch transistor Q5 is connected to the node N4 and the gate terminal of the Nch transistor Q6 is connected to the node N2, respectively. You may make it do.
  • the power supply circuit 31 third modification having such a configuration, a threshold drop occurs in the Nch transistors Q5 and Q6 as the control boosting switching elements, and as a result, the Nch as the output side switching elements of the boosting unit 11a.
  • Boost control unit 11b in the above embodiment includes Nch transistor Q8 as a switching element for controlling supply of power supply voltage VDD to capacitor C4, and a switching element for controlling supply of power supply voltage VDD to capacitor C3.
  • Nch transistor Q7 is included. However, as can be seen from FIGS. 3 to 18, when the transistor Q7 is in the on state, the transistors Q3 and Q5 are also in the on state, and when the transistor Q8 is in the on state, the transistors Q4 and Q6 are also in the on state. Therefore, as shown in FIG. 25, the transistors Q7 and Q8 may be deleted from the configuration of the power supply circuit 11 shown in FIG.
  • the power supply voltage VDD when the power supply voltage VDD is to be supplied to the capacitor C3, the power supply voltage VDD is supplied from the power supply terminal Tdd via the transistors Q3 and Q5, and when the power supply voltage VDD is to be supplied to the capacitor C4, the transistor Q4 is supplied from the power supply terminal Tdd.
  • the power supply voltage VDD is applied via Q6. Therefore, even in the power supply circuit 41 configured as shown in FIG. 25, the boosted power supply voltage VDD is output without causing a threshold drop in the Nch transistors Q1 and Q2 as output side switching elements, as in the above embodiment. be able to.
  • / C4 and the capacitance ratio C1 / C3 of the capacitors C1 and C3 constituting the capacitance voltage dividing circuit (see FIG. 14B) formed in the fifth period TS5 are set to a sufficiently large value.
  • the influence of the capacitance ratios C2 / C4 and C1 / C3 on the operation of the power supply circuit 11 and the boosted power supply voltage Vout is negligible or does not become a problem.
  • these capacitance ratios C2 / C4 and C1 / C3 may be regarded as design parameters and used to set the value of the boosted power supply voltage Vout to be output. That is, in the above embodiment, the boosted power supply voltage Vout is a voltage 2VDD that is twice the input power supply voltage. However, by appropriately setting the capacitance ratios C2 / C4 and C1 / C3, voltages other than 2VDD can be boosted. It may be output as Vout. However, it is preferable to increase the size of the transistors Q5 and Q6 so that the boosted power supply voltage Vout output from the output terminal To is not affected by the on-resistance of the N-channel transistors Q5 and Q6.
  • the booster 11a is configured to perform a boosting operation in a complementary manner (FIGS. 13 to 18), but the present invention is not limited to such a configuration,
  • This configuration includes at least one main boosting capacitor and an N-channel transistor as an input side and output side switching element connected to one end of the capacitor and boosts the power supply voltage by a charge pump method.
  • the invention can be applied.
  • FIG. 26 is a block diagram showing a configuration of such a liquid crystal display device.
  • This liquid crystal display device is a driver monolithic display device including a liquid crystal panel 100 and a display control circuit 200.
  • the liquid crystal panel 100 includes a TFT substrate that sandwiches a liquid crystal layer and a counter substrate.
  • a plurality of data signal lines and a plurality of scanning signal lines are formed in a lattice shape on an insulating substrate such as glass so as to intersect each other,
  • a plurality of auxiliary capacitance lines extending in parallel are formed as auxiliary electrodes, and a plurality of pixel circuits (pixel forming portions) corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines, respectively.
  • pixel array the plurality of pixel circuits formed in a matrix in this way are referred to as “pixel array”.
  • the TFT substrate includes a source driver 120 as a data signal line driving circuit, a gate driver 130 as a scanning signal line driving circuit, a CS driver 140 as an auxiliary capacitance line driving circuit, and the power supply circuit according to the above embodiment (FIG. 1).
  • the source driver 120, the gate driver 130, the CS driver 140, and the power supply unit 150 are simultaneously formed in the manufacturing process for forming the plurality of pixel circuits.
  • active elements such as the switching elements constituting the drive circuits 120 to 140 and the power supply unit 150 formed in the liquid crystal panel 100 are all N-channel TFTs and are made of polycrystalline silicon. Shall be.
  • the common electrode Ecom and the alignment film are sequentially laminated over the entire surface on a transparent insulating substrate such as glass.
  • FIG. 27 is a circuit diagram showing an electrical configuration of a pixel forming portion Pix for forming each pixel of an image to be displayed on the liquid crystal panel 100.
  • Each pixel forming portion Pix is constituted by one pixel circuit constituting the pixel array 110 and a liquid crystal layer and a common electrode Ecom provided in common to the plurality of pixel circuits. As shown in FIG. 27, each pixel forming portion Pix is electrically connected to a corresponding data signal line SL (j) with a source terminal and a corresponding scanning signal line GL (i) with a gate terminal.
  • An N-channel TFT 10 as a switching element a pixel electrode connected to the drain terminal of the TFT 10, a liquid crystal layer Clc formed by a liquid crystal layer and a common electrode Ecom, and the pixel electrode and the scanning signal line GL (i) And the auxiliary capacitance line CSL (i) corresponding to the auxiliary capacitance Ccs.
  • the display control circuit 200 uses a drive control signal for operating the source driver 120 (a voltage corresponding to a pixel value is applied to each pixel electrode) based on an image signal Sv and a control signal Sc given from an external signal source (not shown).
  • Ssdv including an image signal for providing
  • Sgdv for operating the gate driver 130
  • Scsdv for operating the CS driver 140
  • a power supply control signal Scpw including a signal and the like is generated.
  • the display control circuit 200 also generates a signal for operating a common electrode drive circuit (not shown) that generates a common voltage Vcom for driving the common electrode Ecom.
  • the gate driver 130 Based on the drive control signal Sgdv, the gate driver 130 generates scanning signals G (1) to G (m) so that a voltage for turning on the TFT 10 is sequentially applied to the plurality of scanning signal lines. Application to a plurality of scanning signal lines (m is the number of scanning signal lines).
  • the source driver 120 Based on the drive control signal Ssdv, the source driver 120 generates data signals S (1) to S (n) for displaying an image on the liquid crystal panel 100 and applies them to the plurality of data signal lines.
  • the CS driver 140 generates CS signals CS (1) to CS (m) for controlling the potential of the pixel electrode via the auxiliary capacitance Ccs based on the drive control signal Scsdv, and the plurality of auxiliary capacitance lines Apply to.
  • the power supply unit 150 should supply the power supply voltages VPW1 and VPW2 to be supplied to the gate driver 130 and the source driver 120 from the power supply voltage VDD (not shown) applied to the liquid crystal panel 100 based on the power control signal Scpw.
  • the power supply voltage VPW3 and the power supply voltage VPW4 to be supplied to the CS driver 140 are generated.
  • the power supply unit 150 includes the power supply circuit 11 (FIG. 1) according to the above embodiment, and the boosted power supply voltage Vout output from the power supply circuit 11 is the gate driver as the power supply voltage VPW1. 130.
  • the power supply unit 150 also includes a negative power supply circuit, and the negative power supply voltage VpN output therefrom is also supplied to the gate driver 130 as the power supply voltage VPW2.
  • the other power supply voltages VPW3 and VPW4 are generated by the power supply circuit according to the first or fifth modification of the embodiment.
  • the output Vout of the power supply circuit 11 may be supplied to the gate driver 130, the source driver 120, and the CS driver 140 as VPW1, VPW3, and VPW4.
  • N-channel TFTs are used as active elements such as switching elements in the pixel array 110, the source driver 120, the gate driver 130, and the CS driver 140, P-channel TFTs are not used. For this reason, costs can be suppressed by simplifying the manufacturing process as compared with the case where both an N-channel TFT and a P-channel TFT are used.
  • the power supply unit 150 is configured by the power supply circuit according to the above-described embodiment or its modification, the power supply voltage to be supplied to the source driver 120, the gate driver 130, and the CS driver 140 without causing a threshold drop. VPW1 to VPW4 are generated.
  • the power supply unit 150 is realized by using TFTs made of polycrystalline silicon. (TFT) threshold value variation and the threshold value itself are relatively large. However, since no threshold drop occurs as described above, a stable boosting operation can be performed, and a desired boosted power supply voltage can be generated reliably.
  • TFT polycrystalline silicon
  • the present invention can be applied to a power supply circuit including a booster that boosts a power supply voltage by a charge pump method and a driver monolithic display device including such a power supply circuit.

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Abstract

 本発明は、スイッチング素子としてNチャネル形トランジスタのみを使用する構成であっても閾値落ちが生じないチャージポンプ方式の昇圧部を含む電源回路を提供することを目的とする。昇圧制御部(11b)は、昇圧部(11a)における第1のコンデンサ(C1)の一端(N4)に昇圧後の電圧が得られるときに、当該昇圧後の電圧を第3のコンデンサ(C3)に与えて更に昇圧することにより第1のトランジスタ(Q1)をオン状態とし、昇圧部(11a)における第2のコンデンサ(C2)の一端(N2)に昇圧後の電圧が得られるときに、当該昇圧後の電圧を第4のコンデンサ(C4)に与えて更に昇圧することにより第2のトランジスタ(Q2)をオン状態とする。これにより、出力側スイッチング素子としての第1および第2のトランジスタ(Q1,Q2)における閾値落ちが解消される。

Description

電源回路およびそれを備える表示装置
 本発明は、電源回路に関するものであり、更に詳しくは、電源電圧をチャージポンプ方式により昇圧する昇圧部を含む電源回路およびそのような電源回路を備えるドライバモノリシック型の表示装置に関する。
 従来より、インダクタンスを利用して電源電圧を昇圧するDC-DCコンバータが知られている。しかし、このようなDC-DCコンバータは、インダクタンス素子を必要とすることから、小型化が容易ではなく、半導体回路として実現することが困難であった。このため、携帯電話機等のような携帯機器や集積回路において電源電圧を昇圧する場合には、コンデンサとスイッチング素子で構成されるチャージポンプ回路が使用されている(例えば特許文献1(日本の特開平10-285911号公報)参照)。
 例えば携帯電話等に設けられた液晶表示装置では、液晶表示のための駆動用電圧(例えば走査信号線に印加すべき電圧等)を生成するためにチャージポンプ回路が使用されている。このような液晶表示装置において、多結晶シリコンで作製されたMOS(Metal Oxide Semiconductor)トランジスタである薄膜トランジスタ(Thin Film Transistor)(以下「TFT」と略記する)を使用して各画素回路が構成される場合には、画素回路が形成されるガラス基板等の絶縁基板上に上記チャージポンプ回路も形成されることがある(例えば特許文献2(日本の特開2007-60732号公報)参照)。
日本の特開平10-285911号公報 日本の特開2007-60732号公報 日本の特開2002-8385号公報
 チャージポンプ回路を構成するスイッチング素子としては、単結晶シリコンまたは多結晶シリコンで作製されたMOSトランジスタ等の電界効果トランジスタが使用されることが多い。この場合、製造コストを考慮すれば、N型とP型のうち一方の導電型のチャネル領域を有する電界効果トランジスタのみが使用される構成とするのが好ましい。
 また、表示すべき画像を形成するための複数の画素回路が絶縁基板上(典型的にはガラス基板上)に形成されるアクティブマトリクス型の表示装置では、各画素回路を構成するスイッチング素子として、N型とP型のうち一方の導電型のチャネル領域を有するTFTのみが使用される。このため、各画素回路を構成するTFTを形成するための製造プロセスを用いて、上記複数の画素回路を駆動するための回路の少なくとも一部をも同一の絶縁基板上に形成する場合、すなわちドライバモノリシック型表示装置の場合には、当該同一絶縁基板上の駆動回路におけるスイッチング素子として各画素回路のTFTと同一の導電型のチャネル領域を有するTFTを使用することが好ましい。例えば、各画素回路を構成するスイッチング素子がNチャネル形のTFTである場合には、当該同一絶縁基板上の駆動回路におけるスイッチング素子としてNチャネル形のTFTのみを使用するのが好ましい。この場合において、チャージポンプ回路も当該同一絶縁基板上に同一の製造プロセスで形成されるときには、そのチャージポンプ回路におけるスイッチング素子についてもNチャネル形のTFTのみを使用するのが好ましい。
 しかし、スイッチング素子としてNチャネル形のトランジスタ(MOSトランジスタまたはTFT等)のみを使用して昇圧用のチャージポンプ回路が構成されると、オン状態のNチャネル形トランジスタを電荷が通過する際に、当該Nチャネル形トランジスタの入力側の電圧に対して出力側の電圧が当該Nチャネル形トランジスタの閾値電圧だけ低下するという現象(「閾値落ち」と呼ばれる)が生じる。この場合、そのチャージポンプ回路は、電源電圧を目標電圧まで昇圧できない。以下、この点につき、特許文献1(日本の特開平10-285911号公報)に記載の従来例すなわち図28に示すチャージポンプ回路を例に挙げて説明する。
 この従来例のチャージポンプ回路は、スイッチング素子としてのNチャネル形トランジスタ(Nチャネル形MOSトランジスタ)Q1~Q4およびコンデンサC1,C2からなるメインポンプとしての昇圧部51aと、スイッチング素子としてのNチャネル形トランジスタ(Nチャネル形MOSトランジスタ)Q5,Q6およびコンデンサC3,C4からなるサブポンプとしての駆動部51bとから構成され、第1および第2の入力端子Ti1,Ti2と出力端子Toと電源端子Tddとを備えている。昇圧部51aおよび駆動部51bを構成する上記のNチャネル形トランジスタQ1~Q6とコンデンサC1~C4と第1および第2の入力端子Ti1,Ti2と出力端子Toと電源端子Tddとは図28に示すように接続されており、電源端子Tddには5[V]の電源電圧VDDが与えられ、第1の入力端子Ti1には図29に示す第1のクロック信号DCK1が、第2の入力端子Ti2には図29に示す第2のクロック信号DCK1Bがそれぞれ与えられる。図29に示すように、第1のクロック信号DCK1と第2のクロック信号DCK1Bとは、0[V]と5[V](=VDD)との間で交互に且つ互いに相反的に電圧の変化するパルス信号である。このような第1および第2のクロック信号DCK1,DCK1Bに基づき、コンデンサC1,C2を利用して電源電圧VDDが2倍に昇圧され、その昇圧後の電圧がNチャネル形トランジスタQ1またはQ2を介して出力端子Toから昇圧電源電圧として出力される。
 図28において、Nチャネル形トランジスタQ1~Q6のうち、オフ状態のトランジスタには点線の×印が付されており、そのような×印が付されていないトランジスタはオン状態である。また、各接続点に付された数字または式はその接続点の電圧を示している。このような点線の×印や数字または式により、図28(A)は、第1のクロック信号DCK1の電圧が0[V]で第2のクロック信号DCK1Bの電圧が5[V]のときの(すなわち図29に示すA期間での)各Nチャネル形トランジスタQ1~Q6のオン/オフ状態および各接続点の電圧を示し、図28(B)は、第1のクロック信号DCK1の電圧が5[V]で第2のクロック信号DCK1Bの電圧が0[V]のときの(すなわち図29に示すB期間での)各Nチャネル形トランジスタQ1~Q6のオン/オフ状態および各接続点の電圧を示している。なお図28では、各トランジスタQ1~Q6のソース端子、ドレイン端子、ゲート端子には参照符号“s”、“d”、“g”が付されている。
 このチャージポンプ回路は、定常動作状態では、図28(A)に示す状態となるA期間と図28(B)に示す状態となるB期間とが交互に繰り返される。そしてA期間では、駆動部51bから10[V]の電圧がNチャネル形トランジスタQ2,Q3のゲート端子に制御信号として与えられると共に5[V]の電圧がNチャネル形トランジスタQ1,Q4のゲート端子に制御信号として与えられ、B期間では、駆動部51bから5[V]の電圧がNチャネル形トランジスタQ2,Q3に制御信号として与えられる共に10[V]の電圧がNチャネル形トランジスタQ1,Q4のゲート端子に制御信号として与えられる。その結果、コンデンサC1は、A期間においてその一端に電源電圧VDD(=5[V])を与えられて充電され(このときコンデンサC1の他端に与えられる電圧は0[V])、B期間では、その他端に与えられる第1のクロック信号DCK1の電圧が5[V]となることでコンデンサC1の上記一端に10[V]の電圧が得られる。また、コンデンサC2は、B期間においてその一端に電源電圧VDD(=5[V])を与えられて充電され(このときコンデンサC2の他端に与えられる電圧は0[V])、A期間では、その他端に与えられる第2のクロック信号DCK1Bの電圧が5[V]となることでコンデンサC2の上記一端に10[V]の電圧が得られる。このようにして得られる10[V]の電圧は、昇圧電源電圧として、A期間ではNチャネル形トランジスタQ2を介して出力端子Toから出力され、B期間ではNチャネル形トランジスタQ1を介して出力端子Toから出力される。
 しかし、A期間にNチャネル形トランジスタQ2のゲート端子に与えられる電圧およびB期間にNチャネル形トランジスタQ1のゲート端子に与えられる電圧は共に10[V]であってトランジスタQ1,Q2のソース端子の電圧に等しいので、閾値落ちが発生する。その結果、出力端子Toから実際に出力される電圧は、10[V]からNチャネル形トランジスタQ1,Q2の閾値電圧Vthだけ低い電圧10-Vth[V]となる(図28(A)および(B)参照)。
 このように、スイッチング素子としてNチャネル形トランジスタのみを使用してチャージポンプ回路が構成されると、閾値落ちのために目標電圧まで昇圧できない。チャージポンプ回路のスイッチング素子としてMOSトランジスタの一種であるTFTを使用する場合には、閾値電圧およびそのバラツキが比較的大きいので、この閾値落ちは特に問題となる。一方、できるだけ目標電圧に近い値まで昇圧すべく閾値電圧を小さくすると、オフ状態であるべきMOSトランジスタを介して電荷の逆流が生じ、安定した昇圧動作を行えない。
 一方、Nチャネル形のトランジスタのみを使用したチャージポンプ回路によって所望の電源電圧よりも高い電圧にまで昇圧する構成も考えられる(例えば特許文献3(日本の特開2002-8385号公報)参照)。この場合、閾値落ちが発生しても昇圧後の電圧は所望の電源電圧よりも高いので、その昇圧後の電圧を降圧することにより所望の電源電圧を得ることができる。例えば、入力電源電圧VDDに対して所望の電源電圧が2VDDである場合、閾値電圧がVthのNチャネル形トランジスタを含むチャージポンプ回路によって3VDD-Vthの電圧を生成すれば、その3VDD-Vthの電圧を降圧することにより所望の電源電圧2VDDを得ることができる。しかし、このような構成は、不必要に高い電圧をトランジスタに印加することになるので、トランジスタの耐圧や消費電力の点で好ましくない。
 そこで本発明の目的は、スイッチング素子としてNチャネル形トランジスタのみを使用する構成であっても閾値落ちが生じないチャージポンプ方式の昇圧部を含む電源回路を提供することである。また、本発明の他の目的は、そのような電源回路を備えるドライバモノリシック型の表示装置を提供することである。
 本発明の第1の局面は、外部から与えられる入力電源電圧を昇圧するチャージポンプ方式の電源回路であって、
 主昇圧用コンデンサと当該主昇圧用コンデンサの一端に接続された入力側および出力側スイッチング素子とを含み、前記入力側スイッチング素子を介して前記主昇圧用コンデンサに与えられる電圧を昇圧し、当該昇圧後の電圧を昇圧電源電圧として前記出力側スイッチング素子を介して出力する昇圧部と、
 前記出力側スイッチング素子を前記入力側スイッチング素子に対して相反的にオンおよびオフさせる昇圧制御部とを備え、
 前記入力側および出力側スイッチング素子は、いずれも、正の閾値電圧を有するNチャネル形トランジスタであり、
 前記昇圧制御部は、前記出力側スイッチング素子をオンさせるときには、前記昇圧後の電圧を昇圧することによって前記昇圧後の電圧よりも少なくとも前記閾値電圧だけ高い電圧を生成し、当該生成された電圧を前記出力側スイッチング素子の制御端子に与えることを特徴とする。
 本発明の第2の局面は、本発明の第1の局面において、
 前記昇圧制御部は、
  正の閾値電圧を有するNチャネル形トランジスタである制御昇圧用スイッチング素子と、一端が前記出力側スイッチング素子の制御端子に接続されると共に前記制御昇圧用スイッチング素子を介して前記主昇圧用コンデンサの前記一端に接続された制御昇圧用コンデンサと、前記制御昇圧用スイッチング素子をオンおよびオフさせる内部制御部とを含み、
  前記出力側スイッチング素子をオンさせるときには、前記主昇圧用コンデンサから前記制御昇圧用スイッチング素子を介して前記制御昇圧用コンデンサに与えられる前記昇圧後の電圧を昇圧することにより、前記昇圧後の電圧よりも少なくとも前記出力側スイッチング素子の閾値電圧だけ高い電圧を前記出力側スイッチング素子の制御端子に与え、
 前記内部制御部は、前記昇圧後の電圧が前記主昇圧用コンデンサから前記制御昇圧用スイッチング素子を介して前記制御昇圧用コンデンサに与えられるときには、前記昇圧電源電圧を昇圧することによって前記昇圧後の電圧よりも少なくとも前記制御昇圧用スイッチング素子の閾値電圧だけ高い電圧を生成し、当該生成された電圧を前記制御昇圧用スイッチング素子の制御端子に与えることを特徴とする、請求項3に記載の電源回路。
 本発明の第3の局面は、本発明の第1の局面において、
 前記昇圧部は、
  前記入力電源電圧を受け取るための電源端子と、
  第1および第2のクロック信号をそれぞれ受け取るための第1および第2の入力端子と、
  前記昇圧電源電圧を出力するための出力端子と、
  前記出力側スイッチング素子としての第1および第2のスイッチング素子と、
  前記入力側スイッチング素子としての第3および第4のスイッチング素子と、
  一端が前記第3のスイッチング素子を介して前記電源端子に接続されると共に前記第1のスイッチング素子を介して前記出力端子に接続され、他端が前記第1の入力端子に接続された前記主昇圧用コンデンサとしての第1のコンデンサと、
  一端が前記第4のスイッチング素子を介して前記電源端子に接続されると共に前記第2のスイッチング素子を介して前記出力端子に接続され、他端が前記第2の入力端子に接続された前記主昇圧用コンデンサとしての第2のコンデンサとを含み、
 前記昇圧制御部は、
  第3のクロック信号を受け取るための第3の入力端子と、
  前記制御昇圧用スイッチング素子としてのNチャネル形トランジスタである第5および第6のスイッチング素子と、
  一端が前記第1のスイッチング素子の制御端子に接続されると共に前記第5のスイッチング素子を介して前記第1のコンデンサの前記一端に接続され、他端が前記第3の入力端子に接続された前記制御昇圧用コンデンサとしての第3のコンデンサと、
  一端が前記第2のスイッチング素子の制御端子に接続されると共に前記第6のスイッチング素子を介して前記第2のコンデンサの前記一端に接続され、他端が前記第3の入力端子に接続された前記制御昇圧用コンデンサとしての第4のコンデンサと、
  前記第1のコンデンサの前記一端を前記第4のスイッチング素子の制御端子に接続する第1の導線と、
  前記第2のコンデンサの前記一端を前記第3のスイッチング素子の制御端子に接続する第2の導線とを含むことを特徴とする。
 本発明の第4の局面は、本発明の第3の局面において、
 前記昇圧制御部は、
  制御端子が前記第2の導線に接続されたNチャネル形トランジスタである第7のスイッチング素子と、
  制御端子が前記第1の導線に接続されたNチャネル形トランジスタである第8のスイッチング素子とを更に含み、
 前記第3コンデンサの前記一端は、前記第7のスイッチング素子を介して前記電源端子に接続され、
 前記第4コンデンサの前記一端は、前記第8のスイッチング素子を介して前記電源端子に接続されていることを特徴とする。
 本発明の第5の局面は、本発明の第3の局面において、
 前記昇圧制御部は、前記制御昇圧用スイッチング素子をオンおよびオフさせる内部制御部を更に含み、
 前記内部制御部は、前記昇圧後の電圧が前記主昇圧用コンデンサから前記制御昇圧用スイッチング素子を介して前記制御昇圧用コンデンサに与えられるときには、前記昇圧電源電圧を昇圧することによって前記昇圧後の電圧よりも少なくとも前記制御昇圧用スイッチング素子の閾値電圧だけ高い電圧を生成し、当該生成された電圧を前記制御昇圧用スイッチング素子の制御端子に与えることを特徴とする。
 本発明の第6の局面は、本発明の第5の局面において、
 前記内部制御部は、
  第4のクロック信号を受け取るための第4の入力端子と、
  正の閾値電圧を有するNチャネル形トランジスタである第1および第2の内部制御用スイッチング素子と、
  一端が前記第1の内部制御用スイッチング素子を介して前記出力端子に接続されると共に前記第2の内部制御用スイッチング素子の制御端子に接続され、他端が前記第3の入力端子に接続された第1の内部制御用コンデンサと、
  一端が前記第2の内部制御用スイッチング素子を介して前記出力端子に接続されると共に前記第1の内部制御用スイッチング素子の制御端子に接続され、他端が前記第4の入力端子に接続された第2の内部制御用コンデンサとを含み、
 前記第2の内部制御用コンデンサの前記一端は、前記第5および第6のスイッチング素子の制御端子に接続されていることを特徴とする。
 本発明の第7の局面は、本発明の第1の局面において、
 前記昇圧部および前記昇圧制御部を構成するスイッチング素子は、多結晶シリコンで作製されていることを特徴とする。
 本発明の第8の局面は、本発明の第1の局面において、
 前記昇圧部および前記昇圧制御部を構成するスイッチング素子は、Nチャネル形の薄膜トランジスタであることを特徴とする。
 本発明の第9の局面は、表示すべき画像を形成するための複数の画素回路と当該複数の画素回路を駆動するための回路の少なくとも一部とが同一基板上に形成されているドライバモノリシック型表示装置であって、
 前記複数の画素回路を含む表示部と、
 本発明の第1から第8の局面のいずれかの局面に係る電源回路と、
 前記電源回路から前記昇圧電源電圧を受け取り、前記表示部を駆動する駆動回路とを備え、
 前記複数の画素回路と前記駆動回路の少なくとも一部と前記電源回路とが同一基板上に形成されていることを特徴とする。
 本発明の第10の局面は、本発明の第9の局面において、
 前記同一基板上に形成されている前記複数の画素回路と前記駆動回路の少なくとも一部と前記電源回路とを構成するスイッチング素子は、Nチャネル形の薄膜トランジスタであることを特徴とする。
 本発明の第1の局面によれば、主昇圧用コンデンサの一端に得られる昇圧後の電圧が昇圧電源電圧として出力側スイッチング素子を介して出力されるときには、出力側スイッチング素子としてのNチャネル形トランジスタをオンさせるために当該Nチャネル形トランジスタの制御端子(ゲート端子)に、その昇圧後の電圧よりも少なくとも当該Nチャネル形トランジスタの閾値電圧だけ高い電圧が与えられる。このため、当該Nチャネル形トランジスタでは閾値落ちが発生せず、その昇圧後の電圧がそのまま昇圧電源電圧として出力される。したがって、スイッチング素子としてNチャネル形トランジスタのみを使用した構成であっても、Nチャネル形トランジスタの閾値電圧やそのバラツキに影響されることなく、確実に所望の昇圧電源電圧を出力する電源回路を提供することができる。そして、スイッチング素子としてNチャネル形トランジスタのみを使用した構成とすることにより、Nチャネル形トランジスタとPチャネル形トランジスタの双方を使用する構成に比べ、製造工程を簡略化してコストを低減することができる。また、出力側スイッチング素子をオンさせるためにその制御端子に与えられる電圧は、主昇圧用コンデンサの一端に得られる昇圧後の電圧を更に昇圧することによって生成されるので、スイッチング素子としてNチャネル形トランジスタのみを使用しつつ比較的簡単な構成で閾値落ちを解消することができる。さらに、電源回路を構成するトランジスタに不必要に高い電圧が印加されることもないので、所望の電源電圧よりも高い出力電圧を生成していた従来技術に比べて、トランジスタの耐圧や消費電力の点でも有利である。
 本発明の第2の局面によれば、昇圧部の出力側スイッチング素子をオンさせるためにその制御端子に与えるべき電圧を生成すべく、昇圧後の電圧が主昇圧用コンデンサから制御昇圧用スイッチング素子を介して制御昇圧用コンデンサに与えられるときには、当該昇圧後の電圧よりも少なくとも制御昇圧用スイッチング素子の閾値電圧だけ高い電圧が当該制御昇圧用スイッチング素子の制御端子に与えられる。したがって、制御昇圧用スイッチング素子において閾値落ちが発生しないので、出力側スイッチング素子をオンさせるときにその制御端子に与えるべき電圧として、上記昇圧後の電圧よりも少なくとも出力側スイッチング素子の閾値電圧だけ高い電圧を確実に生成することができる。これにより、電源回路から出力される昇圧電源電圧に対する閾値落ちの影響をより確実に除去することができる。
 本発明の第3の局面によれば、振幅が互いに同一で相反的に電圧の変化する2つのクロック信号を第1および第2のクロック信号として第1および第2の入力端子にそれぞれ与えると共に、出力側スイッチング素子の閾値電圧よりも大きい振幅で所定の低レベルと高レベルとの間で交互に電圧が変化し、且つ、当該第1および第2のクロック信号の電圧が変化する時点近傍の所定期間を除く期間では電圧が高レベルに維持されるクロック信号を第3のクロック信号として第3の入力端子に与えることにより、第1のコンデンサと第2のコンデンサにおいて、充電と昇圧とが交互にかつ互いに相補的に行われる。すなわち、第1のコンデンサの一端に得られる昇圧後の電圧が第1のスイッチング素子を介して出力される動作状態と、第2のコンデンサの一端に得られる昇圧後の電圧が第2のスイッチング素子を介して出力される動作状態とが交互に繰り返され、第1および第2のコンデンサの一方で昇圧が行われているときには、他方では充電が行われる。このような相補的な昇圧動作により負荷に対する電流供給能力を向上させることができる。
 また、本発明の第3の局面によれば、出力側スイッチング素子としての第1のスイッチング素子をオンさせるときには、第1のコンデンサの一端に得られる昇圧後の電圧が第3のコンデンサに与えられて第3のクロック信号により更に昇圧されることで、当該昇圧後の電圧よりも少なくとも第1のスイッチング素子の閾値電圧だけ高い電圧が第1のスイッチング素子の制御端子に与えられる。また、出力側スイッチング素子としての第2のスイッチング素子をオンさせるときには、第2のコンデンサの一端に得られる昇圧後の電圧が第4のコンデンサに与えられて第3のクロック信号により更に昇圧されることで、当該昇圧後の電圧よりも少なくとも第2のスイッチング素子の閾値電圧だけ高い電圧が第2のスイッチング素子の制御端子に与えられる。これにより、第1および第2のコンデンサの一端に得られる昇圧後の電圧を、第1および第2のスイッチング素子において閾値落ちを生じさせることなく昇圧電源電圧として出力することができる。したがって、昇圧部および昇圧制御部のいずれにおいてもスイッチング素子としてNチャネル形トランジスタのみを使用していても、Nチャネル形トランジスタの閾値電圧やそのバラツキに影響されることなく、確実に所望の昇圧電源電圧を出力することができる。
 本発明の第4の局面によれば、出力側スイッチング素子としての第1のスイッチング素子の制御端子に接続された第3のコンデンサの一端は第7のスイッチング素子を介して電源端子に接続されているので、第1のスイッチング素子をオンさせることができなくなるほど第5のスイッチング素子の閾値ばらつきが突発的に大きくなる場合であっても、第7のスイッチング素子を介して第3のコンデンサに与えられる電圧を昇圧することにより第1のスイッチング素子をオンさせることができる。また、出力側スイッチング素子としての第2のスイッチング素子の制御端子に接続された第4のコンデンサの一端は第8のスイッチング素子を介して電源端子に接続されているので、第2のスイッチング素子をオンさせることができなくなるほど第6のスイッチング素子の閾値ばらつきが突発的に大きくなる場合であっても、第8のスイッチング素子を介して第4のコンデンサに与えられる電圧を昇圧することにより第2のスイッチング素子をオンさせることができる。
 本発明の第5の局面によれば、昇圧部の出力側スイッチング素子(第1、第2のスイッチング素子)をオンさせるためにその制御端子に与えるべき電圧を生成すべく、昇圧後の電圧が主昇圧用コンデンサ(第1、第2のコンデンサ)から制御昇圧用スイッチング素子(第5、第6のスイッチング素子)を介して制御昇圧用コンデンサ(第3、第4のコンデンサ)に与えられるときには、当該昇圧後の電圧よりも少なくとも制御昇圧用スイッチング素子(第5、第6のスイッチング素子)の閾値電圧だけ高い電圧が制御昇圧用スイッチング素子の制御端子に与えられる。これにより、出力側スイッチング素子をオンさせるときにその制御端子に与えるべき電圧として、上記昇圧後の電圧よりも少なくとも出力側スイッチング素子の閾値電圧だけ高い電圧を確実に生成することができる。
 本発明の第6の局面によれば、上記第3のクロック信号と相反的に電圧が変化し振幅が少なくとも制御昇圧用スイッチング素子としての第5および第6のスイッチング素子の閾値電圧よりも大きいクロック信号を第4のクロック信号として第4の入力端子に与えることにより、主昇圧用コンデンサの一端に得られる昇圧後の電圧よりも少なくとも制御昇圧用スイッチング素子の閾値電圧だけ高い電圧が制御昇圧用スイッチング素子の制御端子に与えられる。すなわち、定常動作中には第1および第2の内部制御用コンデンサに昇圧電源電圧が保持されており、昇圧部の出力側スイッチング素子をオンさせるためにその制御端子に与えるべき電圧を生成すべく、上記昇圧後の電圧が主昇圧用コンデンサから制御昇圧用スイッチング素子を介して制御昇圧用コンデンサに与えられるときには、第2の内部制御用コンデンサの一端に得られる昇圧電源電圧が第4のクロック信号によって昇圧される。これにより、上記昇圧後の電圧よりも少なくとも制御昇圧用スイッチング素子の閾値電圧だけ高い電圧が制御昇圧用スイッチング素子の制御端子に与えられる。したがって、制御昇圧用スイッチング素子において閾値落ちが発生しないので、出力側スイッチング素子をオンさせるときにその制御端子に与えるべき電圧として、上記昇圧後の電圧よりも少なくとも出力側スイッチング素子の閾値電圧だけ高い電圧を確実に生成することができる。
 本発明の第7の局面によれば、スイッチング素子としてNチャネル形トランジスタのみを使用する場合であっても昇圧部の出力側スイッチング素子で閾値落ちが発生しないので、単結晶シリコンで作製する場合に比べて閾値電圧やそのバラツキの大きい多結晶シリコンで作製されたNチャネル形トランジスタを使用して、ガラス基板等の絶縁性基板上において、確実に所望の昇圧電源電圧を出力できる電源回路を形成することができる。
 本発明の第8の局面によれば、スイッチング素子としてNチャネル形トランジスタのみを使用する場合であっても昇圧部の出力側スイッチング素子で閾値落ちが発生しないので、単結晶シリコンで作製する場合に比べて閾値電圧やそのバラツキの大きい薄膜トランジスタとしてのNチャネル形トランジスタを使用して、ガラス基板等の絶縁性基板上において、確実に所望の昇圧電源電圧を出力できる電源回路を形成することができる。
 本発明の第9の局面によれば、ドライバモノリシック型の表示装置において、同一基板上に複数の画素回路および駆動回路の少なくとも一部と共に昇圧用の電源回路が形成されており、その電源回路において、スイッチング素子としてNチャネル形トランジスタのみを使用しつつ、閾値落ちを生じさせることなく確実に所望の昇圧電源電圧を出力することができる。これにより、表示装置の小型化や製造コストの低減を図ることができる。
 本発明の第10の局面によれば、ドライバモノリシック型の表示装置において、同一基板上に複数の画素回路および駆動回路の少なくとも一部と共に昇圧用の電源回路が形成されており、その電源回路において閾値落ちを生じさせることなく確実に所望の昇圧電源電圧を出力することができる。しかも、同一基板上に形成されている複数の画素回路と駆動回路の少なくとも一部と電源回路を構成するスイッチング素子として、Nチャネル形の薄膜トランジスタのみが使用されるので、Nチャネル形の薄膜トランジスタとPチャネル形の薄膜トランジスタの双方を使用する場合に比べて工程数の少ない製造プロセスでそれらの回路を同時に形成することができ、それによりコストを低減することができる。
本発明の一実施形態に係る電源回路の構成を示す回路図である。 上記実施形態に係る電源回路を駆動するためのクロック信号の波形図である。 上記実施形態に係る電源回路の第1の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第2の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第3の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第4の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第5の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第6の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第7の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第8の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第9の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第10の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第11の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第12の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第13の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第14の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第15の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の第16の動作状態を説明するための信号波形図(A)および回路図(B)である。 上記実施形態に係る電源回路の動作に対する容量比の影響を説明するため回路図(A,B)である。 上記実施形態に係る電源回路における所定節点の電圧に対する容量比の影響を説明するため信号波形図(A)、等価回路図(B)、および等価回路の各節点の各期間での電圧を示す図(C)である。 上記実施形態に係る電源回路における所定節点の電圧に対する容量比の影響をシミュレーション結果に基づいて説明するための図(A~D)である。 上記実施形態の第1の変形例を説明するための信号波形図である。 上記実施形態の第2の変形例を説明するための信号波形図である。 上記実施形態の第3の変形例の構成を示す回路図である。 上記実施形態の第4の変形例の構成を示す回路図である。 上記実施形態に係る電源回路を備えたドライバモノリシック型の液晶表示装置の構成を示すブロック図である。 上記ドライバモノリシック型の液晶表示装置における画素形成部の電気的構成を示す回路図である。 チャージポンプ方式の電源回路の従来例の構成および動作を説明するための回路図(A,B)である。 上記従来例に係る電源回路を駆動するためのクロック信号の波形図である。
符号の説明
 10     …薄膜トランジスタ(TFT)
 11     …電源回路
 11a    …昇圧部
 11b    …昇圧制御部
 11c    …内部制御部
 100    …液晶パネル
 110    …画素アレイ
 120    …ソースドライバ(データ信号線駆動回路)
 130    …ゲートドライバ(走査信号線駆動回路)
 140    …CSドライバ(補助容量線駆動回路)
 150    …電源供給部
 200    …表示制御回路
 Ti1    …第1の入力端子
 Ti2    …第2の入力端子
 Ti3    …第3の入力端子
 Ti4    …第4の入力端子
 To     …出力端子
 Tdd    …電源端子
 C1,C2  …第1および第2のコンデンサ(主昇圧用コンデンサ)
 C3,C4  …第3および第4のコンデンサ(制御昇圧用コンデンサ)
 C5,C6  …第5および第6のコンデンサ(内部制御用コンデンサ)
 Q1,Q2  …第1および第2のトランジスタ(出力側スイッチング素子)
 Q3,Q4  …第3および第4のトランジスタ(入力側スイッチング素子)
 Q5,Q6  …第5および第6のトランジスタ(制御昇圧用スイッチング素子)
 Q7,Q8  …第7および第8のトランジスタ
 Q9,Q10 …第9および第10のトランジスタ(内部制御用スイッチング素子)
 L1,L2  …第1および第2の導線
 N1~N6  …節点
 φ1,φ2  …第1および第2のクロック信号
 φ3     …第3のクロック信号
 φ4     …第4のクロック信号
 VDD    …電源電圧(入力電源電圧)
 Vout   …昇圧電源電圧
 以下、本発明の実施形態について添付図面を参照しつつ説明する。
<1.構成>
 図1は、本発明の一実施形態に係る電源回路の構成を示す回路図である。この電源回路11は、外部から与えられる入力電源電圧VDD(>0)を相補的に昇圧して昇圧電源電圧Vout(=2VDD)を生成する昇圧部11aと、昇圧動作を制御するための信号を昇圧部11aに与える昇圧制御部11bとから構成され、昇圧部11aを駆動するための第1および第2のクロック信号φ1,φ2を外部からそれぞれ受け取るための第1および第2の入力端子Ti1,Ti2と、昇圧部11aを制御する信号を昇圧するための第3のクロック信号φ3を受け取るための第3の入力端子Ti3と、昇圧制御部11bの内部制御信号を昇圧するための第4のクロック信号φ4を外部から受け取るための第4の入力端子Ti4と、上記入力電源電圧VDDを受け取るための電源端子Tddと、上記昇圧電源電圧Vout(=2VDD)を出力するための出力端子Toとを、外部端子として備えている。なお図1では、電源端子Tddが便宜上2つ描かれているが、電気的にはこれら2つの電源端子Tddは同一物である。
 このような本実施形態に係る電源回路は、図1に示すように、Nチャネル形トランジスタQ1~Q10がスイッチング素子として使用されており、Pチャネル形トランジスタは使用されていない。なお、図1に示す構成では、スイッチング素子としてNチャネル形のMOS(Metal Oxide Semiconductor)トランジスタが使用されているが、本実施形態において使用されるスイッチング素子は、MOSトランジスタに限定されず、正の閾値電圧を有するNチャネル形トランジスタ(以下「Nchトランジスタ」と略記する)であれば、他のタイプのNチャネル形電界効果トランジスタであってもよい。
 昇圧部11aは、出力側スイッチング素子としてのNchトランジスタQ1,Q2と、入力側スイッチング素子としてのNchトランジスタQ3,Q4と、主昇圧用コンデンサとしての第1および第2のコンデンサC1,C2とを含み、これらの構成要素は、図1に示すように接続されている。すなわち、コンデンサC1の一端は、NchトランジスタQ3を介して電源端子Tddに接続されると共に、NchトランジスタQ1を介して出力端子Toに接続されており、コンデンサC1の他端は第1の入力端子Ti1に接続されている。また、コンデンサC2の一端は、NchトランジスタQ4を介して電源端子Tddに接続されると共に、NchトランジスタQ2を介して出力端子Toに接続されており、コンデンサC2の他端は第2の入力端子Ti2に接続されている。
 昇圧制御部11bは、制御昇圧用スイッチング素子としてのNchトランジスタQ5~Q8と、制御昇圧用コンデンサとしての第3および第4のコンデンサC3,C4とを含み、これらの構成要素は、図1に示すように接続されている。すなわち、コンデンサC3の一端は、出力側スイッチング素子としてのNchトランジスタQ1のゲート端子に接続されると共にNchトランジスタQ5を介して第1のコンデンサC1の前記一端に接続され、かつ、NchトランジスタQ7を介して電源端子Tddにも接続されている。また、コンデンサC4の一端は、出力側スイッチング素子としてのNchトランジスタQ2のゲート端子に接続されると共にNchトランジスタQ6を介して第2のコンデンサC2の前記一端に接続され、かつ、NchトランジスタQ8を介して電源端子Tddにも接続されている。これらのコンデンサC3およびC4の他端は、いずれも第3の入力端子Ti3に接続されている。
 また、昇圧制御部11bは、昇圧部11aにおける第1のコンデンサC1の上記一端とNchトランジスタQ4およびQ8のゲート端子とを接続する第1の導線L1を含むと共に、昇圧部11aにおける第2のコンデンサC2の上記一端とNchトランジスタQ3およびQ7のゲート端子とを接続する第2の導線L2を含んでいる。これにより、NchトランジスタQ3およびQ7のオン/オフを制御するための信号として主昇圧用コンデンサC2の上記一端の電圧が使用され、NchトランジスタQ4およびQ8のオン/オフを制御するための信号として主昇圧用コンデンサC1の上記一端の電圧が使用されることになる。
 さらに、昇圧制御部11bは、上記NchトランジスタQ5,Q6のオン/オフを制御するための内部制御信号を生成する内部制御部11cを含んでいる。この内部制御部11cは、内部制御用スイッチング素子としてのNchトランジスタQ9,Q10と、内部制御用コンデンサとしての第5および第6のコンデンサC5,C6と含んでおり、これらの構成要素は、図1に示すように接続されている。すなわち、コンデンサC5の一端は、NchトランジスタQ9を介して出力端子Toに接続されると共に、NchトランジスタQ10のゲート端子に接続されており、コンデンサC5の他端は第3の入力端子Ti3に接続されている。また、コンデンサC6の一端は、NchトランジスタQ10を介して出力端子Toに接続されると共に、NchトランジスタQ9のゲート端子に接続されており、コンデンサC6の他端は第4の入力端子Ti4に接続されている。そして、このコンデンサC6の上記一端は、制御昇圧用スイッチング素子としてのNchトランジスタQ5およびQ6のゲート端子に接続されている。これにより、制御昇圧用スイッチング素子のオン/オフを制御するための信号としてコンデンサC6の上記一端の電圧が使用されることになる。
 上記のように構成された電源回路11を動作させるために、第1および第2の入力端子Ti1,Ti2には、図2に示すように電源電圧VDDと接地電圧VSSとの間で交互に且つ互いに相反的に電圧の変化する2つのパルス信号が上記第1および第2のクロック信号φ1,φ2として第1および第2の入力端子Ti1,Ti2にそれぞれ与えられる。また、第3の入力端子Ti3には、図2に示すように、第1および第2のクロック信号φ1,φ2の電圧の変化する時点を含む当該時点近傍の所定期間で電圧レベルが接地電圧VSSとなり他の期間で電圧レベルが電源電圧VDDとなるパルス信号が第3のクロック信号φ3として与えられる。さらに、第4の入力端子Ti4には、図2に示すように第3のクロック信号φ3に対して相反的に電圧の変化するパルス信号が第4のクロック信号φ4として与えられる。
 上記のような第1から第4のクロック信号φ1~φ4のうち、第4のクロック信号φ4により制御昇圧用スイッチング素子としてのNchトランジスタQ5,Q6のオン/オフが制御され、かつ、第1のクロック信号φ1によりコンデンサC1を介してNchトランジスタQ4,Q8のオン/オフが制御されると共に、第2のクロック信号φ2によりコンデンサC2を介してNchトランジスタQ3,Q7のオン/オフが制御される。これにより、制御昇圧用コンデンサC3,C4に対する充放電が行われ、これらのコンデンサC3,C4での充電電圧に基づき第3のクロック信号により、出力側スイッチング素子としてのNchトランジスタQ1,Q2のオン/オフが制御される。このようにして、昇圧部11aにおける入力側スイッチング素子としてのNchトランジスタQ3と出力側スイッチング素子としてのNchトランジスタQ1が相反的にオンおよびオフすると共に、第1のクロック信号φ1が主昇圧用コンデンサC1の上記他端に与えられることで、電源電圧VDDが昇圧され、昇圧後の電圧2VDDが昇圧電源電圧Voutとして出力端子Toから出力される。また、入力側スイッチング素子としてのNchトランジスタQ4と出力側スイッチング素子としてのNchトランジスタQ2が相反的にオンおよびオフすると共に、第2のクロック信号φ2が主昇圧用コンデンサC2の上記他端に与えられることで同様の昇圧動作が行われる。これらの両昇圧動作は相補的に行われる。すなわち、第1のコンデンサC1が電源電圧VDDによって充電されている期間では、第2のコンデンサC2の一端の電圧が第2のクロックφ2によって昇圧されて、その昇圧後の電圧2VDDが昇圧電源電圧Voutとして出力され、一方、第2のコンデンサC2が電源電圧VDDによって充電されている期間では、第1のコンデンサC1の一端の電圧が第1のクロックφ1によって昇圧されて、その昇圧後の電圧2VDDが昇圧電源電圧Voutとして出力される。
<2.動作の詳細>
 次に、図3~図18を参照して本実施形態における電源回路11の動作を説明する。図3~図18において、NchトランジスタQ1~Q10のうち、オフ状態のトランジスタには点線の×印が付されており、そのような×印の付されていないトランジスタは、特に断らない限りオン状態である。また、各接続点に付された「0」,「5」等の数字や「5-Vth」等の式はその接続点の電圧を示している。ここで、接続点は、回路を接続関係のみに着目して表現したグラフの節点に相当し、以下では、回路における接続点を「節点」という。また、各NchトランジスタQ1~Q10におけるソース端子とドレイン端子とを区別せずに「導通端子」と呼ぶものとする。そして、電源電圧VDDは5[V]であり、接地電圧VSSは0[V]であるものとして説明する。また、以下において電圧を数値や式で示す場合には、単位はボルトであり、単位としてのボルトを示す“[V]”は、必要でない場合には省略するものとする。さらに、以下において説明する回路を構成するスイッチング素子としてのNchトランジスタの閾値電圧を記号“Vth”で示すものとする(Vth>0)。なお、コンデンサC2の容量はコンデンサC4の容量に比べて十分に大きく(C2>>C4)、コンデンサC1の容量はコンデンサC3の容量に比べて十分に大きいものとする(C1>>C3)(詳細は後述)。ここで、記号“C1”~“C4”は、それぞれ、コンデンサC1~C4の容量値をも示すものとする(以下においても同様)。
 まず、電源投入前の電源回路11の状態(以下「第1の動作状態」という)を考える。この第1の動作状態は、図3(A)に示す信号波形図(第1~第4のクロック信号φ1~φ4の波形図)における期間T1での電源回路11の動作状態に相当し、図3(B)は、電源回路11の第1の動作状態を示している。この第1の動作状態では、VDD=VSS=0であり、第1~第4のクロック信号φ1~φ4を生成する外部の回路(以下「駆動クロック生成回路」という)は動作しておらず、全ての節点の電位は0[V]であるものとする。また、コンデンサC1~C6も充電されていないものとする。すなわち、信号を表す“φ1”等の記号で、その信号が与えられる節点の電圧(接地点を基準とする電圧)をも表すものとすると、
  φ1=φ2=φ3=φ4=0、Vout=0
となる。この初期状態では、トランジスタQ1~Q10は全てオフ状態となっている。
 図4(B)は、上記第1の動作状態の電源回路11に対して電源が投入され且つ第1~第4のクロック信号φ1~φ4を生成する外部の駆動クロック生成回路が動作を開始したときの当該電源回路11の動作状態(以下「第2の動作状態」という)、すなわち図4(A)に示す信号波形図における期間T2での電源回路11の動作状態を示している。この第2の動作状態では、第4のクロック信号φ4の電圧すなわちVDD=5[V]の電圧がコンデンサC6を介してトランジスタQ10の導通端子およびトランジスタQ9のゲート端子に与えられ、第3のクロック信号φ3の電圧すなわちVSS=0[V]の電圧がコンデンサC5を介してトランジスタQ9の導通端子およびトランジスタQ10のゲート端子に与えられる。これにより、トランジスタQ9はオン状態でトランジスタQ10はオフ状態となり、Vout=0となる。なお、トランジスタQ5、Q6は、それらのゲート端子にコンデンサC6を介してVDD=5[V]が与えられるのでオン状態となるが、他のトランジスタQ1~Q4,Q7,Q8はオフ状態のままである。
 図5(B)は、図5(A)に示す信号波形図における期間T3での電源回路11の動作状態(以下「第3の動作状態」という)を示している。上記第2の動作状態から第3の動作状態に移ると、第2のクロック信号φ2の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N2の電圧はVDD=5[V]となる。これにより、トランジスタQ3およびQ7は、それらのゲート端子に5[V]を与えられてオン状態となるので、節点N3およびN4の電圧は5-Vth[V]となる。また、トランジスタQ6も、そのゲート端子に5[V]を与えられてオン状態となっているので、節点N1の電圧も5-Vth[V]となる。このような第3の動作状態における出力端子Toの電圧Voutは、トランジスタQ1,Q2がオフ状態に、トランジスタQ9がオン状態にそれぞれ維持されることから、VSS=0[V]のままとなる。
 図6(B)は、図6(A)に示す信号波形図における期間T4での電源回路11の動作状態(以下「第4の動作状態」という)を示している。上記第3の動作状態から第4の動作状態に移ると、第3のクロック信号φ3の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N1,N3の電圧が5-Vth[V]から10-Vth[V]へと変化すると共に、節点N6の電圧がVSS=0[V]からVDD=5[V]に変化する。このときトランジスタQ7は、そのゲート端子の電圧がその導通端子の電圧よりも低くなるのでオフ状態となる。また、上記第3の動作状態から第4の動作状態に移ると、第4のクロック信号φ4の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N5の電圧が、VDD=5[V]からVSS=0[V]に変化し、トランジスタQ5,Q6,Q9がオフ状態となる。しかし、トランジスタQ1,Q2は、それらのゲート端子に10-Vth[V]が与えられて共にオン状態となる。その結果、出力端子Toの電圧Voutは、節点N2の電圧と節点N4の電圧との平均値すなわち5-Vth/2[V]となる。一方、トランジスタQ10は、そのゲート端子に節点N6の電圧すなわち5[V]を与えられることでオン状態となり、これにより節点N5の電圧が0[V]から5-Vth/2[V]に近い値まで上昇する。この影響で、一旦オフ状態となっていたトランジスタQ9が若干オン状態に近くなり、トランジスタQ10のゲート端子の電圧が、5[V]から若干低い電圧5-α[V]となる。なお、トランジスタQ5,Q6はオフ状態のままとなる。
 図7(B)は、図7(A)に示す信号波形図における期間T5での電源回路11の動作状態(以下「第5の動作状態」という)を示している。上記第4の動作状態から第5の動作状態に移ると、第4のクロック信号φ4の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N5の電圧が5-Vth/2[V]から10-Vth/2[V]に変化し、その結果、トランジスタQ5,Q6がオン状態となる。また、上記第4の動作状態から第5の動作状態に移ると、第3のクロック信号φ3の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N1,N3の電圧が5[V]だけ低下して5-Vth/2[V]となり、その結果、トランジスタQ1,Q2がオフ状態となる。また、節点N6の電圧が5[V]だけ低下して一旦は-α[V]となり、その結果、トランジスタQ10がオフ状態になる。一方、上記のように節点N5の電圧が10-Vth/2[V]となることにより、トランジスタQ5,Q6,Q9がオン状態となる。このため、節点N6の電圧は、-α[V]から5-Vth/2[V]に上昇する。また、上記のようにトランジスタQ6がオン状態になることにより、節点N1が節点N2に導通接続され、節点N1の電圧は5[V]となる(C2>>C4)。なお、トランジスタQ5がオン状態になることにより、節点N3がトランジスタQ5を介して節点N4に導通接続されるが、両節点N3,N4の電圧は変化しない。
 図8(B)は、図8(A)に示す信号波形図における期間T6での電源回路11の動作状態(以下「第6の動作状態」という)を示している。上記期間T5から期間T6に移ると、第2のクロック信号φ2の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N2の電圧は5[V]から0[V]に変化する。しかし、上記第5の動作状態から第6の動作状態になると、第1のクロック信号φ1の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N4の電圧が5-Vth[V]から10-Vth[V]に変化し、その結果、トランジスタQ4、Q8が共にオン状態となる。これにより電源端子Tddから節点N1,N2に電源電圧VDD=5[V]が与えられる。このとき節点N5の電圧は10-Vth/2[V]であるので、トランジスタQ6はオン状態となり、節点N1と節点N2とが導通接続される。また、トランジスタQ5もオン状態となるので、節点N3と節点N4とが導通接続され、節点N3の電圧は、5-Vth[V]から10-Vth[V]に変化する(C1>>C3)。これによりトランジスタQ1がオン状態となるが、このトランジスタQ1で閾値落ちが発生し、出力端子Toの電圧Voutは、節点N4の電圧である10-Vth[V]から閾値電圧だけ低い電圧すなわち10-2Vth[V]となる。ここで、トランジスタQ9は、その導通端子に出力端子Toの電圧Vout=10-2Vth[V]を与えられ、そのゲート端子に10-Vth/2[V]の電圧が与えられることで、オン状態となる。その結果、節点N6の電圧も出力端子Toの電圧Vout=10-2Vth[V]に等しくなる。この節点N6の電圧はトランジスタQ10のゲート端子に与えられるので、オフ状態であったトランジスタQ10も若干オン状態に近くなる。その結果、節点N5の電圧は、10-Vth/2[V]から若干低い電圧10-Vth/2-α[V]となり、この節点N5の電圧がトランジスタQ9のゲート端子に与えられる。このようにしてトランジスタQ9とQ10とは、電圧に関して互いに影響し合う関係となる。
 図9(B)は、図9(A)に示す信号波形図における期間T7での電源回路11の動作状態(以下「第7の動作状態」という)を示している。上記期間T6から期間T7に移ると、第3のクロック信号φ3の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N1の電圧は5[V]から10[V]に変化し、節点N3の電圧は10-Vth[V]から15-Vth[V]に変化し、節点N6の電圧は10-2Vth[V]から15-2Vth[V]に変化する。また、上記期間T6から期間T7に移ると、第4のクロック信号φ4の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N5の電圧は、10-Vth/2(-α)[V]から5-Vth/2(-α)[V]に変化する。しかし、節点N4の電圧は10-Vth[V]であるのでトランジスタQ8はオン状態であり、節点N1の電圧はVDD=5[V]に戻る。また、トランジスタQ1のゲート端子に節点N3の電圧である15-Vth[V]が与えられるので、トランジスタQ1では閾値落ちが発生せず、出力端子Toの電圧Voutは2VDD-Vth=10-Vth[V](節点N4の電圧)となる。さらに、この出力端子Toに接続されたトランジスタQ10は、そのゲート端子に節点N6の電圧である15-Vth[V]を与えられてオン状態となる。その結果、節点N5の電圧は10-Vth[V](出力端子Toの電圧Vout)となる。これにより、トランジスタQ6がオン状態となるので、節点N1とN2とは互いに導通接続される。なお、トランジスタQ5,Q9のゲート端子にも節点N5の電圧(10-Vth[V])が与えられるが、この節点N5の電圧はトランジスタQ5,Q9の導通端子の電圧よりも高くはないので、トランジスタQ5、Q9は共にオフ状態となる。
 図10(B)は、図10(A)に示す信号波形図における期間T8での電源回路11の動作状態(以下「第8の動作状態」という)を示している。上記期間T7から期間T8に移ると、第3のクロック信号φ3の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N1の電圧は5[V]から0[V]に変化し、節点N3の電圧は15-Vth[V]から10-Vth[V]に変化し、節点N6の電圧は15-2Vth[V]から10-2Vth[V]に変化する。また、上記期間T7から期間T8に移ると、第4のクロック信号φ4の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N5の電圧は10-Vth[V]から15-Vth[V]に変化する。しかし、節点N4の電圧が10-Vth[V]であるのでトランジスタQ8はオン状態であり、節点N1の電圧はVDD=5[V]に戻る。また、出力端子Toに接続されたトランジスタQ9は、そのゲート端子に節点N5の電圧である15-Vth[V]を与えられてオン状態となる。これにより、節点N6の電圧は10-Vth[V](出力端子Toの電圧Vout)となる。また、トランジスタQ5は、そのゲート端子に節点N5の電圧である15-Vth[V]を与えられてオン状態となるので、節点N3とN4とが互いに導通接続される。なお、出力端子Toの電圧Voutは2VDD-Vth=10-Vth[V]のままとなる。
 図11(B)は、図11(A)に示す信号波形図における期間T9での電源回路11の動作状態(以下「第9の動作状態」という)を示している。上記期間T8から期間T9に移ると、第2のクロック信号φ2の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N2の電圧が5[V]から10[V]に変化する。また、上記期間T8から期間T9に移ると、第1のクロック信号φ1の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N4の電圧が10-Vth[V]から5-Vth[V]に変化する。しかし、節点N2の電圧が10[V]になることによってトランジスタQ3,Q7がオン状態となるので、電源端子Tddから節点N3,N4に電圧VDD=5[V]が与えられる。そして、節点N4の電圧が5[V]になることによってトランジスタQ4,Q8のゲート端子の電圧が導通端子の電圧よりも低くなるので、トランジスタQ4,Q8は、共にオフ状態となる。トランジスタQ6は、そのゲート端子に15-Vth[V]を与えられてオン状態のままであるので、その後、節点N1の電圧は、5[V]から10[V](節点N2の電圧)に上昇する。
 図12(B)は、図12(A)に示す信号波形図における期間T10での電源回路11の動作状態(以下「第10の動作状態」という)を示している。上記期間T9から期間T10に移ると、第3のクロック信号φ3の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N1の電圧は10[V]から15[V]に、節点N3の電圧は5[V]から10[V]に、節点N6の電圧は10-Vth[V]から15-Vth[V]に、それぞれ変化する。また、上記期間T9から期間T10に移ると、第4のクロック信号φ4の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N5の電圧は15-Vth[V]から10-Vth[V]に変化する。しかし、節点N2の電圧は10[V]であるのでトランジスタQ7はオン状態であり、節点N3の電圧はVDD=5[V]に戻る。また、トランジスタQ5は、そのゲート端子に10[V]を与えられてオン状態のままであるので、節点N3とN4とは互いに導通接続されている。さらに、トランジスタQ2は、そのゲート端子に節点N1の電圧である15[V]を与えられてオン状態となる。これにより、トランジスタQ2では閾値落ちが発生せず、節点N2の電圧である2VDD=10[V]が昇圧電源電圧Voutとして出力端子Toから出力される。さらにまた、その出力端子Toに接続されたトランジスタQ10は、そのゲート端子に節点N6の電圧である15-Vth[V]を与えられてオン状態となり、これにより節点N5の電圧は10[V](出力端子Toの電圧Vout)となる。この節点N5の電圧である10[V]は、トランジスタQ6,Q9のゲート端子にも与えられるが、それらの導通端子の電圧よりも高くはないので、トランジスタQ6,Q9は共にオフ状態となる。
 図13(B)は、図13(A)に示す信号波形図における期間T11での電源回路11の動作状態(以下「第11の動作状態」という)を示している。上記期間T10から期間T11に移ると、第3のクロック信号φ3の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N1の電圧は15[V]から10[V]に、節点N3の電圧は5[V]から0[V]に、節点N6の電圧は15-Vth[V]から10-Vth[V]に、それぞれ変化する。また、上記期間T10から期間T11に移ると、第4のクロック信号φ4の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N5の電圧は10[V]から15[V]に変化する。しかし、節点N2の電圧は10[V]であるのでトランジスタQ7はオン状態であり、節点N3の電圧はVDD=5[V]に戻る。また、トランジスタQ5は、そのゲート端子に15[V]を与えられてオン状態のままであるので、節点N3とN4とは互いに導通接続されている。トランジスタQ6も、そのゲート端子に15[V]を与えられてオン状態となるので、節点N1とN2も互いに導通接続される。また、出力端子Toに接続されたトランジスタQ9も、そのゲート端子に15[V]を与えられてオン状態となり、これにより節点N6の電圧は10[V](出力端子Toの電圧Vout)となる。トランジスタQ10は、そのゲート端子に当該節点N6の電圧(10[V])を与えられてオフ状態となる。さらに、トランジスタQ2は、そのゲート端子に10[V]の電圧を与えられることでオフ状態となる。なお、出力端子Toの電圧Voutは2VDD=10[V]のままである。
 図14(B)は、図14(A)に示す信号波形図における期間T12での電源回路11の動作状態(以下「第12の動作状態」という)を示している。上記期間T11から期間T12に移ると、第1のクロック信号φ1の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N4の電圧が5[V]から10[V]に変化する。これにより、トランジスタQ4,Q8がオン状態となり、電源端子Tddから節点N1,N2に電源電圧VDD=5[V]が与えられる。また、上記期間T11から期間T12に移ると、第2のクロック信号φ2の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N2の電圧が10[V]から5[V]に変化する。これにより、トランジスタQ3,Q7がオフ状態となる。また、トランジスタQ5は、そのゲート端子に15[V]を与えられてオン状態であるので、節点N3とN4とは互いに導通接続されている。このため、節点N3の電圧は5[V]から10[V]に変化する。なお、トランジスタQ1,Q2はオフ状態であり、出力端子Toの電圧Voutは2VDD=10[V]のままである。
 図15(B)は、図15(A)に示す信号波形図における期間T13での電源回路11の動作状態(以下「第13の動作状態」という)を示している。上記期間T12から期間T13に移ると、第3のクロック信号φ3の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N1の電圧は5[V]から10[V]に、節点N3の電圧は10[V]から15[V]に、節点N6の電圧は10[V]から15[V]に、それぞれ変化する。また、上記期間T12から期間T13に移ると、第4のクロック信号φ4の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N5の電圧は15[V]から10[V]に変化する。しかし、節点N4の電圧は10[V]であるのでトランジスタQ8はオン状態であり、節点N1の電圧はVDD=5[V]に戻る。また、トランジスタQ6は、そのゲート端子に10[V]を与えられてオン状態のままであるので、節点N1とN2とは互いに導通接続されている。さらに、トランジスタQ1は、そのゲート端子に節点N3の電圧である15[V]を与えられてオン状態となる。これにより、トランジスタQ1では閾値落ちが発生せず、節点N4の電圧が昇圧電源電圧Voutとして出力端子Toから出力される。さらにまた、その出力端子Toに接続されたトランジスタQ10は、そのゲート端子に節点N6の電圧である15[V]を与えられてオン状態となり、これにより節点N5の電圧は10[V](出力端子Toの電圧Vout)となる。この節点N5の電圧である10[V]は、トランジスタQ5,Q9のゲート端子にも与えられるが、それらの導通端子の電圧よりも高くはないので、トランジスタQ5,Q9は共にオフ状態となる。
 図16(B)は、図16(A)に示す信号波形図における期間T14での電源回路11の動作状態(以下「第14の動作状態」という)を示している。上記期間T13から期間T14に移ると、第3のクロック信号φ3の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N1の電圧は5[V]から0[V]に、節点N3の電圧は15[V]から10[V]に、節点N6の電圧は15[V]から10[V]に、それぞれ変化する。また、上記期間T13から期間T14に移ると、第4のクロック信号φ4の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N5の電圧は10[V]から15[V]に変化する。しかし、節点N4の電圧は10[V]であるのでトランジスタQ8はオン状態であり、節点N1の電圧はVDD=5[V]に戻る。また、トランジスタQ5は、そのゲート端子に15[V]を与えられてオン状態となるので、節点N3とN4とは互いに導通接続される。トランジスタQ6も、そのゲート端子に15[V]を与えられてオン状態であるので、節点N1とN2も互いに導通接続されている。また、出力端子Toに接続されたトランジスタQ9も、そのゲート端子に15[V]を与えられてオン状態となり、これにより節点N6の電圧は10[V](出力端子Toの電圧Vout)となる。トランジスタQ10は、そのゲート端子に当該節点N6の電圧(10[V])を与えられてオフ状態となる。さらに、トランジスタQ1は、そのゲート端子に10[V]の電圧を与えられることでオフ状態となる。なお、出力端子Toの電圧Voutは2VDD=10[V]のままである。
 図17(B)は、図17(A)に示す信号波形図における期間T15での電源回路11の動作状態(以下「第15の動作状態」という)を示している。上記期間T14から期間T15に移ると、第1のクロック信号φ1の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N4の電圧が10[V]から5[V]に変化する。これにより、トランジスタQ4,Q8がオフ状態となる。また、上記期間T14から期間T15に移ると、第2のクロック信号φ2の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N2の電圧が5[V]から10[V]に変化する。これにより、トランジスタQ3,Q7がオン状態となり、電源端子Tddから節点N3,N4にVDD=5[V]が与えられる。また、トランジスタQ6は、そのゲート端子に15[V]を与えられてオン状態であるので、節点N1とN2とは互いに導通接続されている。このため、節点N1の電圧は5[V]から10[V]に変化する(C2>>C4)。なお、トランジスタQ1,Q2は共にオフ状態であり、出力端子Toの電圧Voutは2VDD=10[V]のままである。
 図18(B)は、図18(A)に示す信号波形図における期間T16での電源回路11の動作状態(以下「第16の動作状態」という)を示している。上記期間T15から期間T16に移ると、第3のクロック信号φ3の電圧がVSS=0[V]からVDD=5[V]に上昇するので、節点N1の電圧は10[V]から15[V]に、節点N3の電圧は5[V]から10[V]に、節点N6の電圧は10[V]から15[V]に、それぞれ変化する。また、上記期間T15から期間T16に移ると、第4のクロック信号φ4の電圧がVDD=5[V]からVSS=0[V]に下降するので、節点N5の電圧は15[V]から10[V]に変化する。しかし、節点N2の電圧は10[V]であるのでトランジスタQ7はオン状態であり、節点N3の電圧はVDD=5[V]に戻る。また、トランジスタQ5は、そのゲート端子に10[V]を与えられてオン状態のままであるので、節点N3とN4とは互いに導通接続されている。さらに、トランジスタQ2は、そのゲート端子に節点N1の電圧である15[V]を与えられてオン状態となる。これにより、トランジスタQ2では閾値落ちが発生せず、節点N2の電圧である2VDD=10[V]が昇圧電源電圧Voutとして出力端子Toから出力される。さらにまた、その出力端子Toに接続されたトランジスタQ10は、そのゲート端子に節点N6の電圧である15[V]を与えられてオン状態となり、節点N5は2VDD=10[V](出力端子Toの電圧Vout)となる。この節点N5の電圧は、トランジスタQ6,Q9のゲート端子にも与えられるが、トランジスタQ6,Q9の導通端子の電圧よりも高くはないので、トランジスタQ6、Q9は共にオフ状態となる。
 これ以降、電源回路11は、上記の期間T11~T16における第11~第16の動作状態が繰り返される定常動作を行う。いま、この定常動作における1周期を構成する6つの期間を図20(A)に示すように第1の期間TS1~第6の期間TS6とし、この定常動作について説明する。なお、第1の期間TS1~第3の期間TS3は上記の期間T14~T16(図16(A)~図18(A))にそれぞれ相当し、第4期間TS4~第6期間TS6は上記の期間T11~T13(図13(A)~図15(A))にそれぞれ相当する。
 第1の期間TS1(期間T14)に入ると、図16に示すように、内部制御用コンデンサとしての第6のコンデンサC6の他端(Ti4)に与えられる第4のクロック信号φ4の電圧がVSS=0[V]からVDD=5[V]に上昇してコンデンサC6の一端を含む節点N5の電圧が3VDD=15[V]となるので、制御昇圧用スイッチング素子としてのNchトランジスタQ6がオン状態となり、このトランジスタQ6で閾値落ちが発生することはない。
 第2の期間TS2(期間T15)に入ると、図17に示すように、主昇圧用コンデンサとしての第2のコンデンサC2の他端(Ti2)に与えられる第2のクロック信号φ2の電圧がVSS=0[V]からVDD=5[V]に上昇するので、このコンデンサC2の一端を含む節点N2の電圧がVDD=5[V]から2VDD=10[V]に昇圧され、その昇圧後の電圧2VDD=10[V]により上記トランジスタQ6を介して制御昇圧用コンデンサとしての第4のコンデンサC4が充電される。ここで、第2のコンデンサC2と第4のコンデンサC4との容量比C2/C4は十分に大きいので、第4のコンデンサC4の一端を含む節点N1の電圧は2VDD=10[V]とみなすことができる。
 第3の期間TS3(期間T16)に入ると、図18に示すように、第4のコンデンサC4の他端(Ti3)に与えられる第3のクロック信号φ3の電圧がVSS=0[V]からVDD=5[V]に上昇するので、このコンデンサC4の一端を含む節点N1の電圧が2VDD=10[V]から3VDD=15[V]に変化し、この電圧3VDD=15[V]が主昇圧用スイッチング素子としてのNchトランジスタQ2のゲート端子に与えられることにより、そのトランジスタQ2がオン状態となる。その結果、コンデンサC2の一端(N4)に得られる上記昇圧後の電圧2VDD=10[V]は、閾値落ちを生じることなく、トランジスタQ2を介して出力端子Toから昇圧電源電圧Voutとして出力される。
 第4の期間TS4(期間T11)に入ると、図13に示すように、内部制御用コンデンサとしての第6のコンデンサC6の他端(Ti4)に与えられる第4のクロック信号φ4の電圧がVSS=0[V]からVDD=5[V]に上昇して第6のコンデンサC6の一端を含む節点N5の電圧が3VDD=15[V]となるので、制御昇圧用スイッチング素子としてのNchトランジスタQ5がオン状態となり、このトランジスタQ5で閾値落ちが発生することはない。
 第5の期間TS5(期間T12)に入ると、図14に示すように、主昇圧用コンデンサとしての第1のコンデンサC1の他端(Ti1)に与えられる第1のクロック信号φ1の電圧がVSS=0[V]からVDD=5[V]に上昇するので、このコンデンサC1の一端を含む節点N4の電圧がVDD=5[V]から2VDD=10[V]に昇圧され、その昇圧後の電圧2VDD=10[V]により上記トランジスタQ5を介して制御昇圧用コンデンサとしての第3のコンデンサC3が充電される。ここで、第1のコンデンサC1と第3のコンデンサC3との容量比C1/C3は十分に大きいので、第3のコンデンサC3の一端を含む節点N3の電圧は2VDD=10[V]とみなすことができる。
 第6の期間TS6(期間T13)に入ると、図15に示すように、第3のコンデンサC3の他端(Ti3)に与えられる第4のクロック信号φ4の電圧がVSS=0[V]からVDD=5[V]に上昇するので、このコンデンサC3の一端を含む節点N3の電圧が2VDD=10[V]から3VDD=15[V]に変化し、この電圧3VDD=15[V]が主昇圧用スイッチング素子としてのNchトランジスタQ1のゲート端子に与えられることにより、そのトランジスタQ1がオン状態となる。その結果、コンデンサC1の一端に得られる上記昇圧後の電圧2VDD=10[V]は、閾値落ちを生じることなく、トランジスタQ1を介して出力端子Toから昇圧電源電圧Voutとして出力される。
 上記のように電源回路11では、定常状態において、コンデンサC1に充電された電圧VDDを昇圧する動作と、コンデンサC2に充電された電圧VDDを昇圧する動作とが交互に繰り返され、このような相補的な昇圧動作により得られる電圧2VDDは、ゲート端子に3VDD=15[V]の電圧を与えられてオン状態となっているNchトランジスタQ1またはQ2を介して出力端子Toから出力される。これにより電源回路11は、昇圧後の電圧2VDDを、閾値落ちを生じさせることなく昇圧電源電圧Voutとして出力する。
<3.容量比について>
 電源回路11における上記の定常動作の期間TS1~TS6(期間T14~T16,T11~T13)うち第2の期間TS2および第4の期間TS4に着目すると、これらの期間TS2,TS4では図17(B)および図13(B)に示すような動作状態となる。これらの動作状態では、トランジスタQ6はオン状態でありトランジスタQ2,Q4,Q8はオフ状態であるので、図19(A)において太い点線で示すように、コンデンサC2とC4とが直列に接続され、その直列接続されたコンデンサC2およびC4からなる回路の両端に第2のクロック信号φ2と第3のクロック信号φ3とがそれぞれ与えられる。すなわち、この太い点線で示した経路については、図19(B)で示すような等価回路で表すことができる。これは、第2および第4の期間TS2,TS4では図19(B)に示すような容量分圧回路が入力端子Ti2とTi3との間に形成されることを意味する。
 第2および第4の期間TS2,TS4の動作状態(図17(B)および図13(B))についての既述の説明では、第2のコンデンサC2と第4のコンデンサC4との容量比C2/C4は十分に大きく、第2および第4の期間TS2,TS4における節点N1の電圧は2VDD=10[V]であるとみなしていた。しかし、実際には、このときの節点N1の電圧は当該容量比C2/C4に依存し、この容量比C2/C4と第2および第3クロックφ2,φ3の電圧とによって節点N1の電圧が決まる。そして、第2の期間TS2において節点N1と導通接続されている節点N2の電圧は、第3の期間TS3では昇圧電源電圧Voutとして出力端子Toから出力される。そこで以下では、第2の期間TS2における節点N1の電圧に対する容量比C2/C4の影響について説明する。
 なお、第1および第5の期間TS1,TS5においても、節点N3の電圧は実際には第1のコンデンサC1と第3のコンデンサC3との容量比C1/C3に依存するが、節点N3の電圧に対する容量比C1/C3の影響についての説明は、下記説明と同様であるので省略する。なお、第3および第6の期間TS3,TS6では、節点N1および節点N3は、電源端子VDDに導通接続されるか、または、コンデンサC4,C3以外のいずれのコンデンサとも電気的に切り離されているので、節点N1および節点N3の電圧は容量比C2/C4,C1/C3には影響されない。
 本実施形態に係る電源回路11は、定常動作状態において既述のような周期的動作を行い(図13~図18)、その1周期は、図20(A)に示すような第1~第6の期間TS1~TS6から構成される。これらの期間のうち第2の期間TS2では、図20(B)に示すような容量分圧回路が入力端子Ti2とTi3との間に形成される。この容量分圧回路に与えられる第2および第3のクロック信号φ2,φ3の電圧とコンデンサC2とC3の間の節点N1の電圧は、上記第1~第6の期間TS1~TS6において図20(C)に示すようになる。この図20(C)において“V(N1)”は節点N1の電圧を表しており、図20(C)では、電圧V(N1)については理想値(容量比C2/C4,C1/C3が無限大の場合の値)が示されている。
 本実施形態では、上記のように電源電圧をVDD=5[V]、接地電圧をVSS=0[V]としているので、第2および第3のクロック信号φ2,φ3の電圧とコンデンサC2とC3の間の節点N1の電圧V(N1)は、理想的には、上記第1~第6の期間TS1~TS6において図21(A)に示すようになる。本願発明者は、図20(B)に示す容量分圧回路において、第2および第3のクロック信号φ2,φ3の電圧が共に0[V]であって節点N1に5[V]の電圧が与えられてコンデンサC2,C3が充電されている状態において、第2のクロック信号φ2の電圧が0[V]から5[V]に変化したときの節点N1の電圧V(N1)をシミュレーションにより求めた。より具体的には、第2のコンデンサC2と第4のコンデンサC4との容量比C2/C4につき、図21(B)に示す条件A,B,Cの3つの場合を想定し、これら3つの場合につき第2の期間TS2における節点N1の電圧V(N1)をシミュレーションにより求めた。
 図21(C)は、このシミュレーションの結果に基づく各期間TS1~TS6での節点N1の電圧V(N1)を示している。このシミュレーション結果によれば、第2の期間TS2での節点N1の電圧V(N1)は、条件A(C2/C4=10/1)の場合には9.545[V]となり、条件B(C2/C4=100/1)の場合には9.95[V]となり、条件Cの場合(C2/C4=1000/1)には9.995[V]となる。また、第2の期間TS2から第3の期間TS3に移ると、第3のクロック信号φ3の電圧が0[V]から5[V]に変化するので、節点N1の電圧V(N1)は、第2の期間TS2での上記値に応じて、条件Aの場合には14.545[V]、条件Bの場合には14.95[V]、条件Cの場合には14.995[V]となる。
 上記のシミュレーションの結果として得られる節点N1の電圧V(N1)を図21(A)に示す理想値と比較すると、それらの差は、図21(D)に示すように、条件Aの場合には-0.455[V]となり、条件Bの場合には-0.05[V]となり、条件Cの場合には-0.005[V]となる。したがって、容量比C2/C4を十分に大きくすれば、容量比C2/C4による節点N1の電圧V(N1)への影響や出力されるべき電圧Voutへの影響は無視できる程度となる。そして、スイッチング素子としてNチャネル形の薄膜トランジスタを使用する場合には、容量比C2/C4を10以上にすれば、閾値落ちが発生していた従来の昇圧用電源回路よりも昇圧電源電圧Voutの低下が抑制されて良好な昇圧が可能となる。また、Nチャネル形トランジスタをスイッチング素子として使用する従来の昇圧用電源回路では、その閾値電圧Vthのバラツキが出力としての昇圧電源電圧に影響するが、容量比C2/C4のバラツキはその閾値電圧Vthのバラツキに比べて十分に小さい。したがって、この点でも本実施形態の構成は上記従来の昇圧用電源回路に比べて有利である。
<4.効果>
 上記のような本実施形態によれば、昇圧後の電圧2VDD(=10[V])を出力端子Toから出力すべくNchトランジスタQ1,Q2をオンさせるときに(第6および第3の期間TS6,TS3に)それらのゲート端子に与えるべき節点N3,N1の電圧が、昇圧制御部11bにより次のように生成される。すなわち、まず昇圧後の電圧2VDD(=10[V])でコンデンサC3,C4が充電され、その後に(第6および第3の期間TS6,TS3に)その充電電圧が昇圧されることにより3VDD(=15[V])の電圧が節点N3,N1の電圧として生成される。そして、この3VDDの電圧は、第6の期間TS6にはトランジスタQ1のゲート端子に与えられ、第3の期間TS3にはトランジスタQ2のゲート端子に与えられる。これにより、出力側スイッチング素子としてのNchトランジスタQ1,Q2において閾値落ちを発生させることなく、昇圧後の電圧2VDDを昇圧電源電圧Voutとして出力端子Toから出力することができる。すなわち、図1に示すようにスイッチング素子としてNチャネル形のトランジスタのみを使用する構成であっても閾値落ちを発生させることなく電源電圧を昇圧することができる。したがって、CMOS(Complementary Metal Oxide Semiconductor)構成等のようにNチャネル形トランジスタとPチャネル形トランジスタの双方を必要とする構成に比べて製造工程を簡略化することでコストを抑えつつ、閾値電圧やそのバラツキに影響されずに確実に所望の昇圧電源電圧を出力する電源回路を提供することができる。
 また、上記実施形態では、昇圧電源電圧(2VDD)の生成のために外部から供給すべき電源電圧は単一の電源電圧VDDでよく、外部から供給すべき信号もその電源電圧VDDに対応した振幅のクロック信号φ1~φ4(図2)のみでよい。この特徴は、本実施形態に係る電源回路を使用する電子機器における電源関係の構成の簡素化に寄与する。
 さらに、上記実施形態によれば、第1のコンデンサC1と第2のコンデンサC2において、充電と昇圧とが交互にかつ相補的に行われる。すなわち、第1のコンデンサC1の一端(節点N4)に得られる昇圧後の電圧2VDDが第1のトランジスタQ1を介して出力される動作状態(第6の期間TS6)と、第2のコンデンサC2の一端(節点N2)に得られる昇圧後の電圧2VDDが第2のトランジスタQ2を介して出力される動作状態(第3の期間TS3)とが交互に繰り返され、第1および第2のコンデンサC1,C2の一方で昇圧が行われているときには、他方では充電が行われる。このような相補的な昇圧動作により負荷に対する電流供給能力を向上させることができる。
 さらにまた、上記実施形態では、定常動作中は内部制御部11cのコンデンサC5,C6に2VDD(=10[V])の電圧が保持されており、これに基づき、昇圧制御部11bのトランジスタQ5,Q6をオンさせるときには、それらのゲート端子に3VDD=15[V]の電圧が与えられる。したがって、制御昇圧用スイッチング素子としてのトランジスタQ5,Q6においても閾値落ちが発生しないので、昇圧部11aのトランジスタQ1,Q2をオンさせるときにそれらのゲート端子に与えるべき電圧として3VDD=15[V]の電圧を、昇圧制御部11bにおいて確実に生成することができる。これにより、出力端子Toから出力される昇圧電源電圧VDDに対する閾値落ちの影響をより確実に除去することができる。
<5.変形例>
<5.1 第1の変形例>
 上記実施形態では、外部から与えられる電源電圧VDDの2倍の大きさの電圧(2VDD)が昇圧電源電圧Voutとして生成され、電源電圧VDDに対する昇圧分はVDD(=5[V])であるが、昇圧分の大きさを変更することも可能である。
 図13~図18に示す電源回路11の動作からわかるように、第1および第2のクロック信号φ1,φ2の振幅が昇圧分となる。したがって、例えば5[V]の電源電圧VDDから8[V]の昇圧電源電圧Voutを得る場合には昇圧分が3[V]となるので、第1および第2のクロック信号φ1,φ2の振幅を3[V]に変更すればよい。より一般的には、入力電源電圧VDDに対して所望の昇圧電源電圧Voutを得るには、その昇圧分Va=Vout-VDDを第1および第2のクロック信号φ1,φ2の振幅とすればよい。例えば、図22に示すように接地電圧VSS=0[V]と電圧Vaとの間で交互に且つ互いに相反的に電圧の変化する2つのパルス信号を、第1および第2のクロック信号φ1,φ2として電源回路11の第1および第2の入力端子Ti1,Ti2にそれぞれ与えることにより、出力端子Toに所望の昇圧電源電圧Vout=VDD+Vaを得ることができる。なお、電源回路11の第3および第4の入力端子Ti3,Ti4に与えるべき第3および第4のクロック信号φ3,φ4は、図22に示すように上記実施形態と同様のクロック信号であってもよいが、第3および第4のクロック信号φ3,φ4の振幅もVDD=5[V]に限定されない(詳細は後述)。
 上記のような構成(第1の変形例)においても、電源回路11における出力側スイッチング素子としてのNchトランジスタQ1,Q2のうちオンさせるべきトランジスタのゲート端子には、昇圧後の電圧VDD+Vaよりも第3および第4のクロック信号φ3,φ4の振幅(VDD=5[V])だけ高い電圧が与えられる(例えば図17、図18参照)。これにより、昇圧部11aにおける昇圧後の電圧VDD+Vaは、トランジスタQ1,Q2において閾値落ちを生じることなく、昇圧電源電圧Voutとして出力端子Toから出力される。このようにして、昇圧分がVDD=5[V]と異なる場合であっても、閾値落ちを発生させることなく、電源電圧VDDを昇圧することができる。
<5.2 第2の変形例>
 上記実施形態における昇制御部11bについての既述の構成および動作からわかるように(例えば図17、図18参照)、電源回路11における出力側スイッチング素子としてのNchトランジスタQ1,Q2のうちオンさせるべきトランジスタのゲート端子には、制御昇圧用コンデンサC4またはC3に与えられた昇圧後の電圧2VDD(節点N2またはN4の電圧)を更に第3のクロックの振幅だけ上昇させた電圧が与えられる。したがって、出力側スイッチング素子としてのNchトランジスタQ1,Q2において閾値落ちが発生しないようにするには、第3のクロック信号φ3の振幅をNchトランジスタQ1,Q2の閾値電圧よりも大きくすればよい。例えば、電源回路11の第3および第4の入力端子Ti3,Ti4に与えるべき第3および第4のクロック信号φ3,φ4を、図23に示すように接地電圧VSS=0[V]と上記閾値電圧Vthよりも大きい電圧Vbとの間で交互に且つ互いに相反的に電圧の変化する2つのパルス信号とすればよい(正確には、第3のクロック信号φ3の振幅を出力側スイッチング素子としてのトランジスタQ1,Q2の閾値電圧よりも大きくし、第4のクロック信号φ4の振幅を制御昇圧用スイッチング素子としてのトランジスタQ5,Q6の閾値電圧よりも大きくすればよい)。なお、昇圧電源電圧Voutが2VDDである場合には、図23に示すような上記実施形態と同様の第1および第2のクロック信号φ1,φ2を電源回路の第1および第2の入力端子Ti1,Ti2にそれぞれ与えればよい。
 なお、上記実施形態では、上記第1および第2の変形例とは異なり、図2等に示すように、第1~第4のクロック信号φ1~φ4はいずれも接地電圧VSS(=0)と電源電圧VDDとの間で交互に且つ互いに相反的に電圧の変化するパルス信号であるので、外部において単一の電圧VDDを用意するだけで昇圧電源電圧Vout(=2VDD)を得ることができる。
<5.3 第3の変形例>
 上記実施形態では、昇圧制御部11bにおける制御昇圧用スイッチング素子としてのNchトランジスタQ5,Q6のうちオンさせるべきトランジスタのゲート端子には、内部制御部11cによって得られる3VDD(=15[V])の電圧が与えられるが、当該オンさせるべきトランジスタのゲート端子に与えるべき電圧は、これに限定されない。また、当該オンさせるべきトランジスタにおいて閾値落ちが発生しても、昇圧部11aにおける出力側スイッチング素子としてのNchトランジスタQ1,Q2のうちオンさせるべきトランジスタで閾値落ちが発生しなければよい。
 例えば図24に示すように、図1に示される電源回路11の構成から内部制御部11cを削除し、NchトランジスタQ5のゲート端子を節点N4に、NchトランジスタQ6のゲート端子を節点N2にそれぞれ接続するようにしてもよい。このような構成の電源回路31(第3の変形例)では、制御昇圧用スイッチング素子としてのNchトランジスタQ5,Q6において閾値落ちが発生し、その結果、昇圧部11aの出力側スイッチング素子としてのNchトランジスタQ1,Q2のうちオンさせるべきトランジスタのゲート端子に与えられる電圧が閾値電圧Vthだけ低下して、
  3VDD-Vth=2VDD+(VDD-Vth)
となる。しかし、通常、Nchトランジスタの閾値電圧Vthは電源電圧VDD(=5[V])よりも小さく、かつ、VDD-Vth>Vthである。このため、NchトランジスタQ1,Q2のうちオンさせるべきトランジスタのゲート端子に与えられる電圧は、昇圧電源電圧Vout=2VDDよりも少なくとも閾値電圧Vthだけ高い電圧となる。したがって、この場合においても、出力側スイッチング素子としてのNchトランジスタQ1,Q2において閾値落ちが発生しない。
<5.4 第4の変形例>
 上記実施形態における昇圧制御部11bは、コンデンサC4への電源電圧VDDの供給を制御するためのスイッチング素子としてNchトランジスタQ8を含むと共に、コンデンサC3への電源電圧VDDの供給を制御するためのスイッチング素子としてNchトランジスタQ7を含んでいる。しかし、図3~図18からわかるように、トランジスタQ7がオン状態であるときにはトランジスタQ3,Q5もオン状態となり、トランジスタQ8がオン状態であるときにはトランジスタQ4,Q6もオン状態となる。このため、図25に示すように、図1に示される電源回路11の構成からトランジスタQ7,Q8を削除してもよい。この場合、コンデンサC3に電源電圧VDDを与えるべきときには、電源端子TddからトランジスタQ3、Q5を介して電源電圧VDDが与えられ、コンデンサC4に電源電圧VDDを与えるべきときには、電源端子TddからトランジスタQ4、Q6を介して電源電圧VDDが与えられる。したがって、図25に示すような構成の電源回路41であっても、上記実施形態と同様、出力側スイッチング素子としてのNchトランジスタQ1,Q2において閾値落ちを発させることなく昇圧電源電圧VDDを出力することができる。
<5.5 第5の変形例>
 上記実施形態では、既述のように、第2の期間TS2に形成される容量分圧回路(図17(B)、図19(B)参照)を構成するコンデンサC2とC4との容量比C2/C4、および、第5の期間TS5に形成される容量分圧回路(図14(B)参照)を構成するコンデンサC1とC3との容量比C1/C3は十分に大きな値に設定されているものとし、これにより、これらの容量比C2/C4,C1/C3による電源回路11の動作や昇圧電源電圧Voutに対する影響は無視できるか、または問題にならないものとされている。しかし、これらの容量比C2/C4,C1/C3を設計パラメータとみなし、出力すべき昇圧電源電圧Voutの値を設定するために利用してもよい。すなわち、上記実施形態では昇圧電源電圧Voutは入力電源電圧の2倍の電圧2VDDであるが、これらの容量比C2/C4,C1/C3を適切に設定することにより2VDD以外の電圧が昇圧電源電圧Voutとして出力されるようにしてもよい。ただし、出力端子Toから出力される昇圧電源電圧VoutがNチャネル形トランジスタQ5,Q6のオン抵抗の影響を受けないほど当該トランジスタQ5,Q6のサイズを大きくするのが好ましい。
 例えば1.6VDD(=8[V])の電圧を昇圧電源電圧Voutとして出力する場合には、上記容量比をC2/C4=C1/C3=3/2に設定すればよい。なお、容量比については製造時のバラツキが比較的小さいので、上記容量比によって昇圧電源電圧Voutを設定しても、実際に出力される昇圧電源電圧Voutのバラツキは問題とはならない。
<5.6 他の変形例>
 上記の実施形態や変形例では、昇圧部11aは相補的に昇圧動作を行うように構成されているが(図13~図18)、本発明はこのような構成に限定されるものではなく、少なくとも1つの主昇圧用コンデンサとその一端に接続される入力側および出力側スイッチング素子としてのNチャネル形トランジスタが接続される構成を含み、チャージポンプ方式によって電源電圧を昇圧する構成であれば、本発明の適用が可能である。
<6.ドライバモノリシック型表示装置への適用>
 次に、本発明に係る電源回路を液晶表示装置に使用した例について説明する。図26は、このような液晶表示装置の構成を示すブロック図である。この液晶表示装置は、液晶パネル100と表示制御回路200とを備えるドライバモノリシック型の表示装置であり、液晶パネル100は、液晶層を挟持するTFT基板と対向基板からなる。
 液晶パネル100におけるTFT基板では、ガラス等の絶縁性基板上に、複数のデータ信号線と複数の走査信号線とが互いに交差するように格子状に形成されると共に、複数の走査信号線にそれぞれ平行して延在する複数の補助容量線が補助電極として形成されており、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応して複数の画素回路(画素形成部)がマトリクス状に形成されている(以下、このようにマトリクス状に形成された当該複数の画素回路を「画素アレイ」という)。このTFT基板は、データ信号線駆動回路としてのソースドライバ120と、走査信号線駆動回路としてのゲートドライバ130と、補助容量線駆動回路としてCSドライバ140と、上記実施形態に係る電源回路(図1)を含む電源供給部150とを更に含んでおり、これらのソースドライバ120、ゲートドライバ130、CSドライバ140および電源供給部150は、上記複数の画素回路を形成するための製造プロセスにおいて同時に形成される。なお、液晶パネル100に形成される上記駆動回路120~140および電源供給部150を構成するスイッチング素子等のアクティブ素子は、いずれもNチャネル形のTFTであって、多結晶シリコンを用いて作製されるものとする。
 液晶パネル100における対向基板では、ガラス等の透明な絶縁性基板上に、全面にわたって共通電極Ecomおよび配向膜が順次積層されている。
 図27は、液晶パネル100において表示すべき画像の各画素を形成するための画素形成部Pixの電気的構成を示す回路図である。各画素形成部Pixは、上記画素アレイ110を構成する1つの画素回路と上記複数の画素回路に共通的に設けられている液晶層および共通電極Ecomとによって構成される。図27に示すように各画素形成部Pixは、電気的には、対応するデータ信号線SL(j)にソース端子が接続されると共に対応する走査信号線GL(i)にゲート端子が接続されるスイッチング素子としてのNチャネル形TFT10、当該TFT10のドレイン端子に接続される画素電極と液晶層と共通電極Ecomによって形成される液晶容量Clc、および、その画素電極と上記走査信号線GL(i)に対応する補助容量線CSL(i)とによって形成される補助容量Ccsから構成されている。
 表示制御回路200は、外部の信号源(不図示)から与えられる画像信号Svおよび制御信号Scに基づき、ソースドライバ120を動作させるための駆動制御信号(画素値に相当する電圧を各画素電極に与えるための画像信号を含む)Ssdv、ゲートドライバ130を動作させるための駆動制御信号Sgdv、CSドライバ140を動作させるための駆動制御信号Scsdv、および、電源供給部150を動作させるための後述のクロック信号等を含む電源制御信号Scpwを生成する。また、表示制御回路200は、共通電極Ecomを駆動するための共通電圧Vcomを生成する共通電極駆動回路(不図示)を動作させるための信号も生成する。
 ゲートドライバ130は、上記の駆動制御信号Sgdvに基づき、TFT10をオンさせるための電圧が上記複数の走査信号線に順次与えられるように走査信号G(1)~G(m)を生成し、上記複数の走査信号線に印加する(mは走査信号線の本数)。ソースドライバ120は、上記の駆動制御信号Ssdvに基づき、液晶パネル100に画像を表示するためのデータ信号S(1)~S(n)を生成し、上記複数のデータ信号線に印加する。CSドライバ140は、上記の駆動制御信号Scsdvに基づき、補助容量Ccsを介して画素電極の電位を制御するためのCS信号CS(1)~CS(m)を生成し、上記複数の補助容量線に印加する。
 電源供給部150は、上記の電源制御信号Scpwに基づき、液晶パネル100に与えられる電源電圧VDD(不図示)から、ゲートドライバ130に供給すべき電源電圧VPW1,VPW2、ソースドライバ120に供給すべき電源電圧VPW3、および、CSドライバ140に供給すべき電源電圧VPW4を生成する。既述のように、この電源供給部150は、上記実施形態に係る電源回路11(図1)を含んでおり、この電源回路11から出力される昇圧電源電圧Voutは、電源電圧VPW1としてゲートドライバ130に供給される。また、電源供給部150には負電源回路も含まれており、そこから出力される負電源電圧VpNも電源電圧VPW2としてゲートドライバ130に供給される。さらに、他の電源電圧VPW3,VPW4は、上記実施形態の第1または第5の変形例に係る電源回路によって生成される。また、VPW3,VPW4がVPW1と同じ電圧の場合、電源回路11の出力Voutを、VPW1,VPW3,VPW4としてゲートドライバ130,ソースドライバ120,CSドライバ140へ供給してもよい。
 上記のようなドライバモノリシック型の液晶表示装置では、画素アレイ110、ソースドライバ120、ゲートドライバ130、CSドライバ140におけるスイッチング素子等のアクティブ素子として、いずれもNチャネル形のTFTが使用されており、Pチャネル形のTFTは使用されていない。このため、Nチャネル形のTFTとPチャネル形のTFTの双方を使用する場合に比べ、製造プロセスを簡素化することでコストを抑制することができる。しかも、電源供給部150は上記実施形態またはその変形例に係る電源回路によって構成されるので、閾値落ちを発生させることなく、ソースドライバ120、ゲートドライバ130、およびCSドライバ140に供給すべき電源電圧VPW1~VPW4が生成される。ところで、図26の液晶表示装置では多結晶シリコンで作製されるTFTを用いて電源供給部150が実現されるので、単結晶シリコンで作製される場合に比べてスイッチング素子としてのNチャネル形トランジスタ(TFT)の閾値のバラツキや閾値自体が比較的大きい。しかし、上記のように閾値落ちが発生しないので、安定した昇圧動作を行い、確実に所望の昇圧電源電圧を生成することができる。
 本発明は、電源電圧をチャージポンプ方式により昇圧する昇圧部を含む電源回路およびそのような電源回路を備えるドライバモノリシック型の表示装置に適用することができる。

Claims (10)

  1.  外部から与えられる入力電源電圧を昇圧するチャージポンプ方式の電源回路であって、
     主昇圧用コンデンサと当該主昇圧用コンデンサの一端に接続された入力側および出力側スイッチング素子とを含み、前記入力側スイッチング素子を介して前記主昇圧用コンデンサに与えられる電圧を昇圧し、当該昇圧後の電圧を昇圧電源電圧として前記出力側スイッチング素子を介して出力する昇圧部と、
     前記出力側スイッチング素子を前記入力側スイッチング素子に対して相反的にオンおよびオフさせる昇圧制御部とを備え、
     前記入力側および出力側スイッチング素子は、いずれも、正の閾値電圧を有するNチャネル形トランジスタであり、
     前記昇圧制御部は、前記出力側スイッチング素子をオンさせるときには、前記昇圧後の電圧を昇圧することによって前記昇圧後の電圧よりも少なくとも前記閾値電圧だけ高い電圧を生成し、当該生成された電圧を前記出力側スイッチング素子の制御端子に与えることを特徴とする、電源回路。
  2.  前記昇圧制御部は、
      正の閾値電圧を有するNチャネル形トランジスタである制御昇圧用スイッチング素子と、一端が前記出力側スイッチング素子の制御端子に接続されると共に前記制御昇圧用スイッチング素子を介して前記主昇圧用コンデンサの前記一端に接続された制御昇圧用コンデンサと、前記制御昇圧用スイッチング素子をオンおよびオフさせる内部制御部とを含み、
      前記出力側スイッチング素子をオンさせるときには、前記主昇圧用コンデンサから前記制御昇圧用スイッチング素子を介して前記制御昇圧用コンデンサに与えられる前記昇圧後の電圧を昇圧することにより、前記昇圧後の電圧よりも少なくとも前記出力側スイッチング素子の閾値電圧だけ高い電圧を前記出力側スイッチング素子の制御端子に与え、
     前記内部制御部は、前記昇圧後の電圧が前記主昇圧用コンデンサから前記制御昇圧用スイッチング素子を介して前記制御昇圧用コンデンサに与えられるときには、前記昇圧電源電圧を昇圧することによって前記昇圧後の電圧よりも少なくとも前記制御昇圧用スイッチング素子の閾値電圧だけ高い電圧を生成し、当該生成された電圧を前記制御昇圧用スイッチング素子の制御端子に与えることを特徴とする、請求項1に記載の電源回路。
  3.  前記昇圧部は、
      前記入力電源電圧を受け取るための電源端子と、
      第1および第2のクロック信号をそれぞれ受け取るための第1および第2の入力端子と、
      前記昇圧電源電圧を出力するための出力端子と、
      前記出力側スイッチング素子としての第1および第2のスイッチング素子と、
      前記入力側スイッチング素子としての第3および第4のスイッチング素子と、
      一端が前記第3のスイッチング素子を介して前記電源端子に接続されると共に前記第1のスイッチング素子を介して前記出力端子に接続され、他端が前記第1の入力端子に接続された前記主昇圧用コンデンサとしての第1のコンデンサと、
      一端が前記第4のスイッチング素子を介して前記電源端子に接続されると共に前記第2のスイッチング素子を介して前記出力端子に接続され、他端が前記第2の入力端子に接続された前記主昇圧用コンデンサとしての第2のコンデンサとを含み、
     前記昇圧制御部は、
      第3のクロック信号を受け取るための第3の入力端子と、
      前記制御昇圧用スイッチング素子としてのNチャネル形トランジスタである第5および第6のスイッチング素子と、
      一端が前記第1のスイッチング素子の制御端子に接続されると共に前記第5のスイッチング素子を介して前記第1のコンデンサの前記一端に接続され、他端が前記第3の入力端子に接続された前記制御昇圧用コンデンサとしての第3のコンデンサと、
      一端が前記第2のスイッチング素子の制御端子に接続されると共に前記第6のスイッチング素子を介して前記第2のコンデンサの前記一端に接続され、他端が前記第3の入力端子に接続された前記制御昇圧用コンデンサとしての第4のコンデンサと、
      前記第1のコンデンサの前記一端を前記第4のスイッチング素子の制御端子に接続する第1の導線と、
      前記第2のコンデンサの前記一端を前記第3のスイッチング素子の制御端子に接続する第2の導線と
    を含むことを特徴とする、請求項1に記載の電源回路。
  4.  前記昇圧制御部は、
      制御端子が前記第2の導線に接続されたNチャネル形トランジスタである第7のスイッチング素子と、
      制御端子が前記第1の導線に接続されたNチャネル形トランジスタである第8のスイッチング素子とを更に含み、
     前記第3コンデンサの前記一端は、前記第7のスイッチング素子を介して前記電源端子に接続され、
     前記第4コンデンサの前記一端は、前記第8のスイッチング素子を介して前記電源端子に接続されていることを特徴とする、請求項3に記載の電源回路。
  5.  前記昇圧制御部は、前記制御昇圧用スイッチング素子をオンおよびオフさせる内部制御部を更に含み、
     前記内部制御部は、前記昇圧後の電圧が前記主昇圧用コンデンサから前記制御昇圧用スイッチング素子を介して前記制御昇圧用コンデンサに与えられるときには、前記昇圧電源電圧を昇圧することによって前記昇圧後の電圧よりも少なくとも前記制御昇圧用スイッチング素子の閾値電圧だけ高い電圧を生成し、当該生成された電圧を前記制御昇圧用スイッチング素子の制御端子に与えることを特徴とする、請求項3に記載の電源回路。
  6.  前記内部制御部は、
      第4のクロック信号を受け取るための第4の入力端子と、
      正の閾値電圧を有するNチャネル形トランジスタである第1および第2の内部制御用スイッチング素子と、
      一端が前記第1の内部制御用スイッチング素子を介して前記出力端子に接続されると共に前記第2の内部制御用スイッチング素子の制御端子に接続され、他端が前記第3の入力端子に接続された第1の内部制御用コンデンサと、
      一端が前記第2の内部制御用スイッチング素子を介して前記出力端子に接続されると共に前記第1の内部制御用スイッチング素子の制御端子に接続され、他端が前記第4の入力端子に接続された第2の内部制御用コンデンサとを含み、
     前記第2の内部制御用コンデンサの前記一端は、前記第5および第6のスイッチング素子の制御端子に接続されていることを特徴とする、請求項5に記載の電源回路。
  7.  前記昇圧部および前記昇圧制御部を構成するスイッチング素子は、多結晶シリコンで作製されていることを特徴とする、請求項1に記載の電源回路。
  8.  前記昇圧部および前記昇圧制御部を構成するスイッチング素子は、Nチャネル形の薄膜トランジスタであることを特徴とする、請求項1に記載の電源回路。
  9.  表示すべき画像を形成するための複数の画素回路と当該複数の画素回路を駆動するための回路の少なくとも一部とが同一基板上に形成されているドライバモノリシック型表示装置であって、
     前記複数の画素回路を含む表示部と、
     請求項1から8のいずれか1項に記載の電源回路と、
     前記電源回路から前記昇圧電源電圧を受け取り、前記表示部を駆動する駆動回路とを備え、
     前記複数の画素回路と前記駆動回路の少なくとも一部と前記電源回路とが同一基板上に形成されていることを特徴とする、ドライバモノリシック型表示装置。
  10.  前記同一基板上に形成されている前記複数の画素回路と前記駆動回路の少なくとも一部と前記電源回路とを構成するスイッチング素子は、Nチャネル形の薄膜トランジスタであることを特徴とする、請求項9に記載のドライバモノリシック型表示装置。
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