KR102210821B1 - 표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치 - Google Patents

표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치 Download PDF

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Abstract

표시 기판은 제1 게이트 라인, 제2 게이트 라인, 제1 데이터 라인, 제2 데이터 라인, 제1 화소, 제2 화소, 제1 패드 및 제2 패드를 포함한다. 제1 게이트 라인은 제1 게이트 클럭을 수신한다. 제2 게이트 라인은 제1 게이트 라인에 인접하고, 제2 게이트 클럭을 수신한다. 제1 데이터 라인은 제1 게이트 클럭 및 제2 게이트 클럭에 따라 반전되는 극성을 가지는 제1 데이터 신호를 전달한다. 제2 데이터 라인은 제1 게이트 클럭 및 제2 게이트 클럭에 따라 반전되고, 제1 데이터 신호의 극성과 다른 극성을 가지는 제2 데이터 신호를 전달한다. 제1 화소는 제1 게이트 라인 및 제1 데이터 라인에 전기적으로 연결된 제1 하이 서브 화소, 및 제1 게이트 라인 및 제2 데이터 라인에 전기적으로 연결된 제1 로우 서브 화소를 포함한다. 제2 화소는 제2 게이트 라인 및 제2 데이터 라인에 전기적으로 연결된 제2 하이 서브 화소, 및 제2 게이트 라인 및 제1 데이터 라인에 전기적으로 연결된 제2 로우 서브 화소를 포함한다. 제1 패드는 제1 게이트 라인에 제1 게이트 클럭을 출력한다. 제2 패드는 제2 게이트 라인에 제2 게이트 클럭을 출력한다. 따라서, 표시 기판의 불량 검출률을 증가시킬 수 있다.

Description

표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치{DISPLAY SUBSTRATE, METHOD OF TESTING THE DISPLAY SUBSTRATE AND DISPLAY APPARATUS HAVING THE DISPLAY SUBSTRATE}
본 발명은 표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 테스트 패드가 형성된 표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치에 관한 것이다.
액정 표시 장치와 같은 표시 장치의 표시 기판은 복수의 화소들을 포함한다. 상기 화소들은 매트릭스 형태로 배치되고, 각각의 상기 화소들은 게이트 라인 및 데이터 라인에 전기적으로 연결된다.
각각의 상기 화소들은 제1 서브 화소 및 제2 서브 화소를 포함할 수 있다. 예를 들면, 제1 화소는 상기 제1 서브 화소 및 상기 제2 서브 화소를 포함할 수 있고, 상기 제1 화소에 인접한 제2 화소는 상기 제1 서브 화소 및 상기 제2 서브 화소를 포함할 수 있다. 상기 제1 서브 화소 및 상기 제2 서브 화소에는 각각 서로 다른 극성들을 가진 데이터 신호들이 충전될 수 있다.
상기 제1 화소의 상기 제2 서브 화소 및 상기 제2 화소의 상기 제1 서브 화소에 상기 서로 다른 극성들을 가진 상기 데이터 신호들이 충전되는 경우, 상기 제1 화소의 상기 제2 서브 화소 및 상기 제2 화소의 상기 제1 서브 화소의 데이터 전압이 상기 극성들을 정의하는 기준 전압 또는 0이므로, 상기 제1 화소 및 상기 제2 화소의 단락을 검출할 수 있다.
하지만, 상기 제1 화소의 상기 제2 서브 화소 및 상기 제2 화소의 상기 제1 서브 화소에 동일한 극성들을 가진 데이터 신호들이 충전되는 경우, 상기 제1 화소의 상기 제2 서브 화소 및 상기 제2 화소의 상기 제1 서브 화소가 단락되는 지점에서의 데이터 전압이 상기 기준 전압 또는 0이 아니므로, 상기 제1 화소 및 상기 제2 화소의 단락을 검출할 수 없다.
따라서, 상기 표시 기판의 불량 검출률이 저하되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 기판의 불량 검출률을 증가시킬 수 있는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 테스트 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 기판을 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 제1 게이트 라인, 제2 게이트 라인, 제1 데이터 라인, 제2 데이터 라인, 제1 화소, 제2 화소, 제1 패드 및 제2 패드를 포함한다. 상기 제1 게이트 라인은 제1 게이트 클럭을 수신한다. 상기 제2 게이트 라인은 상기 제1 게이트 라인에 인접하고, 제2 게이트 클럭을 수신한다. 상기 제1 데이터 라인은 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되는 극성을 가지는 제1 데이터 신호를 전달한다. 상기 제2 데이터 라인은 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되고, 상기 제1 데이터 신호의 극성과 다른 극성을 가지는 제2 데이터 신호를 전달한다. 상기 제1 화소는 상기 제1 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제1 하이 서브 화소, 및 상기 제1 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제1 로우 서브 화소를 포함한다. 상기 제2 화소는 상기 제2 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제2 하이 서브 화소, 및 상기 제2 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제2 로우 서브 화소를 포함한다. 상기 제1 패드는 상기 제1 게이트 라인에 상기 제1 게이트 클럭을 출력한다. 상기 제2 패드는 상기 제2 게이트 라인에 상기 제2 게이트 클럭을 출력한다.
본 발명의 일 실시예에서, 상기 제1 패드가 상기 제1 게이트 클럭을 출력할 때, 상기 제1 데이터 신호는 양(+)의 극성을 가질 수 있고 상기 제2 데이터 신호는 음(-)의 극성을 가질 수 있으며, 상기 제2 패드가 상기 제2 게이트 클럭을 출력할 때, 상기 제1 데이터 신호는 상기 음(-)의 극성을 가질 수 있고 상기 제2 데이터 신호는 상기 양(+)의 극성을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 패드가 상기 제1 게이트 클럭을 출력할 때, 상기 제1 데이터 신호는 음(-)의 극성을 가질 수 있고 상기 제2 데이터 신호는 양(+)의 극성을 가질 수 있으며, 상기 제2 패드가 상기 제2 게이트 클럭을 출력할 때, 상기 제1 데이터 신호는 상기 양(+)의 극성을 가질 수 있고 상기 제2 데이터 신호는 상기 음(-)의 극성을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 게이트 클럭이 활성화되고 비활성화된 후에 상기 제2 게이트 클럭이 활성화될 수 있다.
본 발명의 일 실시예에서, 상기 표시 기판은 상기 제2 게이트 라인에 인접하고 상기 제1 게이트 클럭을 수신하는 제3 게이트 라인, 및 상기 제3 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제3 하이 서브 화소 및 상기 제3 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제3 로우 서브 화소를 포함하는 제3 화소를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 표시 기판은 상기 제3 게이트 라인에 상기 제1 게이트 클럭을 출력하는 제3 패드를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 패드 및 상기 제3 패드는 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 제1 패드는 상기 제3 게이트 라인에 상기 제1 게이트 클럭을 더 출력할 수 있다.
본 발명의 일 실시예에서, 상기 표시 기판은 상기 제3 게이트 라인에 인접하고 상기 제2 게이트 클럭을 수신하는 제4 게이트 라인, 상기 제4 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제4 하이 서브 화소 및 상기 제4 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제4 로우 서브 화소를 포함하는 제4 화소, 및 상기 제4 게이트 라인에 상기 제2 게이트 클럭을 출력하는 제4 패드를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 게이트 클럭은 양(+)의 제2 게이트 클럭 및 음(-)의 제2 게이트 클럭을 포함할 수 있고, 상기 제2 패드는 상기 양의 제2 게이트 클럭을 출력할 수 있고 상기 제4 패드는 상기 음의 제2 게이트 클럭을 출력할 수 있다.
본 발명의 일 실시예에서, 상기 표시 기판은 상기 제4 게이트 라인에 인접하고 상기 제1 게이트 클럭을 수신하는 제5 게이트 라인, 상기 제5 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제5 하이 서브 화소 및 상기 제5 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제5 로우 서브 화소를 포함하는 제5 화소, 및 상기 제5 게이트 라인에 상기 제1 게이트 클럭을 출력하는 제5 패드를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 게이트 클럭은 양(+)의 제1 게이트 클럭 및 음(-)의 제1 게이트 클럭을 포함할 수 있고, 상기 제1 패드는 상기 양의 제1 게이트 클럭을 출력할 수 있고 상기 제5 패드는 상기 음의 제2 게이트 클럭을 출력할 수 있다.
본 발명의 일 실시예에서, 상기 표시 기판은 상기 제5 게이트 라인에 인접하고 상기 제2 게이트 클럭을 수신하는 제6 게이트 라인, 및 상기 제6 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제6 하이 서브 화소 및 상기 제6 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제6 로우 서브 화소를 포함하는 제6 화소를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 표시 기판은 상기 제6 게이트 라인에 상기 제2 게이트 클럭을 출력하는 제6 패드를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제4 패드 및 상기 제6 패드는 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 제4 패드는 상기 제6 게이트 라인에 상기 제2 게이트 클럭을 더 출력할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판의 테스트 방법은, 제1 게이트 클럭을 수신하는 제1 게이트 라인, 상기 제1 게이트 라인에 인접하고 제2 게이트 클럭을 수신하는 제2 게이트 라인, 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되는 극성을 가지는 제1 데이터 신호를 전달하는 제1 데이터 라인, 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되고 상기 제1 데이터 신호의 극성과 다른 극성을 가지는 제2 데이터 신호를 전달하는 제2 데이터 라인, 상기 제1 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제1 하이 서브 화소 및 상기 제1 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제1 로우 서브 화소를 포함하는 제1 화소, 및 상기 제2 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제2 하이 서브 화소 및 상기 제2 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제2 로우 서브 화소를 포함하는 제2 화소를 포함하는 표시 기판의 상기 제1 게이트 라인에 상기 제1 게이트 클럭을 인가하는 단계, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 각각 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 인가하는 단계, 상기 제2 게이트 라인에 상기 제2 게이트 클럭을 인가하는 단계, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 각각 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 인가하는 단계, 및 상기 제1 화소 및 상기 제2 화소가 단락인지 아닌지 판단하는 단계를 포함한다.
본 발명의 일 실시예에서, 상기 제1 게이트 클럭은 양(+)의 제1 게이트 클럭 및 음(-)의 제1 게이트 클럭을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 게이트 클럭은 양(+)의 제2 게이트 클럭 및 음(-)의 제2 게이트 클럭을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 장치는 표시 기판, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 기판은 제1 게이트 클럭을 수신하는 제1 게이트 라인, 상기 제1 게이트 라인에 인접하고 제2 게이트 클럭을 수신하는 제2 게이트 라인, 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되는 극성을 가지는 제1 데이터 신호를 전달하는 제1 데이터 라인, 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되고 상기 제1 데이터 신호의 극성과 다른 극성을 가지는 제2 데이터 신호를 전달하는 제2 데이터 라인, 상기 제1 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제1 하이 서브 화소 및 상기 제1 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제1 로우 서브 화소를 포함하는 제1 화소, 상기 제2 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제2 하이 서브 화소 및 상기 제2 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제2 로우 서브 화소를 포함하는 제2 화소, 상기 제1 게이트 라인에 상기 제1 게이트 클럭을 출력하는 제1 패드, 및 상기 제2 게이트 라인에 상기 제2 게이트 클럭을 출력하는 제2 패드를 포함한다. 상기 게이트 구동부는 상기 제1 및 제2 게이트 라인들에 게이트 신호들을 출력한다. 상기 데이터 구동부는 상기 제1 및 제2 데이터 라인들에 각각 상기 제1 및 제2 데이터 신호들을 출력한다.
이와 같은 표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치에 따르면, 제1 방향으로 인접한 하이 서브 화소들간의 극성들이 서로 다르고, 상기 제1 방향으로 인접한 로우 서브 화소들간의 극성들이 서로 다르며, 제2 방향으로 인접한 로우 서브 화소 및 하이 서브 화소간의 극성들이 서로 다르므로, 화소들간의 단락을 쉽게 검출할 수 있다. 따라서, 표시 기판의 불량 검출률을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 2는 도 1의 양의 제1 게이트 클럭, 양의 제2 게이트 클럭, 음의 제1 게이트 클럭 및 음의 제2 게이트 클럭을 나타내는 타이밍도이다.
도 3a는 제1 게이트 라인, 제3 게이트 라인 및 제5 게이트 라인에 각각 상기 양의 제1 게이트 클럭, 상기 양의 제1 게이트 클럭 및 상기 음의 제1 게이트 클럭이 인가될 때, 제1 내지 제12 화소들을 나타내는 평면도이다.
도 3b는 제2 게이트 라인, 제4 게이트 라인 및 제6 게이트 라인에 각각 상기 양의 제2 게이트 클럭, 상기 음의 제2 게이트 클럭 및 상기 음의 제2 게이트 클럭이 인가될 때, 상기 제1 내지 제12 화소들을 나타내는 평면도이다.
도 3c는 상기 제1 게이트 라인, 상기 제3 게이트 라인 및 상기 제5 게이트 라인에 각각 상기 양의 제1 게이트 클럭, 상기 양의 제1 게이트 클럭 및 상기 음의 제1 게이트 클럭이 인가되고 상기 제2 게이트 라인, 상기 제4 게이트 라인 및 상기 제6 게이트 라인에 각각 상기 양의 제2 게이트 클럭, 상기 음의 제2 게이트 클럭 및 상기 음의 제2 게이트 클럭이 인가될 때, 상기 제1 내지 제12 화소들을 나타내는 평면도이다.
도 4는 도 1의 상기 표시 기판을 테스트하는 표시 기판의 테스트 방법을 나타내는 순서도이다.
도 5는 도 1의 상기 표시 기판을 포함하는 표시 장치를 나타내는 블록도이다.
도 6a는 본 발명의 다른 실시예에 따른 제1 게이트 라인, 제3 게이트 라인 및 제5 게이트 라인에 각각 양의 제1 게이트 클럭, 상기 양의 제1 게이트 클럭 및 음의 제1 게이트 클럭이 인가될 때, 제1 내지 제12 화소들을 나타내는 평면도이다.
도 6b는 본 실시예에 따른 제2 게이트 라인, 제4 게이트 라인 및 제6 게이트 라인에 각각 양의 제2 게이트 클럭, 음의 제2 게이트 클럭 및 상기 음의 제2 게이트 클럭이 인가될 때, 상기 제1 내지 제12 화소들을 나타내는 평면도이다.
도 6c는 본 실시예에 따른 상기 제1 게이트 라인, 상기 제3 게이트 라인 및 상기 제5 게이트 라인에 각각 상기 양의 제1 게이트 클럭, 상기 양의 제1 게이트 클럭 및 상기 음의 제1 게이트 클럭이 인가되고 상기 제2 게이트 라인, 상기 제4 게이트 라인 및 상기 제6 게이트 라인에 각각 상기 양의 제2 게이트 클럭, 상기 음의 제2 게이트 클럭 및 상기 음의 제2 게이트 클럭이 인가될 때, 상기 제1 내지 제12 화소들을 나타내는 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 8은 도 7의 상기 표시 기판을 포함하는 표시 장치를 나타내는 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 10은 도 9의 상기 표시 기판을 포함하는 표시 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 1을 참조하면, 본 실시예에 따른 상기 표시 기판(100)은 어레이부(200) 및 패드부(300)를 포함한다.
상기 어레이부(200)는 게이트 라인들, 데이터 라인들 및 매트릭스 형태로 배치된 복수의 화소들을 포함한다. 예를 들면, 상기 어레이부(200)는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 제4 게이트 라인(GL4), 제5 게이트 라인(GL5) 및 제6 게이트 라인(GL6)을 포함할 수 있다. 또한, 상기 어레이부(200)는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4)을 포함할 수 있다. 또한, 상기 어레이부(200)는 제1 화소(201), 제2 화소(202), 제3 화소(203), 제4 화소(204), 제5 화소(205), 제6 화소(206), 제7 화소(207), 제8 화소(208), 제9 화소(209), 제10 화소(210), 제11 화소(211) 및 제12 화소(212)를 포함할 수 있다.
상기 제1 내지 제6 게이트 라인(GL1, GL2, ..., GL6)은 제1 방향(DL1)으로 연장한다. 상기 제1 내지 제4 데이터 라인들(DL1, DL2, ..., DL4)은 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장한다. 상기 제1 데이터 라인(DL1)은 제1 데이터 신호를 전달하고, 제2 데이터 라인(DL2)은 제2 데이터 신호를 전달하며, 제3 데이터 라인(DL3)은 제3 데이터 신호를 전달하고, 제4 데이터 라인(DL4)은 제4 데이터 신호를 전달한다. 여기서, 인접한 데이터 라인들에 인가되는 데이터 신호들의 극성들은 서로 다르다. 구체적으로, 상기 제1 데이터 신호의 극성 및 상기 제2 데이터 신호의 극성은 서로 다르고, 상기 제2 데이터 신호의 극성 및 상기 제3 데이터 신호의 극성은 서로 다르며, 상기 제3 데이터 신호의 극성 및 상기 제4 데이터 신호의 극성은 서로 다르다. 상기 제2 데이터 라인(DL2) 및 상기 제3 데이터 라인(DL3)은 상기 제1 화소(201) 및 상기 제7 화소(207)의 사이, 상기 제2 화소(202) 및 상기 제8 화소(208)의 사이, 상기 제3 화소(203) 및 상기 제9 화소(209)의 사이, 상기 제4 화소(204) 및 상기 제10 화소(210)의 사이, 상기 제5 화소(205) 및 상기 제11 화소(211)의 사이, 및 상기 제6 화소(206) 및 상기 제12 화소(212)의 사이에 배치된다. 상기 제1 방향(D1)은 상기 표시 기판(100)의 장변과 평행할 수 있고, 상기 제2 방향(D2)은 상기 표시 기판(100)의 단변과 평행할 수 있다.
상기 제1 화소(201)는 제1 하이 서브 화소(201a) 및 제1 로우 서브 화소(201b)를 포함한다. 상기 제1 하이 서브 화소(201a)는 상기 제1 게이트 라인(GL1) 및 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 상기 제1 하이 서브 화소(201a)는 상기 제1 게이트 라인(GL1) 및 상기 제1 데이터 라인(DL1)에 전기적으로 연결된 제1 박막 트랜지스터(221), 상기 제1 박막 트랜지스터(221)에 전기적으로 연결된 제1 액정 캐패시터(222) 및 제1 스토리지 캐패시터(223)를 포함한다. 상기 제1 로우 서브 화소(201b)는 상기 제1 게이트 라인(GL1) 및 상기 제2 데이터 라인(DL2)에 전기적으로 연결된다. 상기 제1 로우 서브 화소(201b)는 상기 제1 게이트 라인(GL1) 및 상기 제2 데이터 라인(DL2)에 전기적으로 연결된 제2 박막 트랜지스터(231), 상기 제2 박막 트랜지스터(231)에 전기적으로 연결된 제2 액정 캐패시터(232) 및 제2 스토리지 캐패시터(233)를 포함한다.
상기 제2 화소(202)는 제2 하이 서브 화소(202a) 및 제2 로우 서브 화소(202b)를 포함한다. 상기 제2 하이 서브 화소(202a)는 상기 제2 게이트 라인(GL2) 및 상기 제2 데이터 라인(DL2)에 전기적으로 연결된다. 상기 제2 하이 서브 화소(202a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제2 로우 서브 화소(202b)는 상기 제2 게이트 라인(GL2) 및 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 상기 제2 로우 서브 화소(202b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제3 화소(203)는 제3 하이 서브 화소(203a) 및 제3 로우 서브 화소(203b)를 포함한다. 상기 제3 하이 서브 화소(203a)는 상기 제3 게이트 라인(GL3) 및 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 상기 제3 하이 서브 화소(203a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제3 로우 서브 화소(203b)는 상기 제3 게이트 라인(GL1) 및 상기 제2 데이터 라인(DL2)에 전기적으로 연결된다. 상기 제3 로우 서브 화소(203b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제4 화소(204)는 제4 하이 서브 화소(204a) 및 제4 로우 서브 화소(204b)를 포함한다. 상기 제4 하이 서브 화소(204a)는 상기 제4 게이트 라인(GL4) 및 상기 제2 데이터 라인(DL2)에 전기적으로 연결된다. 상기 제4 하이 서브 화소(204a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제4 로우 서브 화소(204b)는 상기 제4 게이트 라인(GL4) 및 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 상기 제4 로우 서브 화소(204b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제5 화소(205)는 제5 하이 서브 화소(205a) 및 제5 로우 서브 화소(205b)를 포함한다. 상기 제5 하이 서브 화소(205a)는 상기 제5 게이트 라인(GL5) 및 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 상기 제5 하이 서브 화소(205a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제5 로우 서브 화소(205b)는 상기 제5 게이트 라인(GL1) 및 상기 제2 데이터 라인(DL2)에 전기적으로 연결된다. 상기 제5 로우 서브 화소(205b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제6 화소(206)는 제6 하이 서브 화소(206a) 및 제6 로우 서브 화소(206b)를 포함한다. 상기 제6 하이 서브 화소(206a)는 상기 제6 게이트 라인(GL6) 및 상기 제2 데이터 라인(DL2)에 전기적으로 연결된다. 상기 제6 하이 서브 화소(206a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제6 로우 서브 화소(206b)는 상기 제6 게이트 라인(GL6) 및 상기 제1 데이터 라인(DL1)에 전기적으로 연결된다. 상기 제6 로우 서브 화소(206b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제7 화소(207)는 제7 하이 서브 화소(207a) 및 제7 로우 서브 화소(207b)를 포함한다. 상기 제7 하이 서브 화소(207a)는 상기 제1 게이트 라인(GL1) 및 상기 제4 데이터 라인(DL4)에 전기적으로 연결된다. 상기 제7 하이 서브 화소(207a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제7 로우 서브 화소(207b)는 상기 제1 게이트 라인(GL1) 및 상기 제3 데이터 라인(DL3)에 전기적으로 연결된다. 상기 제7 로우 서브 화소(207b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제8 화소(208)는 제8 하이 서브 화소(208a) 및 제8 로우 서브 화소(208b)를 포함한다. 상기 제8 하이 서브 화소(208a)는 상기 제2 게이트 라인(GL2) 및 상기 제3 데이터 라인(DL3)에 전기적으로 연결된다. 상기 제8 하이 서브 화소(208a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제8 로우 서브 화소(208b)는 상기 제2 게이트 라인(GL2) 및 상기 제4 데이터 라인(DL4)에 전기적으로 연결된다. 상기 제8 로우 서브 화소(208b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제9 화소(209)는 제9 하이 서브 화소(209a) 및 제9 로우 서브 화소(209b)를 포함한다. 상기 제9 하이 서브 화소(209a)는 상기 제3 게이트 라인(GL3) 및 상기 제4 데이터 라인(DL4)에 전기적으로 연결된다. 상기 제9 하이 서브 화소(209a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제9 로우 서브 화소(209b)는 상기 제3 게이트 라인(GL3) 및 상기 제3 데이터 라인(DL3)에 전기적으로 연결된다. 상기 제9 로우 서브 화소(209b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제10 화소(210)는 제10 하이 서브 화소(210a) 및 제10 로우 서브 화소(210b)를 포함한다. 상기 제10 하이 서브 화소(210a)는 상기 제4 게이트 라인(GL4) 및 상기 제3 데이터 라인(DL3)에 전기적으로 연결된다. 상기 제10 하이 서브 화소(210a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제10 로우 서브 화소(210b)는 상기 제4 게이트 라인(GL4) 및 상기 제4 데이터 라인(DL4)에 전기적으로 연결된다. 상기 제10 로우 서브 화소(210b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제11 화소(211)는 제11 하이 서브 화소(211a) 및 제11 로우 서브 화소(211b)를 포함한다. 상기 제11 하이 서브 화소(211a)는 상기 제5 게이트 라인(GL5) 및 상기 제4 데이터 라인(DL4)에 전기적으로 연결된다. 상기 제11 하이 서브 화소(211a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제11 로우 서브 화소(211b)는 상기 제5 게이트 라인(GL5) 및 상기 제3 데이터 라인(DL3)에 전기적으로 연결된다. 상기 제11 로우 서브 화소(211b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제12 화소(212)는 제12 하이 서브 화소(212a) 및 제12 로우 서브 화소(212b)를 포함한다. 상기 제12 하이 서브 화소(212a)는 상기 제6 게이트 라인(GL6) 및 상기 제3 데이터 라인(DL3)에 전기적으로 연결된다. 상기 제12 하이 서브 화소(212a)의 구성은 상기 제1 하이 서브 화소(201a)의 구성과 실질적으로 동일하다. 상기 제12 로우 서브 화소(212b)는 상기 제6 게이트 라인(GL6) 및 상기 제4 데이터 라인(DL4)에 전기적으로 연결된다. 상기 제12 로우 서브 화소(212b)의 구성은 상기 제1 로우 서브 화소(201b)의 구성과 실질적으로 동일하다.
상기 제1 내지 제6 게이트 라인들(GL1, GL2, ..., GL6), 상기 제1 내지 제4데이터 라인들(DL1, DL2, ..., DL4) 및 상기 제1 내지 제12 화소들(201, 202, ..., 212)은 상기 제1 방향(DL1) 및 상기 제2 방향(DL2)으로 반복될 수 있다.
상기 패드부(300)는 제1 패드(310), 제2 패드(320), 제3 패드(330), 제4 패드(340), 제5 패드(350) 및 제6 패드(360)를 포함한다.
상기 제1 패드(310)는 상기 제1 게이트 라인(GL1)으로 양(+)의 제1 게이트 클럭(+GCK1)을 출력한다. 상기 제1 패드(310)는 상기 양의 제1 게이트 클럭(+GCK1)을 외부로부터 수신하여 상기 제1 게이트 라인(GL1)으로 상기 양의 제1 게이트 클럭(+GCK1)을 출력할 수 있다.
상기 제2 패드(320)는 상기 제2 게이트 라인(GL2)으로 양(+)의 제2 게이트 클럭(+GCK2)을 출력한다. 상기 제2 패드(320)는 상기 양의 제2 게이트 클럭(+GCK2)을 외부로부터 수신하여 상기 제2 게이트 라인(GL2)으로 상기 양의 제2 게이트 클럭(+GCK2)을 출력할 수 있다.
상기 제3 패드(330)는 상기 제1 패드(310)와 전기적으로 연결되고, 상기 제3 게이트 라인(GL3)으로 상기 양(+)의 상기 제1 게이트 클럭(+GCK1)을 출력한다. 상기 제3 패드(330)는 상기 양의 제1 게이트 클럭(+GCK1)을 외부로부터 수신하여 상기 제3 게이트 라인(GL3)으로 상기 양의 제1 게이트 클럭(+GCK1)을 출력할 수 있다. 본 실시예에서는 상기 제1 패드(310) 및 상기 제3 패드(330)가 전기적으로 연결되지만, 이에 한정하지 아니한다. 예를 들면, 상기 제1 패드(310) 및 상기 제3 패드(330)는 하나의 패드로 형성될 수 있다.
상기 제4 패드(340)는 상기 제4 게이트 라인(GL4)으로 음(-)의 제2 게이트 클럭(-GCK2)을 출력한다. 상기 제4 패드(340)는 상기 음의 제2 게이트 클럭(-GCK2)을 외부로부터 수신하여 상기 제4 게이트 라인(GL4)으로 상기 음의 제2 게이트 클럭(-GCK2)을 출력할 수 있다.
상기 제5 패드(350)는 상기 제5 게이트 라인(GL5)에 음(-)의 제1 게이트 클럭(-GCK1)을 출력한다. 상기 제5 패드(350)는 상기 음의 제1 게이트 클럭(-GCK1)을 외부로부터 수신하여 상기 제5 게이트 라인(GL5)으로 상기 음의 제1 게이트 클럭(-GCK1)을 출력할 수 있다.
상기 제6 패드(360)는 상기 제4 패드(340)와 전기적으로 연결되고, 상기 제6 게이트 라인(GL6)으로 상기 음의 제2 게이트 클럭(-GCK2)을 출력한다. 상기 제6 패드(360)는 상기 음의 제2 게이트 클럭(-GCK2)을 외부로부터 수신하여 상기 제6 게이트 라인(GL6)으로 상기 음의 제2 게이트 클럭(-GCK2)을 출력할 수 있다. 본 실시예에서는 상기 제4 패드(340) 및 상기 제6 패드(360)가 전기적으로 연결되지만, 이에 한정하지 아니한다. 예를 들면, 상기 제4 패드(340) 및 상기 제6 패드(360)는 하나의 패드로 형성될 수 있다.
상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제1 게이트 클럭(-GCK1) 및 상기 음의 제2 게이트 클럭(-GCK2)은 상기 어레이부(200)에 형성된 상기 제1 내지 제12 화소들(201, 202, ..., 212)을 테스트하기 위한 테스트 신호들일 수 있다.
도 2는 도 1의 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제1 게이트 클럭(-GCK1) 및 상기 음의 제2 게이트 클럭(-GCK2)을 나타내는 타이밍도이다.
도 1 및 2를 참조하면, 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 활성화된 후에 상기 양의 제2 게이트 클럭(+GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 활성화된다. 구체적으로, 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)은 동시에 활성화되고, 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 비활성화된 후에 상기 양의 제2 게이트 클럭(+GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 동시에 활성화된다. 상기 음의 제1 게이트 클럭(-GCK1)은 상기 양의 제1 게이트 클럭(+GCK1)에 반전되고, 상기 음의 제2 게이트 클럭(-GCK2)은 상기 양의 제2 게이트 클럭(+GCK2)에 반전된다.
상기 양의 제2 게이트 클럭(+GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 활성화될 때의 도 1의 상기 제1 내지 제4 데이터 라인들(DL1, DL2, ..., DL4)을 통해 전달되는 상기 제1 내지 제4 데이터 신호들의 극성들은 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 활성화될 때의 상기 제1 내지 제4 데이터 신호들의 극성들과 반대이다.
도 3a는 상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)을 나타내는 평면도이다.
도 1 내지 도 3a를 참조하면, 상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가될 때, 상기 제1 데이터 라인(DL1)으로 인가되는 상기 제1 데이터 신호는 양(+)의 극성을 가질 수 있고, 상기 제2 데이터 라인(DL2)으로 인가되는 상기 제2 데이터 신호는 음(-)의 극성을 가질 수 있으며, 상기 제3 데이터 라인(DL3)으로 인가되는 상기 제3 데이터 신호는 상기 양(+)의 극성을 가질 수 있고, 상기 제4 데이터 라인(DL4)으로 인가되는 상기 제4 데이터 신호는 상기 음(-)의 극성을 가질 수 있다.
여기서, 상기 양의 극성 및 상기 음의 극성은 기준 전압에 의해 정의될 수 있다. 구체적으로, 데이터 신호가 상기 기준 전압보다 크면 상기 양의 극성을 가지고 상기 데이터 신호가 상기 기준 전압보다 작으면 상기 음의 극성을 가진다. 예를 들면, 상기 기준 전압은 0일 수 있다. 이와 달리, 상기 기준 전압은 공통 전압일 수 있다.
따라서, 상기 제1 하이 서브 화소(201a), 상기 제3 하이 서브 화소(203a), 상기 제5 하이 서브 화소(205a), 상기 제7 로우 서브 화소(207b), 상기 제9 로우 서브 화소(209b) 및 상기 제11 로우 서브 화소(211b)에는 상기 양의 극성을 가진 데이터 전압이 충전된다. 또한, 상기 제1 로우 서브 화소(201b), 상기 제3 로우 서브 화소(203b), 상기 제5 로우 서브 화소(205b), 상기 제7 하이 서브 화소(207a), 상기 제9 하이 서브 화소(209a) 및 상기 제11 하이 서브 화소(211a)에는 상기 음의 극성을 가진 데이터 전압이 충전된다.
도 3b는 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)을 나타내는 평면도이다.
도 1 내지 3b를 참조하면, 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 데이터 라인(DL1)으로 인가되는 상기 제1 데이터 신호는 상기 음(-)의 극성을 가질 수 있고, 상기 제2 데이터 라인(DL2)으로 인가되는 상기 제2 데이터 신호는 상기 양(+)의 극성을 가질 수 있으며, 상기 제3 데이터 라인(DL3)으로 인가되는 상기 제3 데이터 신호는 상기 음(-)의 극성을 가질 수 있고, 상기 제4 데이터 라인(DL4)으로 인가되는 상기 제4 데이터 신호는 상기 양(+)의 극성을 가질 수 있다.
따라서, 상기 제2 하이 서브 화소(202a), 상기 제4 하이 서브 화소(204a), 상기 제6 하이 서브 화소(206a), 상기 제8 로우 서브 화소(208b), 상기 제10 로우 서브 화소(210b) 및 상기 제12 로우 서브 화소(212b)에는 상기 양의 극성을 가진 데이터 전압이 충전된다. 또한, 상기 제2 로우 서브 화소(202b), 상기 제4 로우 서브 화소(204b), 상기 제6 로우 서브 화소(206b), 상기 제8 하이 서브 화소(208a), 상기 제10 하이 서브 화소(210a) 및 상기 제12 하이 서브 화소(212a)에는 상기 음의 극성을 가진 데이터 전압이 충전된다.
도 3c는 상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가되고 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)을 나타내는 평면도이다.
도 1 내지 3c를 참조하면, 상기 제1 방향(DL1)으로 인접한 하이 서브 화소들간의 극성들은 서로 다르다. 예를 들면, 상기 제1 하이 서브 화소(201a)는 상기 양의 극성을 가지고 상기 제7 하이 서브 화소(207a)는 상기 음의 극성을 가진다. 또한, 상기 제1 방향(DL1)으로 인접한 로우 서브 화소들간의 극성들은 서로 다르다. 예를 들면, 상기 제1 로우 서브 화소(201b)는 상기 음의 극성을 가지고 상기 제7 로우 서브 화소(207b)는 상기 양의 극성을 가진다. 또한, 상기 제2 방향(DL2)으로 인접한 로우 서브 화소 및 하이 서브 화소간의 극성들은 서로 다르다. 예를 들면, 상기 제1 로우 서브 화소(201b)는 상기 음의 극성을 가지고 상기 제2 하이 서브 화소(202a)는 상기 양의 극성을 가진다.
도 4는 도 1의 상기 표시 기판(100)을 테스트하는 표시 기판의 테스트 방법을 나타내는 순서도이다.
도 1 내지 4를 참조하면, 제1 게이트 클럭들을 인가한다(단계 S110). 구체적으로, 상기 제1 게이트 클럭들은 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)을 포함한다. 상기 제1 패드(310)로부터 상기 제1 게이트 라인(GL1)으로 상기 양의 제1 게이트 클럭(+GCK1)이 인가되고, 상기 제3 패드(330)로부터 상기 제3 게이트 라인(GL3)으로 상기 양의 제1 게이트 클럭(+GCK1)이 인가되며, 상기 제5 패드(350)로부터 상기 제5 게이트 라인(GL5)으로 상기 음의 제1 게이트 클럭(-GCK1)이 인가된다.
데이터 신호들을 인가한다(단계 S120). 구체적으로, 상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가될 때, 상기 제1 데이터 라인(DL1)으로 인가되는 상기 제1 데이터 신호는 양(+)의 극성을 가질 수 있고, 상기 제2 데이터 라인(DL2)으로 인가되는 상기 제2 데이터 신호는 음(-)의 극성을 가질 수 있으며, 상기 제3 데이터 라인(DL3)으로 인가되는 상기 제3 데이터 신호는 양(+)의 극성을 가질 수 있고, 상기 제4 데이터 라인(DL4)으로 인가되는 상기 제4 데이터 신호는 음(-)의 극성을 가질 수 있다.
따라서, 상기 제1 하이 서브 화소(201a), 상기 제3 하이 서브 화소(203a), 상기 제5 하이 서브 화소(205a), 상기 제7 로우 서브 화소(207b), 상기 제9 로우 서브 화소(209b) 및 상기 제11 로우 서브 화소(211b)에는 상기 양의 극성을 가진 데이터 전압이 충전된다. 또한, 상기 제1 로우 서브 화소(201b), 상기 제3 로우 서브 화소(203b), 상기 제5 로우 서브 화소(205b), 상기 제7 하이 서브 화소(207a), 상기 제9 하이 서브 화소(209a) 및 상기 제11 하이 서브 화소(211a)에는 상기 음의 극성을 가진 데이터 전압이 충전된다.
제2 게이트 클럭들을 인가한다(단계 S130). 구체적으로, 상기 제2 게이트 클럭들은 상기 양의 제2 게이트 클럭(+GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)을 포함한다. 상기 제2 패드(320)로부터 상기 제2 게이트 라인(GL2)으로 상기 양의 제2 게이트 클럭(+GCK2)이 인가되고, 상기 제4 패드(340)로부터 상기 제4 게이트 라인(GL4)으로 상기 음의 제2 게이트 클럭(-GCK2)이 인가되며, 상기 제6 패드(360)로부터 상기 제6 게이트 라인(GL6)으로 상기 음의 제2 게이트 클럭(-GCK2)이 인가된다.
데이터 신호들을 인가한다(단계 S140). 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 데이터 라인(DL1)으로 인가되는 상기 제1 데이터 신호는 상기 음(-)의 극성을 가질 수 있고, 상기 제2 데이터 라인(DL2)으로 인가되는 상기 제2 데이터 신호는 양(+)의 극성을 가질 수 있으며, 상기 제3 데이터 라인(DL3)으로 인가되는 상기 제3 데이터 신호는 음(-)의 극성을 가질 수 있고, 상기 제4 데이터 라인(DL4)으로 인가되는 상기 제4 데이터 신호는 상기 양(+)의 극성을 가질 수 있다.
따라서, 상기 제2 하이 서브 화소(202a), 상기 제4 하이 서브 화소(204a), 상기 제6 하이 서브 화소(206a), 상기 제8 로우 서브 화소(208b), 상기 제10 로우 서브 화소(210b) 및 상기 제12 로우 서브 화소(212b)에는 상기 양의 극성을 가진 데이터 전압이 충전된다. 또한, 상기 제2 로우 서브 화소(202b), 상기 제4 로우 서브 화소(204b), 상기 제6 로우 서브 화소(206b), 상기 제8 하이 서브 화소(208a), 상기 제10 하이 서브 화소(210a) 및 상기 제12 하이 서브 화소(212a)에는 상기 음의 극성을 가진 데이터 전압이 충전된다.
인접한 화소들이 단락인지 아닌지 판단한다(단계 S150). 구체적으로, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들간의 극성들은 서로 다르다. 그러므로, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들이 서로 단락이면, 인접한 상기 하이 서브 화소들이 서로 단락되는 지점에서 상기 양의 극성 및 상기 음의 극성을 정의하는 상기 기준 전압이 검출된다. 또한, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들간의 극성들은 서로 다르다. 그러므로, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들이 서로 단락이면, 인접한 상기 로우 서브 화소들이 서로 단락되는 지점에서 상기 양의 극성 및 상기 음의 극성을 정의하는 상기 기준 전압이 검출된다. 또한, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소간의 극성들은 서로 다르다. 그러므로, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소가 서로 단락이면, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소가 서로 단락되는 지점에서 상기 양의 극성 및 상기 음의 극성을 정의하는 상기 기준 전압이 검출된다.
도 5는 도 1의 상기 표시 기판(100)을 포함하는 표시 장치를 나타내는 블록도이다.
도 5를 참조하면, 상기 표시 장치(400)는 상기 표시 기판(100), 게이트 구동부(420), 데이터 구동부(430) 및 타이밍 제어부(440)를 포함한다.
상기 표시 기판(100)은 도1의 상기 어레이부(200) 및 도 1의 상기 패드부(300)를 포함한다.
상기 게이트 구동부(420)는 도 1의 상기 제1 내지 제6 게이트 라인(GL1, GL2, ..., GL6)을 포함하는 게이트 라인들에 게이트 신호(GS)들을 출력한다. 구체적으로, 상기 게이트 구동부(420)는 상기 타이밍 제어부(440)로부터 제공되는 게이트 시작 신호(STV) 및 게이트 클럭 신호(CPV1)에 응답하여 상기 게이트 신호(GS)들을 생성하고, 상기 게이트 신호(GS)들을 상기 게이트 라인(GL)들로 출력한다. 상기 게이트 구동부(420)는 상기 표시 기판(100)에 배치될 수있다. 이와 달리, 상기 게이트 구동부(420)는 상기 표시 기판(100)의 외부에 배치될 수있다.
상기 데이터 구동부(430)는 도1의 상기 제1 내지 제4 데이터 라인들(DL1, DL2, ..., DL4)을 포함하는 데이터 라인들에 데이터 신호(DS)들을 출력한다. 구체적으로, 상기 데이터 구동부(430)는 상기 타이밍 제어부(440)로부터 제공되는 데이터 시작 신호(STH) 및 데이터 클럭 신호(CPV2)에 응답하여, 상기 영상 데이터(DATA)를 기초로 하는 상기 데이터 신호(DS)들을 상기 데이터 라인들로 출력한다.
상기 타이밍 제어부(440)는 외부로부터 상기 영상 데이터(DATA) 및 제어 신호(CON)를 수신한다. 상기 제어 신호(CON)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(CK)를 포함할 수 있다. 상기 타이밍 제어부(440)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 데이터 시작 신호(STH)를 생성한 후 상기 데이터 시작 신호(STH)를 상기 데이터 구동부(430)로 출력한다. 또한, 상기 타이밍 제어부(440)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 게이트 시작 신호(STV)를 생성한 후 상기 게이트 시작 신호(STV)를 상기 게이트 구동부(420)로 출력한다. 또한, 상기 타이밍 제어부(440)는 상기 클럭 신호(CK)를 이용하여 상기 게이트 클럭 신호(CPV1) 및 상기 데이터 클럭 신호(CPV2)를 생성한 후, 상기 게이트 클럭 신호(CPV1)를 상기 게이트구동부(420)로 출력하고, 상기 데이터 클럭 신호(CPV2)를 상기 데이터구동부(430)로 출력한다.
본 실시예에 따르면, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들간의 극성들이 서로 다르고, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들간의 극성들이 서로 다르며, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소간의 극성들이 서로 다르므로, 상기 화소들(201, 202, ..., 212)간의 단락을 쉽게 검출할 수 있다. 따라서, 상기 표시 기판(100)의 불량 검출률을 증가시킬 수 있다.
실시예 2
도 6a는 본 발명의 다른 실시예에 따른 제1 게이트 라인(GL1), 제3 게이트 라인(GL3) 및 제5 게이트 라인(GL5)에 각각 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 음의 제1 게이트 클럭(-GCK1)이 인가될 때, 제1 내지 제12 화소들(201, 202, ..., 212)을 나타내는 평면도이다.
도 1의 상기 제1 패드(310)로부터 상기 제1 게이트 라인(GL1)에 상기 양의 제1 게이트 클럭(+GCK1)이 인가될 수 있고, 도 1의 상기 제3 패드(330)로부터 상기 제3 게이트 라인(GL3)에 상기 양의 제1 게이트 클럭(+GCK1)이 인가될 수 있으며, 상기 제5 패드(350)로부터 상기 제5 게이트 라인(GL5)에 상기 음의 제1 게이트 클럭(-GCK1)이 인가될 수 있다.
또한, 상기 제1 내지 제12 화소들(201, 202, ..., 212)은 도 1의 상기 표시 기판(100)에 포함될 수 있고, 상기 도 1의 상기 제1 내지 제12 화소들(201, 202, ..., 212)과 실질적으로 동일하다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
도 6a를 참조하면, 상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가될 때, 상기 제1 데이터 라인(DL1)으로 인가되는 상기 제1 데이터 신호는 상기 음(-)의 극성을 가질 수 있고, 상기 제2 데이터 라인(DL2)으로 인가되는 상기 제2 데이터 신호는 상기 양(+)의 극성을 가질 수 있으며, 상기 제3 데이터 라인(DL3)으로 인가되는 상기 제3 데이터 신호는 상기 음(-)의 극성을 가질 수 있고, 상기 제4 데이터 라인(DL4)으로 인가되는 상기 제4 데이터 신호는 상기 양(+)의 극성을 가질 수 있다.
따라서, 상기 제1 하이 서브 화소(201a), 상기 제3 하이 서브 화소(203a), 상기 제5 하이 서브 화소(205a), 상기 제7 로우 서브 화소(207b), 상기 제9 로우 서브 화소(209b) 및 상기 제11 로우 서브 화소(211b)에는 상기 음의 극성을 가진 데이터 전압이 충전된다. 또한, 상기 제1 로우 서브 화소(201b), 상기 제3 로우 서브 화소(203b), 상기 제5 로우 서브 화소(205b), 상기 제7 하이 서브 화소(207a), 상기 제9 하이 서브 화소(209a) 및 상기 제11 하이 서브 화소(211a)에는 상기 양의 극성을 가진 데이터 전압이 충전된다.
도 6b는 본 실시예에 따른 제2 게이트 라인(GL2), 제4 게이트 라인(GL4) 및 제6 게이트 라인(GL6)에 각각 양의 제2 게이트 클럭(+GCK2), 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)을 나타내는 평면도이다.
도 1의 상기 제2 패드(320)로부터 상기 제2 게이트 라인(GL2)에 상기 양의 제2 게이트 클럭(+GCK2)이 인가될 수 있고, 도 1의 상기 제4 패드(340)로부터 상기 제4 게이트 라인(GL4)에 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 수 있으며, 상기 제6 패드(360)로부터 상기 제6 게이트 라인(GL6)에 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 수 있다.
도 2a에 도시된 바와 같이, 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 활성화된 후에 상기 양의 제2 게이트 클럭(+GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 활성화된다. 구체적으로, 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)은 동시에 활성화되고, 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 비활성화된 후에 상기 양의 제2 게이트 클럭(+GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 동시에 활성화된다.
도 6b를 참조하면, 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 데이터 라인(DL1)으로 인가되는 상기 제1 데이터 신호는 상기 양(+)의 극성을 가질 수 있고, 상기 제2 데이터 라인(DL2)으로 인가되는 상기 제2 데이터 신호는 상기 음(-)의 극성을 가질 수 있으며, 상기 제3 데이터 라인(DL3)으로 인가되는 상기 제3 데이터 신호는 상기 양(+)의 극성을 가질 수 있고, 상기 제4 데이터 라인(DL4)으로 인가되는 상기 제4 데이터 신호는 상기 음(-)의 극성을 가질 수 있다.
따라서, 상기 제2 하이 서브 화소(202a), 상기 제4 하이 서브 화소(204a), 상기 제6 하이 서브 화소(206a), 상기 제8 로우 서브 화소(208b), 상기 제10 로우 서브 화소(210b) 및 상기 제12 로우 서브 화소(212b)에는 상기 음의 극성을 가진 데이터 전압이 충전된다. 또한, 상기 제2 로우 서브 화소(202b), 상기 제4 로우 서브 화소(204b), 상기 제6 로우 서브 화소(206b), 상기 제8 하이 서브 화소(208a), 상기 제10 하이 서브 화소(210a) 및 상기 제12 하이 서브 화소(212a)에는 상기 양의 극성을 가진 데이터 전압이 충전된다.
도 6c는 본 실시예에 따른 상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가되고 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)을 나타내는 평면도이다.
도 6c를 참조하면, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들간의 극성들은 서로 다르다. 예를 들면, 상기 제1 하이 서브 화소(201a)는 상기 음의 극성을 가지고 상기 제7 하이 서브 화소(207a)는 상기 양의 극성을 가진다. 또한, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들간의 극성들은 서로 다르다. 예를 들면, 상기 제1 로우 서브 화소(201b)는 상기 양의 극성을 가지고 상기 제7 로우 서브 화소(207b)는 상기 음의 극성을 가진다. 또한, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소간의 극성들은 서로 다르다. 예를 들면, 상기 제1 로우 서브 화소(201b)는 상기 양의 극성을 가지고 상기 제2 하이 서브 화소(202a)는 상기 음의 극성을 가진다.
본 실시예에 따르면, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들간의 극성들이 서로 다르고, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들간의 극성들이 서로 다르며, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소간의 극성들이 서로 다르므로, 상기 화소들(201, 202, ..., 212)간의 단락을 쉽게 검출할 수있다. 따라서, 상기 표시 기판(100)의 불량 검출률을 증가시킬 수 있다.
실시예 3
도 7은 본 발명의 또 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
본 실시예에 따른 상기 표시 기판(500)은 이전의 실시예에 따른 도 1의 상기 표시 기판(100)과 비교하여 패드부(600)를 제외하고는 도 1의 상기 표시 기판(100)과 실질적으로 동일하다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
도 7을 참조하면, 상기 표시 기판(500)은 상기 어레이부(200), 상기 패드부(600)를 포함한다.
상기 패드부(600)는 상기 제1 패드(310), 상기 제2 패드(320), 상기 제4 패드(340) 및 상기 제5 패드(350)를 포함한다.
상기 제1 패드(310)는 상기 제1 게이트 라인(GL1)으로 상기 양(+)의 제1 게이트 클럭(+GCK1)을 출력한다. 또한, 상기 제1 패드(310)는 상기 제3 게이트 라인(GL3)으로 상기 양(+)의 제1 게이트 클럭(+GCK1)을 출력한다. 상기 제1 패드(310)는 상기 양의 제1 게이트 클럭(+GCK1)을 외부로부터 수신하여 상기 제1 게이트 라인(GL1) 및 상기 제3 게이트 라인(GL3)으로 상기 양의 제1 게이트 클럭(+GCK1)을 출력할 수 있다.
상기 제2 패드(320)는 상기 제2 게이트 라인(GL2)으로 상기 양(+)의 제2 게이트 클럭(+GCK2)을 출력한다. 상기 제2 패드(320)는 상기 양의 제2 게이트 클럭(+GCK2)을 외부로부터 수신하여 상기 제2 게이트 라인(GL2)으로 상기 양의 제2 게이트 클럭(+GCK2)을 출력할 수 있다.
상기 제4 패드(340)는 상기 제4 게이트 라인(GL4)으로 상기 음(-)의 제2 게이트 클럭(-GCK2)을 출력한다. 또한, 상기 제4 패드(340)는 상기 제6 게이트 라인(GL6)으로 상기 음의 제2 게이트 클럭(-GCK2)을 출력한다. 상기 제4 패드(340)는 상기 음의 제2 게이트 클럭(-GCK2)을 외부로부터 수신하여 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)으로 상기 음의 제2 게이트 클럭(-GCK2)을 출력할 수 있다.
상기 제5 패드(350)는 상기 제5 게이트 라인(GL5)에 상기 음(-)의 제1 게이트 클럭(-GCK1)을 출력한다. 상기 제5 패드(350)는 상기 음의 제1 게이트 클럭(-GCK1)을 외부로부터 수신하여 상기 제5 게이트 라인(GL5)으로 상기 음의 제1 게이트 클럭(-GCK1)을 출력할 수 있다.
상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가되고 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)은 도 3c의 상기 제1 내지 제12 화소들(201, 202, ..., 212)과 실질적으로 동일할 수 있다.
이와 달리, 상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가되고 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)은 도 6c의 상기 제1 내지 제12 화소들(201, 202, ..., 212)과 실질적으로 동일할 수 있다.
따라서, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들간의 극성들은 서로 다르다. 또한, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들간의 극성들은 서로 다르다. 또한, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소간의 극성들은 서로 다르다.
도 8은 도 7의 상기 표시 기판(500)을 포함하는 표시 장치를 나타내는 블록도이다.
본 실시예에 따른 상기 표시 장치(700)는 이전의 실시예에 따른 도 5의 상기 표시 장치(400)와 비교하여 상기 표시 기판(500)을 제외하고는 도 5의 상기 표시 장치(400)와 실질적으로 동일하다. 따라서, 도 5와 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
도 8을 참조하면, 상기 표시 장치(700)는 상기 표시 기판(500), 상기 게이트 구동부(420), 상기 데이터 구동부(430) 및 상기 타이밍 제어부(440)를 포함한다.
상기 표시 기판(500)은 도7의 상기 어레이부(200) 및 도 7의 상기 패드부(600)를 포함한다.
본 실시예에 따르면, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들간의 극성들이 서로 다르고, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들간의 극성들이 서로 다르며, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소간의 극성들이 서로 다르므로, 상기 화소들(201, 202, ..., 212)간의 단락을 쉽게 검출할 수 있다. 따라서, 상기 표시 기판(500)의 불량 검출률을 증가시킬 수있다.
실시예 4
도 9는 본 발명의 또 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
본 실시예에 따른 상기 표시 기판(900)은 이전의 실시예에 따른 도 1의 상기 표시 기판(100)과 비교하여 패드부(1000)를 제외하고는 도 1의 상기 표시 기판(100)과 실질적으로 동일하다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
상기 패드부(1000)는 상기 제1 패드(310), 상기 제2 패드(320), 상기 제3 패드(330), 상기 제4 패드(340), 상기 제5 패드(350) 및 상기 제6 패드(360)를 포함한다.
상기 제1 패드(310)는 상기 제1 게이트 라인(GL1)으로 상기 양(+)의 제1 게이트 클럭(+GCK1)을 출력한다. 상기 제1 패드(310)는 상기 양의 제1 게이트 클럭(+GCK1)을 외부로부터 수신하여 상기 제1 게이트 라인(GL1)으로 상기 양의 제1 게이트 클럭(+GCK1)을 출력할 수 있다.
상기 제2 패드(320)는 상기 제2 게이트 라인(GL2)으로 상기 양(+)의 제2 게이트 클럭(+GCK2)을 출력한다. 상기 제2 패드(320)는 상기 양의 제2 게이트 클럭(+GCK2)을 외부로부터 수신하여 상기 제2 게이트 라인(GL2)으로 상기 양의 제2 게이트 클럭(+GCK2)을 출력할 수 있다.
상기 제3 패드(330)는 상기 제3 게이트 라인(GL3)으로 상기 양(+)의 상기 제1 게이트 클럭(+GCK1)을 출력한다. 상기 제3 패드(330)는 상기 양의 제1 게이트 클럭(+GCK1)을 외부로부터 수신하여 상기 제3 게이트 라인(GL3)으로 상기 양의 제1 게이트 클럭(+GCK1)을 출력할 수 있다.
상기 제4 패드(340)는 상기 제4 게이트 라인(GL4)으로 상기 음(-)의 제2 게이트 클럭(-GCK2)을 출력한다. 상기 제4 패드(340)는 상기 음의 제2 게이트 클럭(-GCK2)을 외부로부터 수신하여 상기 제4 게이트 라인(GL4)으로 상기 음의 제2 게이트 클럭(-GCK2)을 출력할 수 있다.
상기 제5 패드(350)는 상기 제5 게이트 라인(GL5)에 상기 음(-)의 제1 게이트 클럭(-GCK1)을 출력한다. 상기 제5 패드(350)는 상기 음의 제1 게이트 클럭(-GCK1)을 외부로부터 수신하여 상기 제5 게이트 라인(GL5)으로 상기 음의 제1 게이트 클럭(-GCK1)을 출력할 수 있다.
상기 제6 패드(360)는 상기 제6 게이트 라인(GL6)으로 상기 음의 제2 게이트 클럭(-GCK2)을 출력한다. 상기 제6 패드(360)는 상기 음의 제2 게이트 클럭(-GCK2)을 외부로부터 수신하여 상기 제6 게이트 라인(GL6)으로 상기 음의 제2 게이트 클럭(-GCK2)을 출력할 수 있다.
상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가되고 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)은 도 3c의 상기 제1 내지 제12 화소들(201, 202, ..., 212)과 실질적으로 동일할 수 있다.
이와 달리, 상기 제1 게이트 라인(GL1), 상기 제3 게이트 라인(GL3) 및 상기 제5 게이트 라인(GL5)에 각각 상기 양의 제1 게이트 클럭(+GCK1), 상기 양의 제1 게이트 클럭(+GCK1) 및 상기 음의 제1 게이트 클럭(-GCK1)이 인가되고 상기 제2 게이트 라인(GL2), 상기 제4 게이트 라인(GL4) 및 상기 제6 게이트 라인(GL6)에 각각 상기 양의 제2 게이트 클럭(+GCK2), 상기 음의 제2 게이트 클럭(-GCK2) 및 상기 음의 제2 게이트 클럭(-GCK2)이 인가될 때, 상기 제1 내지 제12 화소들(201, 202, ..., 212)은 도 6c의 상기 제1 내지 제12 화소들(201, 202, ..., 212)과 실질적으로 동일할 수 있다.
따라서, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들간의 극성들은 서로 다르다. 또한, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들간의 극성들은 서로 다르다. 또한, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소간의 극성들은 서로 다르다.
도 10은 도9의 상기 표시 기판(900)을 포함하는 표시 장치를 나타내는 블록도이다.
본 실시예에 따른 상기 표시 장치(1100)는 이전의 실시예에 따른 도 5의 상기 표시 장치(400)와 비교하여 상기 표시 기판(900)을 제외하고는 도 5의 상기 표시 장치(400)와 실질적으로 동일하다. 따라서, 도 5와 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
도 10을 참조하면, 상기 표시 장치(1100)는 상기 표시 기판(900), 상기 게이트 구동부(420), 상기 데이터 구동부(430) 및 상기 타이밍 제어부(440)를 포함한다.
상기 표시 기판(1110)은 도 9의 상기 어레이부(200) 및 도 9의 상기 패드부(1000)를 포함한다.
본 실시예에 따르면, 상기 제1 방향(DL1)으로 인접한 상기 하이 서브 화소들간의 극성들이 서로 다르고, 상기 제1 방향(DL1)으로 인접한 상기 로우 서브 화소들간의 극성들이 서로 다르며, 상기 제2 방향(DL2)으로 인접한 상기 로우 서브 화소 및 상기 하이 서브 화소간의 극성들이 서로 다르므로, 상기 화소들(201, 202, ..., 212)간의 단락을 쉽게 검출할 수 있다. 따라서, 상기 표시 기판(900)의 불량 검출률을 증가시킬 수 있다.
이상에서 설명된 바와 같이, 표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치에 의하면, 제1 방향으로 인접한 하이 서브 화소들간의 극성들이 서로 다르고, 상기 제1 방향으로 인접한 로우 서브 화소들간의 극성들이 서로 다르며, 제2 방향으로 인접한 로우 서브 화소 및 하이 서브 화소간의 극성들이 서로 다르므로, 화소들간의 단락을 쉽게 검출할 수 있다. 따라서, 표시 기판의 불량 검출률을 증가시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 500, 900: 표시 기판
200: 어레이부
300, 600, 1000: 패드부
201, 202, 203, 204, 205, 206, 207, 208, 209, 210, 211, 212: 화소
310, 320, 330, 340, 350, 360: 패드
400, 700, 1100: 표시 장치
420: 게이트 구동부
430: 데이터 구동부
440: 타이밍 제어부

Claims (20)

  1. 제1 게이트 클럭을 수신하는 제1 게이트 라인;
    상기 제1 게이트 라인에 인접하고, 제2 게이트 클럭을 수신하는 제2 게이트 라인;
    상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되는 극성을 가지는 제1 데이터 신호를 전달하는 제1 데이터 라인;
    상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되고, 상기 제1 데이터 신호의 극성과 다른 극성을 가지는 제2 데이터 신호를 전달하는 제2 데이터 라인;
    상기 제1 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제1 하이 서브 화소, 및 상기 제1 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제1 로우 서브 화소를 포함하는 제1 화소;
    상기 제2 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제2 하이 서브 화소, 및 상기 제2 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제2 로우 서브 화소를 포함하는 제2 화소;
    상기 제1 게이트 라인에 상기 제1 게이트 클럭을 출력하는 제1 패드; 및
    상기 제2 게이트 라인에 상기 제2 게이트 클럭을 출력하는 제2 패드를 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 패드가 상기 제1 게이트 클럭을 출력할 때, 상기 제1 데이터 신호는 양(+)의 극성을 가지고 상기 제2 데이터 신호는 음(-)의 극성을 가지며,
    상기 제2 패드가 상기 제2 게이트 클럭을 출력할 때, 상기 제1 데이터 신호는 상기 음(-)의 극성을 가지고 상기 제2 데이터 신호는 상기 양(+)의 극성을 가지는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 제1 패드가 상기 제1 게이트 클럭을 출력할 때, 상기 제1 데이터 신호는 음(-)의 극성을 가지고 상기 제2 데이터 신호는 양(+)의 극성을 가지며,
    상기 제2 패드가 상기 제2 게이트 클럭을 출력할 때, 상기 제1 데이터 신호는 상기 양(+)의 극성을 가지고 상기 제2 데이터 신호는 상기 음(-)의 극성을 가지는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 제1 게이트 클럭이 활성화되고 비활성화된 후에 상기 제2 게이트 클럭이 활성화되는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서,
    상기 제2 게이트 라인에 인접하고, 상기 제1 게이트 클럭을 수신하는 제3 게이트 라인; 및
    상기 제3 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제3 하이 서브 화소, 및 상기 제3 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제3 로우 서브 화소를 포함하는 제3 화소를 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 제5항에 있어서,
    상기 제3 게이트 라인에 상기 제1 게이트 클럭을 출력하는 제3 패드를 더 포함하는 것을 특징으로 하는 표시 기판.
  7. 제6항에 있어서, 상기 제1 패드 및 상기 제3 패드는 전기적으로 연결된 것을 특징으로 하는 표시 기판.
  8. 제5항에 있어서, 상기 제1 패드는 상기 제3 게이트 라인에 상기 제1 게이트 클럭을 더 출력하는 것을 특징으로 하는 표시 기판.
  9. 제5항에 있어서,
    상기 제3 게이트 라인에 인접하고, 상기 제2 게이트 클럭을 수신하는 제4 게이트 라인;
    상기 제4 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제4 하이 서브 화소, 및 상기 제4 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제4 로우 서브 화소를 포함하는 제4 화소; 및
    상기 제4 게이트 라인에 상기 제2 게이트 클럭을 출력하는 제4 패드를 더 포함하는 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 제2 게이트 클럭은 양(+)의 제2 게이트 클럭 및 음(-)의 제2 게이트 클럭을 포함하고, 상기 제2 패드는 상기 양의 제2 게이트 클럭을 출력하고 상기 제4 패드는 상기 음의 제2 게이트 클럭을 출력하는 것을 특징으로 하는 표시 기판.
  11. 제9항에 있어서,
    상기 제4 게이트 라인에 인접하고, 상기 제1 게이트 클럭을 수신하는 제5 게이트 라인;
    상기 제5 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제5 하이 서브 화소, 및 상기 제5 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제5 로우 서브 화소를 포함하는 제5 화소; 및
    상기 제5 게이트 라인에 상기 제1 게이트 클럭을 출력하는 제5 패드를 더 포함하는 것을 특징으로 하는 표시 기판.
  12. 제11항에 있어서, 상기 제1 게이트 클럭은 양(+)의 제1 게이트 클럭 및 음(-)의 제1 게이트 클럭을 포함하고, 상기 제1 패드는 상기 양의 제1 게이트 클럭을 출력하고 상기 제5 패드는 상기 음의 제1 게이트 클럭을 출력하는 것을 특징으로 하는 표시 기판.
  13. 제11항에 있어서,
    상기 제5 게이트 라인에 인접하고, 상기 제2 게이트 클럭을 수신하는 제6 게이트 라인; 및
    상기 제6 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제6 하이 서브 화소, 및 상기 제6 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제6 로우 서브 화소를 포함하는 제6 화소를 더 포함하는 것을 특징으로 하는 표시 기판.
  14. 제13항에 있어서,
    상기 제6 게이트 라인에 상기 제2 게이트 클럭을 출력하는 제6 패드를 더 포함하는 것을 특징으로 하는 표시 기판.
  15. 제14항에 있어서, 상기 제4 패드 및 상기 제6 패드는 전기적으로 연결된 것을 특징으로 하는 표시 기판.
  16. 제13항에 있어서, 상기 제4 패드는 상기 제6 게이트 라인에 상기 제2 게이트 클럭을 더 출력하는 것을 특징으로 하는 표시 기판.
  17. 제1 게이트 클럭을 수신하는 제1 게이트 라인, 상기 제1 게이트 라인에 인접하고 제2 게이트 클럭을 수신하는 제2 게이트 라인, 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되는 극성을 가지는 제1 데이터 신호를 전달하는 제1 데이터 라인, 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되고 상기 제1 데이터 신호의 극성과 다른 극성을 가지는 제2 데이터 신호를 전달하는 제2 데이터 라인, 상기 제1 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제1 하이 서브 화소 및 상기 제1 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제1 로우 서브 화소를 포함하는 제1 화소, 및 상기 제2 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제2 하이 서브 화소 및 상기 제2 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제2 로우 서브 화소를 포함하는 제2 화소를 포함하는 표시 기판의 상기 제1 게이트 라인에 상기 제1 게이트 클럭을 인가하는 단계;
    상기 제1 데이터 신호 및 상기 제2 데이터 신호를 각각 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 인가하는 단계;
    상기 제2 게이트 라인에 상기 제2 게이트 클럭을 인가하는 단계;
    상기 제1 데이터 신호 및 상기 제2 데이터 신호를 각각 상기 제1 데이터 라인 및 상기 제2 데이터 라인에 인가하는 단계; 및
    상기 제1 화소 및 상기 제2 화소가 단락인지 아닌지 판단하는 단계를 포함하는 표시 기판의 테스트 방법.
  18. 제17항에 있어서, 상기 제1 게이트 클럭은 양(+)의 제1 게이트 클럭 및 음(-)의 제1 게이트 클럭을 포함하는 것을 특징으로 하는 표시 기판의 테스트 방법.
  19. 제17항에 있어서, 상기 제2 게이트 클럭은 양(+)의 제2 게이트 클럭 및 음(-)의 제2 게이트 클럭을 포함하는 것을 특징으로 하는 표시 기판의 테스트 방법.
  20. 제1 게이트 클럭을 수신하는 제1 게이트 라인, 상기 제1 게이트 라인에 인접하고 제2 게이트 클럭을 수신하는 제2 게이트 라인, 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되는 극성을 가지는 제1 데이터 신호를 전달하는 제1 데이터 라인, 상기 제1 게이트 클럭 및 상기 제2 게이트 클럭에 따라 반전되고 상기 제1 데이터 신호의 극성과 다른 극성을 가지는 제2 데이터 신호를 전달하는 제2 데이터 라인, 상기 제1 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제1 하이 서브 화소 및 상기 제1 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제1 로우 서브 화소를 포함하는 제1 화소, 상기 제2 게이트 라인 및 상기 제2 데이터 라인에 전기적으로 연결된 제2 하이 서브 화소 및 상기 제2 게이트 라인 및 상기 제1 데이터 라인에 전기적으로 연결된 제2 로우 서브 화소를 포함하는 제2 화소, 상기 제1 게이트 라인에 상기 제1 게이트 클럭을 출력하는 제1 패드, 및 상기 제2 게이트 라인에 상기 제2 게이트 클럭을 출력하는 제2 패드를 포함하는 표시 기판;
    상기 제1 및 제2 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동부; 및
    상기 제1 및 제2 데이터 라인들에 각각 상기 제1 및 제2 데이터 신호들을 출력하는 데이터 구동부를 포함하는 표시 장치.
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