KR101543632B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다. 표시 패널은 제2 게이트 라인과 N(N은 자연수) 번째 데이터 라인에 연결된 제1 화소와 제1 게이트 라인과 N+1 번째 데이터 라인에 연결된 제2 화소를 포함하는 제1 화소열, 및 제3 게이트 라인과 N 번째 데이터 라인에 연결된 제3 화소와 제4 게이트 라인과 N+1번째 데이터 라인에 연결된 제4 화소를 포함하는 제2 화소열을 포함한다. 데이터 구동부는 N 번째 데이터 라인에 제1 극성의 데이터 전압을 인가하고, N+1 번째 데이터 라인에 제1 극성과 위상이 반전된 제2 극성의 데이터 전압을 인가한다. 게이트 구동부는 제1 내지 제4 게이트 라인들에 게이트 신호를 순차적으로 인가한다. 이에 따라 화소들의 킥백 전압 편차를 제거할 수 있으므로 표시 품질을 향상시킬 수 있다.
킥백 전압, 반전 구동, 표시 패널, 세로줄 패턴

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 개선하기 위한 표시 장치에 관한 것이다.
일반적으로 액정표시장치는 액정표시패널과, 상기 액정표시패널을 구동하는 구동장치를 포함한다. 상기 액정표시패널은 복수의 데이터 라인들과 상기 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함한다. 상기 데이터 라인들과 상기 게이트 라인들에 의해 복수의 화소부들이 정의된다.
상기 구동장치는 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다.
최근에는 전체적인 사이즈를 감소시키면서 제조 원가를 절감하기 위해 데이터 구동회로의 개수를 줄이는 화소 구조가 채용되고 있다. 예를 들면, 하나의 데이터 라인에 서로 다른 색 화소들이 연결되는 제1 화소 구조 또는 하나의 게이트 라인에 서로 다른 색 화소들이 연결되는 제2 화소 구조가 있다.
상기 제1 화소 구조는 데이터 라인을 1/2로 줄일 수 있으며 이에 따라 상기 데이터 구동회로의 개수 역시 1/2로 줄일 수 있다. 또한, 상기 제2 화소 구조는 표시 패널의 제1 변에 게이트 구동회로를 배치하고, 제2 변에 데이터 구동회로를 배치하여 상기 데이터 구동회로의 개수를 현저하게 줄일 수 있다. 그러나, 상기 데이터 라인 및 상기 게이트 라인에 연결된 화소들 간에는 충전 타이밍에 따라 킥백(kickback) 편차가 발생한다. 이에 의해 상기 표시 패널 상에는 잔상 및 세로줄 패턴이 발생한다.
본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 화소들의 킥백 전압 편차를 제거하기 위한 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는, 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다. 상기 표시 패널은 제2 게이트 라인과 N(N은 자연수) 번째 데이터 라인에 연결된 제1 화소와 제1 게이트 라인과 N+1 번째 데이터 라인에 연결된 제2 화소를 포함하는 제1 화소열, 및 제3 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제3 화소와 제4 게이트 라인과 상기 N+1번째 데이터 라인에 연결된 제4 화소를 포함하는 제2 화소열을 포함한다. 상기 데이터 구동부는 상기 N 번째 데이터 라인에 제1 극성의 데이터 전압을 인가하고, 상기 N+1 번째 데이터 라인에 상기 제1 극성과 위상이 반전된 제2 극성의 데이터 전압을 인가한다. 상기 게이트 구동부는 상기 제1 내지 제4 게이트 라인들에 게이 트 신호를 순차적으로 인가한다.
본 발명의 실시예에서, 상기 표시 패널은 상기 표시 패널은 상기 제1 및 제2 화소열 사이에 배치되고, 제5 게이트 라인과 N-1 번째 데이터 라인에 연결된 제5 화소와 상기 제6 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제6 화소를 포함하는 제3 화소열 및 상기 제2 화소열과 인접하게 배치되고, 제7 및 제8 게이트 라인 중 상기 제8 게이트 라인과 상기 N-1 번째 데이터 라인에 연결된 제7 화소와 상기 제7 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제8 화소를 포함하는 제4 화소열을 더 포함한다. 상기 데이터 구동부는 상기 N-1 번째 데이터 라인에 상기 제2 극성의 데이터 전압이 인가하고, 상기 게이트 구동부는 상기 게이트 신호를 상기 제1, 제2, 제5, 제6, 제3, 제4, 제7 및 제8 게이트 라인들의 순서로 인가한다.
본 발명의 실시예에서, 상기 표시 패널은 상기 제1 및 제2 화소열 사이에 배치되고, 제6 게이트 라인과 N-1 번째 데이터 라인에 연결된 제5 화소와 제5 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제6 화소를 포함하는 제3 화소열 및 상기 제2 화소열과 인접하게 배치되고, 제7 게이트 라인과 상기 N-1 번째 데이터 라인에 연결된 제7 화소와 제8 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제8 화소를 포함하는 제4 화소열을 더 포함한다. 상기 데이터 구동부는 상기 N-1 번째 데이터 라인에는 상기 제2 극성의 데이터 전압이 인가하고, 상기 게이트 구동부는 상기 게이트 신호를 상기 제1, 제2, 제5, 제6, 제3, 제4, 제7 및 제8 게이트 라인들 순서로 인가한다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 장치는 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다. 상기 표시 패널은 제2 게이트 라인과 N 번째 데이터 라인에 연결된 제1 화소와, 상기 제2 게이트 라인과 N+1 번째 게이트 라인에 연결된 제2 화소와, 제1 게이트 라인과 상기 N+1 번째 게이트 라인에 연결된 제3 화소 및 상기 제1 게이트 라인과 N+2 번째 데이터 라인에 연결된 제4 화소를 포함하는 제1 화소열, 및 제3 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제5 화소와, 상기 제3 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제6 화소와, 상기 제4 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제7 화소 및 상기 제4 게이트 라인과 상기 N+2 번째 데이터 라인에 연결된 제8 화소를 포함하는 제2 화소열을 포함한다. 상기 데이터 구동부는 상기 N 번째 데이터 라인에 제1 극성의 데이터 전압을 인가하고, 상기 N+1 번째 데이터 라인에 상기 제1 극성과 위상이 반전된 제2 극성의 데이터 전압을 인가하며, 상기 N+2 번째 데이터 라인에 상기 제1 극성의 데이터 전압을 인가한다. 상기 게이트 구동부는 상기 제1 내지 제4 게이트 라인들에 게이트 신호를 순차적으로 인가한다.
본 발명의 실시예에서, 상기 표시 패널은 상기 제1 및 제2 화소열 사이에 배치되고, 제6 게이트 라인과 N-1 번째 데이터 라인에 연결된 제9 화소와, 제6 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제10화소와, 제5 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제11 화소 및 제5 게이트 라인과 상기 N+1 데이터 라인에 연결된 제12 화소를 포함하는 제3 화소열 및 상기 제2 화소열과 인접하게 배치되고, 제7 게이트 라인과 상기 N-1 번째 데이터 라인에 연결된 제13 화소와, 상 기 제7 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제14 화소와, 제8 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제15 화소와, 상기 제8 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제16 화소를 포함하는 제4 화소열을 더 포함한다. 상기 데이터 구동부는 상기 N-1 번째 데이터 라인에 상기 제2 극성의 데이터 전압이 인가하고, 상기 게이트 구동부는 상기 게이트 신호를 상기 제1, 제2, 제5, 제6, 제3, 제4, 제7 및 제8 게이트 라인들의 순서로 인가한다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 장치는 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다. 상기 표시 패널은 제2 게이트 라인과 N 번째 데이터 라인에 연결된 제1 화소와 제1 게이트 라인과 N+1 번째 데이터 라인에 연결된 제2 화소를 포함하는 제1 화소열, 및 3 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제3 화소와 제4 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제4 화소를 포함하는 제2 화소열를 포함한다. 상기 데이터 구동부는 상기 N 번째 데이터 라인에 제1 극성의 데이터 전압을 인가하고, 상기 N+1 번째 데이터 라인에 상기 제1 극성과 위상이 반전된 제2 극성의 데이터 전압을 인가한다. 상기 게이트 구동부는 상기 제1 내지 제4 게이트 라인들에 게이트 신호를 순차적으로 인가한다.
본 발명의 실시예에서, 상기 표시 패널은 상기 제2 화소열 다음에 배치되고, 제6 게이트 라인과 N-1 번째 데이터 라인에 연결된 제5 화소와 제5 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제6 화소를 포함하는 제3 화소열 및 상기 제3 화소열과 인접하게 배치되고, 제7 게이트 라인과 상기 N-1 번째 데이터 라인에 연 결된 제7 화소와 제8 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제7 화소를 포함하는 제4 화소열을 더 포함한다. 상기 데이터 구동부는 상기 N-1 번째 데이터 라인에 상기 제2 극성의 데이터 전압이 인가하고, 상기 게이트 구동부는 상기 게이트 신호를 상기 제1, 제2, 제5, 제6, 제3, 제4, 제7 및 제8 게이트 라인들의 순서로 인가한다.
이러한 표시 장치에 의하면, 표시 패널에 형성된 모든 화소에 대해 킥백 전압 편차를 제거할 수 있으므로 표시 품질을 향상시킬 수 있다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목 적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 상기 표시 패널(100)을 구동하는 패널 구동부(200)를 포함한다.
상기 표시 패널(100)은 제1 방향(D1)으로 연장된 제1 변과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 제2 변으로 이루어진 프레임 형상을 가진다. 상기 표시 패널(100)에는 복수의 게이트 라인들(GL1 ~ GLq) 및 상기 게이트 라인들(GL1 ~ GLq)과 교차하는 복수의 데이터 라인들(DL1 ~ DLp)이 형성된다.
상기 게이트 라인들(GL1 ~ GLq)은 상기 표시 패널(100)의 제1 변 방향인 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DL1 ~ DLp)은 상기 표시 패널(100)의 제2 변 방향인 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다.
상기 표시 패널(100)은 상기 제1 방향(D1)과 상기 제1 방향(D1)과 교차하는 상기 제2 방향(D2)으로 배열된 복수의 화소들을 포함한다. 상기 복수의 화소들은 적색(R), 녹색(G) 및 청색(B)의 화소들을 포함한다. 상기 화소들은 주기적으로 배치된다.
상기 패널 구동부(200)는 타이밍 제어부(210), 데이터 구동부(230) 및 게이트 구동부(250)를 포함한다.
상기 타이밍 제어부(210)는 외부로부터 데이터신호(DATA) 및 제어신호(CONT)를 수신한다. 상기 제어신호(CONT)는 메인 클럭 신호(MCLK), 수직동기신호(VSYNC), 수평동기신호(HSYNC), 데이터 인에이블 신호(DE) 등을 포함할 수 있다.
상기 타이밍 제어부(210)는 상기 제어신호(CONT)를 이용하여 상기 데이터 구동부(230)의 구동 타이밍을 제어하기 위한 제1 제어신호(CONT1) 및 상기 게이트 구동부(250)의 구동 타이밍을 제어하기 위한 제2 제어신호(CONT2)를 생성한다. 상기 제1 제어신호(CONT1)는 수평개시신호(STH), 로드 신호(TP), 데이터 클럭신호(DCLK) 및 반전 신호(POL)를 포함할 수 있다. 상기 제2 제어신호(CONT2)는 수직개시신 호(STV), 게이트 클럭신호(GCLK) 및 출력 인에이블 신호(OE) 등을 포함할 수 있다.
상기 데이터 구동부(230)는 상기 표시 패널(100)의 제1 변 측에 배치되어, 상기 데이터 라인들(DL1 ~ DLp)에 데이터 전압을 출력한다. 상기 데이터 구동부(230)는 상기 타이밍 제어부(210)로부터 제공된 디지털 데이터 신호를 아날로그의 데이터 전압으로 변환하여 상기 데이터 라인들(DL1 ~ DLp)에 출력한다. 상기 데이터 구동부(230)는 상기 타이밍 제어부(210)로부터 제공되는 반전 신호에 응답하여 상기 데이터 전압의 극성을 반전시켜 상기 데이터 라인들(DL1 ~ DLp)에 출력한다.
상기 게이트 구동부(250)는 상기 표시 패널(100)의 제2 변 측에 배치되어, 상기 게이트 라인들(GL1 ~ GLq)에 게이트 신호를 순차적으로 출력한다. 상기 게이트 구동부(250)는 상기 타이밍 제어부(210)로부터 제공되는 상기 제2 제어신호(CONT2) 및 전압 발생부(미도시)로부터 제공되는 게이트 온/오프 전압을 이용하여 게이트 신호를 생성한다. 상기 게이트 신호는 1/2 H(수평주기)의 펄스 폭을 갖는 펄스 신호일 수 있다.
상기 패널 구동부(200)는 상기 표시 패널(100)을 반전 방식에 따라 구동한다. 예를 들면, 도 2에 도시된 바와 같이, 상기 패널 구동부(200)는 인접한 데이터 라인간 반전된 데이터 신호를 상기 표시 패널(100)에 제공할 수 있다. 상기 표시 패널(100)은 상기 제1 변 방향으로 2 도트 반전하고, 상기 제2 변 방향으로 1 도트 반전하는 2×1 도트 반전 방식으로 구동될 수 있다.
도 2는 도 1에 도시된 표시 패널의 화소 구조를 나타낸 개념도이다.
도 2를 참조하면, 상기 표시 패널(100)은 상기 제1 방향(D1)으로 배열된 복수의 화소열들을 포함한다. 예를 들면, 상기 표시 패널(100)은 제n 게이트 라인(GLn) 및 제n+1 게이트 라인(GLn+1) 사이에 배치된 제1 화소열(H1), 제n+2 게이트 라인(GLn+2)과 제n+3 게이트 라인(GLn+3) 사이에 배치된 제2 화소열(H2), 제n+4 게이트 라인(GLn+4)과 제n+5 게이트 라인(GLn+5) 사이에 배치된 제3 화소열(H3) 및 제n+6 게이트 라인(GLn+6)과 제n+7 게이트 라인(GLn+7) 사이에 배치된 제4 화소열(H4)을 포함한다. 인접하는 두 개의 데이터 라인들 사이에는 두 개의 화소가 배치된다.
상기 제1 화소열(H1)은 상기 제n+1 게이트 라인(GLn+1)과 제m+1 데이터 라인(DLm+1)에 연결된 제1 화소(P1)와, 상기 제n 게이트 라인(GLn)과 제m+2 데이터 라인(DLm+2)에 연결된 제2 화소(P2)를 포함한다. 상기 제1 화소열(H1)에서 상기 제1 및 제2 화소들(P1, P2)의 연결 구조는 반복된다. 상기 제2 화소열(H2)은 상기 제n+2 게이트 라인(GLn+2)과 제m 데이터 라인(DLm) 연결된 제3 화소(P3)와 상기 제n+3 게이트 라인(GLn+3)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제4 화소(P4)를 포함한다. 상기 제2 화소열(H2)에서 상기 제3 및 제4 화소들(P3, P4)의 연결 구조는 반복된다.
상기 제3 화소열(H3)은 상기 제n+4 게이트 라인(GLn+4)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제5 화소(P5)와 상기 제n+5 게이트 라인(GLn+5)과 상기 제m+2 데이터 라인(DLm+2)에 연결된 제6 화소(P6)를 포함한다. 상기 제3 화소열(H3)에서 상기 제5 및 제6 화소들(P5, P6)의 연결 구조는 반복된다. 상기 제4 화소 열(H4)은 상기 제n+7 게이트 라인(GLn+7)과 상기 제m 데이터 라인(DLm)에 연결된 제7 화소(P7)와 상기 제n+6 게이트 라인(GLn+6)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제8 화소(P8)를 포함한다. 상기 제4 화소열(H4)에서 상기 제7 및 제8 화소들(P7, P8)의 연결 구조는 반복된다.
상기 제1, 제3, 제5 및 제7 화소들(P1, P3, P5 및 P7)은 서로 동일 선상에 배치되어 제1 색을 갖고, 상기 제2, 제4, 제6 및 제8 화소들(P2, P4, P6 및 P8)은 서로 동일 선상에 배치되어 상기 제1 색과 다른 제2 색을 가질 수 있다. 상기 제1, 제3, 제5 및 제7 화소들(P1, P3, P5 및 P7)과 상기 제2, 제4, 제6 및 제8 화소들(P2, P4, P6 및 P8)은 상기 제m+1 번째 데이터 라인(DLm+1)을 중심으로 양측에 서로 대칭되게 배치된다.
상기 데이터 라인들(DLm ~ DLm+6)에는 서로 반대되는 극성의 데이터 전압들이 인가될 수 있다. 또한, 상기 데이터 라인들(DLm ~ DLm+6)에는 프레임 단위로 반전된 극성의 데이터 전압들이 인가될 수 있다. 예를 들면, 첫 번째 프레임 동안 제m 내지 제m+6 데이터 라인들(DLm ~ DLm+6)에 (-, +, -, +, -, +, -)의 데이터 전압들이 수신되는 경우, 두 번째 프레임 동안에는 상기 제m 내지 제m+6 데이터 라인들(DLm ~ DLm+6)에는 (+, -, +, -, +, -, +)의 데이터 전압들이 수신된다.
도 3은 도 2에 도시된 표시 패널의 평면도이다.
도 2 및 3을 참조하면, 상기 표시 패널(100)은 제m+1 데이터 라인(DLm+1)을 기준으로 양측에 배치된 제1 화소(P1), 제2 화소(P2), 제3 화소(P3) 및 제4 화소(P4)를 포함한다.
상기 제1 화소(P1)는 제n 및 제n+1 게이트 라인(GLn, GLn+1) 사이에 배치된다. 상기 제1 화소(P1)는 상기 제n+1 게이트 라인(GLn+1)과 상기 제m+1 데이터 라인(DLm+1)에 전기적으로 연결된 제1 스위칭 소자(TFT1)와 상기 제1 스위칭 소자(TFT2)에 전기적으로 연결된 제1 화소 전극(110)을 포함한다. 상기 제1 스위칭 소자(TFT1)는 상기 제n+1 게이트 라인(GLn+1)과 연결된 게이트 전극(GE1), 상기 제m+1 데이터 라인(DLm+1)과 연결된 소스 전극(SE1) 및 상기 소스 전극(SE1)과 이격된 드레인 전극(DE1)을 포함한다. 상기 제1 화소 전극(110)은 제1 콘택부(CNT1)를 통해 상기 제1 스위칭 소자(TFT1)의 상기 드레인 전극(DE1)과 전기적으로 연결된다.
상기 제2 화소(P2)는 상기 제n 게이트 라인(GLn)과 제m+2 데이터 라인(DLm+2)에 전기적으로 연결된 제2 스위칭 소자(TFT2)와 상기 제2 스위칭 소자(TFT2)에 전기적으로 연결된 제2 화소 전극(120)을 포함한다. 상기 제2 스위칭 소자(TFT2)는 상기 제n 게이트 라인(GLn)과 연결된 게이트 전극(GE2), 상기 제m+2 데이터 라인(DLm+2)과 연결된 소스 전극(SE2) 및 상기 소스 전극(SE2)과 이격된 드레인 전극(DE2)을 포함한다. 상기 제2 화소 전극(120)은 제2 콘택부(CNT2)를 통해 상기 제2 스위칭 소자(TFT2)의 상기 드레인 전극(DE2)과 전기적으로 연결된다.
상기 제3 화소(P3)는 제n+2 게이트 라인(GLn+2)과 상기 제m 데이터 라인(DLm)에 전기적으로 연결된 제3 스위칭 소자(TFT3)와 상기 제3 스위칭 소자(TFT3)에 전기적으로 연결된 제3 화소 전극(130)을 포함한다. 상기 제3 스위칭 소자(TFT3)는 상기 제n+2 게이트 라인(GLn+2)과 연결된 게이트 전극(GE3), 상기 제 m 데이터 라인(DLm)과 연결된 소스 전극(SE3) 및 상기 소스 전극(SE3)과 이격된 드레인 전극(DE3)을 포함한다. 상기 제3 화소 전극(130)은 제3 콘택부(CNT3)를 통해 상기 제3 스위칭 소자(TFT3)의 상기 드레인 전극(DE3)과 전기적으로 연결된다.
상기 제4 화소(P4)는 제n+3 게이트 라인(GLn+3)과 상기 제m+1 데이터 라인(DLm+1)에 전기적으로 연결된 제4 스위칭 소자(TFT4)와 상기 제4 스위칭 소자(TFT4)에 전기적으로 연결된 제4 화소 전극(140)을 포함한다. 상기 제4 스위칭 소자(TFT4)는 상기 제n+3 게이트 라인(GLn+3)과 연결된 게이트 전극(GE4), 상기 제m+1 데이터 라인(DLm+1)과 연결된 소스 전극(SE4) 및 상기 소스 전극(SE4)과 이격된 드레인 전극(DE4)을 포함한다. 상기 제4 화소 전극(140)은 제4 콘택부(CNT4)를 통해 상기 제4 스위칭 소자(TFT4)의 상기 드레인 전극(DE4)과 전기적으로 연결된다.
상기 제n 게이트 라인(GLn)이 턴-온 되면 상기 제2 화소(P2)에는 상기 제m+2 데이터 라인(DLm+2)으로부터 전송되는 제1 극성의 데이터 전압이 충전된다. 이 후 상기 제n+1 게이트 라인(GLn+1)이 턴-온 되면 상기 제1 화소(P1)에는 상기 제m+1 데이터 라인(DLm+1)으로부터 전송되는 상기 제1 극성과 위상이 반전된 제2 극성의 데이터 전압이 충전된다. 상기 제n+2 게이트 라인(GLn+2)이 턴-온 되면 상기 제3 화소(P3)에는 상기 제m 데이터 라인(DLm)으로부터 전송되는 상기 제1 극성의 데이터 전압이 충전되고, 상기 제n+3 게이트 라인(GLn+3)이 턴-온 되면 상기 제4 화소(P4)에는 상기 제m+1 데이터 라인(DLm+1)으로부터 전송되는 상기 제2 극성의 데이터 전압이 충전된다. 상기 제1 극성은 음극성이고 상기 제2 극성은 양극성일 수 있다.
본 실시예에 따른 화소 구조 및 반전 구동 방식에 의해 상기 제1 화소열(H1)의 화소들의 킥백 전압 편차는 상기 제3 화소열(H3)의 화소들에 의해 보상되고, 상기 제2 화소열(H2)의 화소들의 킥백 전압 편차는 상기 제4 화소열(H4)의 화소들에 의해 보상된다.
도 4는 도 2의 화소들에 충전되는 화소 전압들을 도시한 파형도들이다.
도 4를 참조하여 본 실시예에 따른 화소 구조 및 반전 구동 방식에 의해 킥백 전압 편차가 제거되는 원리를 설명하면 다음과 같다. 일 예로, 도 2에서 첫 번째 세로 화소열에 배치된 녹색(G) 화소들의 킥백 전압 편차가 제거되는 원리를 예로 들어 설명한다.
도 2 및 도 4를 참조하면, 제1 녹색 화소는 상기 제n 게이트 라인(GLn) 및 상기 제m+1 데이터 라인(DLm+1)과 전기적으로 연결된다. 상기 제1 녹색 화소는 상기 제n 게이트 라인(GLn)에 인가되는 게이트 신호가 하이에서 로우로 전환될 때 게이트 전극과 소스 전극 사이의 커플링 커패시턴스(CGS)에 의한 킥백 전압과, 제n+1 게이트 라인(GLn+1)에 인가되는 게이트 신호가 하이에서 로우로 전환될 때 게이트 라인과 화소 전극 사이의 커플링 커패시턴스(CGP)에 의한 킥백 전압의 영향을 받는다.
제2 녹색 화소는 제n+2 게이트 라인(GLn+2)과 제n+3 게이트 라인(GLn+3) 사이에 배치되어, 상기 제n+3 게이트 라인(GLn+3) 및 제m 데이터 라인(DLm)과 전기적으로 연결된다. 상기 제2 녹색 화소는 상기 제n+3 게이트 라인(GLn+3)에 인가되는 게이트 신호가 하이에서 로우로 전환될 때 게이트 전극과 소스 전극 사이의 커플링 커패시턴스(CGS)에 의한 킥백 전압의 영향만 받는다. 이에 따라서, 상기 제1 녹색 화소에는 기준 전압(+PV) 보다 낮은 제1 화소 전압(PV1)이 충전되고, 상기 제2 녹색 화소에는 기준 전압(-PV) 보다 높은 제2 화소 전압(PV2)이 충전된다.
상기와 같은 원리로, 제n+4 게이트 라인(GLn+4)과 제n+5 게이트 라인(GLn+5) 사이에 배치된 제3 녹색 화소는 나중에 턴-온 되는 상기 제n+5 게이트 라인(GLn+5)에 연결되어 킥백 전압의 영향을 한 번만 받는다. 반면, 제n+6 게이트 라인(GLn+6)과 제n+7 게이트 라인(GLn+7) 사이에 배치된 제4 녹색 화소는 먼저 턴-온되는 상기 제n+6 게이트 라인(GLn+6)에 연결되어 킥백 전압의 영향을 두 번 받는다. 따라서, 상기 제3 녹색 화소에는 상기 기준 전압(+PV) 보다 높은 제3 화소 전압(PV3)이 충전되고, 상기 제4 녹색 화소에는 상기 기준 전압(-PV) 보다 낮은 제4 화소 전압(PV4)이 충전된다.
먼저, 양극성의 데이터 전압이 충전되는 상기 제1 및 제3 녹색 화소들을 비교하면, 상기 제1 녹색 화소에는 상기 기준 전압(+PV) 대비 낮은 화소 전압(PV1)이 충전되고, 상기 제3 녹색 화소에는 상기 기준 전압(+PV) 대비 높은 화소 전압(PV3)이 충전된다. 상기 제1 녹색 화소에 부족한 화소 전압이 상기 제3 녹색 화소에 의해 보상된다. 음극성의 데이터 전압이 충전되는 상기 제2 및 제4 녹색 화소도 상기와 마찬가지로, 상기 제4 녹색 화소에 부족에 화소 전압이 상기 제2 녹색 화소에 의해 보상된다. 이와 같은 원리로 적색(R) 및 청색(B) 화소들의 간의 킥백 전압 편차도 보상된다.
본 실시예에 따르면, 상기 적색(R), 녹색(G) 및 청색(B)의 모든 화소들에 킥백 전압에 의한 편차는 인접하는 화소들에 의해 보상 되므로, 세로줄 패턴과 같은 불량이 발생하는 것을 방지할 수 있다.
실시예 2
도 5는 본 발명의 실시예 2에 따른 표시 패널의 화소 구조를 설명하기 위해 도시한 개념도이다.
본 실시예에 따른 표시 패널(100A)은 도 2를 참조하여 설명한 실시예 1에 따른 표시 패널(100)의 반전 구동 방식과 실질적으로 동일하나, 화소와 게이트 라인간의 연결 구조가 다르다.
도 5를 참조하면, 상기 표시 패널(100A)에는 복수의 게이트 라인들(GLn ~ GLn+7) 및 상기 게이트 라인들(GLn ~ GLn+7)과 교차하는 복수의 데이터 라인들(DLm ~ DLm+6)이 형성된다.
상기 게이트 라인들(GLn ~ GLn+7)은 상기 표시 패널(100A)의 제1 변 방향인 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DLm ~ DLm+6)은 상기 표시 패널(100A)의 제2 변 방향인 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다.
상기 표시 패널(100A)은 상기 제1 방향(D1)으로 배열된 복수의 화소열들을 포함한다. 예를 들면, 상기 표시 패널(100)은 제n 게이트 라인(GLn) 및 제n+1 게이트 라인(GLn+1) 사이에 배치된 제1 화소열(H1), 제n+2 게이트 라인(GLn+2)과 제n+3 게이트 라인(GLn+3) 사이에 배치된 제2 화소열(H2), 제n+4 게이트 라인(GLn+4)과 제n+5 게이트 라인(GLn+5) 사이에 배치된 제3 화소열(H3) 및 제n+6 게이트 라인(GLn+6)과 제n+7 게이트 라인(GLn+7) 사이에 배치된 제4 화소열(H4)을 포함한다.
상기 제1 화소열(H1)은 상기 제n+1 게이트 라인(GLn+1)과 제m+1 데이터 라인(DLm+1)에 연결된 제1 화소(P1)와, 상기 제n 게이트 라인(GLn)과 제m+2 데이터 라인(DLm+2)에 연결된 제2 화소(P2)를 포함한다. 상기 제1 화소열(H1)에서 상기 제1 및 제2 화소들(P1, P2)의 연결 구조는 반복된다. 상기 제2 화소열(H2)은 상기 제n+3 게이트 라인(GLn+3)과 제m 데이터 라인(DLm) 연결된 제3 화소(P3)와 상기 제n+2 게이트 라인(GLn+2)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제4 화소(P4)를 포함한다. 상기 제2 화소열(H2)에서 상기 제3 및 제4 화소들(P3, P4)의 연결 구조는 반복된다.
상기 제3 화소열(H3)은 상기 제n+4 게이트 라인(GLn+4)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제5 화소(P5)와 상기 제n+5 게이트 라인(GLn+5)과 상기 제m+2 데이터 라인(DLm+2)에 연결된 제6 화소(P6)를 포함한다. 상기 제3 화소열(H3)에서 상기 제5 및 제6 화소들(P5, P6)의 연결 구조는 반복된다. 상기 제4 화소열(H4)은 상기 제n+6 게이트 라인(GLn+6)과 상기 제m 데이터 라인(DLm)에 연결된 제7 화소(P7)와 상기 제n+7 게이트 라인(GLn+7)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제8 화소(P8)를 포함한다. 상기 제4 화소열(H4)에서 상기 제7 및 제8 화소들(P7, P8)의 연결 구조는 반복된다.
상기 데이터 라인들(DLm ~ DLm+6)에는 서로 반대되는 극성의 데이터 전압들 이 인가될 수 있다. 또한, 상기 데이터 라인들(DLm ~ DLm+6)에는 프레임 단위로 반전된 극성의 데이터 전압들이 인가될 수 있다. 예를 들면, 첫 번째 프레임 동안 제m 내지 제m+6 데이터 라인들(DLm ~ DLm+6)에 (-, +, -, +, -, +, -)의 데이터 전압들이 수신되는 경우, 두 번째 프레임 동안에는 상기 제m 내지 제m+6 데이터 라인들(DLm ~ DLm+6)에는 (+, -, +, -, +, -, +)의 데이터 전압들이 수신된다. 상기 표시 패널(100A)은 상기와 같은 화소 구조에 의해 상기 표시 패널(100A)의 제1 변 방향으로 2 도트 반전되고 제2 변 방향으로 1 도트 반전되어, 2 X 1의 도트 반전 방식으로 구동된다.
본 실시예에 따른 화소 구조 및 반전 구동 방식에 의해 상기 제1 화소열(H1)의 화소들의 킥백 전압 편차는 상기 제3 화소열(H3)의 화소들에 의해 보상되고, 상기 제2 화소열(H2)의 화소들의 킥백 전압 편차는 상기 제4 화소열(H4)의 화소들에 의해 보상된다.
도 6은 도 5의 화소들에 충전되는 화소 전압들을 도시한 파형도들이다.
본 실시예에 따른 화소 구조 및 반전 구동 방식에 의해 킥백 전압 편차가 제거되는 원리를 설명하면 다음과 같다. 도 5에서 첫 번째 세로 화소열에 배치된 녹색(G) 화소들의 킥백 전압 편차가 제거되는 원리를 예로 들어 설명한다.
도 5 및 도 6을 참조하면, 제1 녹색 화소는 상기 제n 게이트 라인(GLn) 및 제m+1 데이터 라인(DLm+1)과 전기적으로 연결된다. 제2 녹색 화소는 상기 제n+2 게이트 라인(GLn+2) 및 제m 데이터 라인(DLm)과 전기적으로 연결된다. 제3 녹색 화소는 상기 제n+5 게이트 라인(GLn+5) 및 상기 제m+1 데이터 라인(DLm+1)과 전기적으 로 연결된다. 제4 녹색 화소는 상기 제8 게이트라인(GL8) 및 상기 제m 데이터 라인(DLm)과 전기적으로 연결된다.
상기 제1 녹색 화소는 상기 제n 및 제n+1 게이트 라인(GLn, GLn+1) 중 먼저 턴-온되는 상기 제n 게이트 라인(GLn)에 연결되어 킥백 전압의 영향을 두 번 받는 반면, 상기 제3 녹색 화소의 경우 상기 제n+4 및 제n+5 게이트 라인(GLn+4, GLn+5) 중 나중에 턴-온 되는 상기 제n+5 게이트 라인(GLn+5)에 연결되어 킥백 전압의 영향을 한 번만 받는다. 이에 따라 상기 제1 녹색 화소에는 기준 전압(+PV) 보다 낮은 제1 화소 전압(PV1)이 충전되고, 상기 제3 녹색 화소에는 상기 기준 전압(+PV) 보다 높은 제3 화소 전압(PV3)이 충전된다. 즉, 상기 제1 녹색 화소에 부족한 화소 전압이 상기 제3 녹색 화소에 충전된 화소 전압에 의해 보상된다.
이와 같은 원리로, 제2 녹색 화소는 상기 제n+2 및 제n+3 게이트 라인(GLn+2, GLn+3) 중 먼저 턴-온되는 상기 제n+2 게이트 라인(GLn+2)에 연결되어 킥백 전압의 영향을 두 번 받는 반면, 상기 제4 녹색 화소의 경우 제n+6 및 제n+7 게이트 라인(GLn+6, GLn+7) 중 나중에 턴-온 되는 상기 제n+7 게이트 라인(GLn+7)에 연결되어 킥백 전압의 영향을 한 번만 받는다. 이에 따라서 상기 제2 녹색 화소에는 기준 전압(-PV) 보다 낮은 제2 화소 전압(PV2)이 충전되고, 상기 제4 녹색 화소에는 기준 전압(-PV) 보다 높은 제4 화소 전압(PV4)이 충전된다. 따라서 상기 제2 녹색 화소에 부족한 화소 전압이 상기 제4 녹색 화소에 충전된 화소 전압에 의해 보상된다. 이와 같은 원리로 적색(R) 및 청색(B) 화소들 간의 킥백 전압 편차도 보상된다.
본 실시예에 따르면, 상기 적색(R), 녹색(G) 및 청색(B)의 모든 화소들에 킥백 전압에 의한 편차는 인접한 화소들에 의해 보상 되므로, 세로줄 패턴과 같은 불량이 발생하는 것을 방지할 수 있다.
실시예 3
도 7은 본 발명의 실시예 3에 따른 표시 패널의 화소 구조를 설명하기 위해 도시한 개념도이다.
본 실시예에 따른 표시 패널(100B)은 도 2를 참조하여 설명한 실시예 1에 따른 표시 패널(100)의 반전 구동 방식과 실질적으로 동일하나, 화소와 게이트 라인간의 연결 구조가 다르다.
도 7을 참조하면, 상기 표시 패널(100B)에는 복수의 게이트 라인들(GLn ~ GLn+7) 및 상기 게이트 라인들(GLn ~ GLn+7)과 교차하는 복수의 데이터 라인들(DLm ~ DLm+6)이 형성된다. 상기 게이트 라인들(GLn ~ GLn+7)은 상기 표시 패널(100B)의 제1 변 방향인 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DLm ~ DLm+6)은 상기 표시 패널(100B)의 제2 변 방향인 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다.
상기 표시 패널(100B)은 상기 제1 방향(D1)으로 배열된 복수의 화소열들을 포함한다. 예를 들면, 상기 표시 패널(100B)은 제n 게이트 라인(GLn) 및 제n+1 게이트 라인(GLn+1) 사이에 배치된 제1 화소열(H1), 제n+2 게이트 라인(GLn+2)과 제 n+3 게이트 라인(GLn+3) 사이에 배치된 제2 화소열(H2), 제n+4 게이트 라인(GLn+4)과 제n+5 게이트 라인(GLn+5) 사이에 배치된 제3 화소열(H3) 및 제n+6 게이트 라인(GLn+6)과 제n+7 게이트 라인(GLn+7) 사이에 배치된 제4 화소열(H4)을 포함한다.
상기 제1 화소열(H1)은 상기 제n+1 게이트 라인(GLn+1)과 제m+1 데이터 라인(DLm+1)에 연결된 제1 화소(P1), 상기 제n+1 게이트 라인(GLn+1)과 제m+2 데이터 라인(DLm+2)에 연결된 제2 화소(P2). 상기 제n 게이트 라인(GLn)과 상기 제m+2 데이터 라인(DLm+2)에 연결된 제3 화소(P3) 및 상기 제n 게이트 라인(GLn)과 제4 데이터 라인(DL4)에 연결된 제4 화소(P4)를 포함한다. 상기 제1 화소열(H1)에서 상기 제1 내지 제4 화소들(P1 ~ P4)의 연결 구조는 반복된다.
상기 제2 화소열(H2)은 상기 제n+3 게이트 라인(GLn+3)과 제m 데이터 라인(DLm)에 연결된 제5 화소(P5), 상기 제n+3 게이트 라인(GLn+3)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제6 화소(P6), 상기 제n+2 게이트 라인(GLn+2)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제7 화소(P7) 및 상기 제n+2 게이트 라인(GLn+2)과 상기 제m+2 데이터 라인(DLm+2)에 연결된 제8 화소(P8)를 포함한다. 상기 제2 화소열(H2)에서 상기 제5 내지 제8 화소들(P5 ~ P8)의 연결 구조는 반복된다.
상기 제3 화소열(H3)은 상기 제n+4 게이트 라인(GLn+4)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제9 화소(P6), 상기 제n+4 게이트 라인(GLn+4)과 상기 제m+2 데이터 라인(DLm+2)에 연결된 제10 화소(P10), 상기 제n+5 게이트 라인(GLn+5)과 상기 제m+2 데이터 라인(DLm+2)에 연결된 제11 화소(P11) 및 상기 제n+5 게이트 라 인(GLn+5)과 상기 제m+3 데이터 라인(DLm+3)에 연결된 제12 화소(P12)를 포함한다. 상기 제3 화소열(H3)에서 상기 제9 내지 제12 화소들(P9 ~ P12)의 연결 구조는 반복된다.
상기 제4 화소열(H4)은 상기 제n+6 게이트 라인(GLn+6)과 상기 제m 데이터 라인(DLm)에 연결된 제13 화소(P13), 상기 제n+6 게이트 라인(GLn+6)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제14 화소(P14), 상기 제n+7 게이트 라인(GLn+7)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제15 화소(P15) 및 상기 제n+7 게이트 라인(GLn+7)과 상기 제m+2 데이터 라인(DLm+2)에 연결된 제16 화소(P16)를 포함한다. 상기 제4 화소열(H4)에서 상기 제13 내지 제16 화소들(P13 ~ P16)의 연결 구조는 반복된다.
상기 제1, 제5, 제9 및 제13 화소들(P1, P5, P9 및 P13)은 서로 동일 선상에 배치되어 동일한 제1 색을 갖고, 상기 제2, 제6, 제10 및 제14 화소들(P2, P6, P10 및 P14)은 서로 동일 선상에 배치되어 상기 제1 색과 다른 제2 색을 갖는다. 상기 제3, 제7, 제11 및 제15 화소들(P3, P7, P11 및 P15)은 서로 동일 선상에 배치되어 상기 제2 색과 다른 제3 색을 갖고, 상기 제4, 제8, 제12 및 제16 화소들(P2, P4, P12 및 P16)은 서로 동일 선상에 배치되어 상기 제1 색을 갖는다. 상기 제1 색은 청색(B) 이고, 상기 제2 색은 적색(R)이며, 상기 제3 색은 녹색(G)일 수 있다.
상기 제1, 제5, 제9 및 제13 화소들(P1, P5, P9 및 P13)과 상기 제2, 제6, 제10 및 제14 화소들(P2, P6, P10 및 P14)은 상기 제m+1 데이터 라인(DLm+1)을 중심으로 양측에 서로 대칭되게 배치되고, 상기 제3, 제7, 제11 및 제15 화소들(P3, P7, P11 및 P15)과 상기 제4, 제8, 제12 및 제16 화소들(P2, P4, P12 및 P16)은 상기 제m+2 데이터 라인(DLm+2)을 중심으로 양측에 서로 대칭되게 배치된다.
상기 데이터 라인들(DLm ~ DLm+6)에는 서로 반대되는 극성의 데이터 전압들이 인가될 수 있다. 또한, 상기 데이터 라인들(DLm ~ DLm+6)에는 프레임 단위로 반전된 극성의 데이터 전압들이 인가될 수 있다. 예를 들면, 첫 번째 프레임 동안 제m 내지 제m+6 데이터 라인들(DLm ~ DLm+6)에 (-, +, -, +, -, +, -)의 데이터 전압들이 수신되는 경우, 두 번째 프레임 동안에는 상기 제m 내지 제m+6 데이터 라인들(DLm ~ DLm+6)에는 (+, -, +, -, +, -, +)의 데이터 전압들이 수신된다. 상기 표시 패널(100A)은 상기와 같은 화소 구조에 의해 상기 표시 패널(100B)의 제1 변 방향으로 2 도트 반전되고 제2 변 방향으로 1 도트 반전되어, 2 X 1의 도트 반전 방식으로 구동된다.
본 실시예에 따른 화소 구조 및 반전 구동 방식에 의해 상기 제1 화소열(H1)의 화소들의 킥백 전압 편차는 상기 제3 화소열(H3)의 화소들에 의해 보상되고, 상기 제2 화소열(H2)의 화소들의 킥백 전압 편차는 상기 제4 화소열(H4)의 화소들에 의해 보상된다.
도 8은 도 7의 화소들에 충전되는 화소 전압들을 도시한 파형도들이다.
본 실시예에 따른 화소 구조 및 반전 구동 방식에 의해 킥백 전압 편차가 제거되는 원리를 설명하면 다음과 같다. 도 7에서 두 번째 세로 화소열에 배치된 청색(B) 화소들의 킥백 전압 편차가 제거되는 원리를 예로 들어 설명한다.
도 7 및 도 8을 참조하면, 제1 청색 화소는 상기 제n 및 제n+1 게이트 라 인(GLn, GLn+1) 중 나중에 턴-온되는 상기 제n+1 게이트 라인(GLn+1)에 연결되어 킥백 전압의 영향을 한 번 받는 반면, 제3 청색 화소는 상기 제n+4 및 제n+5 게이트 라인(GLn+4, GLn+5) 중 먼저 턴-온 되는 상기 제n+4 게이트 라인(GLn+4)에 연결되어 킥백 전압의 영향을 두 번 받는다. 이에 따라 상기 제1 청색 화소에는 기준 전압(+PV) 보다 높은 제1 화소 전압(PV1)이 충전되고, 상기 제3 청색 화소에는 상기 기준 전압(+PV) 보다 낮은 제3 화소 전압(PV3)이 충전된다. 즉, 상기 제1 청색 화소에 부족한 화소 전압이 상기 제3 청색 화소에 충전된 화소 전압에 의해 보상된다.
이와 같은 원리로, 제2 청색 화소는 상기 제n+2 및 제n+3 게이트 라인(GLn+2, GLn+3) 중 나중에 턴-온되는 상기 제n+3 게이트 라인(GLn+3)에 연결되어 킥백 전압의 영향을 한 번 받는 반면, 제4 청색 화소는 상기 제n+6 및 제n+7 게이트 라인(GLn+6, GLn+7) 중 먼저 턴-온 되는 상기 제n+6 게이트 라인(GLn+6)에 연결되어 킥백 전압의 영향을 두 번 받는다. 이에 따라서 상기 제2 청색 화소에는 기준 전압(-PV) 보다 높은 제2 화소 전압(PV2)이 충전되고, 상기 제4 청색 화소에는 상기 기준 전압(-PV) 보다 낮은 제4 화소 전압(PV4)이 충전된다. 따라서 상기 제2 청색 화소에 부족한 화소 전압이 상기 제4 녹색 화소에 충전된 화소 전압에 의해 보상된다. 이와 같은 원리로 적색(R) 및 녹색(G) 화소들 간의 킥백 전압 편차도 보상된다.
본 실시예에 따르면, 상기 적색(R), 녹색(G) 및 청색(B)의 모든 화소들에 킥백 전압에 의한 편차가 발생하지 않으므로, 상기 킥백 전압의 편차에 의해 세로줄 패턴과 같은 불량이 발생하는 것을 방지할 수 있다.
실시예 4
도 9는 본 발명의 실시예 4에 따른 표시 패널의 화소 구조를 설명하기 위해 도시한 개념도이다.
도 9를 참조하면, 표시 패널(100C)에는 복수의 게이트 라인들(GLn ~ GLn+7) 및 상기 게이트 라인들(GLn ~ GLn+7)과 교차하는 복수의 데이터 라인들(DLm ~ DLm+6)이 형성된다.
상기 게이트 라인들(GLn ~ GLn+7)은 상기 표시 패널(100C)의 제1 변 방향인 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DLm ~ DLm+6)은 상기 표시 패널(100C)의 제2 변 방향인 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다.
상기 표시 패널(100C)은 상기 제1 방향(D1)으로 배열된 복수의 화소열들을 포함한다. 예를 들면, 상기 표시 패널(100C)은 제n 게이트 라인(GLn) 및 제n+1 게이트 라인(GLn+1) 사이에 배치된 제1 화소열(H1), 제n+2 게이트 라인(GLn+2)과 제n+3 게이트 라인(GLn+3) 사이에 배치된 제2 화소열(H2), 제n+4 게이트 라인(GLn+4)과 제n+5 게이트 라인(GLn+5) 사이에 배치된 제3 화소열(H3) 및 제n+6 게이트 라인(GLn+6)과 제n+7 게이트 라인(GLn+7) 사이에 배치된 제4 화소열(H4)을 포함한다.
상기 제1 화소열(H1)은 상기 제n+1 게이트 라인(GLn+1)과 제m+1 데이터 라인(DLm+1)에 연결된 제1 화소(P1)와, 상기 제n 게이트 라인(GLn)과 제m+2 데이터 라인(DLm+2)에 연결된 제2 화소(P2)를 포함한다. 상기 제1 화소열(H1)에서 상기 제1 및 제2 화소들(P1, P2)의 연결 구조는 반복된다. 상기 제2 화소열(H2)은 상기 제n+2 게이트 라인(GLn+2)과 제n+1 데이터 라인(DLm+1) 연결된 제3 화소(P3)와 상기 제n+3 게이트 라인(GLn+3)과 상기 제m+2 데이터 라인(DLm+2)에 연결된 제4 화소(P4)를 포함한다. 상기 제2 화소열(H2)에서 상기 제3 및 제4 화소들(P3, P4)의 연결 구조는 반복된다.
상기 제3 화소열(H3)은 상기 제n+5 게이트 라인(GLn+5)과 상기 제m 데이터 라인(DLm)에 연결된 제5 화소(P5)와 상기 제n+4 게이트 라인(GLn+4)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제6 화소(P6)를 포함한다. 상기 제3 화소열(H3)에서 상기 제5 및 제6 화소들(P5, P6)의 연결 구조는 반복된다. 상기 제4 화소열(H4)은 상기 제n+6 게이트 라인(GLn+6)과 상기 제m 데이터 라인(DLm)에 연결된 제7 화소(P7)와 상기 제n+7 게이트 라인(GLn+7)과 상기 제m+1 데이터 라인(DLm+1)에 연결된 제8 화소(P8)를 포함한다. 상기 제4 화소열(H4)에서 상기 제7 및 제8 화소들(P7, P8)의 연결 구조는 반복된다.
상기 데이터 라인들(DLm ~ DLm+6)에는 서로 반대되는 극성의 데이터 전압들이 인가될 수 있다. 또한, 상기 데이터 라인들(DLm ~ DLm+6)에는 프레임 단위로 반전된 극성의 데이터 전압들이 인가될 수 있다. 예를 들면, 첫 번째 프레임 동안 제m 내지 제m+6 데이터 라인들(DLm ~ DLm+6)에 (-, +, -, +, -, +, -)의 데이터 전압들이 수신되는 경우, 두 번째 프레임 동안에는 상기 제m 내지 제m+6 데이터 라인들(DLm ~ DLm+6)에는 (+, -, +, -, +, -, +)의 데이터 전압들이 수신된다. 상기 표 시 패널(100C)은 상기와 같은 화소 구조에 의해 상기 표시 패널(100C)의 제1 변 방향으로 2 도트 반전되고 제2 변 방향으로 2 도트 반전되어, 2 X 2의 도트 반전 방식으로 구동된다.
본 실시예에 따른 화소 구조 및 반전 구동 방식에 의해 상기 제1 화소열(H1)의 화소들의 킥백 전압 편차는 상기 제3 화소열(H3)의 화소들에 의해 보상되고, 상기 제2 화소열(H2)의 화소들의 킥백 전압 편차는 상기 제4 화소열(H4)의 화소들에 의해 보상된다.
도 10은 도 9의 화소들에 충전되는 화소 전압들을 도시한 파형도들이다.
본 실시예에 따른 화소 구조 및 반전 구동 방식에 의해 킥백 전압 편차가 제거되는 원리를 설명하면 다음과 같다. 도 9에서 세 번째 세로 화소열에 배치된 적색(G) 화소들의 킥백 전압 편차가 제거되는 원리를 예로 들어 설명한다.
도 9 및 도 10을 참조하면, 제1 적색 화소(G)는 상기 제n 및 제n+1 게이트 라인(GLn, GLn+1) 중 먼저 턴-온 되는 상기 제n 게이트 라인(GLn)에 연결되어 킥백 전압의 영향을 두 번 받는 반면, 제2 적색 화소는 상기 제n+2 및 제n+3 게이트 라인(GLn+2, GLn+3) 중 나중에 턴-온 되는 상기 제n+3 게이트 라인(GLn+3)에 연결되어 킥백 전압의 영향을 한 번 받는다. 이에 따라 상기 제1 적색 화소에는 기준 전압(-PV) 보다 낮은 제1 화소 전압(PV1)이 충전되고, 상기 제2 적색 화소에는 상기 기준 전압(+PV) 보다 높은 제2 화소 전압(PV2)이 충전된다. 즉, 상기 제1 적색 화소에 부족한 화소 전압이 상기 제2 적색 화소에 충전된 화소 전압에 의해 보상된다.
이와 같은 원리로, 제3 적색 화소는 상기 제n+2 및 제n+3 게이트 라인(GLn+2, GLn+3) 중 먼저 턴-온되는 상기 제n+2 게이트 라인(GLn+2)에 연결되어 킥백 전압의 영향을 두 번 받는 반면, 제4 적색 화소는 상기 제n+6 및 제n+7 게이트 라인(GLn+6, GLn+7) 중 나중에 턴-온 되는 상기 제n+7 게이트 라인(GLn+7)에 연결되어 킥백 전압의 영향을 한 번 받는다. 이에 따라서 상기 제3 적색 화소에는 기준 전압(+PV) 보다 낮은 제3 화소 전압(PV3)이 충전되고, 상기 제4 적색 화소에는 상기 기준 전압(+PV) 보다 높은 제4 화소 전압(PV4)이 충전된다. 따라서 상기 제3 적색 화소에 부족한 화소 전압이 상기 제4 적색 화소에 충전된 화소 전압에 의해 보상된다. 이와 같은 원리로 녹색(G) 및 청색(B) 화소들 간의 킥백 전압 편차도 보상된다.
본 실시예에 따르면, 상기 적색(R), 녹색(G) 및 청색(B)의 모든 화소들에 킥백 전압에 의한 편차는 인접하는 화소들에 의해 보상되므로, 세로줄 패턴과 같은 불량이 발생하는 것을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면 모든 화소들에 대하여 킥백 전압 편차를 보상함으로써 상기 킥백 전압 편차에 의해 세로줄 패턴과 같은 표시 불량이 발생하는 것을 방지할 수 있다. 따라서 표시 장치의 표시 품질을 향상시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 표시 패널의 화소 구조를 나타낸 개념도이다.
도 3은 도 2에 도시된 표시 패널의 평면도이다.
도 4는 도 2의 화소들에 충전되는 화소 전압들을 도시한 파형도들이다.
도 5는 본 발명의 실시예 2에 따른 표시 패널의 화소 구조를 설명하기 위해 도시한 개념도이다.
도 6은 도 5의 화소들에 충전되는 화소 전압들을 도시한 파형도들이다.
도 7은 본 발명의 실시예 3에 따른 표시 패널의 화소 구조를 설명하기 위해 도시한 개념도이다.
도 8은 도 7의 화소들에 충전되는 화소 전압들을 도시한 파형도들이다.
도 9는 본 발명의 실시예 4에 따른 표시 패널의 화소 구조를 설명하기 위해 도시한 개념도이다.
도 10은 도 9의 화소들에 충전되는 화소 전압들을 도시한 파형도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 100A, 100B 및 100C : 표시 패널 200 : 패널 구동부
210 : 타이밍 제어부 230 : 데이터 구동부
250 : 게이트 구동부

Claims (19)

  1. 제2 게이트 라인과 N(N은 자연수) 번째 데이터 라인에 연결된 제1 화소와 제1 게이트 라인과 N+1 번째 데이터 라인에 연결된 제2 화소를 포함하는 제1 화소 그룹,
    상기 제1 화소 그룹과 인접하게 배치되고, 제3 게이트 라인과 N-1 번째 데이터 라인에 연결된 제3 화소와 제4 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제4 화소를 포함하는 제2 화소 그룹,
    상기 제2 화소 그룹과 인접하게 배치되고, 제5 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제5 화소와 제6 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제6 화소를 포함하는 제3 화소 그룹, 및
    상기 제3 화소 그룹과 인접하게 배치되고, 제8 게이트 라인과 상기 N-1 번째 데이터 라인에 연결된 제7 화소와 제7 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제8 화소를 포함하는 제4 화소 그룹을 포함하는 표시 패널;
    상기 N 번째 데이터 라인에 제1 극성의 데이터 전압을 인가하고, 상기 N-1 번째 데이터 라인 및 상기 N+1 번째 데이터 라인에 상기 제1 극성과 위상이 반전된 제2 극성의 데이터 전압을 인가하는 데이터 구동부; 및
    상기 제1 내지 제8 게이트 라인들에 게이트 신호를 순차적으로 인가하는 게이트 구동부를 포함하는 표시 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 데이터 구동부는 상기 N-1 번째, N 번째 및 N+1 번째 데이터 라인에 인가되는 데이터 전압들을 프레임 단위로 반전시키는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 제1, 제3, 제5 및 제7 화소와 상기 제2, 제4, 제6 및 제8 화소는 상기 N 번째 데이터 라인을 중심으로 양측에 서로 대칭되게 배치되는 것을 특징으로 하는 표시 장치.
  5. 제3항에 있어서, 상기 제1, 제3, 제5 및 제7 화소들은 서로 동일 선상에 배치되어 동일한 제1 색을 갖고, 상기 제2, 제4, 제6 및 제8 화소들은 서로 동일 선상에 배치되어 상기 제1 색과 다른 제2 색을 갖는 것을 특징으로 하는 표시 장치.
  6. 제2 게이트 라인과 N(N은 자연수) 번째 데이터 라인에 연결된 제1 화소와 제1 게이트 라인과 N+1 번째 데이터 라인에 연결된 제2 화소를 포함하는 제1 화소 그룹,
    상기 제1 화소 그룹과 인접하게 배치되고, 제4 게이트 라인과 N-1 번째 데이터 라인에 연결된 제3 화소와 제3 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제4 화소를 포함하는 제2 화소 그룹,
    상기 제2 화소 그룹과 인접하게 배치되고, 제5 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제5 화소와 제6 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제6 화소를 포함하는 제3 화소 그룹, 및
    상기 제3 화소 그룹과 인접하게 배치되고, 제7 게이트 라인과 상기 N-1 번째 데이터 라인에 연결된 제7 화소와 제8 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제8 화소를 포함하는 제4 화소 그룹을 포함하는 표시 패널;
    상기 N 번째 데이터 라인에 제1 극성의 데이터 전압을 인가하고, 상기 N-1 번째 데이터 라인 및 상기 N+1 번째 데이터 라인에 상기 제1 극성과 위상이 반전된 제2 극성의 데이터 전압을 인가하는 데이터 구동부; 및
    상기 제1 내지 제8 게이트 라인들에 게이트 신호를 순차적으로 인가하는 게이트 구동부를 포함하는 표시 장치.
  7. 제6항에 있어서, 상기 데이터 구동부는 상기 표시 패널의 제1 변 측에 배치되고, 상기 게이트 구동부는 상기 표시 패널의 제2 변 측에 배치되는 것을 특징으로 하는 표시 장치.
  8. 제2 게이트 라인과 N(N은 자연수) 번째 데이터 라인에 연결된 제1 화소와, 상기 제2 게이트 라인과 N+1 번째 데이터 라인에 연결된 제2 화소와, 제1 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제3 화소 및 상기 제1 게이트 라인과 N+2 번째 데이터 라인에 연결된 제4 화소를 포함하는 제1 화소 그룹,
    상기 제1 화소 그룹과 인접하게 배치되고, 제4 게이트 라인과 N-1 번째 데이터 라인에 연결된 제5 화소와, 상기 제4 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제6 화소와, 제3 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제7 화소 및 상기 제3 게이트 라인과 상기 N+1 데이터 라인에 연결된 제8 화소를 포함하는 제2 화소 그룹,
    상기 제2 화소 그룹과 인접하게 배치되고, 제5 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제9 화소와, 상기 제5 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제10 화소와, 제6 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제11 화소 및 상기 제6 게이트 라인과 상기 N+2 데이터 라인에 연결된 제12 화소를 포함하는 제3 화소 그룹, 및
    상기 제3 화소 그룹과 인접하게 배치되고, 제7 게이트 라인과 상기 N-1 번째 데이터 라인에 연결된 제13 화소와, 상기 제7 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제14 화소와, 제8 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제15 화소 및 상기 제8 게이트 라인과 상기 N+1 데이터 라인에 연결된 제16 화소를 포함하는 제4 화소 그룹을 포함하는 표시 패널;
    상기 N 번째 데이터 라인에 제1 극성의 데이터 전압을 인가하고, 상기 N-1 번째 데이터 라인 및 상기 N+1 번째 데이터 라인에 상기 제1 극성과 위상이 반전된 제2 극성의 데이터 전압을 인가하며, 상기 N+2 번째 데이터 라인에 상기 제1 극성의 데이터 전압을 인가하는 데이터 구동부; 및
    상기 제1 내지 제8 게이트 라인들에 게이트 신호를 순차적으로 인가하는 게이트 구동부를 포함하는 표시 장치.
  9. 삭제
  10. 제8항에 있어서, 상기 데이터 구동부는 상기 N-1 번째, N 번째, N+1 번째 및 N+2 번째 데이터 라인에 인가되는 데이터 전압들을 프레임 단위로 반전시키는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 제1, 제5, 제9 및 제13 화소와 상기 제2, 제6, 제10 및 제14 화소는 상기 N 번째 데이터 라인을 중심으로 양측에 서로 대칭되게 배치되고, 상기 제3, 제7, 제11 및 제15 화소와 상기 제4, 제8, 제12 및 제16 화소는 상기 N+1 번째 데이터 라인을 중심으로 양측에 서로 대칭되게 배치되는 것을 특징으로 하는 표시 장치.
  12. 제10항에 있어서, 상기 제1, 제5, 제9 및 제13 화소들은 서로 동일 선상에 배치되어 동일한 제1 색을 갖고, 상기 제2, 제6, 제10 및 제14 화소들은 서로 동일 선상에 배치되어 상기 제1 색과 다른 제2 색을 갖고, 상기 제3, 제7, 제11 및 제15 화소들은 서로 동일 선상에 배치되어 상기 제2 색과 다른 제3 색을 가지며, 상기 제4, 제8, 제12 및 제16 화소들은 서로 동일 선상에 배치되어 상기 제1 색을 갖는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 데이터 구동부는 상기 표시 패널의 제2 변 측에 배치되고, 상기 게이트 구동부는 상기 표시 패널의 제1 변 측에 배치되는 것을 특징으로 하는 표시 장치.
  14. 제2 게이트 라인과 N(N은 자연수) 번째 데이터 라인에 연결된 제1 화소와 제1 게이트 라인과 N+1 번째 데이터 라인에 연결된 제2 화소를 포함하는 제1 화소 그룹,
    상기 제1 화소 그룹과 인접하게 배치되고, 제3 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제3 화소와 제4 게이트 라인과 상기 N+1 번째 데이터 라인에 연결된 제4 화소를 포함하는 제2 화소 그룹,
    상기 제2 화소 그룹과 인접하게 배치되고, 제6 게이트 라인과 N-1 번째 데이터 라인에 연결된 제5 화소와 제5 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제6 화소를 포함하는 제3 화소 그룹, 및
    상기 제3 화소 그룹과 인접하게 배치되고, 제7 게이트 라인과 상기 N-1 번째 데이터 라인에 연결된 제7 화소와 제8 게이트 라인과 상기 N 번째 데이터 라인에 연결된 제7 화소를 포함하는 제4 화소 그룹을 포함하는 표시 패널;
    상기 N 번째 데이터 라인에 제1 극성의 데이터 전압을 인가하고, 상기 N-1 번째 데이터 라인 및 상기 N+1 번째 데이터 라인에 상기 제1 극성과 위상이 반전된 제2 극성의 데이터 전압을 인가하는 데이터 구동부; 및
    상기 제1 내지 제8 게이트 라인들에 게이트 신호를 순차적으로 인가하는 게이트 구동부를 포함하는 것을 특징으로 하는 표시 장치.
  15. 삭제
  16. 제14항에 있어서, 상기 패널 구동부는 상기 N-1 번째, N 번째 및 N+1 번째 데이터 라인에 인가되는 데이터 전압들을 프레임 단위로 반전시키는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제1, 제3, 제5 및 제7 화소와 상기 제2, 제4, 제6 및 제8 화소는 상기 N 번째 데이터 라인을 중심으로 양측에 서로 대칭되게 배치되는 것을 특징으로 하는 표시 장치.
  18. 제16항에 있어서, 상기 제1, 제3, 제5 및 제7 화소들은 서로 동일 선상에 배치되어 동일한 제1 색을 갖고, 상기 제2, 제4, 제6 및 제8 화소들은 서로 동일 선상에 배치되어 상기 제1 색과 다른 제2 색을 갖는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 데이터 구동부는 상기 표시 패널의 제1 변 측에 배치되고, 상기 게이트 구동부는 상기 표시 패널의 제2 변 측에 배치되는 것을 특징으로 하는 표시 장치.
KR1020090034078A 2009-04-20 2009-04-20 표시 장치 KR101543632B1 (ko)

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