JP3694007B2 - 液晶表示パネル - Google Patents
液晶表示パネル Download PDFInfo
- Publication number
- JP3694007B2 JP3694007B2 JP2003158491A JP2003158491A JP3694007B2 JP 3694007 B2 JP3694007 B2 JP 3694007B2 JP 2003158491 A JP2003158491 A JP 2003158491A JP 2003158491 A JP2003158491 A JP 2003158491A JP 3694007 B2 JP3694007 B2 JP 3694007B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- liquid crystal
- source
- crystal display
- display panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＶ(Audio-Visual)機器やＯＡ(Office Automation）機器の表示装置として用いられる液晶表示パネルに関するものである。
【０００２】
【従来の技術】
昨今の情報化時代への移行とともに、ＡＶ機器用の例えばテレビや、ＯＡ機器用のモニター等に用いられる表示装置に対しても、高精細化および画面の大型化が要求されており、ＣＲＴ(Cathode-Ray Tube)ディスプレイ、ＬＣＤ(Liquid Crystal Display)、プラズマ・ディスプレイ、ＥＬ(Electro Luminescent) ディスプレイ、ＬＥＤ(Light Emitting Diode)ディスプレイ等の表示装置においても大画面化の開発・実用化が進められているが、大型化に伴って、重量、寸法、消費電力の増加が見込まれるため、同時に、軽量化、薄型化、低消費電力化が求められている。
【０００３】
なかでもＬＣＤは、近年においては種々の分野で用いられつつあるが、他の表示装置に比べ、奥行き方向の寸法、すなわち、厚さを格段に薄くできることから、軽量で狭いスペースにも容易に設置できると同時に、消費電力が小さいといった上記の要求を満たし、さらに、フルカラー化が容易なことから、大型モニターや壁掛表示装置といった大画面表示装置に適しており、他の表示装置以上に大画面化への期待が大きくなっている。
【０００４】
しかし、上記ＬＣＤでは、大画面化や高解像度化に伴って、製造工程上の信号線の断線、画素欠陥等による不良率が急激に上昇するため、高価になるとともに、応答性に優れたアクティブマトリクス駆動方式のＬＣＤにおいてもゲート信号の遅延が顕著となり、表示性能の大幅な低下が避けられないという問題がある。
【０００５】
前者の問題に関しては、複数のＬＣＤパネルをつなぎ合せて１台のＬＣＤパネルを構成することにより画面を大型化する手法が種々考案されており、例えば、本願発明者等は、「液晶表示装置」（特開平８−１２２７６９号公報）において、つなぎ目が目立たない新規なマルチパネル方式の液晶表示パネルを提案し、低コストで、自然な大画面画像を表示可能な液晶表示装置を得ることに成功している。一方、後者の問題に関しては、例えば、ノートＰＣ用の液晶表示パネルで言えば、従来約０．３μｍであったゲート配線の膜厚を０．５μｍ以上にするというように、ゲート配線の膜厚を厚くしてゲート配線の抵抗を下げることにより、信号の遅延を低減させることが考えられている。
【０００６】
【発明が解決しようとする課題】
例えば、図８に示すように、カラーの液晶表示パネル２０の各表示画素２１は赤画素２２、緑画素２３、青画素２４の３つの副画素により構成されているが、副画素は、後述のＴＦＴ基板に形成された画素電極と、カラーフィルタ基板に各色毎の画素電極の形状に合わせて形成したカラーフィルタとを重ねて形成したものであり、間に封入された液晶による透過光をそれぞれ制御することにより表示画素２１の色が決定される。そして、各副画素の周囲をブラックマトリクス２５によって囲むことにより、副画素以外の領域からは光が透過されないようになっている。また、透過光を阻害しないように、このブラックマトリクス２５下に上記画素電極を駆動するＴＦＴ素子に対するゲート配線やソース配線が配置されている。
【０００７】
したがって、図８に示す液晶表示パネル２０における表示画素２１は、通常、図９に示すＴＦＴ基板２６の配線パターンによって構成されている。すなわち、各色毎に設けられた画素電極２７…は、画素電極２７にデータ信号を供給するソース配線２８…と、ゲート配線２９とで形成する格子内に配置され、またソース配線２８…とゲート配線２９との配線交差部Ａ付近に設けられるＴＦＴ素子３０によって、画素電極２７が駆動制御されている。
【０００８】
上記配線交差部Ａにおいて、ソース配線２８…とゲート配線２９とは、後述のゲート絶縁膜３１を介して交差するように形成されているが、図１０に示すように表示画素２１のＴＦＴ素子３０が逆スタガ構造を有している液晶表示パネル２０′では、ゲート配線２９上にゲート絶縁膜３１が形成され、さらにその上にソース配線２８が交差する構造になっている。つまり、上記配線交差部Ａにおいても同様のゲート配線２９上にゲート絶縁膜３１が形成され、その上にソース配線２８が交差して形成されると言う構造になっているため、前記したようにデータ信号の遅延対策としてゲート配線２９の膜厚を増加させた場合、配線交差部Ａにおけるソース配線２８の段差が大きくなり、配線交差部Ａにおけるソース配線２８の断線不良発生率が上昇する。
【０００９】
ここでのゲート配線２９の膜厚の増加は、最終的なパネル全体の大きさに依存するものであるから、上記の断線不良発生率の上昇は、一枚のパネル構成による大画面液晶表示パネルだけでなく、マルチパネル方式で大画面化を実現しようとする場合においても同様に生じるため、液晶表示パネルを大型化する上で避けられない問題となっている。
【００１０】
また、大画面の液晶表示パネルに限らず、多くの液晶表示パネルでは、上記のようなソース配線２８の断線不良に対して、レーザー照射により修正できる冗長設計が採用されたりしてはいるが、設計上修正できるソース配線数に限りがあったり、レーザー修正箇所が増加するとコスト上昇につながるなど、表示画素数の格段に多い大型液晶表示パネルで発生するソース配線２８の断線不良に対しては、根本的な解決手段とは成り得なかった。
【００１１】
本発明は、上記の問題点を解決するためになされたもので、その目的は、大型化に伴う構成によって生じ易くなるソース配線の断線不良を低減可能な液晶表示パネルを提供することにある。
【００１２】
【課題を解決するための手段】
本願発明に係る液晶表示パネルは、画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、複数の画素電極からなる表示画素の少なくとも一つの画素電極の左右いずれか一方の側に配置されていることを特徴としている。
【００１３】
本願発明に係る液晶表示パネルは、画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、Ｒ，Ｇ，Ｂの各色を表示する３つの画素電極からなる表示画素の各色毎に用意される上記ソース配線のうち少なくとも一つのソース配線は、上記画素電極の左右いずれか一方の側に配置されていることを特徴としている。
【００１４】
本願発明に係る液晶表示パネルは、画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、上記ソース配線のうちの少なくとも一つのソース配線は、隣接するソース配線と画素ピッチ離れて配置されていることを特徴としている。
【００１５】
本願発明に係る液晶表示パネルは、画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、上記画素電極のうち、少なくとも一つの隣接する画素電極間には、上記隣接する画素電極の一方の画素電極に対応するソース配線のみが配置されていることを特徴としている。
【００１６】
本願発明に係る液晶表示パネルは、上記の課題を解決するために、ＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、開口部以外の領域に配置されていることを特徴としている。
【００１７】
上記の構成において、ＴＦＴ素子に対して、複数の経路によりデータ信号が供給されることにより、配線の冗長性が高くなっているから、ソース配線の断線不良発生率を大幅に低減させることが可能になるとともに、ソース配線が開口部に重ならないように形成されているから、開口率を低下させることがない。
【００１８】
例えば、液晶表示パネルの大型化に伴う信号遅延を防止するためにソース配線の断面積を厚み方向に増大させると、配線交差部における断線が生じやすくなったり、解像度を向上させると、断線不良による表示パネル全体としての歩留りの悪化が生じたりする。そこで、上記冗長性を高くすることによってソース配線の断線不良発生率を低減することができる。大型の継ぎ合わせ方式の液晶表示パネルでは、継ぎ合わせのために開口部以外の領域が比較的大きく形成され、ソース配線の形態の自由度が高いので、上記構成を採用しやすく、特に上記のような大型の液晶表示パネルを製造する際の歩留りの向上に寄与できる。具体的には、上記ソース配線を梯子形状に形成すればよい。
【００１９】
液晶表示装置は、上記の課題を解決するために、上記構成に加えて、上記ソース配線が、複数の導電膜の積層によって形成されていることを特徴としている。
【００２０】
上記の構成により、どちらか一方の導電膜が断線しても他方の導電膜で電気的導通が得られる。すなわち、複数経路による冗長性と積層配線による冗長性を実現できるから、更に断線不良発生率を低減することが可能になる。
【００２１】
液晶表示装置は、上記の課題を解決するために、上記構成に加えて、上記のソース配線あるいはゲート配線の少なくともどちらか一方が、配線交差部において幅細化されていることを特徴としている。
【００２２】
上記の構成により、ソース配線とゲート配線の交差部面積の増大を抑制できる。つまり、ソース配線とゲート配線の短絡不良や、配線交差部で発生する寄生容量の増大を抑制できるから、上記構成に伴って生じうる表示性能の低下を防止することができる。
【００２３】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【００２４】
なお、本実施の形態は、液晶パネルを２枚つなぎ合わせることで、２倍の面積の液晶表示パネルを実現する例であり、例えば、図２（ａ)(ｂ）に示すように、分断ライン２ａで分断した２０インチのアクティブマトリクス型液晶パネル２・２（図２（ａ）、以下、液晶パネルと称する）を、大型基板の同一平面上に隣接配置してつなぎ合わせることにより（図２（ｂ））、１枚の２８インチのアクティブマトリクス型液晶表示パネル１（以下、液晶表示パネルと称する）が形成されるものである。
【００２５】
上記、液晶パネル２の外観上、各表示画素３…は、液晶パネル２・２内に付設されるブラックマトリクス４によって区分されるとともに、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の各色の窓に区切られている。そして、液晶パネル２・２を隣接配置させる際の接続部５の間隔は、液晶パネル２における表示画素３間の間隔と等しくされている。
【００２６】
図３に示すように、上記液晶表示パネル１は、継ぎ合わせた液晶パネル２・２を透明な接着剤１０によって補強基板９に固着し、偏光板６ａ・６ｂが液晶表示パネル１のほぼ全面を覆うように、液晶表示パネル１の表裏にそれぞれ設けられて構成されているが、上記偏光板６ａ・６ｂは互いの偏光軸が直交する方向（クロスニコル状態）に配置されている。したがって、もし、液晶パネル２・２間の接続部５において、光の漏れ得る隙間があったとしても、上記偏光板６ａ・６ｂがクロスニコル状態にあるため、接続部５を透過しようとする光が阻止され、上記接続部５が目立ちにくくなっている。
【００２７】
また、液晶パネル２上のブラックマトリクス４に黒色材料を使用しているため、ブラックマトリクス４による表面反射はほとんどなくなり、さらに接続部５が目立たなくなっている。
【００２８】
また、液晶パネル２は、各色の窓に設けられるカラーフィルタ７Ｒ、７Ｇ、７Ｂおよび上記ブラックマトリクス４、対抗電極等を配置したカラーフィルタ基板２ｂと、アモルファスＳｉによって形成されている電界効果型のＴＦＴ素子や、透明で導電性の優れた酸化インジウム錫（ＩＴＯ:indium tin oxide)で形成されている画素電極、ソース配線、ゲート配線等を形成したＴＦＴ基板２ｃとを対向配置し、その間隙に液晶８を封入する構成となっている。
【００２９】
上記カラーフィルタ基板２ｂにおいては、図４に示すように、各色のカラーフィルタ７Ｒ、７Ｇ、７Ｂがほぼ後述する画素電極の形状に形成され、表示画素３中の前記ＴＦＴ基板２ｃにおける画素電極以外の部分がブラックマトリクス４で覆われるようになっている。
【００３０】
一方、上記液晶表示パネル１を構成するＴＦＴ基板２ｃには、図１に示すように、矢印Ｘ方向と平行に形成される複数のゲート配線１１・１１と、矢印Ｙ方向と平行に形成されるとともに、各色（Ｒ、Ｇ、Ｂ）ごとにそれぞれ用意されるソース配線１２、１３、１４が設けられている。上記ゲート配線１１およびソース配線１２、１３、１４の材料としてはα−Ｔａが使用され、それぞれ、およそ０．５μｍおよび０．３μｍの厚みで形成されている。
【００３１】
上記ゲート配線１１とソース配線１２、１３、１４との配線交差部Ａ付近には、それぞれ、ＴＦＴ素子１６と画素電極１５（１５ｒ、１５ｇ、１５ｂ）が形成されており、該ＴＦＴ素子１６は画素電極１５に対して、各色の画像信号の供給を制御している。
【００３２】
上記のような液晶表示パネル１が、大型の、具体的には２０インチ以上のサイズの場合、表示画素３が比較的大きいので、もともと画素電極１５周辺部のブラックマトリクス４（図４）を幅広く設けることが可能で、ＴＦＴ基板２ｃ上の配線レイアウトの自由度は比較的高くなっている。特に上記した継ぎ合わせ方式の液晶表示パネル１では、前記接続部５における画素ピッチを液晶パネル２内部の画素ピッチと揃える必要から、さらに幅広のブラックマトリクス４が形成されるようになっており、より配線レイアウトの自由度が高くなっている。
【００３３】
したがって、上記液晶表示パネル１における配線の内、ソース配線、具体的には、画素電極１５ｒに信号を供給するソース配線１２は、各画素電極１５ｒの左側にＹ方向に平行に形成されたソース配線部１２ａ、１２ｂと、ソース配線部１２ａ・１２ｂ間を互いに接合する架橋部１２ｃ…が設けられた梯子形状に形成されている。また、画素電極１５ｇに信号を供給するソース配線１３は、画素電極１５ｇの両側に平行に形成されたソース配線部１３ａ・１３ｂに、ソース配線部１３ａ・１３ｂ間を互いに接合する架橋部１３ｃ…が設けられた構造であり、さらに、各画素電極１５ｂに信号を供給するソース配線１４は、画素電極１５ｂの右側にＹ方向に平行に形成されたソース配線部１４ａ・１４ｂに、ソース配線部１４ａ・１４ｂ間を互いに接合する架橋部１４ｃ…が設けられた構造であり、いずれも、ソース配線１２と同様の梯子形状とされている。
【００３４】
上記ソース配線１２〜１４の構造において、例えば、図５に示すように、画素電極１５ｒ…にデータ信号を供給するソース配線部１２ｂの１箇所（参照符α）に断線が生じたとしても、断線した部分以降に位置する画素電極１５ｒに対しても、ソース配線部１２ａを介してデータ信号が供給されるので、入力側から出力側への全体の導通に影響を与えることがない。もちろんソース配線１２上に複数の断線が生じていても、同じ架橋部１２ｃ・１２ｃ間に挟まれた他方のソース配線部１２ａ（参照符β）に同時に断線が生じない限り全体の導通に影響を与えることはない。画素電極１５ｇ、１５ｂのいずれの場合でもソース配線１３、１４は梯子形状のパターンに形成されているため、同様のことが言える。上記のように、ソース配線１２、１３、１４が梯子形状を採ることによりソース配線１２、１３、１４における断線不良発生率を大幅に低減することができる。
【００３５】
特に、本実施の形態のように大型の液晶表示パネル１を作製する場合、信号の遅延対策として、ゲート配線１１の厚みを増すことがあるが、その際、段差の増大によってソース配線１２〜１４における断線不良発生率が上昇することが予想される。しかし、上記構成によって、断線不良発生率を下げることができるから、全体として、断線不良発生率の上昇を抑制できることになる。
【００３６】
また、本実施の形態における液晶パネル２では、従来と同様、梯子形状のソース配線１２〜１４がブラックマトリクス４に隠れるように形成されており、ソース配線１２〜１４の形状が表示性能に悪影響を与える恐れはない。
【００３７】
なお、上記ゲート配線１１および各ソース配線１２〜１４の材料としてはα−Ｔａ以外に、Ａｌ、Ｃｕ等を使用してもよいが、例えば、ソース配線を金属膜のみではなく、金属膜とそれ以外の導電膜（例えば、ＩＴＯ等）との積層膜により形成することにより、さらに断線不良発生率を低減することができる。これは、金属膜と他の導電膜とのどちらか一方が断線しても他方の導電膜で電気的導通が得られるからである。つまり、梯子形状による配線の冗長性に、積層構造による配線の冗長性が加わることによって、冗長性がさらに高まるからである。
【００３８】
また、上記では、金属膜に積層する他の導電膜として、ＩＴＯを用いているが、画素電極１５と同じ組成のＩＴＯを用いることにより、工程を増加させることなく画素電極１５と同時に形成することができるといったメリットを有しているからであり、効果的には、その他の組成を有する導電膜の使用を否定するものではない。
【００３９】
実際に、従来のソース配線パターン▲１▼および本実施の形態における梯子形状のソース配線パターン▲２▼、梯子形状の配線＋２層配線（厚さ０．３μｍのα−Ｔａ層と厚さ０.1５μｍのＩＴＯとの積層膜）を用いたソース配線パターン▲３▼のそれぞれにおいて、２８インチの液晶表示パネル１を作製した結果、表１および図６に示すように、従来のソース配線パターンを採用した場合に比べて、ソース配線の断線不良発生率が１／１０以下となることが確認できた。特に▲３▼の場合には、ソース配線の断線不良が全く見られなかった。
【００４０】
【表１】
【００４１】
なお、このときの画素サイズや開口率（全面積に対する開口部〔カラーフィルタの形成領域〕の面積比）、解像度は以下の表２に示す通りである。
【００４２】
【表２】
【００４３】
また、ゲート配線１１もしくはソース配線１２〜１４の配線交差部Ａにおける形状に関してであるが、図７に示すように、配線交差部Ａ…におけるソース配線側の幅を細くしてもよい。これは、大画面の液晶表示パネルでは、ソース配線１２〜１４の断線不良以外にもゲート配線１１と各ソース配線１２〜１４の間の短絡不良も増加する傾向にあるため、上記構造を採用することにより、配線交差部Ａにおいてゲート配線１１とソース配線１２〜１４とが互いに重なる面積が小さくなる。その結果、ソース配線１２を梯子形状とすることにより増加したゲート配線１１との配線交差部Ａにおける上記面積の総和の増大を、配線交差部Ａの数の増加に比べて小さくすることができるので、短絡不良を低減可能な有効な手段となる。
【００４４】
さらに、上記構成では同時に、配線交差部Ａで発生する寄生容量を小さくすることができる。寄生容量は上記配線交差部Ａにおいてゲート配線１１とソース配線１２〜１４とが重なる面積が大きい程大きくなるが、この寄生容量が表示データに影響を与え、表示性能が悪化するという問題がある。液晶表示パネルが大画面になるほど、すなわち、配線交差部Ａの面積が大きくなるほど、寄生容量の影響を受けやすいといえるが、上記のように配線交差部Ａの面積を小さくすることができれば、寄生容量も小さくなるので、大画面化に伴う表示性能の低下を抑制することができる。もちろん、配線交差部Ａにおいて、ゲート配線１１側を細くするようにしても同様の効果が得られることは言うまでもない。
【００４５】
なお、上述した実施の形態においては、ソース配線１２〜１４を梯子形状に配置しているため、必然的にソース配線１２〜１４の専有する面積が大きくなるが、継ぎ合わせ方式の液晶表示パネルでは、接続部５における画素ピッチを他の部分の画素ピッチと揃えるため、意図的に幅広いブラックマトリクス４が設けられていることが多いので、ブラックマトリクス４に覆われるように梯子形状のソース配線を形成することが容易である。したがって、本願発明の液晶表示パネルの構造は、継ぎ合わせ方式でなければ作製が困難となるような大型の液晶表示パネル１に対して、より適した構造と言える。
【００４６】
もちろん、継ぎ合わせ方式や大型であるという構成は、必要条件ではなく、比較的画素が大きく、梯子形状のソース配線を覆える程度の幅広いブラックマトリクスを設けられているといった条件を満たす液晶表示パネルであれば、同様に、上記実施の形態のソース配線パターンを適用できることは言うまでもない。
【００４７】
【発明の効果】
以上のように、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、複数の画素電極からなる表示画素の少なくとも一つの画素電極の左右いずれか一方の側に配置されている構成である。
【００４８】
本願発明に係る液晶表示パネルは、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、Ｒ，Ｇ，Ｂの各色を表示する３つの画素電極からなる表示画素の各色毎に用意される上記ソース配線のうち少なくとも一つのソース配線は、上記画素電極の左右いずれか一方の側に配置されている構成である。
【００４９】
本願発明に係る液晶表示パネルは、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、上記ソース配線のうちの少なくとも一つのソース配線は、隣接するソース配線と画素ピッチ離れて配置されている構成である。
【００５０】
本願発明に係る液晶表示パネルは、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、上記画素電極のうち、少なくとも一つの隣接する画素電極間には、上記隣接する画素電極の一方の画素電極に対応するソース配線のみが配置されている構成である。
【００５１】
発明の液晶表示パネルは、以上のように、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、開口部以外の領域に配置されている構成である。
【００５２】
それゆえ、一つの経路が断線しても、他の経路によりＴＦＴ素子にデータ信号を供給することができるから、液晶表示パネルの大画面化に伴うソース配線の断線不良発生率の増大を抑制し、液晶表示パネル製造時の歩留りを向上させることが可能となるという効果を奏する。しかも、開口部にはソース配線が配置されないから開口率を無駄に低下させることがなくなる。具体的には、ソース配線を梯子形状に形成するとよい。
【００５３】
液晶表示パネルは、以上のように、上記構成に加えて、上記ソース配線が、複数の導電膜の積層によって形成されている構成である。
【００５４】
それゆえ、上記構成による効果に加えて、どちらか一方の導電膜が断線しても他方の導電膜で電気的導通が得られる。すなわち、梯子形状の配線による冗長性と積層配線による冗長性とによって冗長性が高まり、さらに断線不良発生率が低減するので、液晶表示パネル製造時の歩留りを向上させることができるという効果を奏する。
【００５５】
液晶表示パネルは、以上のように、上記構成に加えて、上記のソース配線あるいはゲート配線の少なくともどちらか一方が、配線交差部において、幅細化されている構成である。
【００５６】
それゆえ、上記構成による効果に加えて、ソース配線とゲート配線の短絡不良や、配線交差部で発生する寄生容量の増大を低減できるから、上記構成、つまり、複数のデータ信号伝送経路を取るために、ゲート配線を跨ぐソース配線の数が増大するような場合でも、表示性能の低下を防止することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る液晶パネルのＴＦＴ基板の配線パターンを示す概略図である。
【図２】２枚の液晶パネルを１枚の液晶表示パネルに組み合わせる際の、液晶パネル配置の説明図である。
【図３】図２における液晶表示パネルの接続部における断面概略図である。
【図４】図２における液晶表示パネルのカラーフィルタ基板を示す部分拡大図である。
【図５】梯子形状のソース配線が断線したときの状態を示す部分拡大図である。
【図６】本発明に係るソース配線パターンと従来のソース配線パターンとにおける断線不良発生数を示すグラフである。
【図７】ソース配線を幅細化した配線交差部を示す概略図である。
【図８】従来の液晶パネルのカラーフィルタ基板を示す部分拡大図である。
【図９】図７における液晶表示パネルの形状に基づく、従来のＴＦＴ基板の配線パターンを示す概略図である。
【図１０】上記従来の液晶パネルにおいて表示画素の構造を示す断面概略図である。
【符号の説明】
１ 液晶表示パネル（液晶表示パネル）
２ 液晶パネル（液晶表示パネル）
１１ ゲート配線
１２ ソース配線
１３ ソース配線
１４ ソース配線
１６ ＴＦＴ素子
Ａ 配線交差部
【発明の属する技術分野】
本発明は、ＡＶ(Audio-Visual)機器やＯＡ(Office Automation）機器の表示装置として用いられる液晶表示パネルに関するものである。
【０００２】
【従来の技術】
昨今の情報化時代への移行とともに、ＡＶ機器用の例えばテレビや、ＯＡ機器用のモニター等に用いられる表示装置に対しても、高精細化および画面の大型化が要求されており、ＣＲＴ(Cathode-Ray Tube)ディスプレイ、ＬＣＤ(Liquid Crystal Display)、プラズマ・ディスプレイ、ＥＬ(Electro Luminescent) ディスプレイ、ＬＥＤ(Light Emitting Diode)ディスプレイ等の表示装置においても大画面化の開発・実用化が進められているが、大型化に伴って、重量、寸法、消費電力の増加が見込まれるため、同時に、軽量化、薄型化、低消費電力化が求められている。
【０００３】
なかでもＬＣＤは、近年においては種々の分野で用いられつつあるが、他の表示装置に比べ、奥行き方向の寸法、すなわち、厚さを格段に薄くできることから、軽量で狭いスペースにも容易に設置できると同時に、消費電力が小さいといった上記の要求を満たし、さらに、フルカラー化が容易なことから、大型モニターや壁掛表示装置といった大画面表示装置に適しており、他の表示装置以上に大画面化への期待が大きくなっている。
【０００４】
しかし、上記ＬＣＤでは、大画面化や高解像度化に伴って、製造工程上の信号線の断線、画素欠陥等による不良率が急激に上昇するため、高価になるとともに、応答性に優れたアクティブマトリクス駆動方式のＬＣＤにおいてもゲート信号の遅延が顕著となり、表示性能の大幅な低下が避けられないという問題がある。
【０００５】
前者の問題に関しては、複数のＬＣＤパネルをつなぎ合せて１台のＬＣＤパネルを構成することにより画面を大型化する手法が種々考案されており、例えば、本願発明者等は、「液晶表示装置」（特開平８−１２２７６９号公報）において、つなぎ目が目立たない新規なマルチパネル方式の液晶表示パネルを提案し、低コストで、自然な大画面画像を表示可能な液晶表示装置を得ることに成功している。一方、後者の問題に関しては、例えば、ノートＰＣ用の液晶表示パネルで言えば、従来約０．３μｍであったゲート配線の膜厚を０．５μｍ以上にするというように、ゲート配線の膜厚を厚くしてゲート配線の抵抗を下げることにより、信号の遅延を低減させることが考えられている。
【０００６】
【発明が解決しようとする課題】
例えば、図８に示すように、カラーの液晶表示パネル２０の各表示画素２１は赤画素２２、緑画素２３、青画素２４の３つの副画素により構成されているが、副画素は、後述のＴＦＴ基板に形成された画素電極と、カラーフィルタ基板に各色毎の画素電極の形状に合わせて形成したカラーフィルタとを重ねて形成したものであり、間に封入された液晶による透過光をそれぞれ制御することにより表示画素２１の色が決定される。そして、各副画素の周囲をブラックマトリクス２５によって囲むことにより、副画素以外の領域からは光が透過されないようになっている。また、透過光を阻害しないように、このブラックマトリクス２５下に上記画素電極を駆動するＴＦＴ素子に対するゲート配線やソース配線が配置されている。
【０００７】
したがって、図８に示す液晶表示パネル２０における表示画素２１は、通常、図９に示すＴＦＴ基板２６の配線パターンによって構成されている。すなわち、各色毎に設けられた画素電極２７…は、画素電極２７にデータ信号を供給するソース配線２８…と、ゲート配線２９とで形成する格子内に配置され、またソース配線２８…とゲート配線２９との配線交差部Ａ付近に設けられるＴＦＴ素子３０によって、画素電極２７が駆動制御されている。
【０００８】
上記配線交差部Ａにおいて、ソース配線２８…とゲート配線２９とは、後述のゲート絶縁膜３１を介して交差するように形成されているが、図１０に示すように表示画素２１のＴＦＴ素子３０が逆スタガ構造を有している液晶表示パネル２０′では、ゲート配線２９上にゲート絶縁膜３１が形成され、さらにその上にソース配線２８が交差する構造になっている。つまり、上記配線交差部Ａにおいても同様のゲート配線２９上にゲート絶縁膜３１が形成され、その上にソース配線２８が交差して形成されると言う構造になっているため、前記したようにデータ信号の遅延対策としてゲート配線２９の膜厚を増加させた場合、配線交差部Ａにおけるソース配線２８の段差が大きくなり、配線交差部Ａにおけるソース配線２８の断線不良発生率が上昇する。
【０００９】
ここでのゲート配線２９の膜厚の増加は、最終的なパネル全体の大きさに依存するものであるから、上記の断線不良発生率の上昇は、一枚のパネル構成による大画面液晶表示パネルだけでなく、マルチパネル方式で大画面化を実現しようとする場合においても同様に生じるため、液晶表示パネルを大型化する上で避けられない問題となっている。
【００１０】
また、大画面の液晶表示パネルに限らず、多くの液晶表示パネルでは、上記のようなソース配線２８の断線不良に対して、レーザー照射により修正できる冗長設計が採用されたりしてはいるが、設計上修正できるソース配線数に限りがあったり、レーザー修正箇所が増加するとコスト上昇につながるなど、表示画素数の格段に多い大型液晶表示パネルで発生するソース配線２８の断線不良に対しては、根本的な解決手段とは成り得なかった。
【００１１】
本発明は、上記の問題点を解決するためになされたもので、その目的は、大型化に伴う構成によって生じ易くなるソース配線の断線不良を低減可能な液晶表示パネルを提供することにある。
【００１２】
【課題を解決するための手段】
本願発明に係る液晶表示パネルは、画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、複数の画素電極からなる表示画素の少なくとも一つの画素電極の左右いずれか一方の側に配置されていることを特徴としている。
【００１３】
本願発明に係る液晶表示パネルは、画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、Ｒ，Ｇ，Ｂの各色を表示する３つの画素電極からなる表示画素の各色毎に用意される上記ソース配線のうち少なくとも一つのソース配線は、上記画素電極の左右いずれか一方の側に配置されていることを特徴としている。
【００１４】
本願発明に係る液晶表示パネルは、画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、上記ソース配線のうちの少なくとも一つのソース配線は、隣接するソース配線と画素ピッチ離れて配置されていることを特徴としている。
【００１５】
本願発明に係る液晶表示パネルは、画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、上記画素電極のうち、少なくとも一つの隣接する画素電極間には、上記隣接する画素電極の一方の画素電極に対応するソース配線のみが配置されていることを特徴としている。
【００１６】
本願発明に係る液晶表示パネルは、上記の課題を解決するために、ＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、開口部以外の領域に配置されていることを特徴としている。
【００１７】
上記の構成において、ＴＦＴ素子に対して、複数の経路によりデータ信号が供給されることにより、配線の冗長性が高くなっているから、ソース配線の断線不良発生率を大幅に低減させることが可能になるとともに、ソース配線が開口部に重ならないように形成されているから、開口率を低下させることがない。
【００１８】
例えば、液晶表示パネルの大型化に伴う信号遅延を防止するためにソース配線の断面積を厚み方向に増大させると、配線交差部における断線が生じやすくなったり、解像度を向上させると、断線不良による表示パネル全体としての歩留りの悪化が生じたりする。そこで、上記冗長性を高くすることによってソース配線の断線不良発生率を低減することができる。大型の継ぎ合わせ方式の液晶表示パネルでは、継ぎ合わせのために開口部以外の領域が比較的大きく形成され、ソース配線の形態の自由度が高いので、上記構成を採用しやすく、特に上記のような大型の液晶表示パネルを製造する際の歩留りの向上に寄与できる。具体的には、上記ソース配線を梯子形状に形成すればよい。
【００１９】
液晶表示装置は、上記の課題を解決するために、上記構成に加えて、上記ソース配線が、複数の導電膜の積層によって形成されていることを特徴としている。
【００２０】
上記の構成により、どちらか一方の導電膜が断線しても他方の導電膜で電気的導通が得られる。すなわち、複数経路による冗長性と積層配線による冗長性を実現できるから、更に断線不良発生率を低減することが可能になる。
【００２１】
液晶表示装置は、上記の課題を解決するために、上記構成に加えて、上記のソース配線あるいはゲート配線の少なくともどちらか一方が、配線交差部において幅細化されていることを特徴としている。
【００２２】
上記の構成により、ソース配線とゲート配線の交差部面積の増大を抑制できる。つまり、ソース配線とゲート配線の短絡不良や、配線交差部で発生する寄生容量の増大を抑制できるから、上記構成に伴って生じうる表示性能の低下を防止することができる。
【００２３】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【００２４】
なお、本実施の形態は、液晶パネルを２枚つなぎ合わせることで、２倍の面積の液晶表示パネルを実現する例であり、例えば、図２（ａ)(ｂ）に示すように、分断ライン２ａで分断した２０インチのアクティブマトリクス型液晶パネル２・２（図２（ａ）、以下、液晶パネルと称する）を、大型基板の同一平面上に隣接配置してつなぎ合わせることにより（図２（ｂ））、１枚の２８インチのアクティブマトリクス型液晶表示パネル１（以下、液晶表示パネルと称する）が形成されるものである。
【００２５】
上記、液晶パネル２の外観上、各表示画素３…は、液晶パネル２・２内に付設されるブラックマトリクス４によって区分されるとともに、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の各色の窓に区切られている。そして、液晶パネル２・２を隣接配置させる際の接続部５の間隔は、液晶パネル２における表示画素３間の間隔と等しくされている。
【００２６】
図３に示すように、上記液晶表示パネル１は、継ぎ合わせた液晶パネル２・２を透明な接着剤１０によって補強基板９に固着し、偏光板６ａ・６ｂが液晶表示パネル１のほぼ全面を覆うように、液晶表示パネル１の表裏にそれぞれ設けられて構成されているが、上記偏光板６ａ・６ｂは互いの偏光軸が直交する方向（クロスニコル状態）に配置されている。したがって、もし、液晶パネル２・２間の接続部５において、光の漏れ得る隙間があったとしても、上記偏光板６ａ・６ｂがクロスニコル状態にあるため、接続部５を透過しようとする光が阻止され、上記接続部５が目立ちにくくなっている。
【００２７】
また、液晶パネル２上のブラックマトリクス４に黒色材料を使用しているため、ブラックマトリクス４による表面反射はほとんどなくなり、さらに接続部５が目立たなくなっている。
【００２８】
また、液晶パネル２は、各色の窓に設けられるカラーフィルタ７Ｒ、７Ｇ、７Ｂおよび上記ブラックマトリクス４、対抗電極等を配置したカラーフィルタ基板２ｂと、アモルファスＳｉによって形成されている電界効果型のＴＦＴ素子や、透明で導電性の優れた酸化インジウム錫（ＩＴＯ:indium tin oxide)で形成されている画素電極、ソース配線、ゲート配線等を形成したＴＦＴ基板２ｃとを対向配置し、その間隙に液晶８を封入する構成となっている。
【００２９】
上記カラーフィルタ基板２ｂにおいては、図４に示すように、各色のカラーフィルタ７Ｒ、７Ｇ、７Ｂがほぼ後述する画素電極の形状に形成され、表示画素３中の前記ＴＦＴ基板２ｃにおける画素電極以外の部分がブラックマトリクス４で覆われるようになっている。
【００３０】
一方、上記液晶表示パネル１を構成するＴＦＴ基板２ｃには、図１に示すように、矢印Ｘ方向と平行に形成される複数のゲート配線１１・１１と、矢印Ｙ方向と平行に形成されるとともに、各色（Ｒ、Ｇ、Ｂ）ごとにそれぞれ用意されるソース配線１２、１３、１４が設けられている。上記ゲート配線１１およびソース配線１２、１３、１４の材料としてはα−Ｔａが使用され、それぞれ、およそ０．５μｍおよび０．３μｍの厚みで形成されている。
【００３１】
上記ゲート配線１１とソース配線１２、１３、１４との配線交差部Ａ付近には、それぞれ、ＴＦＴ素子１６と画素電極１５（１５ｒ、１５ｇ、１５ｂ）が形成されており、該ＴＦＴ素子１６は画素電極１５に対して、各色の画像信号の供給を制御している。
【００３２】
上記のような液晶表示パネル１が、大型の、具体的には２０インチ以上のサイズの場合、表示画素３が比較的大きいので、もともと画素電極１５周辺部のブラックマトリクス４（図４）を幅広く設けることが可能で、ＴＦＴ基板２ｃ上の配線レイアウトの自由度は比較的高くなっている。特に上記した継ぎ合わせ方式の液晶表示パネル１では、前記接続部５における画素ピッチを液晶パネル２内部の画素ピッチと揃える必要から、さらに幅広のブラックマトリクス４が形成されるようになっており、より配線レイアウトの自由度が高くなっている。
【００３３】
したがって、上記液晶表示パネル１における配線の内、ソース配線、具体的には、画素電極１５ｒに信号を供給するソース配線１２は、各画素電極１５ｒの左側にＹ方向に平行に形成されたソース配線部１２ａ、１２ｂと、ソース配線部１２ａ・１２ｂ間を互いに接合する架橋部１２ｃ…が設けられた梯子形状に形成されている。また、画素電極１５ｇに信号を供給するソース配線１３は、画素電極１５ｇの両側に平行に形成されたソース配線部１３ａ・１３ｂに、ソース配線部１３ａ・１３ｂ間を互いに接合する架橋部１３ｃ…が設けられた構造であり、さらに、各画素電極１５ｂに信号を供給するソース配線１４は、画素電極１５ｂの右側にＹ方向に平行に形成されたソース配線部１４ａ・１４ｂに、ソース配線部１４ａ・１４ｂ間を互いに接合する架橋部１４ｃ…が設けられた構造であり、いずれも、ソース配線１２と同様の梯子形状とされている。
【００３４】
上記ソース配線１２〜１４の構造において、例えば、図５に示すように、画素電極１５ｒ…にデータ信号を供給するソース配線部１２ｂの１箇所（参照符α）に断線が生じたとしても、断線した部分以降に位置する画素電極１５ｒに対しても、ソース配線部１２ａを介してデータ信号が供給されるので、入力側から出力側への全体の導通に影響を与えることがない。もちろんソース配線１２上に複数の断線が生じていても、同じ架橋部１２ｃ・１２ｃ間に挟まれた他方のソース配線部１２ａ（参照符β）に同時に断線が生じない限り全体の導通に影響を与えることはない。画素電極１５ｇ、１５ｂのいずれの場合でもソース配線１３、１４は梯子形状のパターンに形成されているため、同様のことが言える。上記のように、ソース配線１２、１３、１４が梯子形状を採ることによりソース配線１２、１３、１４における断線不良発生率を大幅に低減することができる。
【００３５】
特に、本実施の形態のように大型の液晶表示パネル１を作製する場合、信号の遅延対策として、ゲート配線１１の厚みを増すことがあるが、その際、段差の増大によってソース配線１２〜１４における断線不良発生率が上昇することが予想される。しかし、上記構成によって、断線不良発生率を下げることができるから、全体として、断線不良発生率の上昇を抑制できることになる。
【００３６】
また、本実施の形態における液晶パネル２では、従来と同様、梯子形状のソース配線１２〜１４がブラックマトリクス４に隠れるように形成されており、ソース配線１２〜１４の形状が表示性能に悪影響を与える恐れはない。
【００３７】
なお、上記ゲート配線１１および各ソース配線１２〜１４の材料としてはα−Ｔａ以外に、Ａｌ、Ｃｕ等を使用してもよいが、例えば、ソース配線を金属膜のみではなく、金属膜とそれ以外の導電膜（例えば、ＩＴＯ等）との積層膜により形成することにより、さらに断線不良発生率を低減することができる。これは、金属膜と他の導電膜とのどちらか一方が断線しても他方の導電膜で電気的導通が得られるからである。つまり、梯子形状による配線の冗長性に、積層構造による配線の冗長性が加わることによって、冗長性がさらに高まるからである。
【００３８】
また、上記では、金属膜に積層する他の導電膜として、ＩＴＯを用いているが、画素電極１５と同じ組成のＩＴＯを用いることにより、工程を増加させることなく画素電極１５と同時に形成することができるといったメリットを有しているからであり、効果的には、その他の組成を有する導電膜の使用を否定するものではない。
【００３９】
実際に、従来のソース配線パターン▲１▼および本実施の形態における梯子形状のソース配線パターン▲２▼、梯子形状の配線＋２層配線（厚さ０．３μｍのα−Ｔａ層と厚さ０.1５μｍのＩＴＯとの積層膜）を用いたソース配線パターン▲３▼のそれぞれにおいて、２８インチの液晶表示パネル１を作製した結果、表１および図６に示すように、従来のソース配線パターンを採用した場合に比べて、ソース配線の断線不良発生率が１／１０以下となることが確認できた。特に▲３▼の場合には、ソース配線の断線不良が全く見られなかった。
【００４０】
【表１】
なお、このときの画素サイズや開口率（全面積に対する開口部〔カラーフィルタの形成領域〕の面積比）、解像度は以下の表２に示す通りである。
【００４２】
【表２】
また、ゲート配線１１もしくはソース配線１２〜１４の配線交差部Ａにおける形状に関してであるが、図７に示すように、配線交差部Ａ…におけるソース配線側の幅を細くしてもよい。これは、大画面の液晶表示パネルでは、ソース配線１２〜１４の断線不良以外にもゲート配線１１と各ソース配線１２〜１４の間の短絡不良も増加する傾向にあるため、上記構造を採用することにより、配線交差部Ａにおいてゲート配線１１とソース配線１２〜１４とが互いに重なる面積が小さくなる。その結果、ソース配線１２を梯子形状とすることにより増加したゲート配線１１との配線交差部Ａにおける上記面積の総和の増大を、配線交差部Ａの数の増加に比べて小さくすることができるので、短絡不良を低減可能な有効な手段となる。
【００４４】
さらに、上記構成では同時に、配線交差部Ａで発生する寄生容量を小さくすることができる。寄生容量は上記配線交差部Ａにおいてゲート配線１１とソース配線１２〜１４とが重なる面積が大きい程大きくなるが、この寄生容量が表示データに影響を与え、表示性能が悪化するという問題がある。液晶表示パネルが大画面になるほど、すなわち、配線交差部Ａの面積が大きくなるほど、寄生容量の影響を受けやすいといえるが、上記のように配線交差部Ａの面積を小さくすることができれば、寄生容量も小さくなるので、大画面化に伴う表示性能の低下を抑制することができる。もちろん、配線交差部Ａにおいて、ゲート配線１１側を細くするようにしても同様の効果が得られることは言うまでもない。
【００４５】
なお、上述した実施の形態においては、ソース配線１２〜１４を梯子形状に配置しているため、必然的にソース配線１２〜１４の専有する面積が大きくなるが、継ぎ合わせ方式の液晶表示パネルでは、接続部５における画素ピッチを他の部分の画素ピッチと揃えるため、意図的に幅広いブラックマトリクス４が設けられていることが多いので、ブラックマトリクス４に覆われるように梯子形状のソース配線を形成することが容易である。したがって、本願発明の液晶表示パネルの構造は、継ぎ合わせ方式でなければ作製が困難となるような大型の液晶表示パネル１に対して、より適した構造と言える。
【００４６】
もちろん、継ぎ合わせ方式や大型であるという構成は、必要条件ではなく、比較的画素が大きく、梯子形状のソース配線を覆える程度の幅広いブラックマトリクスを設けられているといった条件を満たす液晶表示パネルであれば、同様に、上記実施の形態のソース配線パターンを適用できることは言うまでもない。
【００４７】
【発明の効果】
以上のように、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、複数の画素電極からなる表示画素の少なくとも一つの画素電極の左右いずれか一方の側に配置されている構成である。
【００４８】
本願発明に係る液晶表示パネルは、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、Ｒ，Ｇ，Ｂの各色を表示する３つの画素電極からなる表示画素の各色毎に用意される上記ソース配線のうち少なくとも一つのソース配線は、上記画素電極の左右いずれか一方の側に配置されている構成である。
【００４９】
本願発明に係る液晶表示パネルは、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、上記ソース配線のうちの少なくとも一つのソース配線は、隣接するソース配線と画素ピッチ離れて配置されている構成である。
【００５０】
本願発明に係る液晶表示パネルは、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、上記画素電極のうち、少なくとも一つの隣接する画素電極間には、上記隣接する画素電極の一方の画素電極に対応するソース配線のみが配置されている構成である。
【００５１】
発明の液晶表示パネルは、以上のように、上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、開口部以外の領域に配置されている構成である。
【００５２】
それゆえ、一つの経路が断線しても、他の経路によりＴＦＴ素子にデータ信号を供給することができるから、液晶表示パネルの大画面化に伴うソース配線の断線不良発生率の増大を抑制し、液晶表示パネル製造時の歩留りを向上させることが可能となるという効果を奏する。しかも、開口部にはソース配線が配置されないから開口率を無駄に低下させることがなくなる。具体的には、ソース配線を梯子形状に形成するとよい。
【００５３】
液晶表示パネルは、以上のように、上記構成に加えて、上記ソース配線が、複数の導電膜の積層によって形成されている構成である。
【００５４】
それゆえ、上記構成による効果に加えて、どちらか一方の導電膜が断線しても他方の導電膜で電気的導通が得られる。すなわち、梯子形状の配線による冗長性と積層配線による冗長性とによって冗長性が高まり、さらに断線不良発生率が低減するので、液晶表示パネル製造時の歩留りを向上させることができるという効果を奏する。
【００５５】
液晶表示パネルは、以上のように、上記構成に加えて、上記のソース配線あるいはゲート配線の少なくともどちらか一方が、配線交差部において、幅細化されている構成である。
【００５６】
それゆえ、上記構成による効果に加えて、ソース配線とゲート配線の短絡不良や、配線交差部で発生する寄生容量の増大を低減できるから、上記構成、つまり、複数のデータ信号伝送経路を取るために、ゲート配線を跨ぐソース配線の数が増大するような場合でも、表示性能の低下を防止することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る液晶パネルのＴＦＴ基板の配線パターンを示す概略図である。
【図２】２枚の液晶パネルを１枚の液晶表示パネルに組み合わせる際の、液晶パネル配置の説明図である。
【図３】図２における液晶表示パネルの接続部における断面概略図である。
【図４】図２における液晶表示パネルのカラーフィルタ基板を示す部分拡大図である。
【図５】梯子形状のソース配線が断線したときの状態を示す部分拡大図である。
【図６】本発明に係るソース配線パターンと従来のソース配線パターンとにおける断線不良発生数を示すグラフである。
【図７】ソース配線を幅細化した配線交差部を示す概略図である。
【図８】従来の液晶パネルのカラーフィルタ基板を示す部分拡大図である。
【図９】図７における液晶表示パネルの形状に基づく、従来のＴＦＴ基板の配線パターンを示す概略図である。
【図１０】上記従来の液晶パネルにおいて表示画素の構造を示す断面概略図である。
【符号の説明】
１ 液晶表示パネル（液晶表示パネル）
２ 液晶パネル（液晶表示パネル）
１１ ゲート配線
１２ ソース配線
１３ ソース配線
１４ ソース配線
１６ ＴＦＴ素子
Ａ 配線交差部
Claims (4)
- 画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、
上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、
複数の画素電極からなる表示画素の両端に位置する画素電極に対応する、上記ソース配線は、表示画素の外側にそれぞれ配置されていることを特徴とする液晶表示パネル。 - 上記ソース配線は梯子形状に形成されていることを特徴とする請求項１記載の液晶表示パネル。
- 画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、
上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、
上記ソース配線の複数の経路が共に複数の画素電極からなる表示画素の少なくとも一つの画素電極の左右いずれか一方の側に配置されていることを特徴とする液晶表示パネル。 - 画素電極および該画素電極に対して画像信号を供給するＴＦＴ素子を、該ＴＦＴ素子のソース電極にデータ信号を与えるソース配線と、該ＴＦＴ素子のＯＮ／ＯＦＦを制御するゲート配線とを格子状に組み合わせた配線交差部付近に配置するアクティブマトリクス型の液晶表示パネルにおいて、
上記ソース配線が、任意のＴＦＴ素子に対するデータ信号の供給を行うべく、複数の経路を取り得るように形成されるとともに、
Ｒ，Ｇ，Ｂの各色を表示する３つの画素電極からなる表示画素の各色毎に用意される上記ソース配線のうち少なくとも一つの表示色に対するソース配線は、上記ソース配線の複数の経路が共に上記画素電極の左右いずれか一方の同じ側に配置されていることを特徴とする液晶表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003158491A JP3694007B2 (ja) | 2003-06-03 | 2003-06-03 | 液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003158491A JP3694007B2 (ja) | 2003-06-03 | 2003-06-03 | 液晶表示パネル |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28556096A Division JP3460914B2 (ja) | 1996-10-28 | 1996-10-28 | 液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004004875A JP2004004875A (ja) | 2004-01-08 |
| JP3694007B2 true JP3694007B2 (ja) | 2005-09-14 |
Family
ID=30438230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003158491A Expired - Fee Related JP3694007B2 (ja) | 2003-06-03 | 2003-06-03 | 液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3694007B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501433B2 (ja) * | 2003-10-24 | 2010-07-14 | ダイキン工業株式会社 | Ｄｃモータのコイル温度推定方法およびその装置 |
| KR101543632B1 (ko) | 2009-04-20 | 2015-08-12 | 삼성디스플레이 주식회사 | 표시 장치 |
| BR112012025436A2 (pt) | 2010-05-24 | 2016-07-05 | Sharp Kk | substrato de matriz ativa e dispositivo de exibição de cristal líquido. |
-
2003
- 2003-06-03 JP JP2003158491A patent/JP3694007B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004004875A (ja) | 2004-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3946547B2 (ja) | アクティブマトリクス基板および表示装置ならびに検出装置 | |
| JP6776060B2 (ja) | 表示装置 | |
| WO2005029450A1 (ja) | 電極配線基板および表示装置 | |
| JP2007079544A (ja) | 液晶表示装置及びその製造方法 | |
| JP2003195330A (ja) | 液晶表示装置 | |
| WO2012070498A1 (ja) | 表示装置及びテレビ受信装置 | |
| KR20060107872A (ko) | 횡전계형 액정 표시 장치 | |
| WO2017219702A1 (zh) | 一种显示基板、其制作方法及显示装置 | |
| WO2017177589A1 (zh) | 阵列基板、其制造方法、显示面板及显示装置 | |
| JP5912668B2 (ja) | 液晶ディスプレイ | |
| CN108508661B (zh) | 液晶显示面板及液晶显示装置 | |
| JP3460914B2 (ja) | 液晶表示パネル | |
| US6256004B1 (en) | Liquid crystal display device and driving method thereof | |
| JPH1184421A (ja) | アクティブマトリクス基板及びそれを用いた液晶パネル | |
| US11374034B2 (en) | Display panel and method for manufacturing the same | |
| JP4293867B2 (ja) | 画素の大型化に対応したｉｐｓ液晶ディスプレイ | |
| JP7261595B2 (ja) | 表示装置 | |
| JP3694007B2 (ja) | 液晶表示パネル | |
| KR101960363B1 (ko) | 액정 표시 장치 및 이의 제조 방법 | |
| KR100989165B1 (ko) | 횡전계 방식 액정표시장치 및 제조 방법 | |
| KR101903604B1 (ko) | 횡전계형 액정표시장치용 어레이 기판 | |
| JP3359856B2 (ja) | 液晶表示装置 | |
| JPH10260423A (ja) | 液晶表示装置 | |
| KR101888446B1 (ko) | 액정 표시 장치 및 이의 제조 방법 | |
| JP3519275B2 (ja) | アクティブマトリクス型液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050622 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130701 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |