JP2010250323A - 表示装置及びその製造方法 - Google Patents

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Abstract


【課題】画素のキックバック電圧偏差を除去することのできる表示装置及びその製造方法を提供する。
【解決手段】第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第２画素とを含む第１画素列を含む表示パネルと、前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加するデータ駆動部と、前記第ｎ及び第（ｎ＋１）ゲートラインにゲート信号を順次に印加するゲート駆動部とを有する。
【選択図】 図２

Description

本発明は、表示装置及びその製造方法に関し、より詳しくは、表示品質を改善することができる表示装置及びその製造方法に関する。
一般的に、液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動させる駆動装置を含む。液晶表示パネルは、複数のデータライン及びデータラインと交差する複数のゲートラインを含む。データラインとゲートラインによって複数の画素部が定義される。
駆動装置は、ゲートラインにゲート信号を出力するゲート駆動回路及びデータラインにデータ信号を出力するデータ駆動回路を含む。
近年、全体的なサイズを減少させながら、製造原価を節減するためにデータ駆動回路の個数を減らす画素構造の採用が試みられている。例えば、１つのデータラインに互いに異なる色画素が接続される第１の画素構造、又は１つのゲートラインに互いに異なる色画素が接続される第２の画素構造がある。
第１の画素構造は、データラインを１／２に減らすことができ、これによってデータ駆動回路の個数もやはり１／２に減らすことができる。また、第２の画素構造は、表示パネルの第１辺にゲート駆動回路を配置し、第２辺にデータ駆動回路を配置して、データ駆動回路の個数を著しく減らすことができる。
しかしながら、データライン及びゲートラインに接続された画素間には充電タイミングによってキックバック（ｋｉｃｋｂａｃｋ）偏差が発生する。これによって、表示パネル上には残像及び縦縞パターンが発生するという問題がある。
韓国特許出願公開第２００６−００２９３５２号明細書 韓国特許出願公開第２００８−００４４３９７号明細書 韓国特許出願公開第２００８−００４７８８２号明細書 韓国特許第０５１８４０７号明細書 韓国特許出願公開第２００８−００４９２１５号明細書 韓国特許出願公開第２００８−０００２３３１号明細書 韓国特許出願公開第２００７−００７９９９４号明細書 特開２００８−２４９８９５号公報 特開２００７−１２１７６７号公報 米国特許出願公開第２００８−２８４７７６号明細書 米国特許出願公開第２００５−２３１４５５号明細書
そこで、本発明は上記従来の表示装置における問題点に鑑みてなされたものであって、本発明の目的は、画素のキックバック電圧偏差を除去することのできる表示装置を提供することにある。
また、本発明の他の目的は、上記の表示装置の製造方法を提供することにある。
上記目的を達成するためになされた本発明による表示装置は、第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第２画素とを含む第１画素列を含む表示パネルと、前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加するデータ駆動部と、前記第ｎ及び第（ｎ＋１）ゲートラインにゲート信号を順次に印加するゲート駆動部とを有することを特徴とする。
前記表示パネルは、第（ｎ＋２）ゲートラインと前記第ｍデータラインに接続された第３画素と、第（ｎ＋３）ゲートラインと前記第（ｍ＋１）データラインに接続された第４画素とを含む第２画素列と、第（ｎ＋４）ゲートラインと前記第（ｍ＋１）データラインに接続された第５画素と、第（ｎ＋５）ゲートラインと前記第（ｍ＋２）データラインに接続された第６画素とを含む第３画素列と、第（ｎ＋７）ゲートラインと前記第ｍデータラインに接続された第７画素と、第（ｎ＋６）ゲートラインと前記第（ｍ＋１）データラインに接続された第８画素とを含む第４画素列とをさらに含み、前記データ駆動部は、前記第ｍデータラインに前記第２極性のデータ電圧を印加し、前記ゲート駆動部は、前記ゲート信号を前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、第（ｎ＋７）ゲートラインの順に印加することが好ましい。
前記表示パネルは、第（ｎ＋３）ゲートラインと前記第ｍデータラインに接続された第３画素と、第（ｎ＋２）ゲートラインと前記第（ｍ＋１）データラインに接続された第４画素とを含む第２画素列と、第（ｎ＋４）ゲートラインと前記第（ｍ＋１）データラインに接続された第５画素と、第（ｎ＋５）ゲートラインと前記第（ｍ＋２）データラインに接続された第６画素とを含む第３画素列と、第（ｎ＋６）ゲートラインと第ｍデータラインに接続された第７画素と、第（ｎ＋７）ゲートラインと前記第（ｍ＋１）データラインに接続された第８画素とを含む第４画素列とをさらに含み、前記データ駆動部は、前記第ｍデータラインに前記第２極性のデータ電圧を印加し、前記ゲート駆動部は、前記ゲート信号を前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、及び第（ｎ＋７）ゲートラインの順に印加することが好ましい。
また、上記目的を達成するためになされた本発明による表示装置は、第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、該第１画素に接続されたゲートラインと第（ｍ＋２）データラインに接続された第２画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第３画素と、第（ｍ＋３）データラインと前記第３画素に接続されたゲートラインに接続された第４画素とを含む第１画素列を含む表示パネルと、前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加し、前記第（ｍ＋３）データラインに前記第１極性のデータ電圧を印加するデータ駆動部と、前記第ｎ及び第（ｎ＋１）ゲートラインにゲート信号を順次に印加するゲート駆動部とを有することを特徴とする。
前記表示パネルは、第（ｎ＋３）ゲートラインと前記第ｍデータラインに接続された第５画素と、前記第（ｎ＋３）ゲートラインと前記第（ｍ＋１）データラインに接続された第６画素と、第（ｎ＋２）ゲートラインと前記第（ｍ＋１）データラインに接続された第７画素と、前記第（ｎ＋２）ゲートラインと前記第（ｍ＋２）データラインに接続された第８画素とを含む第２画素列と、第（ｎ＋４）ゲートラインと前記第（ｍ＋１）データラインに接続された第９画素と、前記第（ｎ＋４）ゲートラインと前記第（ｍ＋２）データラインに接続された第１０画素と、第（ｎ＋５）ゲートラインと前記第（ｍ＋２）データラインに接続された第１１画素と、前記第（ｎ＋５）ゲートラインと前記第（ｍ＋３）データラインに接続された第１２画素とを含む第３画素列と、第（ｎ＋６）ゲートラインと第ｍデータラインに接続された第１３画素と、前記第（ｎ＋６）ゲートラインと前記第（ｍ＋１）データラインに接続された第１４画素と、第（ｎ＋７）ゲートラインと前記第（ｍ＋１）データラインに接続された第１５画素と、前記第（ｎ＋７）ゲートラインと前記第（ｍ＋２）データラインに接続された第１６画素とを含む第４画素列とをさらに含み、前記データ駆動部は、前記ｍデータラインに前記第２極性のデータ電圧を印加し、前記ゲート駆動部は、前記ゲート信号を前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、第（ｎ＋７）ゲートラインの順に印加することが好ましい。
前記データ駆動部は、前記第ｍ、第（ｍ＋１）、及び第（ｍ＋２）データラインに印加されるデータ電圧の極性をフレーム単位で反転させることが好ましい。
また、上記目的を達成するためになされた本発明による表示装置は、第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第２画素とを含む第１画素列と、第（ｎ＋２）ゲートラインと第（ｎ＋３）ゲートラインのうちのいずれかの１つと前記第（ｍ＋１）データラインに接続された第３画素と、前記第（ｎ＋２）ゲートラインと前記第（ｎ＋３）ゲートラインのうちの残りのゲートラインと前記第（ｍ＋２）データラインに接続された第４画素とを含む第２画素列と、第（ｎ＋４）ゲートラインと第（ｎ＋５）ゲートラインのうちのいずれかの１つと前記第ｍデータラインに接続された第５画素と、前記第（ｎ＋４）ゲートラインと前記第（ｎ＋５）ゲートラインのうちの残りのゲートラインと前記第（ｍ＋１）データラインに接続された第６画素とを含む第３画素列と、第（ｎ＋６）ゲートラインと第（ｎ＋７）ゲートラインのうちのいずれかの１つと前記第ｍデータラインに接続された第７画素と、前記第（ｎ＋６）ゲートラインと前記第（ｎ＋７）ゲートラインのうちの残りのゲートラインと前記第（ｍ＋１）データラインに接続された第８画素とを含む第４画素列とを含む表示パネルと、前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加するデータ駆動部と、前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、第（ｎ＋７）ゲートラインにゲート信号を順次に印加するゲート駆動部とを有することを特徴とする。
前記データ駆動部は、前記第ｍ、第（ｍ＋１）、及び第（ｍ＋２）データラインに印加されるデータ電圧の極性をフレーム単位で反転させることが好ましい。
上記目的を達成するためになされた本発明による表示装置の製造方法は、第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第２画素とを含む第１画素列を形成する段階と、前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加するデータ駆動部を形成する段階と、前記第ｎ及び第（ｎ＋１）ゲートラインにゲート信号を順次に印加するゲート駆動部を形成する段階とを有することを特徴とする。
第（ｎ＋２）ゲートラインと前記第ｍデータラインに接続された第３画素と、第（ｎ＋３）ゲートラインと前記第（ｍ＋１）データラインに接続された第４画素とを含む第２画素列を形成する段階と、第（ｎ＋４）ゲートラインと前記第（ｍ＋１）データラインに接続された第５画素と、第（ｎ＋５）ゲートラインと前記第（ｍ＋２）データラインに接続された第６画素とを含む第３画素列を形成する段階と、第（ｎ＋７）ゲートラインと第ｍデータラインに接続された第７画素と、第（ｎ＋６）ゲートラインと前記第（ｍ＋１）データラインに接続された第８画素とを含む第４画素列とを形成する段階をさらに有し、前記データ駆動部は、前記第ｍデータラインに前記第２極性のデータ電圧が印加し、前記ゲート駆動部は、前記ゲート信号を前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、第（ｎ＋７）ゲートラインの順に印加することが好ましい。
本発明に係る表示装置及びその製造方法によれば、表示パネルに形成された全ての画素に対してキックバック電圧偏差を補償することによって除去することができるため、縦縞パターンのような表示不良が発生することを防ぐことができるという効果を有する。従って、表示装置の表示品質を向上させることができるという効果を有する。
本発明の第１の実施形態による表示装置のブロック図である。 図１に示す表示パネルの画素構造を示す概念図である。 図２に示す表示パネルの部分平面図である。 図２の画素に充電される画素電圧の電圧対時間を示すグラフである。 本発明の第２の実施形態による表示パネルの画素構造を説明するために示す概念図である。 図５の画素に充電される画素電圧の電圧対時間を示すグラフである。 本発明の第３の実施形態による表示パネルの画素構造を説明するために示す概念図である。 図７の画素に充電される画素電圧の電圧対時間を示すグラフである。 本発明の第４の実施形態による表示パネルの画素構造を説明するために示す概念図である。 図９の画素に充電される画素電圧の電圧対時間を示すグラフである。
次に、本発明に係る表示装置及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。
本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施形態を図面に例示し、本明細書にて詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。
各図面を説明しながら、類似する構成要素に対して同様の参照符号を使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。
第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
〈第１の実施形態〉
図１は、本発明の第１の実施形態による表示装置のブロック図である。
図１を参照すると、表示装置は表示パネル１００及び表示パネル１００を駆動するパネル駆動部２００を含む。
表示パネル１００は、第１方向Ｄ１に延伸する第１辺及び第１方向Ｄ１と直交する第２方向Ｄ２に延伸する第２辺からなるフレーム形状を有する。表示パネル１００には複数のゲートライン（ＧＬ１〜ＧＬｑ）及びゲートライン（ＧＬ１〜ＧＬｑ）と交差する複数のデータライン（ＤＬ１〜ＤＬｐ）が形成される。
ゲートライン（ＧＬ１〜ＧＬｑ）は、表示パネル１００の第１辺方向である第１方向Ｄ１に延伸し、第２辺方向に配列される。データライン（ＤＬ１〜ＤＬｐ）は表示パネル１００の第２辺方向である第２方向Ｄ２に延伸し、第１方向Ｄ１に配列される。
表示パネル１００は、第１方向Ｄ１と第１方向Ｄ１と直交する第２方向Ｄ２に配列された複数の画素を含む。複数の画素は、赤色Ｒ、緑色Ｇ、及び青色Ｂの画素を含む。これら画素は周期的に配置される。
パネル駆動部２００は、タイミング制御部２１０、データ駆動部２３０、及びゲート駆動部２５０を含む。
タイミング制御部２１０は、外部からのデータ信号ＤＡＴＡ及び制御信号ＣＯＮＴを受信する。制御信号ＣＯＮＴは、メインクロック信号ＭＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データイネーブル信号ＤＥなどを含むことができる。
タイミング制御部２１０は、制御信号ＣＯＮＴを利用してデータ駆動部２３０の駆動タイミングを制御するための第１制御信号ＣＯＮＴ１及びゲート駆動部２５０の駆動タイミングを制御するための第２制御信号ＣＯＮＴ２を生成する。第１制御信号ＣＯＮＴ１は、水平開始信号ＳＴＨ、ロード信号ＴＰ、データクロック信号ＤＣＬＫ、及び反転信号ＰＯＬを含むことができる。第２制御信号ＣＯＮＴ２は、垂直開始信号ＣＴＶ、ゲートクロック信号ＧＣＬＫ、及び出力イネーブル信号ＯＥなどを含むことができる。
データ駆動部２３０は、表示パネル１００の第１辺側に配置されて、データライン（ＤＬ１〜ＤＬｐ）にデータ電圧を出力する。データ駆動部２３０は、タイミング制御部２１０から提供されたデジタルデータ信号ＤＡＴＡをアナログのデータ電圧に変換してデータライン（ＤＬ１〜ＤＬｐ）に出力する。また、データ駆動部２３０は、タイミング制御部２１０から提供される反転信号ＰＯＬに応答してデータ電圧の極性を反転させてデータライン（ＤＬ１〜ＤＬｐ）に出力する。
ゲート駆動部２５０は、表示パネル１００の第２辺側に配置されて、ゲートライン（ＧＬ１〜ＧＬｑ）にゲート信号を順に出力する。ゲート駆動部２５０は、タイミング制御部２１０から提供される第２制御信号ＣＯＮＴ２及び電圧発生部（図示せず）から提供されるゲートオン／オフ電圧を利用してゲート信号を生成する。ゲート信号は、１／２Ｈ（水平周期）のパルス幅を有するパルス信号である。
パネル駆動部２００は、表示パネル１００を反転方式に従って駆動させる。例えば、図２に示すように、パネル駆動部２００は、隣接するデータライン間で反転されたデータ信号を表示パネル１００に提供することができる。表示パネル１００は、第１辺方向に２ドット反転し、第２辺方向に１ドット反転する２×１ドット反転方式で駆動することができる。
図２は、図１に示す表示パネルの画素構造を示す概念図である。
図２を参照すると、表示パネル１００は、第１方向Ｄ１に配列された複数の画素列を含む。
例えば、表示パネル１００は、第ｎゲートラインＧＬｎと第（ｎ＋１）ゲートラインＧＬｎ＋１との間に配置された第１画素列Ｈ１、第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｎ＋３）ゲートラインＧＬｎ＋３との間に配置された第２画素列Ｈ２、第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｎ＋５）ゲートラインＧＬｎ＋５との間に配置された第３画素列Ｈ３、及び第（ｎ＋６）ゲートラインＧＬｎ＋６と第（ｎ＋７）ゲートラインＧＬｎ＋７との間に配置された第４画素列Ｈ４を含む。隣接する２つのデータラインの間には２つの画素が配置される。
第１画素列Ｈ１は、第（ｎ＋１）ゲートラインＧＬｎ＋１及び第（ｍ＋１）データラインＤＬｍ＋１に接続された第１画素Ｐ１と、第ｎゲートラインＧＬｎ及び第（ｍ＋２）データラインＤＬｍ＋２に接続された第２画素Ｐ２とを含む。第１画素列Ｈ１で、第１画素Ｐ１及び第２画素Ｐ２の接続構造は繰り返される。
第２画素列Ｈ２は、第（ｎ＋２）ゲートラインＧＬｎ＋２及び第ｍデータラインＤＬｍに接続された第３画素Ｐ３と、第（ｎ＋３）ゲートラインＧＬｎ＋３及び第（ｍ＋１）データラインＤＬｍ＋１に接続された第４画素Ｐ４とを含む。第２画素列Ｈ２で、第３画素Ｐ３及び第４画素Ｐ４の接続構造は繰り返される。
第３画素列Ｈ３は、第（ｎ＋４）ゲートラインＧＬｎ＋４及び第（ｍ＋１）データラインＤＬｍ＋１に接続された第５画素Ｐ５と、第（ｎ＋５）ゲートラインＧＬｎ＋５及び第（ｍ＋２）データラインＤＬｍ＋２に接続された第６画素Ｐ６とを含む。第３画素列Ｈ３で、第５画素Ｐ５及び第６画素Ｐ６の接続構造は繰り返される。
第４画素列Ｈ４は、第（ｎ＋７）ゲートラインＧＬｎ＋７及び第ｍデータラインＤＬｍに接続された第７画素Ｐ７と、第（ｎ＋６）ゲートラインＧＬｎ＋６及び第（ｍ＋１）データラインＤＬｍ＋１に接続された第８画素Ｐ８とを含む。第４画素列Ｈ４で、第７画素Ｐ７及び第８画素Ｐ８の接続構造は繰り返される。
第１画素Ｐ１、第３画素Ｐ３、第５画素Ｐ５、及び第７画素Ｐ７は、互いに同一列上に配置されて、第１色を有し、第２、第４、第６、第８画素（Ｐ２、Ｐ４、Ｐ６、Ｐ８）は互いに同一列上に配置されて第１色と異なる第２色を有する。第１、第３、第５、第７画素（Ｐ１、Ｐ３、Ｐ５、Ｐ７）及び、第２、第４、第６、第８画素（Ｐ２、Ｐ４、Ｐ６、Ｐ８）は、第（ｍ＋１）番目データラインＤＬｍ＋１を中心に両側に互いに対称となるように配置される。
各データライン（ＤＬｍ〜ＤＬｍ＋６）には互いに反対の極性のデータ電圧が印加される。詳しくは、各データライン（ＤＬｍ〜ＤＬｍ＋６）にはフレーム単位で反転される極性のデータ電圧が印加される。例えば、一番目のフレームの間、第ｍ〜第（ｍ＋６）データライン（ＤＬｍ〜ＤＬｍ＋６）に、（−、＋、−、＋、−、＋、−）のデータ電圧が受信される場合、２番目のフレームの間には、第ｍ〜第（ｍ＋６）データライン（ＤＬｍ〜ＤＬｍ＋６）には、（＋、−、＋、−、＋、−、＋）のデータ電圧が受信される。
図２において、第（ｎ＋１）ゲートラインＧＬｎ＋１、第ｎゲートラインＧＬｎ、第（ｎ＋３）ゲートラインＧＬｎ＋３、第（ｎ＋２）ゲートラインＧＬｎ＋２などが第２方向Ｄ２に沿って順次に配置することを説明したが、他の実施形態も可能である。例えば、第ｎゲートラインＧＬｎ、第（ｎ＋１）ゲートラインＧＬｎ＋１、第（ｎ＋２）ゲートラインＧＬｎ＋２、第（ｎ＋３）ゲートラインＧＬｎ＋３などが第２方向Ｄ２に沿って順次に配置することもできる。
図３は、図２に示す表示パネルの部分平面図である。
図２及び図３を参照すると、表示パネル１００は、第（ｍ＋１）データラインＤＬｍ＋１を基準に両側に配置された第１画素Ｐ１、第２画素Ｐ２、第３画素Ｐ３、及び第４画素Ｐ４を含む。
第１画素Ｐ１及び第２画素Ｐ２は、第ｎゲートラインＧＬｎと第（ｎ＋１）ゲートラインＧＬｎ＋１との間に配置される。
第１画素Ｐ１は、第（ｎ＋１）ゲートラインＧＬｎ＋１と第（ｍ＋１）データラインＤＬｍ＋１に電気的に接続された第１スイッチング素子ＳＷ１及び第１スイッチング素子ＳＷ１に電気的に接続された第１画素電極１１０を含む。
第１スイッチング素子ＳＷ１は、第（ｎ＋１）ゲートラインＧＬｎ＋１と接続されたゲート電極ＧＥ１、第（ｍ＋１）データラインＤＬｍ＋１と接続されたソース電極ＳＥ１、及びソース電極ＳＥ１と離隔されたドレイン電極ＤＥ１を含む。第１画素電極１１０は、第１コンタクト部ＣＮＴ１を通じて第１スイッチング素子ＳＷ１のドレイン電極ＤＥ１と電気的に接続される。
第２画素Ｐ２は、第ｎゲートラインＧＬｎと第（ｍ＋２）データラインＧＬｍ＋２に電気的に接続された第２スイッチング素子ＳＷ２及び第２スイッチング素子ＳＷ２に電気的に接続された第２画素電極１２０を含む。
第２スイッチング素子ＳＷ２は、第ｎゲートラインＧＬｎと接続されたゲート電極ＧＥ２、第（ｍ＋２）データラインＤＬｍ＋２と接続されたソース電極ＳＥ２、及びソース電極ＳＥ２と離隔されたドレイン電極ＤＥ２を含む。第２画素電極１２０は、第２コンタクト部ＣＮＴ２を通じて第２スイッチング素子ＳＷ２のドレイン電極ＤＥ２と電気的に接続される。
第３画素Ｐ３及び第４画素Ｐ４は、第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｎ＋３）ゲートラインＧＬｎ＋３との間に配置される。
第３画素Ｐ３は、第（ｎ＋２）ゲートラインＧＬｎ＋２と第ｍデータラインＤＬｍに電気的に接続された第３スイッチング素子ＳＷ３及び第３スイッチング素子ＳＷ３に電気的に接続された第３画素電極１３０を含む。
第３スイッチング素子ＳＷ３は、第（ｎ＋２）ゲートラインＧＬｎ＋２と接続されたゲート電極ＧＥ３、第ｍデータラインＤＬｍと接続されたソース電圧ＳＥ３、及びソース電極ＳＥ３と離隔されたドレイン電極ＤＥ３を含む。第３画素電極１３０は、第３コンタクト部ＣＮＴ３を通じて第３スイッチング素子ＳＷ３のドレイン電圧ＤＥ３と電気的に接続される。
第４画素Ｐ４は、第（ｎ＋３）ゲートラインＧＬｎ＋３と第（ｍ＋１）データラインＧＬｍ＋１に電気的に接続された第４スイッチング素子ＳＷ４及び第４スイッチング素子ＳＷ４に電気的に接続された第４画素電極１４０を含む。
第４スイッチング素子ＳＷ４は、第（ｎ＋３）ゲートラインＧＬｎ＋３と接続されたゲート電極ＧＥ４、第（ｍ＋１）データラインＤＬｍ＋１と接続されたソース電極ＳＥ４、及びソース電極ＳＥ４と離隔されたドレイン電極ＤＥ４を含む。第４画素電極１４０は、第４コンタクト部ＣＮＴ４を通じて第４スイッチング素子ＳＷ４のドレイン電圧ＤＥ４と電気的に接続される。
第ｎゲートラインＧＬｎがターンオンすると、第２画素Ｐ２には第（ｍ＋２）データラインＤＬｍ＋２から伝送される第１極性のデータ電圧が充電される。その後、第（ｎ＋１）ゲートラインＧＬｎ＋１がターンオンすると第１画素Ｐ１には第（ｍ＋１）データラインＤＬｍ＋１から伝送される第１極性と位相が反転する第２極性のデータ電圧が充電される。
第（ｎ＋２）ゲートラインＧＬｎ＋２がターンオンすると第３画素Ｐ３には第ｍデータラインＤＬｍから伝送される第１極性のデータ電圧が充電され、第（ｎ＋３）ゲートラインＧＬｎ＋３がターンオンすると第４画素Ｐ４には第（ｍ＋１）データラインＤＬｍ＋１から伝送される第２極性のデータ電圧が充電される。第１極性は負極性であり、第２極性は正極性であることができる。
本実施形態による画素構造及び反転駆動方式によって、第１画素列Ｈ１の画素（例えば、第１画素Ｐ１、第２画素Ｐ２）のキックバック電圧偏差は第３画素列Ｈ３の画素（例えば、第５画素Ｐ５、第６画素Ｐ６）によって補償され、第２画素列Ｈ２の画素（例えば、第３画素Ｐ３、第４画素Ｐ４）のキックバック電圧偏差は第４画像列Ｈ４の画素（例えば、第７画素Ｐ７、第８画素Ｐ８）によって補償される。
図４は、図２の画素に充電される画素電圧の電圧対時間を示すグラフである。
図４を参照すると、本実施形態による画素構造及び反転駆動方式によってキックバック電圧偏差が除去される原理を以下に説明する。
一例として、図２において、一番目縦画素列に配置された緑色Ｇ画素のキックバック電圧偏差が除去される原理を例として説明する。
図２及び図４を参照すると、第１緑色画素は、第ｎゲートラインＧＬｎ及び第（ｍ＋１）データラインＤＬｍ＋１と電気的に接続する。第１緑色画素は、第ｎゲートラインＧＬｎに印加されるゲート信号がハイからローに転換するとき、ゲート電極とソース電極との間のカップリングキャパシタンスによるキックバック電圧の影響を受ける、加えて、第（ｎ＋１）ゲートラインＧＬｎ＋１に印加されるゲート信号がハイからローに転換するとき、ゲートラインと画素電極との間のカップリングキャパシタンスによるキックバック電圧の影響を受ける。
第２緑色画素は、第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｎ＋３）ゲートラインＧＬｎ＋３との間に配置されて、第（ｎ＋３）ゲートラインＧＬｎ＋３及び第ｍデータラインＤＬｍと電気的に接続する。第２緑色画素は、第（ｎ＋３）ゲートラインＧＬｎ＋３に印加されるゲート信号がハイからローに転換するとき、ゲート電極とソース電極との間のカップリングキャパシタンスによるキックバック電圧の影響のみを受ける。
これによって、第１緑色画素には正（共通電圧Ｖｃｏｍとの関係で）基準電圧＋ＰＶより低い第１画素電圧ＰＶ１が充電され、第２緑色画素には負（共通電圧Ｖｃｏｍとの関係で）基準電圧−ＰＶより高い第２画素電圧ＰＶ２が充電される。
上述のような原理で、第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｎ＋５）ゲートラインＧＬｎ＋５との間に配置された第３緑色画素は、後にターンオンする第（ｎ＋５）ゲートラインＧＬｎ＋５に接続されて、キックバック電圧の影響を１回のみ受ける。
一方、第（ｎ＋６）ゲートラインＧＬｎ＋６と第（ｎ＋７）ゲートラインＧＬｎ＋７との間に配置された第４緑色画素は、まず先にターンオンする第（ｎ＋６）ゲートラインＧＬｎ＋６に接続されて、キックバック電圧の影響を２回受ける。従って、第３緑色画素には正基準電圧＋ＰＶより高い第３画素電圧ＰＶ３が充電され、第４緑色画素には、負基準電圧−ＰＶより低い第４画素電圧ＰＶ４が充電される。
先ず、正極性のデータ電圧が充電される第１及び第３緑色画素を比較すると、第１緑色画素には、正基準電圧＋ＰＶと対比して低い画素電圧ＰＶ１が充電され、第３緑色画素には正基準電圧＋ＰＶと対比して高い画素電極ＰＶ３が充電される。第１緑色画素の不足画素電圧が第３緑色画素によって補償される。
負極性のデータ電圧が充電される第２及び第４緑色画素も上記と同様に、第４緑色画素の不足画素電圧が第２緑色画素によって補償される。
このような原理で赤色Ｒ及び青色Ｂ画素間のキックバック電圧偏差も補償される。
本実施形態によれば、赤色Ｒ、緑色Ｇ、及び青色Ｂの全ての画素のキックバック電圧による偏差は、隣接する画素によって補償されるため、縦縞パターンのような不良が発生することを防ぐことができる。
〈第２の実施形態〉
図５は、本発明の第２の実施形態による表示パネルの画素構造を説明するために示す概念図である。
本実施形態による表示パネル１００Ａは、図２を参照して説明した第１の実施形態による表示パネル１００の反転駆動方式と実質的に同一であるが、画素とゲートライン間の接続構造が異なる。
図５を参照すると、表示パネル１００Ａに複数のゲートライン（ＧＬｎ〜ＧＬｎ＋７）及びゲートライン（ＧＬｎ〜ＧＬｎ＋７）と交差する複数のデータライン（ＤＬｍ〜ＤＬｍ＋６）が形成される。
ゲートライン（ＧＬｎ〜ＧＬｎ＋７）は、表示パネル１００Ａの第１辺方向である第１方向Ｄ１に延伸し、第１方向Ｄ１と直交する第２方向Ｄ２に配列される。データライン（ＤＬｍ〜ＤＬｍ＋６）は表示パネル１００Ａの第２辺方向である第２方向Ｄ２に延伸し、第１方向Ｄ１に配列される。
表示パネル１００Ａは、第１方向Ｄ１に配列された複数の画素列を含む。例えば、表示パネル１００Ａは、第ｎゲートラインＧＬｎと第（ｎ＋１）ゲートラインＧＬｎ＋１との間に配置された第１画素列Ｈ１、第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｎ＋３）ゲートラインＧＬｎ＋３との間に配置された第２画素列Ｈ２、第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｎ＋５）ゲートラインＧＬｎ＋５との間に配置された第３画素列Ｈ３、及び第（ｎ＋６）ゲートラインＧＬｎ＋６と第（ｎ＋７）ゲートラインＧＬｎ＋７との間に配置された第４画素列Ｈ４を含む。
第１画素列Ｈ１は、第（ｎ＋１）ゲートラインＧＬｎ＋１と第（ｍ＋１）データラインＤＬｍ＋１に接続された第１画素Ｐ１及び第ｎゲートラインＧＬｎと第（ｍ＋２）データラインＤＬｍ＋２に接続された第２画素Ｐ２を含む。第１画素列Ｈ１で第１画素Ｐ１及び第２画素Ｐ２の接続構造は繰り返される。
第２画素列Ｈ２は、第（ｎ＋３）ゲートラインＧＬｎ＋３と第ｍデータラインＤＬｍに接続された第３画素Ｐ３及び第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｍ＋１）データラインＤＬｍ＋１に接続された第４画素Ｐ４を含む。第２画素列Ｈ２で第３画素Ｐ３及び第４画素Ｐ４の接続構造は繰り返される。
第３画素列Ｈ３は、第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｍ＋１）データラインＤＬｍ＋１に接続された第５画素Ｐ５及び第（ｎ＋５）ゲートラインＧＬｎ＋５と第（ｍ＋２）データラインＤＬｍ＋２に接続された第６画素Ｐ６を含む。第３画素列Ｈ３で第５画素Ｐ５及び第６画素Ｐ６の接続構造は繰り返される。
第４画素列Ｈ４は、第（ｎ＋６）ゲートラインＧＬｎ＋６と第ｍデータラインＤＬｍに接続された第７画素Ｐ７及び第（ｎ＋７）ゲートラインＧＬｎ＋７と第（ｍ＋１）データラインＤＬｍ＋１に接続された第８画素Ｐ８を含む。第４画素列Ｈ４で第７画素Ｐ７及び第８画素Ｐ８の接続構造は繰り返される。
各データライン（ＤＬｍ〜ＤＬｍ＋６）には互いに反対の極性のデータ電圧が印加される。詳しくは、各データライン（ＤＬｍ〜ＤＬｍ＋６）にはフレーム単位で反転された極性のデータ電圧が印加される。
例えば、一番目のフレームの間、第ｍデータラインＤＬｍ〜第（ｍ＋６）データラインＤＬｍ＋６に（−、＋、−、＋、−、＋、−）のデータ電圧が受信される場合、２番目のフレームの間には第ｍデータラインＤＬｍ〜第（ｍ＋６）データラインＤＬｍ＋６には（＋、−、＋、−、＋、−、＋）のデータ電圧が受信される。表示パネル１００Ａは、上記のような画素構造によって表示パネル１００Ａの第１辺方向に２ドット反転され、第２辺方向に１ドット反転されて、２×１のドット反転方式で駆動される。
本実施形態による画素構造及び反転駆動方式によって第１画素列Ｈ１の画素のキックバック電圧偏差は、第３画素列Ｈ３の画素によって補償され、第２画素列Ｈ２の画素のキックバック電圧偏差は、第４画素列Ｈ４の画素によって補償される。
図５において、第（ｎ＋１）ゲートラインＧＬｎ＋１、第ｎゲートラインＧＬｎ、第（ｎ＋３）ゲートラインＧＬｎ＋３、第（ｎ＋２）ゲートラインＧＬｎ＋２などが第２方向Ｄ２に沿って順次に配置することを説明したが、他の実施形態も可能である。例えば、第ｎゲートラインＧＬｎ、第（ｎ＋１）ゲートラインＧＬｎ＋１、第（ｎ＋２）ゲートラインＧＬｎ＋２、第（ｎ＋３）ゲートラインＧＬｎ＋３などが第２方向Ｄ２に沿って順次に配置することもできる。
図６は、図５の画素に充電される画素電圧の電圧対時間を示すグラフである。
本実施形態による画素構造及び反転駆動方式によってキックバック電圧偏差が除去される原理を以下に説明する。
図５において、一番目縦画素列に配置された緑色Ｇ画素のキックバック電圧偏差が除去される原理を例として説明する。
図５及び図６を参照すると、第１緑色画素は、第ｎゲートラインＧＬｎ及び第（ｍ＋１）データラインＤＬｍ＋１と電気的に接続する。第２緑色画素は、第（ｎ＋２）ゲートラインＧＬｎ＋２及び第ｍデータラインＤＬｍと電気的に接続する。第３緑色画素は、第（ｎ＋５）ゲートラインＧＬｎ＋５及び第（ｍ＋１）データラインＤＬｍ＋１と電気的に接続する。第４緑色画素は、第（ｎ＋７）ゲートラインＧＬｎ＋７及び第ｍデータラインＤＬｍと電気的に接続する。
第１緑色画素は、第ｎゲートラインＧＬｎ及び第（ｎ＋１）ゲートラインＧＬｎ＋１のうち、先にターンオンする第ｎゲートラインＧＬｎに接続されてキックバック電圧の影響を２回受ける反面、第３緑色画素の場合、第（ｎ＋４）ゲートラインＧＬｎ＋４及び第（ｎ＋５）ゲートラインＧＬｎ＋５のうち、後にターンオンする第（ｎ＋５）ゲートラインＧＬｎ＋５に接続されてキックバック電圧の影響を１回のみ受ける。
これによって第１緑色画素には正基準電圧＋ＰＶより低い第１画素電圧ＰＶ１が充電され、第３緑色画素には正基準電圧＋ＰＶより高い第３画素電圧ＰＶ３が充電される。つまり、第１緑色画素の不足画素電圧が第３緑色画素に充電された画素電圧によって補償される。
同じ原理で、第２緑色画素は、第（ｎ＋２）ゲートラインＧＬｎ＋２及び第（ｎ＋３）ゲートラインＧＬｎ＋３のうち、先にターンオンする第（ｎ＋２）ゲートラインＧＬｎ＋２に接続されてキックバック電圧の影響を２回受ける反面、第４緑色画素の場合、第（ｎ＋６）ゲートラインＧＬｎ＋６及び第（ｎ＋７）ゲートラインＧＬｎ＋７のうち、後にターンオンする第（ｎ＋７）ゲートラインＧＬｎ＋７に接続されてキックバック電圧偏差の影響を１回のみ受ける。
これによって第２緑色画素には負基準電圧−ＰＶより低い第２画素電圧ＰＶ２が充電され、第４緑色画素には負基準電圧−ＰＶより高い第４画素電圧ＰＶ４が充電される。従って、第２緑色画素の不足画素電圧が第４緑色画素に充電された画素電圧によって補償される。このような原理で赤色Ｒ及び青色Ｂ画素間のキックバック電圧偏差も補償される。
本実施形態によれば、赤色Ｒ、緑色Ｇ、及び青色Ｂの全ての画素のキックバック電圧による偏差は、隣接する画素によって補償されるため、縦縞パターンのような不良が発生することを防ぐことができる。
〈第３の実施形態〉
図７は、本発明の第３の実施形態による表示パネルの画素構造を説明するために示す概念図である。
本実施形態による表示パネル１００Ｂは、図２を参照して説明した第１の実施形態による表示パネル１００の反転駆動方式と実質的に同一であるが、画素とゲートライン間の接続構造が異なる。
図７を参照すると、表示パネル１００Ｂに複数のゲートライン（ＧＬｎ〜ＧＬｎ＋７）及びゲートライン（ＧＬｎ〜ＧＬｎ＋７）と交差する複数のデータライン（ＤＬｍ〜ＤＬｍ＋６）が形成される。ゲートライン（ＧＬｎ〜ＧＬｎ＋７）は、表示パネル１００Ｂの第１辺方向である第１方向Ｄ１に延伸し、第１方向Ｄ１と直交する第２方向Ｄ２に配列される。データライン（ＤＬｍ〜ＤＬｍ＋６）は表示パネル１００Ｂの第２辺方向である第２方向Ｄ２に延伸し、第１方向Ｄ１に配列される。
表示パネル１００Ｂは、第１方向Ｄ１に配列された複数の画素列を含む。例えば、表示パネル１００Ｂは、第ｎゲートラインＧＬｎと第（ｎ＋１）ゲートラインＧＬｎ＋１との間に配置された第１画素列Ｈ１、第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｎ＋３）ゲートラインＧＬｎ＋３との間に配置された第２画素列Ｈ２、第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｎ＋５）ゲートラインＧＬｎ＋５との間に配置された第３画素列Ｈ３、及び第（ｎ＋６）ゲートラインＧＬｎ＋６と第（ｎ＋７）ゲートラインＧＬｎ＋７との間に配置された第４画素列Ｈ４を含む。
第１画素列Ｈ１は、第（ｎ＋１）ゲートラインＧＬｎ＋１と第（ｍ＋１）データラインＤＬｍ＋１に接続された第１画素Ｐ１、第（ｎ＋１）ゲートラインＧＬｎ＋１と第（ｍ＋２）データラインＤＬｍ＋２に接続された第２画素Ｐ２、第ｎゲートラインＧＬｎと第（ｍ＋２）データラインＤＬｍ＋２に接続された第３画素Ｐ３、及び第ｎゲートラインＧＬｎと第（ｍ＋３）データラインＤＬｍ＋３に接続された第４画素Ｐ４を含む。第１画素列Ｈ１で第１画素Ｐ１〜第４画素Ｐ４の接続構造は繰り返される。
第２画素列Ｈ２は、第（ｎ＋３）ゲートラインＧＬｎ＋３と第ｍデータラインＤＬｍに接続された第５画素Ｐ５、第（ｎ＋３）ゲートラインＧＬｎ＋３と第（ｍ＋１）データラインＤＬｍ＋１に接続された第６画素Ｐ６、第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｍ＋１）データラインＤＬｍ＋１に接続された第７画素Ｐ７、及び第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｍ＋２）データラインＤＬｍ＋２に接続された第８画素Ｐ８を含む。第２画素列Ｈ２で第５画素Ｐ５〜第８画素Ｐ８の接続構造は繰り返される。
第３画素列Ｈ３は、第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｍ＋１）データラインＤＬｍ＋１に接続された第９画素Ｐ９、第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｍ＋２）データラインＤＬｍ＋２に接続された第１０画素Ｐ１０、第（ｎ＋５）ゲートラインＧＬｎ＋５と第（ｍ＋２）データラインＤＬｍ＋２に接続された第１１画素Ｐ１１、及び第（ｎ＋５）ゲートラインＧＬｎ＋５と第（ｍ＋３）データラインＤＬｍ＋３に接続された第１２画素Ｐ１２を含む。第３画素列Ｈ３で第９画素Ｐ９〜第１２画素Ｐ１２の接続構造は繰り返される。
第４画素列Ｈ４は、第（ｎ＋６）ゲートラインＧＬｎ＋６と第ｍデータラインＤＬｍに接続された第１３画素Ｐ１３、第（ｎ＋６）ゲートラインＧＬｎ＋６と第（ｍ＋１）データラインＤＬｍ＋１に接続された第１４画素Ｐ１４、第（ｎ＋７）ゲートラインＧＬｎ＋７と第（ｍ＋１）データラインＤＬｍ＋１に接続された第１５画素Ｐ１５、及び第（ｎ＋７）ゲートラインＧＬｎ＋７と第（ｍ＋２）データラインＤＬｍ＋２に接続された第１６画素Ｐ１６を含む。第４画素列Ｈ４で第１３画素Ｐ１３〜第１６画素Ｐ１６の接続構造は繰り返される。
第１画素Ｐ１、第５画素Ｐ５、第９画素Ｐ９、及び第１３画素Ｐ１３は、互いに同一列上に配置されて同一の第１色を有し、第２画素Ｐ２、第６画素Ｐ６、第１０画素Ｐ１０、及び第１４画素Ｐ１４は、互いに同一列上に配置されて第１色と異なる第２色を有する。第３画素Ｐ３、第７画素Ｐ７、第１１画素Ｐ１１、及び第１５画素Ｐ１５は、互いに同一列上に配置されて第１、第２色と異なる第３色を有し、第４画素Ｐ４、第８画素Ｐ８、第１２画素Ｐ１２、及び第１６画素Ｐ１６は、互いに同一列上に配置されて第１色を有する。ここで、第１色は青色Ｂであり、第２色は赤色Ｒであり、第３色は緑色Ｇであることができる。
第１画素Ｐ１、第５画素Ｐ５、第９画素Ｐ９、及び第１３画素Ｐ１３、並びに第２画素Ｐ２、第６画素Ｐ６、第１０画素Ｐ１０、及び第１４画素Ｐ１４は、第（ｍ＋１）データラインＤＬｍ＋１を中心に両側に互いに対称して配置され、第３画素Ｐ３、第７画素Ｐ７、第１１画素Ｐ１１、及び第１５画素Ｐ１５、並びに第４画素Ｐ４、第８画素Ｐ８、第１２画素Ｐ１２、及び第１６画素Ｐ１６は、第（ｍ＋２）データラインＤＬｍ＋２を中心に両側に互いに対称して配置される。
各データライン（ＤＬｍ〜ＤＬｍ＋６）には互いに反対の極性のデータ電圧が印加される。詳しくは、各データライン（ＤＬｍ〜ＤＬｍ＋６）にはフレーム単位で反転された極性のデータ電圧が印加される。例えば、一番目のフレームの間、第ｍデータラインＤＬｍ〜第（ｍ＋６）データラインＤＬｍ＋６に（−、＋、−、＋、−、＋、−）のデータ電圧が受信される場合、２番目のフレームの間には第ｍデータラインＤＬｍ〜第（ｍ＋６）データラインＤＬｍ＋６には（＋、−、＋、−、＋、−、＋）のデータ電圧が受信される。表示パネル１００Ｂは、上記のような画素構造によって表示パネル１００Ｂの第１辺方向に２ドット反転され、第２辺方向に１ドット反転されて、２×１のドット反転方式で駆動される。
本実施形態による画素構造及び反転駆動方式によって第１画素列Ｈ１の画素のキックバック電圧偏差は、第３画素列Ｈ３の画素によって補償され、第２画素列Ｈ２の画素のキックバック電圧偏差は、第４画素列Ｈ４の画素によって補償される。
図７において、第（ｎ＋１）ゲートラインＧＬｎ＋１、第ｎゲートラインＧＬｎ、第（ｎ＋３）ゲートラインＧＬｎ＋３、第（ｎ＋２）ゲートラインＧＬｎ＋２などが第２方向Ｄ２に沿って順次に配置することを説明したが、他の実施形態も可能である。例えば、第ｎゲートラインＧＬｎ、第（ｎ＋１）ゲートラインＧＬｎ＋１、第（ｎ＋２）ゲートラインＧＬｎ＋２、第（ｎ＋３）ゲートラインＧＬｎ＋３などが第２方向Ｄ２に沿って順次に配置することもできる。
図８は、図７の画素に充電される画素電圧の電圧対時間を示すグラフである。
本実施形態による画素構造及び反転駆動方式によってキックバック電圧偏差が除去される原理を以下に説明する。
図７において、２番目縦画素列に配置された青色Ｂ画素のキックバック電圧偏差が除去される原理を例として説明する。
図７及び図８を参照すると、第１青色画素は、第ｎゲートラインＧＬｎ及び第（ｎ＋１）データラインＧＬｎ＋１とのうち、後にターンオンする第（ｎ＋１）ゲートラインＧＬｎ＋１に接続されてキックバック電圧の影響を１回受ける反面、第３青色画素は、第（ｎ＋４）ゲートラインＧＬｎ＋４及び第（ｎ＋５）ゲートラインＧＬｎ＋５のうち、先にターンオンする第（ｎ＋４）ゲートラインＧＬｎ＋４に接続されてキックバック電圧の影響を２回受ける。
これによって、第１青色画素には正基準電圧＋ＰＶより高い第１画素電圧ＰＶ１が充電され、第３青色画素には正基準電圧＋ＰＶより低い第３画素電圧ＰＶ３が充電される。つまり、第１青色画素の不足画素電圧が第３青色画素に充電された画素電圧によって補償される。
このような原理で、第２青色画素は、第（ｎ＋２）ゲートラインＧＬｎ＋２及び第（ｎ＋３）ゲートラインＧＬｎ＋３のうち、後にターンオンする第（ｎ＋３）ゲートラインＧＬｎ＋３に接続されてキックバック電圧の影響を１回受ける反面、第４青色画素の場合、第（ｎ＋６）ゲートラインＧＬｎ＋６及び第（ｎ＋７）ゲートラインＧＬｎ＋７のうち、先にターンオンする第（ｎ＋６）ゲートラインＧＬｎ＋６に接続されてキックバック電圧の影響を２回受ける。
これによって第２青色画素には負基準電圧−ＰＶより高い第２画素電圧ＰＶ２が充電され、第４青色画素には負基準電圧−ＰＶより低い第４画素電圧ＰＶ４が充電される。従って、第２青色画素の不足画素電圧が第４緑色画素に充電された画素電圧によって補償される。このような原理で赤色Ｒ及び緑色Ｇ画素間のキックバック電圧偏差も補償される。
本実施形態によれば、赤色Ｒ、緑色Ｇ、及び青色Ｂの全ての画素のキックバック電圧による偏差は、隣接する画素によって補償されるため、縦縞パターンのような不良が発生することを防ぐことができる。
〈第４の実施形態〉
図９は、本発明の第４の実施形態による表示パネルの画素構造を説明するために示す概念図である。
図９を参照すると、表示パネル１００Ｃに複数のゲートライン（ＧＬｎ〜ＧＬｎ＋７）及びゲートライン（ＧＬｎ〜ＧＬｎ＋７）と交差する複数のデータライン（ＤＬｍ〜ＤＬｍ＋６）が形成される。
ゲートライン（ＧＬｎ〜ＧＬｎ＋７）は、表示パネル１００Ｃの第１辺方向である第１方向Ｄ１に延伸し、第１方向Ｄ１と直交する第２方向Ｄ２に配列される。データライン（ＤＬｍ〜ＤＬｍ＋６）は表示パネル１００Ｃの第２辺方向である第２方向Ｄ２に延伸し、第１方向Ｄ１に配列される。
表示パネル１００Ｃは、第１方向Ｄ１に配列された複数の画素列を含む。例えば、表示パネル１００Ｃは、第ｎゲートラインＧＬｎと第（ｎ＋１）ゲートラインＧＬｎ＋１との間に配置された第１画素列Ｈ１、第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｎ＋３）ゲートラインＧＬｎ＋３との間に配置された第２画素列Ｈ２、第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｎ＋５）ゲートラインＧＬｎ＋５との間に配置された第３画素列Ｈ３、及び第（ｎ＋６）ゲートラインＧＬｎ＋６と第（ｎ＋７）ゲートラインＧＬｎ＋７との間に配置された第４画素列Ｈ４を含む。
第１画素列Ｈ１は、第（ｎ＋１）ゲートラインＧＬｎ＋１と第（ｍ＋１）データラインＤＬｍ＋１に接続された第１画素Ｐ１及び第ｎゲートラインＧＬｎと第（ｍ＋２）データラインＤＬｍ＋２に接続された第２画素Ｐ２を含む。第１画素列Ｈ１で第１画素Ｐ１及び第２画素Ｐ２の接続構造は繰り返される。
第２画素列Ｈ２は、第（ｎ＋２）ゲートラインＧＬｎ＋２と第（ｍ＋１）データラインＤＬｍ＋１に接続された第３画素Ｐ３及び第（ｎ＋３）ゲートラインＧＬｎ＋３と第ｍ＋２データラインＤＬｍ＋２に接続された第４画素Ｐ４を含む。第２画素列Ｈ２で第３画素Ｐ３及び第４画素Ｐ４の接続構造は繰り返される。
第３画素列Ｈ３は、第（ｎ＋５）ゲートラインＧＬｎ＋５と第ｍデータラインＤＬｍに接続された第５画素Ｐ５及び第（ｎ＋４）ゲートラインＧＬｎ＋４と第（ｍ＋１）データラインＤＬｍ＋１に接続された第６画素Ｐ６を含む。第３画素列Ｈ３で第５画素Ｐ５及び第６画素Ｐ６の接続構造は繰り返される。
第４画素列Ｈ４は、第（ｎ＋６）ゲートラインＧＬｎ＋６と第ｍデータラインＤＬｍに接続された第７画素Ｐ７及び第（ｎ＋７）ゲートラインＧＬｎ＋７と第（ｍ＋１）データラインＤＬｍ＋１に接続された第８画素Ｐ８を含む。第４画素列Ｈ４で第７画素Ｐ７及び第８画素Ｐ８の接続構造は繰り返される。
各データライン（ＤＬｍ〜ＤＬｍ＋６）には互いに反対の極性のデータ電圧が印加される。詳しくは、各データライン（ＤＬｍ〜ＤＬｍ＋６）にはフレーム単位で反転された極性のデータ電圧が印加される。例えば、一番目のフレームの間、第ｍデータラインＤＬｍ〜第（ｍ＋６）データラインＤＬｍ＋６に（−、＋、−、＋、−、＋、−）のデータ電圧が受信される場合、２番目のフレームの間には第ｍデータラインＤＬｍ〜第（ｍ＋６）データラインＤＬｍ＋６には（＋、−、＋、−、＋、−、＋）のデータ電圧が受信される。表示パネル１００Ｃは、上記のような画素構造によって表示パネル１００Ｃの第１辺方向に２ドット反転され、第２辺方向に２ドット反転されて、２×２のドット反転方式で駆動される。
本実施形態による画素構造及び反転駆動方式によって第１画素列Ｈ１の画素のキックバック電圧偏差は、第３画素列Ｈ３の画素によって補償され、第２画素列Ｈ２の画素のキックバック電圧偏差は、第４画素列Ｈ４の画素によって補償される。
図９において、第（ｎ＋１）ゲートラインＧＬｎ＋１、第ｎゲートラインＧＬｎ、第（ｎ＋３）ゲートラインＧＬｎ＋３、第（ｎ＋２）ゲートラインＧＬｎ＋２などが第２方向Ｄ２に沿って順次に配置することを説明したが、他の実施形態も可能である。例えば、第ｎゲートラインＧＬｎ、第（ｎ＋１）ゲートラインＧＬｎ＋１、第（ｎ＋２）ゲートラインＧＬｎ＋２、第（ｎ＋３）ゲートラインＧＬｎ＋３などが第２方向Ｄ２に沿って順次に配置することもできる。
図１０は、図９の画素に充電される画素電圧の電圧対時間を示すグラフである。
本実施形態による画素構造及び反転駆動方式によってキックバック電圧偏差が除去される原理を以下に説明する。
図９において、３番目縦画素列に配置された赤色画素（Ｒ）のキックバック電圧偏差が除去される原理を例として説明する。
図９及び図１０を参照すると、第１赤色画素は、第ｎゲートラインＧＬｎ及び第（ｎ＋１）デゲートラインＧＬｎ＋１とのうち、先にターンオンする第ｎゲートラインＧＬｎに接続されてキックバック電圧の影響を２回受ける反面、第２赤色画素は、第（ｎ＋２）ゲートラインＧＬｎ＋２及び第（ｎ＋３）ゲートラインＧＬｎ＋３のうち、後にターンオンする第（ｎ＋３）ゲートラインＧＬｎ＋３に接続されてキックバック電圧の影響を１回受ける。
これによって、第１赤色画素には負基準電圧−ＰＶより低い第１画素電圧ＰＶ１が充電され、第２赤色画素には負基準電圧−ＰＶより高い第２画素電圧ＰＶ２が充電される。つまり、第１赤色画素の不足画素電圧が第２赤色画素に充電された画素電圧によって補償される。
このような原理で、第３赤色画素は、第（ｎ＋４）ゲートラインＧＬｎ＋４及び第（ｎ＋５ゲートラインＧＬｎ＋５のうち、先にターンオンする第（ｎ＋４）ゲートラインＧＬｎ＋４に接続されてキックバック電圧の影響を２回受ける反面、第４赤色画素は、第（ｎ＋６）ゲートラインＧＬｎ＋６及び第（ｎ＋７）ゲートラインＧＬｎ＋７のうち、後にターンオンする第（ｎ＋７）ゲートラインＧＬｎ＋７に接続されてキックバック電圧の影響を１回受ける。
これによって、第３赤色画素には正基準電圧＋ＰＶより低い第３画素電圧ＰＶ３が充電され、第４赤色画素には正基準電圧＋ＰＶより高い第４画素電圧ＰＶ４が充電される。従って、第３赤色画素の不足画素電圧が第４赤色画素に充電された画素電圧によって補償される。このような原理で緑色Ｇ及び青色Ｂ画素間のキックバック電圧偏差も補償される。
本実施形態によれば、赤色Ｒ、緑色Ｇ、及び青色Ｂの全ての画素のキックバック電圧による偏差は、隣接する画素によって補償されるため、縦縞パターンのような不良が発生することを防ぐことができる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、液晶表示装置を使用する種々の電子機器に好適に使用される。
１００、１００Ａ、１００Ｂ、１００Ｃ 表示パネル
１１０、１２０、１３０、１４０ （第１〜第４）画素電極
２００ パネル駆動部
２１０ タイミング制御部
２３０ データ駆動部
２５０ ゲート駆動部

Claims (10)

  1. 第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第２画素とを含む第１画素列を含む表示パネルと、
    前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加するデータ駆動部と、
    前記第ｎ及び第（ｎ＋１）ゲートラインにゲート信号を順次に印加するゲート駆動部とを有することを特徴とする表示装置。
  2. 前記表示パネルは、第（ｎ＋２）ゲートラインと前記第ｍデータラインに接続された第３画素と、第（ｎ＋３）ゲートラインと前記第（ｍ＋１）データラインに接続された第４画素とを含む第２画素列と、
    第（ｎ＋４）ゲートラインと前記第（ｍ＋１）データラインに接続された第５画素と、第（ｎ＋５）ゲートラインと前記第（ｍ＋２）データラインに接続された第６画素とを含む第３画素列と、
    第（ｎ＋７）ゲートラインと前記第ｍデータラインに接続された第７画素と、第（ｎ＋６）ゲートラインと前記第（ｍ＋１）データラインに接続された第８画素とを含む第４画素列とをさらに含み、
    前記データ駆動部は、前記第ｍデータラインに前記第２極性のデータ電圧を印加し、
    前記ゲート駆動部は、前記ゲート信号を前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、第（ｎ＋７）ゲートラインの順に印加することを特徴とする請求項１に記載の表示装置。
  3. 前記表示パネルは、第（ｎ＋３）ゲートラインと前記第ｍデータラインに接続された第３画素と、第（ｎ＋２）ゲートラインと前記第（ｍ＋１）データラインに接続された第４画素とを含む第２画素列と、
    第（ｎ＋４）ゲートラインと前記第（ｍ＋１）データラインに接続された第５画素と、第（ｎ＋５）ゲートラインと前記第（ｍ＋２）データラインに接続された第６画素とを含む第３画素列と、
    第（ｎ＋６）ゲートラインと第ｍデータラインに接続された第７画素と、第（ｎ＋７）ゲートラインと前記第（ｍ＋１）データラインに接続された第８画素とを含む第４画素列とをさらに含み、
    前記データ駆動部は、前記第ｍデータラインに前記第２極性のデータ電圧を印加し、
    前記ゲート駆動部は、前記ゲート信号を前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、及び第（ｎ＋７）ゲートラインの順に印加することを特徴とする請求項１に記載の表示装置。
  4. 第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、該第１画素に接続されたゲートラインと第（ｍ＋２）データラインに接続された第２画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第３画素と、第（ｍ＋３）データラインと前記第３画素に接続されたゲートラインに接続された第４画素とを含む第１画素列を含む表示パネルと、
    前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加し、前記第（ｍ＋３）データラインに前記第１極性のデータ電圧を印加するデータ駆動部と、
    前記第ｎ及び第（ｎ＋１）ゲートラインにゲート信号を順次に印加するゲート駆動部とを有することを特徴とする表示装置。
  5. 前記表示パネルは、第（ｎ＋３）ゲートラインと前記第ｍデータラインに接続された第５画素と、前記第（ｎ＋３）ゲートラインと前記第（ｍ＋１）データラインに接続された第６画素と、第（ｎ＋２）ゲートラインと前記第（ｍ＋１）データラインに接続された第７画素と、前記第（ｎ＋２）ゲートラインと前記第（ｍ＋２）データラインに接続された第８画素とを含む第２画素列と、
    第（ｎ＋４）ゲートラインと前記第（ｍ＋１）データラインに接続された第９画素と、前記第（ｎ＋４）ゲートラインと前記第（ｍ＋２）データラインに接続された第１０画素と、第（ｎ＋５）ゲートラインと前記第（ｍ＋２）データラインに接続された第１１画素と、前記第（ｎ＋５）ゲートラインと前記第（ｍ＋３）データラインに接続された第１２画素とを含む第３画素列と、
    第（ｎ＋６）ゲートラインと第ｍデータラインに接続された第１３画素と、前記第（ｎ＋６）ゲートラインと前記第（ｍ＋１）データラインに接続された第１４画素と、第（ｎ＋７）ゲートラインと前記第（ｍ＋１）データラインに接続された第１５画素と、前記第（ｎ＋７）ゲートラインと前記第（ｍ＋２）データラインに接続された第１６画素とを含む第４画素列とをさらに含み、
    前記データ駆動部は、前記ｍデータラインに前記第２極性のデータ電圧を印加し、
    前記ゲート駆動部は、前記ゲート信号を前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、第（ｎ＋７）ゲートラインの順に印加することを特徴とする請求項４に記載の表示装置。
  6. 前記データ駆動部は、前記第ｍ、第（ｍ＋１）、及び第（ｍ＋２）データラインに印加されるデータ電圧の極性をフレーム単位で反転させることを特徴とする請求項５に記載の表示装置。
  7. 第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第２画素とを含む第１画素列と、
    第（ｎ＋２）ゲートラインと第（ｎ＋３）ゲートラインのうちのいずれかの１つと前記第（ｍ＋１）データラインに接続された第３画素と、前記第（ｎ＋２）ゲートラインと前記第（ｎ＋３）ゲートラインのうちの残りのゲートラインと前記第（ｍ＋２）データラインに接続された第４画素とを含む第２画素列と、
    第（ｎ＋４）ゲートラインと第（ｎ＋５）ゲートラインのうちのいずれかの１つと前記第ｍデータラインに接続された第５画素と、前記第（ｎ＋４）ゲートラインと前記第（ｎ＋５）ゲートラインのうちの残りのゲートラインと前記第（ｍ＋１）データラインに接続された第６画素とを含む第３画素列と、
    第（ｎ＋６）ゲートラインと第（ｎ＋７）ゲートラインのうちのいずれかの１つと前記第ｍデータラインに接続された第７画素と、前記第（ｎ＋６）ゲートラインと前記第（ｎ＋７）ゲートラインのうちの残りのゲートラインと前記第（ｍ＋１）データラインに接続された第８画素とを含む第４画素列とを含む表示パネルと、
    前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加するデータ駆動部と、
    前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、第（ｎ＋７）ゲートラインにゲート信号を順次に印加するゲート駆動部とを有することを特徴とする表示装置。
  8. 前記データ駆動部は、前記第ｍ、第（ｍ＋１）、及び第（ｍ＋２）データラインに印加されるデータ電圧の極性をフレーム単位で反転させることを特徴とする請求項７に記載の表示装置。
  9. 第ｎゲートライン（ｎは自然数）と第（ｎ＋１）ゲートラインのうちのいずれかの１つと第（ｍ＋１）データライン（ｍは自然数）に接続された第１画素と、前記第ｎゲートラインと前記第（ｎ＋１）ゲートラインのうちの残りのゲートラインと第（ｍ＋２）データラインに接続された第２画素とを含む第１画素列を形成する段階と、
    前記第（ｍ＋１）データラインに基準電圧に対して第１極性のデータ電圧を印加し、前記第（ｍ＋２）データラインに前記基準電圧に対して第２極性のデータ電圧を印加するデータ駆動部を形成する段階と、
    前記第ｎ及び第（ｎ＋１）ゲートラインにゲート信号を順次に印加するゲート駆動部を形成する段階とを有することを特徴とする表示装置の製造方法。
  10. 第（ｎ＋２）ゲートラインと前記第ｍデータラインに接続された第３画素と、第（ｎ＋３）ゲートラインと前記第（ｍ＋１）データラインに接続された第４画素とを含む第２画素列を形成する段階と、
    第（ｎ＋４）ゲートラインと前記第（ｍ＋１）データラインに接続された第５画素と、第（ｎ＋５）ゲートラインと前記第（ｍ＋２）データラインに接続された第６画素とを含む第３画素列を形成する段階と、
    第（ｎ＋７）ゲートラインと第ｍデータラインに接続された第７画素と、第（ｎ＋６）ゲートラインと前記第（ｍ＋１）データラインに接続された第８画素とを含む第４画素列とを形成する段階をさらに有し、
    前記データ駆動部は、前記第ｍデータラインに前記第２極性のデータ電圧が印加し、
    前記ゲート駆動部は、前記ゲート信号を前記第ｎ、第（ｎ＋１）、第（ｎ＋４）、第（ｎ＋５）、第（ｎ＋２）、第（ｎ＋３）、第（ｎ＋６）、第（ｎ＋７）ゲートラインの順に印加することを特徴とする請求項９に記載の表示装置の製造方法。
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