KR102486413B1 - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

표시 패널은 복수의 픽셀들, 복수의 데이터 라인들, 복수의 게이트 라인들, 게이트 구동 회로 및 복수의 단자들을 포함한다. 픽셀들은 픽셀 행들 및 픽셀 열들을 형성하도록 배열된다. 데이터 라인들은 픽셀 열들과 평행한 제1 방향으로 연장되며, 하나의 픽셀 행 내에 포함되고 서로 인접한 적어도 두 개의 픽셀들과 각각 연결된다. 게이트 라인들은 픽셀 행들과 평행한 제2 방향으로 연장되며, 하나의 픽셀 행 내에 포함되는 적어도 하나의 픽셀과 각각 연결되고, 서로 인접한 두 개의 픽셀 행들 사이에 적어도 두 개가 배열된다. 게이트 구동 회로는 게이트 라인들을 구동하는 게이트 신호들을 발생한다. 단자들은 게이트 신호들을 수신하여 게이트 라인들에 전달한다. 단자들 중 일부와 게이트 라인들 중 일부는 교차 연결 구조(cross-coupled structure)를 가지도록 연결된다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명은 영상 표시에 관한 것으로서, 더욱 상세하게는 표시 패널 및 상기 표시 패널을 포함하는 표시 장치에 관한 것이다.
대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
상기와 같은 표시 장치들은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들이 형성된 표시 패널과, 상기 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동 회로와, 상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동 회로를 포함한다. 최근에는 데이터 라인들의 개수를 감소시키기 위한 표시 패널 구조가 연구되고 있으며, 상기와 같은 표시 패널 구조에서 표시 품질을 향상시키기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 과도한 설계 변경 없이 표시 품질을 향상시킬 수 있는 구조를 갖는 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널을 포함하는 표시 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 패널은 복수의 픽셀들, 복수의 데이터 라인들, 복수의 게이트 라인들, 게이트 구동 회로 및 복수의 단자들을 포함한다. 상기 복수의 픽셀들은 복수의 픽셀 행들 및 복수의 픽셀 열들을 형성하도록 배열된다. 상기 복수의 데이터 라인들은 상기 복수의 픽셀 열들과 평행한 제1 방향으로 연장되며, 하나의 픽셀 행 내에 포함되고 서로 인접한 적어도 두 개의 픽셀들과 각각 연결된다. 상기 복수의 게이트 라인들은 상기 복수의 픽셀 행들과 평행한 제2 방향으로 연장되며, 하나의 픽셀 행 내에 포함되는 적어도 하나의 픽셀과 각각 연결되고, 서로 인접한 두 개의 픽셀 행들 사이에 적어도 두 개가 배열된다. 상기 게이트 구동 회로는 상기 복수의 게이트 라인들을 구동하는 복수의 게이트 신호들을 발생한다. 상기 복수의 단자들은 상기 복수의 게이트 신호들을 수신하여 상기 복수의 게이트 라인들에 전달한다. 상기 복수의 단자들 중 일부와 상기 복수의 게이트 라인들 중 일부는 교차 연결 구조(cross-coupled structure)를 가지도록 연결된다.
일 실시예에서, 상기 복수의 게이트 라인들은 상기 제1 방향을 따라 순차적으로 배열되는 제1, 제2, 제3, 제4, 제5 및 제6 게이트 라인들을 포함할 수 있다. 상기 복수의 단자들은 상기 복수의 게이트 신호들 중 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들을 순차적으로 수신하는 제1, 제2, 제3, 제4, 제5 및 제6 단자들을 포함할 수 있다. 상기 제1 단자는 상기 제1 게이트 라인과 연결되고, 상기 제2 단자는 상기 제3 게이트 라인과 연결되고, 상기 제3 단자는 상기 제5 게이트 라인과 연결되고, 상기 제4 단자는 상기 제2 게이트 라인과 연결되고, 상기 제5 단자는 상기 제4 게이트 라인과 연결되며, 상기 제6 단자는 상기 제6 게이트 라인과 연결될 수 있다.
일 실시예에서, 상기 표시 패널은 제1 연결 패턴, 제2 연결 패턴, 제3 연결 패턴, 제4 연결 패턴, 제5 연결 패턴 및 제6 연결 패턴을 더 포함할 수 있다. 상기 제1 연결 패턴은 상기 제1 단자와 상기 제1 게이트 라인을 연결할 수 있다. 상기 제2 연결 패턴은 상기 제2 단자와 상기 제3 게이트 라인을 연결할 수 있다. 상기 제3 연결 패턴은 상기 제3 단자와 연결되는 배선과 상기 제5 게이트 라인을 연결할 수 있다. 상기 제4 연결 패턴은 상기 제4 단자와 상기 제2 게이트 라인을 연결할 수 있다. 상기 제5 연결 패턴은 상기 제5 단자와 상기 제4 게이트 라인을 연결할 수 있다. 상기 제6 연결 패턴은 상기 제6 단자와 상기 제6 게이트 라인을 연결할 수 있다. 상기 제2 연결 패턴은 상기 제2 게이트 라인과 중첩하고, 상기 제4 및 제5 연결 패턴들은 상기 제3 단자와 연결되는 배선과 중첩할 수 있다.
일 실시예에서, 상기 복수의 픽셀들은 제1 및 제2 픽셀들, 제3 및 제4 픽셀들 및 제5 및 제6 픽셀들을 포함할 수 있다. 상기 제1 및 제2 픽셀들은 상기 복수의 픽셀 행들 중 제1 픽셀 행에 포함되고, 서로 인접하며, 상기 제1 및 제2 게이트 라인들과 각각 연결될 수 있다. 상기 제3 및 제4 픽셀들은 상기 복수의 픽셀 행들 중 상기 제1 픽셀 행과 인접하는 제2 픽셀 행에 포함되고, 서로 인접하고, 상기 제1 및 제2 픽셀들과 인접하며, 상기 제3 및 제4 게이트 라인들과 각각 연결될 수 있다. 상기 제5 및 제6 픽셀들은 상기 복수의 픽셀 행들 중 상기 제2 픽셀 행과 인접하는 제3 픽셀 행에 포함되고, 서로 인접하고, 상기 제3 및 제4 픽셀들과 인접하며, 상기 제5 및 제6 게이트 라인들과 각각 연결될 수 있다.
일 실시예에서, 제1 프레임 영상을 표시하는 제1 프레임 구간에서, 상기 제1 내지 제6 게이트 신호들이 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들의 순서로 순차적으로 활성화되며, 상기 활성화된 제1 내지 제6 게이트 신호들에 기초하여 상기 제1 내지 제6 픽셀들이 제1, 제3, 제5, 제2, 제4 및 제6 픽셀들의 순서로 순차적으로 구동할 수 있다.
일 실시예에서, 상기 제1 내지 제6 게이트 신호들의 활성화 구간들의 일부가 중첩할 수 있다.
일 실시예에서, 상기 제1 프레임 구간 이후에 제2 프레임 영상을 표시하는 제2 프레임 구간에서, 상기 제1 내지 제6 게이트 신호들이 제4, 제5, 제6, 제1, 제2 및 제3 게이트 신호들의 순서로 순차적으로 활성화되며, 상기 활성화된 제1 내지 제6 게이트 신호들에 기초하여 상기 제1 내지 제6 픽셀들이 제2, 제4, 제6, 제1, 제2 및 제3 픽셀들의 순서로 순차적으로 구동할 수 있다.
일 실시예에서, 상기 제2 및 제3 게이트 라인들이 상기 제1 및 제2 픽셀 행들 사이에 배열되고, 상기 제4 및 제5 게이트 라인들이 상기 제2 및 제3 픽셀 행들 사이에 배열될 수 있다.
일 실시예에서, 상기 제1 및 제2 게이트 라인들이 상기 제1 및 제2 픽셀 행들 사이에 배열되고, 상기 제3 및 제4 게이트 라인들이 상기 제2 및 제3 픽셀 행들 사이에 배열될 수 있다.
일 실시예에서, 상기 복수의 데이터 라인들은 서로 인접하는 제1 및 제2 데이터 라인들을 포함할 수 있다. 상기 제1, 제2, 제5 및 제6 픽셀들은 상기 제1 데이터 라인과 연결되고, 상기 제3 및 제4 픽셀들은 상기 제2 데이터 라인과 연결될 수 있다.
일 실시예에서, 상기 복수의 게이트 라인들은 상기 제1 방향을 따라 순차적으로 배열되는 제1 내지 제6n(n은 2 이상의 자연수) 게이트 라인들을 포함할 수 있다. 상기 복수의 단자들은 상기 복수의 게이트 신호들 중 제1 내지 제6n 게이트 신호들을 순차적으로 수신하는 제1 내지 제6n 단자들을 포함할 수 있다. 상기 제1 내지 제6n 단자들 중 제k(k는 1 이상 3n 이하의 자연수) 단자는 제(2k-1) 게이트 라인과 연결되며, 상기 제1 내지 제6n 단자들 중 제m(m은 (3n+1) 이상 6n 이하의 자연수) 단자는 제(m-3n)*2 게이트 라인과 연결될 수 있다.
일 실시예에서, 상기 복수의 픽셀들은 상기 표시 패널의 표시 영역에 배치되며, 상기 게이트 구동 회로 및 상기 복수의 단자들은 상기 표시 영역을 둘러싸는 주변 영역에 배치될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 게이트 구동 회로 및 표시 패널을 포함한다. 상기 게이트 구동 회로는 복수의 게이트 신호들을 발생한다. 상기 표시 패널은 상기 게이트 구동 회로와 연결된다. 상기 표시 패널은 복수의 픽셀들, 복수의 데이터 라인들, 복수의 게이트 라인들 및 복수의 단자들을 포함한다. 상기 복수의 픽셀들은 복수의 픽셀 행들 및 복수의 픽셀 열들을 형성하도록 배열된다. 상기 복수의 데이터 라인들은 상기 복수의 픽셀 열들과 평행한 제1 방향으로 연장되며, 하나의 픽셀 행 내에 포함되고 서로 인접한 적어도 두 개의 픽셀들과 각각 연결된다. 상기 복수의 게이트 라인들은 상기 복수의 픽셀 행들과 평행한 제2 방향으로 연장되며, 하나의 픽셀 행 내에 포함되는 적어도 하나의 픽셀과 각각 연결되고, 서로 인접한 두 개의 픽셀 행들 사이에 적어도 두 개가 배열되고, 상기 복수의 게이트 신호들에 의해 구동된다. 상기 복수의 단자들은 상기 복수의 게이트 신호들을 수신하여 상기 복수의 게이트 라인들에 전달한다. 상기 복수의 단자들 중 일부와 상기 복수의 게이트 라인들 중 일부는 교차 연결 구조(cross-coupled structure)를 가지도록 연결된다.
일 실시예에서, 상기 복수의 게이트 라인들은 상기 제1 방향을 따라 순차적으로 배열되는 제1, 제2, 제3, 제4, 제5 및 제6 게이트 라인들을 포함할 수 있다. 상기 복수의 단자들은 상기 복수의 게이트 신호들 중 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들을 순차적으로 수신하는 제1, 제2, 제3, 제4, 제5 및 제6 단자들을 포함할 수 있다. 상기 제1 단자는 상기 제1 게이트 라인과 연결되고, 상기 제2 단자는 상기 제3 게이트 라인과 연결되고, 상기 제3 단자는 상기 제5 게이트 라인과 연결되고, 상기 제4 단자는 상기 제2 게이트 라인과 연결되고, 상기 제5 단자는 상기 제4 게이트 라인과 연결되며, 상기 제6 단자는 상기 제6 게이트 라인과 연결될 수 있다.
일 실시예에서, 상기 표시 패널은 제1 연결 패턴, 제2 연결 패턴, 제3 연결 패턴, 제4 연결 패턴, 제5 연결 패턴 및 제6 연결 패턴을 더 포함할 수 있다. 상기 제1 연결 패턴은 상기 제1 단자와 상기 제1 게이트 라인을 연결할 수 있다. 상기 제2 연결 패턴은 상기 제2 단자와 상기 제3 게이트 라인을 연결할 수 있다. 상기 제3 연결 패턴은 상기 제3 단자와 연결되는 배선과 상기 제5 게이트 라인을 연결할 수 있다. 상기 제4 연결 패턴은 상기 제4 단자와 상기 제2 게이트 라인을 연결할 수 있다. 상기 제5 연결 패턴은 상기 제5 단자와 상기 제4 게이트 라인을 연결할 수 있다. 상기 제6 연결 패턴은 상기 제6 단자와 상기 제6 게이트 라인을 연결할 수 있다. 상기 제2 연결 패턴은 상기 제2 게이트 라인과 중첩하고, 상기 제4 및 제5 연결 패턴들은 상기 제3 단자와 연결되는 배선과 중첩할 수 있다.
일 실시예에서, 상기 복수의 픽셀들은 제1 및 제2 픽셀들, 제3 및 제4 픽셀들 및 제5 및 제6 픽셀들을 포함할 수 있다. 상기 제1 및 제2 픽셀들은 상기 복수의 픽셀 행들 중 제1 픽셀 행에 포함되고, 서로 인접하며, 상기 제1 및 제2 게이트 라인들과 각각 연결될 수 있다. 상기 제3 및 제4 픽셀들은 상기 복수의 픽셀 행들 중 상기 제1 픽셀 행과 인접하는 제2 픽셀 행에 포함되고, 서로 인접하고, 상기 제1 및 제2 픽셀들과 인접하며, 상기 제3 및 제4 게이트 라인들과 각각 연결될 수 있다. 상기 제5 및 제6 픽셀들은 상기 복수의 픽셀 행들 중 상기 제2 픽셀 행과 인접하는 제3 픽셀 행에 포함되고, 서로 인접하고, 상기 제3 및 제4 픽셀들과 인접하며, 상기 제5 및 제6 게이트 라인들과 각각 연결될 수 있다.
일 실시예에서, 제1 프레임 영상을 표시하는 제1 프레임 구간에서, 상기 제1 내지 제6 게이트 신호들이 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들의 순서로 순차적으로 활성화되며, 상기 활성화된 제1 내지 제6 게이트 신호들에 기초하여 상기 제1 내지 제6 픽셀들이 제1, 제3, 제5, 제2, 제4 및 제6 픽셀들의 순서로 순차적으로 구동할 수 있다.
일 실시예에서, 상기 제1 프레임 구간 이후에 제2 프레임 영상을 표시하는 제2 프레임 구간에서, 상기 제1 내지 제6 게이트 신호들이 제4, 제5, 제6, 제1, 제2 및 제3 게이트 신호들의 순서로 순차적으로 활성화되며, 상기 활성화된 제1 내지 제6 게이트 신호들에 기초하여 상기 제1 내지 제6 픽셀들이 제2, 제4, 제6, 제1, 제2 및 제3 픽셀들의 순서로 순차적으로 구동할 수 있다.
일 실시예에서, 상기 제2 및 제3 게이트 라인들이 상기 제1 및 제2 픽셀 행들 사이에 배열되고 상기 제4 및 제5 게이트 라인들이 상기 제2 및 제3 픽셀 행들 사이에 배열되거나, 상기 제1 및 제2 게이트 라인들이 상기 제1 및 제2 픽셀 행들 사이에 배열되고 상기 제3 및 제4 게이트 라인들이 상기 제2 및 제3 픽셀 행들 사이에 배열될 수 있다.
일 실시예에서, 상기 복수의 게이트 라인들은 상기 제1 방향을 따라 순차적으로 배열되는 제1 내지 제6n(n은 2 이상의 자연수) 게이트 라인들을 포함할 수 있다. 상기 복수의 단자들은 상기 복수의 게이트 신호들 중 제1 내지 제6n 게이트 신호들을 순차적으로 수신하는 제1 내지 제6n 단자들을 포함할 수 있다. 상기 제1 내지 제6n 단자들 중 제k(k는 1 이상 3n 이하의 자연수) 단자는 제(2k-1) 게이트 라인과 연결되며, 상기 제1 내지 제6n 단자들 중 제m(m은 (3n+1) 이상 6n 이하의 자연수) 단자는 제(m-3n)*2 게이트 라인과 연결될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 표시 패널 및 이를 포함하는 표시 장치는, 데이터 라인들이 픽셀의 단변 길이 방향과 평행하도록 배치됨으로써 데이터 라인들의 개수가 감소될 수 있으며, 하나의 픽셀 행에 포함되고 서로 인접한 적어도 두 개의 픽셀들이 하나의 데이터 라인을 공유함으로써, 데이터 라인들의 개수가 감소될 수 있다. 또한, 상기와 같은 구조를 가지는 경우에 복수의 단자들 중 일부와 복수의 게이트 라인들 중 일부를 교차 연결시킴으로써, 과도한 설계 변경 없이 게이트 라인들의 구동 순서를 효과적으로 변경할 수 있다.
도 1 및 2는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도들이다.
도 3은 본 발명의 실시예들에 따른 표시 패널의 일부분의 일 예를 나타내는 도면이다.
도 4a, 4b, 5a, 5b는 본 발명의 실시예들에 따른 표시 패널의 배선 연결 구조를 설명하기 위한 도면들이다.
도 6a, 6b, 7a 및 7b는 본 발명의 실시예들에 따른 표시 패널의 구동 방법을 설명하기 위한 도면들이다.
도 8, 9, 10 및 11은 본 발명의 실시예들에 따른 표시 패널의 일부분의 예들을 나타내는 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 및 2는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도들이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어 회로(200), 게이트 구동 회로(300) 및 데이터 구동 회로(400)를 포함한다.
표시 패널(100)은 출력 영상 데이터(DAT)에 기초하여 구동(즉, 영상을 표시)한다. 표시 패널(100)은 복수의 픽셀들(PX), 복수의 데이터 라인들(DL), 복수의 게이트 라인들(GL) 및 복수의 단자들(120)을 포함한다.
복수의 픽셀들(PX)은 복수의 픽셀 행들(PR) 및 복수의 픽셀 열들(PC)을 형성하도록 매트릭스 형태로 배열된다. 복수의 픽셀 행들(PR) 각각은 제1 방향(DR1)을 따라 형성되고, 복수의 픽셀 열들(PC) 각각은 제1 방향(DR1)과 교차하는(예를 들어, 직교하는) 제2 방향(DR2)을 따라 형성된다. 예를 들어, 제1 방향(DR1)은 하나의 픽셀의 장변 길이 방향일 수 있고, 제2 방향(DR2)은 하나의 픽셀의 단변 길이 방향일 수 있다. 복수의 픽셀들(PX) 각각은 복수의 게이트 라인들(GL) 중 하나 및 복수의 데이터 라인들(DL) 중 하나와 전기적으로 연결된다.
복수의 데이터 라인들(DL)은 복수의 픽셀 열들(PC)과 평행한 제2 방향(DR2)으로 연장된다. 복수의 데이터 라인들(DL)은 데이터 구동 회로(400)에서 발생되는 복수의 데이터 전압들에 의해 구동된다. 복수의 데이터 라인들(DL) 각각은 하나의 픽셀 행에 포함되고 서로 인접한 적어도 두 개의 픽셀들과 연결된다. 구체적으로, 복수의 데이터 라인들(DL)은 적어도 두 개의 픽셀 열들마다 배열될 수 있고, 하나의 픽셀 행에 포함되고 서로 인접한 적어도 두 개의 픽셀들이 하나의 데이터 라인을 공유하여, 상기 하나의 데이터 라인을 통해 데이터 전압을 수신할 수 있다.
복수의 게이트 라인들(GL)은 복수의 픽셀 행들(PR)과 평행한 제1 방향(DR1)으로 연장된다. 복수의 게이트 라인들(GL)은 게이트 구동 회로(300)에서 발생되는 복수의 게이트 신호들에 의해 구동된다. 복수의 게이트 라인들(GL) 각각은 하나의 픽셀 행에 포함되는 적어도 하나의 픽셀과 연결되며, 이 때 서로 인접한 두 개의 픽셀 행들 사이에 적어도 두 개의 게이트 라인들이 배열된다. 구체적으로, 하나의 픽셀 행에 포함되는 픽셀들은 서로 인접한 적어도 두 개의 게이트 라인들과 연결되어, 상기 적어도 두 개의 게이트 라인들을 통해 게이트 신호를 수신할 수 있다.
복수의 단자들(120)은 게이트 구동 회로(300)로부터 상기 복수의 게이트 신호들을 수신하여 복수의 게이트 라인들(GL)에 전달한다. 복수의 단자들(120) 각각은 복수의 게이트 라인들(GL) 중 하나와 전기적으로 연결된다. 이 때, 복수의 단자들(120) 중 일부와 복수의 게이트 라인들(GL) 중 일부의 연결 구조는 교차 연결 구조(cross-coupled structure)일 수 있다. 상기 교차 연결 구조에 대해서는 도 3, 4a, 4b 등을 참조하여 후술하도록 한다.
일 실시예에서, 복수의 픽셀들(PX)은 표시 패널(100)의 표시 영역에 배치될 수 있고, 복수의 단자들(120)은 상기 표시 영역을 둘러싸는 표시 패널(100)의 주변 영역에 배치될 수 있다. 예를 들어, 복수의 단자들(120)은 표시 패널(100)의 제1 변(예를 들어, 좌측 단변)에 인접하도록 상기 주변 영역에 배치될 수 있다.
타이밍 제어 회로(200)는 표시 패널(100)의 동작을 제어하며, 게이트 구동 회로(300) 및 데이터 구동 회로(400)의 동작을 제어한다. 타이밍 제어 회로(200)는 외부의 장치(예를 들어, 그래픽 처리 장치)로부터 입력 영상 데이터(IDAT) 및 입력 제어 신호(ICONT)를 수신한다. 입력 영상 데이터(IDAT)는 복수의 픽셀들(PX)에 대한 픽셀 데이터들을 포함할 수 있다. 입력 제어 신호(ICONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
타이밍 제어 회로(200)는 입력 영상 데이터(IDAT)에 기초하여 출력 영상 데이터(DAT)를 발생한다. 예를 들어, 타이밍 제어 회로(200)는 입력 영상 데이터(IDAT)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(Adaptive Color Correction; ACC) 및/또는 능동 커패시턴스 보상(Dynamic Capacitance Compensation; DCC) 등을 수행하여 출력 영상 데이터(DAT)를 발생할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 제1 제어 신호(GCONT) 및 제2 제어 신호(DCONT)를 발생한다. 제1 제어 신호(GCONT)는 수직 개시 신호, 게이트 클럭 신호 등을 포함할 수 있다. 제2 제어 신호(DCONT)는 수평 개시 신호, 데이터 클럭 신호, 극성 제어 신호, 데이터 로드 신호 등을 포함할 수 있다.
게이트 구동 회로(300)는 제1 제어 신호(GCONT)에 기초하여 상기 복수의 게이트 신호들을 발생한다. 게이트 구동 회로(300)는 상기 복수의 게이트 신호들을 순차적으로 출력할 수 있다. 예를 들어, 게이트 구동 회로(300)는 복수의 쉬프트 레지스터들을 포함하여 구현될 수 있다.
데이터 구동 회로(400)는 제2 제어 신호(DCONT) 및 디지털 형태의 출력 영상 데이터(DAT)에 기초하여 아날로그 형태의 상기 복수의 데이터 전압들을 발생한다. 데이터 구동 회로(400)는 상기 복수의 데이터 전압들을 순차적으로 출력할 수 있다. 예를 들어, 데이터 구동 회로(400)는 쉬프트 레지스터, 데이터 래치, 디지털-아날로그 컨버터 및 출력 버퍼를 포함하여 구현될 수 있다.
도 2를 참조하면, 표시 장치(10a)는 표시 패널(100a), 타이밍 제어 회로(200), 게이트 구동 회로(300a) 및 데이터 구동 회로(400)를 포함하며, 인쇄 회로 기판(printed circuit board: PCB)(201) 및 연성 회로 기판(flexible PCB; FPCB)(401)을 더 포함할 수 있다.
게이트 구동 회로(300a)가 표시 패널(100a)에 포함되고, 인쇄 회로 기판(201) 및 연성 회로 기판(401)을 더 포함하는 것을 제외하면, 도 2의 표시 장치(10a)는 도 1의 표시 장치(10)와 실질적으로 동일할 수 있다.
게이트 구동 회로(300a)는 표시 패널(100a) 상에 집적(integrated)되는 비정질 실리콘 게이트(amorphous silicon gate; ASG) 구동부일 수 있다. 일 실시예에서, 게이트 구동 회로(300a) 및 복수의 단자들(120)은, 복수의 픽셀들(PX)이 배치되는 표시 패널(100a)의 표시 영역을 둘러싸는 표시 패널(100a)의 주변 영역에 배치될 수 있다. 예를 들어, 게이트 구동 회로(300a)는 표시 패널(100a)의 제1 변(예를 들어, 좌측 단변)에 인접하도록 상기 주변 영역에 배치될 수 있고, 복수의 단자들(120)은 게이트 구동 회로(300a)와 상기 표시 영역 사이의 상기 주변 영역에 배치될 수 있다.
타이밍 제어 회로(200)는 인쇄 회로 기판(201) 상에 부착될 수 있고, 데이터 구동 회로(400)는 연성 회로 기판(401) 상에 부착될 수 있다. 연성 회로 기판(401)은 인쇄 회로 기판(201)과 표시 패널(100a)을 전기적으로 연결할 수 있다. 예를 들어, 이방성 도전 필름(anisotropic conductive film: ACF)에 의해 인쇄 회로 기판(201)과 연성 회로 기판(401)이 전기적으로 연결될 수 있고 연성 회로 기판(401)과 표시 패널(100a)이 전기적으로 연결될 수 있다. 예를 들어, 연성 회로 기판(401)은 상기 표시 패널(100a)의 제1 변과 만나는 표시 패널(100a)의 제2 변(예를 들어, 상측 장변)에 인접하도록 부착될 수 있다. 다시 말하면, 데이터 구동 회로(400)는 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(100a)에 연결될 수 있다.
도 2에서는 하나의 데이터 구동 회로(400) 및 하나의 연성 회로 기판(401)을 도시하였으나, 실시예에 따라서 데이터 구동 회로(400)는 복수의 칩들로 구현될 수 있다. 이 경우, 상기 복수의 데이터 구동 회로 칩들이 부착되는 연성 회로 기판의 개수는 상기 데이터 구동 회로 칩의 개수보다 작거나 같을 수 있다.
도시하지는 않았지만, 실시예에 따라서 데이터 구동 회로(400) 또한 표시 패널(100a) 상에 집적될 수도 있다.
본 발명의 실시예들에 따른 표시 패널(100, 100a)에서는, 데이터 라인들(DL)이 픽셀의 단변 길이 방향과 평행하도록 배치됨으로써 데이터 라인들(DL)의 개수가 감소될 수 있으며, 하나의 픽셀 행에 포함되고 서로 인접한 적어도 두 개의 픽셀들이 하나의 데이터 라인을 공유함으로써, 데이터 라인들(DL)의 개수가 감소될 수 있다. 또한, 상기와 같은 구조를 가지는 표시 패널(100, 100a)에서 복수의 단자들(120) 중 일부와 복수의 게이트 라인들(GL) 중 일부를 교차 연결시킴으로써, 과도한 설계 변경 없이 게이트 라인들(GL)의 구동 순서를 효과적으로 변경할 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 패널의 일부분의 일 예를 나타내는 도면이다.
도 3을 참조하면, 표시 패널은 제1 내지 제6 게이트 라인들(GL1, GL2, GL3, GL4, GL5, GL6), 제1 및 제2 데이터 라인들(DL1, DL2), 제1 내지 제6 픽셀들(P11, P12, P13, P14, P15, P16), 및 제1 내지 제6 단자들(120a, 120b, 120c, 120d, 120e, 120f)을 포함할 수 있다. 제1 내지 제6 픽셀들(P11~P16)은 하나의 제1 반복 픽셀 그룹(RPG1)을 형성할 수 있다.
제1 내지 제6 게이트 라인들(GL1~GL6)은 제1 방향(DR1)으로 연장될 수 있고, 제2 방향(DR2)을 따라 서로 인접하여 순차적으로 배열될 수 있다. 제1 및 제2 데이터 라인들(DL1, DL2)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)을 따라 서로 인접하여 순차적으로 배열될 수 있다.
제1 내지 제6 픽셀들(P11~P16) 각각은 하나의 픽셀 행 및 하나의 픽셀 열에 포함될 수 있다. 예를 들어, 제1 및 제2 픽셀들(P11, P12)은 제1 픽셀 행에 포함될 수 있고, 서로 인접할 수 있다. 제3 및 제4 픽셀들(P13, P14)은 상기 제1 픽셀 행과 인접하는 제2 픽셀 행에 포함될 수 있고, 서로 인접할 수 있으며, 제1 및 제2 픽셀들(P11, P12)과 인접할 수 있다. 제5 및 제6 픽셀들(P15, P16)은 상기 제2 픽셀 행과 인접하는 제3 픽셀 행에 포함될 수 있고, 서로 인접할 수 있으며, 제3 및 제4 픽셀들(P13, P14)과 인접할 수 있다. 제1, 제3 및 제5 픽셀들(P11, P13, P15)은 제1 픽셀 열에 포함될 수 있고, 제2, 제4 및 제6 픽셀들(P12, P14, P16)은 상기 제1 픽셀 열과 인접하는 제2 픽셀 열에 포함될 수 있다.
제1 내지 제6 픽셀들(P11~P16) 각각은 제1 내지 제6 게이트 라인들(GL1~GL6) 중 하나 및 제1 및 제2 데이터 라인들(DL1, DL2) 중 하나와 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 픽셀들(P11, P12)은 제1 데이터 라인(DL1)과 연결될 수 있으며, 제1 및 제2 게이트 라인들(GL1, GL2)과 각각 연결될 수 있다. 제3 및 제4 픽셀들(P13, P14)은 제2 데이터 라인(DL2)과 연결될 수 있으며, 제3 및 제4 게이트 라인들(GL3, GL4)과 각각 연결될 수 있다. 제5 및 제6 픽셀들(P15, P16)은 제1 데이터 라인(DL1)과 연결될 수 있으며, 제5 및 제6 게이트 라인들(GL5, GL6)과 각각 연결될 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2)은 상기 제1 픽셀 행에 포함되는 픽셀들(P11, P12)과 연결될 수 있으며, 상기 제1 픽셀 행을 기준으로 제1 측(예를 들어, 상측) 및 제2 측(예를 들어, 하측)에 각각 배치될 수 있다. 이 경우, 제1 게이트 라인(GL1)은 상기 제1 픽셀 행에 대한 상측(top) 게이트 라인으로 불릴 수 있고, 제2 게이트 라인(GL2)은 상기 제1 픽셀 행에 대한 하측(bottom) 게이트 라인으로 불릴 수 있다. 이와 유사하게, 제3 및 제5 게이트 라인들(GL3, GL5)도 상기 상측 게이트 라인으로 불릴 수 있고, 제4 및 제6 게이트 라인들(GL4, GL6)도 상기 하측 게이트 라인으로 불릴 수 있다.
일 실시예에서, 제2 및 제3 게이트 라인들(GL2, GL3)이 상기 제1 및 제2 픽셀 행들 사이에 배열될 수 있고, 제4 및 제5 게이트 라인들(GL4, GL5)이 상기 제2 및 제3 픽셀 행들 사이에 배열될 수 있다.
도 3에서, 제1, 제3 및 제5 픽셀들(P11, P13, P15)과 중첩하도록 도시된 검정색 사각형(■)들 각각은 상기 상측 게이트 라인과 연결되는 스위칭 소자(예를 들어, 트랜지스터)를 나타낼 수 있고, 제2, 제4 및 제6 픽셀들(P12, P14, P16)과 중첩하도록 도시된 흰색 사각형(□)들 각각은 상기 하측 게이트 라인과 연결되는 스위칭 소자를 나타낼 수 있다. 도 3의 실시예에서, 상기 트랜지스터들이 상기 제1 및 제2 픽셀 열들 사이에 배치될 수 있으며, 이에 따라 상기 트랜지스터들과 데이터 라인들(DL1, DL2)을 연결하는 배선들의 길이가 모두 실질적으로 동일하도록 형성될 수 있다.
제1 내지 제6 단자들(120a~120f)은 제1 내지 제6 게이트 신호들(G1, G2, G3, G4, G5, G6)을 순차적으로 수신할 수 있다. 제1 내지 제6 게이트 라인들(GL1~GL6)과 유사하게, 제1 내지 제6 단자들(120a~120f)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다.
일 실시예에서, 제1 단자(120a)는 제1 게이트 라인(GL1)과 연결될 수 있고, 제2 단자(120b)는 제3 게이트 라인(GL3)과 연결될 수 있고, 제3 단자(120c)는 제5 게이트 라인(GL5)과 연결될 수 있고, 제4 단자(120d)는 제2 게이트 라인(GL2)과 연결될 수 있고, 제5 단자(120e)는 제4 게이트 라인(GL4)과 연결될 수 있으며, 제6 단자(120f)는 제6 게이트 라인(GL6)과 연결될 수 있다. 다시 말하면, 제1 내지 제6 단자들(120a~120f) 중에서 첫 번째 단자(120a) 및 마지막 단자(120f)를 제외한 중간 단자들(120b, 120c, 120d, 120e)과 제1 내지 제6 게이트 라인들(GL1~GL6) 중에서 첫 번째 게이트 라인(GL1) 및 마지막 게이트 라인(GL6)을 제외한 중간 게이트 라인들(GL2, GL3, GL4, GL5)이 교차 연결될 수 있다. 도 3의 실시예에서, 상기와 같은 교차 연결 구조에 의해 총 세 곳의 배선 중첩 부분들(A, B, C)이 발생될 수 있다.
상기와 같은 교차 연결 구조에 의해, 제1 게이트 신호(G1)는 제1 게이트 라인(GL1)에 인가될 수 있고, 제2 게이트 신호(G2)는 제3 게이트 라인(GL3)에 인가될 수 있고, 제3 게이트 신호(G3)는 제5 게이트 라인(GL5)에 인가될 수 있고, 제4 게이트 신호(G4)는 제2 게이트 라인(GL2)에 인가될 수 있고, 제5 게이트 신호(G5)는 제4 게이트 라인(GL4)에 인가될 수 있으며, 제6 게이트 신호(G6)는 제6 게이트 라인(GL6)에 인가될 수 있다.
일 실시예에서, 제1 및 제2 픽셀들(P11, P12)은 적색 광을 출력하는 적색 픽셀일 수 있고, 제3 및 제4 픽셀들(P13, P14)은 녹색 광을 출력하는 녹색 픽셀일 수 있으며, 제5 및 제6 픽셀들(P15, P16)은 청색 광을 출력하는 청색 픽셀일 수 있다.
일 실시예에서, 제1 반복 픽셀 그룹(RPG1)이 제1 방향(DR1) 및 제2 방향(DR2)으로 복수 개 배치되어 본 발명의 실시예들에 따른 표시 패널을 형성할 수 있다. 다른 실시예에서, 제1 반복 픽셀 그룹(RPG1)과 다르게 제1, 제2, 제5 및 제6 픽셀들(P11, P12, P15, P16)이 제2 데이터 라인(DL2)과 연결되고 제3 및 제4 픽셀들(P13, P14)이 제1 데이터 라인(DL1)과 연결되는 제2 반복 픽셀 그룹이 존재할 수 있으며, 제1 반복 픽셀 그룹(RPG1)과 상기 제2 반복 픽셀 그룹이 제1 방향(DR1) 및 제2 방향(DR2)으로 교번적으로 복수 개 배치되어 본 발명의 실시예들에 따른 표시 패널을 형성할 수 있다. 본 발명의 실시예들에 따른 표시 패널에서, 복수의 단자들과 복수의 게이트 라인들의 연결 방식은 도 3에 도시된 연결 방식이 6개 단위로 반복되어 형성될 수 있다.
도 4a, 4b, 5a, 5b는 본 발명의 실시예들에 따른 표시 패널의 배선 연결 구조를 설명하기 위한 도면들이다. 도 4a는 도 3의 게이트 라인들과 단자들의 연결 관계의 일 예를 나타내는 평면도이고, 도 4b는 도 4a의 I-I' 라인을 따라 절단한 단면도이다. 도 5a는 도 3의 게이트 라인들과 단자들의 연결 관계의 다른 예를 나타내는 평면도이고, 도 5b는 도 5a의 II-II' 라인을 따라 절단한 단면도이다. 도 4a 및 5a에서, 배선들 및 패턴들을 제외한 나머지 구성요소들의 도시는 편의상 생략되었다.
도 4a 및 4b를 참조하면, 상기 표시 패널은 제1 내지 제6 게이트 라인들(GL1~GL6) 및 제1 내지 제6 단자들(120a~120f)을 포함할 수 있고, 제1 내지 제6 연결 패턴들(130a, 130b, 130c, 130d, 130e, 130f), 제1 내지 제6 배선들(142a, 142b, 142c, 142d, 142e, 142f) 및 콘택들(132a, 132b, 132c, 132d, 132e, 132f, 134a, 134b, 134c, 134d, 134e, 134f)을 더 포함할 수 있다.
제1 내지 제6 배선들(142a~142f) 각각은 제1 내지 제6 단자들(120a~120f)과 전기적으로 연결될 수 있다.
제1 내지 제6 연결 패턴들(130a~130f) 각각은 제1 내지 제6 단자들(120a~120f) 중 하나와 제1 내지 제6 게이트 라인들(GL1~GL6) 중 하나를 전기적으로 연결할 수 있다. 예를 들어, 제1 연결 패턴(130a)은 제1 단자(120a)와 제1 게이트 라인(GL1)을 전기적으로 연결할 수 있고, 콘택들(132a, 134a)을 통해 제1 배선(142a) 및 제1 게이트 라인(GL1)과 각각 연결될 수 있다. 이와 유사하게, 제2 연결 패턴(130b)은 제2 단자(120b)와 제3 게이트 라인(GL3)을 전기적으로 연결할 수 있고, 콘택들(132b, 134b)을 통해 제2 배선(142b) 및 제3 게이트 라인(GL3)과 각각 연결될 수 있다. 제3 연결 패턴(130c)은 제3 단자(120c)와 제5 게이트 라인(GL5)을 전기적으로 연결할 수 있고, 콘택들(132c, 134c)을 통해 제3 배선(142c) 및 제5 게이트 라인(GL5)과 각각 연결될 수 있다. 제4 연결 패턴(130d)은 제4 단자(120d)와 제2 게이트 라인(GL2)을 전기적으로 연결할 수 있고, 콘택들(132d, 134d)을 통해 제4 배선(142d) 및 제2 게이트 라인(GL2)과 각각 연결될 수 있다. 제5 연결 패턴(130e)은 제5 단자(120e)와 제4 게이트 라인(GL4)을 전기적으로 연결할 수 있고, 콘택들(132e, 134e)을 통해 제5 배선(142e) 및 제4 게이트 라인(GL4)과 각각 연결될 수 있다. 제6 연결 패턴(130f)은 제6 단자(120f)와 제6 게이트 라인(GL6)을 전기적으로 연결할 수 있고, 콘택들(132f, 134f)을 통해 제6 배선(142f) 및 제6 게이트 라인(GL6)과 각각 연결될 수 있다.
일 실시예에서, 게이트 라인들(GL1~GL6) 및 배선들(142a~142f)은 동일한 제1 배선층 내에 형성될 수 있고, 연결 패턴들(130a~130f)은 상기 제1 배선층과 다른 제2 배선층 내에 형성될 수 있다. 이에 따라, 제2 연결 패턴(130b)은 제2 게이트 라인(GL2)과 전기적으로 연결되지 않고 중첩할 수 있으며, 제4 및 제5 연결 패턴들(130d, 130e)은 제3 단자(120c)와 연결되는 제3 배선(142c)과 전기적으로 연결되지 않고 중첩할 수 있다. 제2 연결 패턴(130b)과 제2 게이트 라인(GL2)의 중첩 배치 구조는 도 3의 배선 중첩 부분(A)에 대응할 수 있고, 제4 연결 패턴(130d)과 제3 배선(142c)의 중첩 배치 구조는 도 3의 배선 중첩 부분(B)에 대응할 수 있으며, 제5 연결 패턴(130e)과 제3 배선(142c)의 중첩 배치 구조는 도 3의 배선 중첩 부분(C)에 대응할 수 있다.
구체적으로, 도 4b에 도시된 것처럼, 상기 제2 배선층은 상기 제1 배선층 상에 형성될 수 있다. 다시 말하면, 제2 및 제3 게이트 라인들(GL2, GL3)과 제2 배선(142b)은 기판(110)(예를 들어, 반도체 기판) 상에 형성될 수 있고, 제2 연결 패턴(130b)은 제2 및 제3 게이트 라인들(GL2, GL3)과 제2 배선(142b) 상에 형성될 수 있다. 콘택들(132b, 134b)에 의해 제2 연결 패턴(130b)과 제2 배선(142b) 및 제3 게이트 라인(GL3)이 전기적으로 연결될 수 있고, 절연층(150)에 의해 제2 연결 패턴(130b)과 제2 게이트 라인(GL2)이 전기적으로 절연될 수 있다.
일 실시예에서, 절연층(150)은 복수의 층들을 포함할 수 있다. 예를 들어, 게이트 라인들(GL2, GL3) 및 배선(142b)이 형성된 기판(110) 상에 제1 절연층을 형성할 수 있고, 상기 제1 절연층의 일부를 식각하여 형성된 개구부에 도전성 물질을 충전하여 콘택들(132b, 134b)을 형성할 수 있고, 콘택들(132b, 134b)을 연결하는 연결 패턴(130b)을 형성할 수 있으며, 연결 패턴(130b)이 형성된 기판(110) 상에 제2 절연층을 형성할 수 있다.
한편, 도시하지는 않았지만, 제4 및 제5 연결 패턴들(130d, 130e)과 제3 배선(142c)의 중첩 배치 구조는 도 4b에 도시된 제2 연결 패턴(130b)과 제2 게이트 라인(GL2)의 중첩 배치 구조와 실질적으로 동일할 수 있다.
도 5a 및 5b를 참조하면, 상기 표시 패널은 제1 내지 제6 게이트 라인들(GL1~GL6) 및 제1 내지 제6 단자들(120a~120f)을 포함할 수 있고, 제1 내지 제6 연결 패턴들(140a, 140b, 140c, 140d, 140e, 140f), 제1 내지 제6 배선들(142a~142f) 및 콘택들(132a~132f, 134a~134f)을 더 포함할 수 있다.
게이트 라인들(GL1~GL6), 배선들(142a~142f) 및 연결 패턴들(140a~140f)의 단면 구조가 변경되는 것을 제외하면, 도 5a 및 5b의 상기 표시 패널은 도 4a 및 4b의 상기 표시 패널과 실질적으로 동일할 수 있다.
일 실시예에서, 도 5b에 도시된 것처럼, 게이트 라인들(GL1~GL6) 및 배선들(142a~142f)이 형성되는 상기 제1 배선층은 연결 패턴들(140a~140f)이 형성되는 상기 제2 배선층 상에 형성될 수 있다. 다시 말하면, 제2 연결 패턴(140b)은 기판(110) 상에 형성될 수 있고, 제2 및 제3 게이트 라인들(GL2, GL3)과 제2 배선(142b)은 제2 연결 패턴(140b) 상에 형성될 수 있다. 콘택들(132b, 134b)에 의해 제2 연결 패턴(140b)과 제2 배선(142b) 및 제3 게이트 라인(GL3)이 전기적으로 연결될 수 있고, 절연층(150)에 의해 제2 연결 패턴(140b)과 제2 게이트 라인(GL2)이 전기적으로 절연될 수 있다.
도 4a, 4b, 5a 및 5b를 참조하여 상기 배선들 및 상기 연결 패턴들의 구조들을 설명하였으나, 상기 배선들, 상기 연결 패턴들 및/또는 상기 게이트 라인들은 도 3을 참조하여 상술한 교차 연결 구조를 구현할 수 있도록 임의의 형상을 가질 수 있다.
도 6a, 6b, 7a 및 7b는 본 발명의 실시예들에 따른 표시 패널의 구동 방법을 설명하기 위한 도면들이다.
도 3 및 6a를 참조하면, 일 실시예에서, 제1 내지 제6 게이트 신호들(G1~G6)은 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들(G1, G2, G3, G4, G5, G6)의 순서로 순차적으로 활성화될 수 있다. 예를 들어, 제1 내지 제6 게이트 신호들(G1~G6) 각각은 하나의 수평 주기(1H) 동안 온(ON) 레벨을 가질 수 있다. 하나의 수평 주기(1H)는 하나의 픽셀에 데이터 전압을 충전하는 시간으로 정의될 수 있다. 제1 내지 제6 게이트 신호들(G1~G6)이 도 6a에 도시된 것처럼 활성화되는 경우에, 제1 내지 제6 픽셀들(P11~P16)은 제1, 제3, 제5, 제2, 제4 및 제6 픽셀들(P11, P13, P15, P12, P14, P16)의 순서로 순차적으로 구동할 수 있다. 다시 말하면, 도 6a의 실시예에서, 상기 상부 게이트 라인들과 연결되는 픽셀들(P11, P13, P15)이 먼저 구동되고 상기 하부 게이트 라인들과 연결되는 픽셀들(P12, P14, P16)이 나중에 구동될 수 있다.
도 3 및 6b를 참조하면, 다른 실시예에서, 제1 내지 제6 게이트 신호들(G1~G6)은 제4, 제5, 제6, 제1, 제2 및 제3 게이트 신호들(G4, G5, G6, G1, G2, G3)의 순서로 순차적으로 활성화될 수 있다. 제1 내지 제6 게이트 신호들(G1~G6)이 도 6b에 도시된 것처럼 활성화되는 경우에, 제1 내지 제6 픽셀들(P11~P16)은 제2, 제4, 제6, 제1, 제2 및 제3 픽셀들(P12, P14, P16, P11, P13, P15)의 순서로 순차적으로 구동할 수 있다. 다시 말하면, 도 6b의 실시예에서, 상기 하부 게이트 라인들과 연결되는 픽셀들(P12, P14, P16)이 먼저 구동되고 상기 상부 게이트 라인들과 연결되는 픽셀들(P11, P13, P15)이 나중에 구동될 수 있다.
도 3, 7a 및 7b를 참조하면, 프리차지 방식으로 구동되는 것을 제외하면, 도 7a 및 7b의 실시예들은 도 6a 및 6b의 실시예들과 각각 실질적으로 동일할 수 있다. 상기 프리차지 방식은 충전율 향상을 위해 게이트 신호가 적어도 2 수평 주기 동안 연속하여 온(ON) 레벨을 갖도록 구동하는 방식을 나타낼 수 있다. 도 7a 및 7b의 실시예에서, 제1 내지 제6 게이트 신호들(G1~G6)은 6 수평 주기 동안 연속하여 온(ON) 레벨을 가질 수 있고, 제1 내지 제6 게이트 신호들(G1~G6)의 활성화 구간들의 일부가 중첩할 수 있다.
일 실시예에서, 도 6a 및 6b의 실시예들 또는 도 7a 및 7b의 실시예들은 프레임 단위로 교번적으로 수행될 수도 있다. 예를 들어, 제1 프레임 영상을 표시하는 제1 프레임 구간에서 제1 내지 제6 게이트 신호들(G1~G6)이 도 6a 또는 도 7a에 도시된 것처럼 구동될 수 있고, 상기 제1 프레임 구간 이후에 제2 프레임 영상을 표시하는 제2 프레임 구간에서 제1 내지 제6 게이트 신호들(G1~G6)이 도 6b 또는 도 7b에 도시된 것처럼 구동될 수 있다.
도시하지는 않았지만, 본 발명의 실시예들에 따른 표시 패널은 반전 구동 방식에 기초하여 동작할 수 있다. 상기 반전 구동 방식은 상기 복수의 픽셀들 각각에 인가되는 데이터 전압을 공통 전압에 대해 일정한 주기로 위상을 반전시키는 방식을 나타낸다. 예를 들어, 제1 데이터 라인(DL1)에 제1 극성(예를 들어, 정극성(+))의 데이터 전압이 인가되고 제2 데이터 라인에 제2 극성(예를 들어, 부극성(-))의 데이터 전압이 인가될 수 있다. 각 데이터 라인에 인가되는 데이터 전압의 극성은 프레임마다 반전될 수 있다.
도 8, 9, 10 및 11은 본 발명의 실시예들에 따른 표시 패널의 일부분의 예들을 나타내는 도면들이다.
도 8을 참조하면, 표시 패널은 제1 내지 제6 게이트 라인들(GL1~GL6), 제1 및 제2 데이터 라인들(DL1, DL2), 제1 내지 제6 픽셀들(P21, P22, P23, P24, P25, P26), 및 제1 내지 제6 단자들(120a~120f)을 포함할 수 있다. 제1 내지 제6 픽셀들(P21~P26)은 하나의 제1 반복 픽셀 그룹(RPG2)을 형성할 수 있다.
제3 및 제4 픽셀들(P23, P24)의 배치가 변경되는 것을 제외하면, 도 8의 제1 반복 픽셀 그룹(RPG2)은 도 3의 제1 반복 픽셀 그룹(RPG1)의 구조와 실질적으로 동일할 수 있다.
제1 내지 제6 픽셀들(P21~P26) 각각은 하나의 픽셀 행 및 하나의 픽셀 열에 포함될 수 있다. 예를 들어, 제1 및 제2 픽셀들(P21, P22)은 제1 픽셀 행에 포함될 수 있고, 제3 및 제4 픽셀들(P23, P24)은 상기 제1 픽셀 행과 인접하는 제2 픽셀 행에 포함될 수 있으며, 제5 및 제6 픽셀들(P25, P26)은 상기 제2 픽셀 행과 인접하는 제3 픽셀 행에 포함될 수 있다. 제1, 제4 및 제5 픽셀들(P21, P24, P25)은 제1 픽셀 열에 포함될 수 있고, 제2, 제3 및 제6 픽셀들(P22, P23, P26)은 상기 제1 픽셀 열과 인접하는 제2 픽셀 열에 포함될 수 있다. 제1 및 제2 픽셀들(P21, P22)은 제1 데이터 라인(DL1)과 연결될 수 있으며, 제1 및 제2 게이트 라인들(GL1, GL2)과 각각 연결될 수 있다. 제3 및 제4 픽셀들(P23, P24)은 제2 데이터 라인(DL2)과 연결될 수 있으며, 제3 및 제4 게이트 라인들(GL3, GL4)과 각각 연결될 수 있다. 제5 및 제6 픽셀들(P25, P26)은 제1 데이터 라인(DL1)과 연결될 수 있으며, 제5 및 제6 게이트 라인들(GL5, GL6)과 각각 연결될 수 있다.
도 8의 제1 반복 픽셀 그룹(RPG2)에서, 상기 상측 게이트 라인들과 연결되는 픽셀들(P21, P23, P25)이 지그재그(zigzag) 형태로 배치될 수 있고, 상기 하측 게이트 라인들과 연결되는 픽셀들(P22, P24, P26)이 지그재그 형태로 배치될 수 있다.
도 9를 참조하면, 표시 패널은 제1 내지 제6 게이트 라인들(GL1~GL6), 제1 및 제2 데이터 라인들(DL1, DL2), 제1 내지 제6 픽셀들(P31, P32, P33, P34, P35, P36), 및 제1 내지 제6 단자들(120a~120f)을 포함할 수 있다. 제1 내지 제6 픽셀들(P31~P36)은 하나의 제1 반복 픽셀 그룹(RPG3)을 형성할 수 있다.
트랜지스터들(■, □)의 배치가 변경되는 것을 제외하면, 도 9의 제1 반복 픽셀 그룹(RPG3)은 도 3의 제1 반복 픽셀 그룹(RPG1)의 구조와 실질적으로 동일할 수 있다.
제1 및 제5 픽셀들(P31, P35)의 트랜지스터들(■)이 제1 데이터 라인(DL1)과 인접하도록 배치될 수 있고, 제4 픽셀(P34)의 트랜지스터(□)가 제2 데이터 라인(DL2)과 인접하도록 배치될 수 있다. 도시하지는 않았지만, 트랜지스터들(■, □)의 배치는 실시예에 따라서 다양하게 변경될 수 있다.
도 10을 참조하면, 표시 패널은 제1 내지 제6 게이트 라인들(GL1~GL6), 제1 및 제2 데이터 라인들(DL1, DL2), 제1 내지 제6 픽셀들(P41, P42, P43, P44, P45, P46), 및 제1 내지 제6 단자들(120a~120f)을 포함할 수 있다. 제1 내지 제6 픽셀들(P41~P46)은 하나의 제1 반복 픽셀 그룹(RPG4)을 형성할 수 있다.
게이트 라인들(GL1~GL6)의 배치가 변경되고 이에 따라 픽셀들(P41~P46)의 구조가 변경되는 것을 제외하면, 도 10의 제1 반복 픽셀 그룹(RPG4)은 도 3의 제1 반복 픽셀 그룹(RPG1)의 구조와 실질적으로 동일할 수 있다.
제1 내지 제6 픽셀들(P41~P46) 각각은 하나의 픽셀 행 및 하나의 픽셀 열에 포함될 수 있다. 예를 들어, 제1 및 제2 픽셀들(P41, P42)은 제1 픽셀 행에 포함될 수 있고, 제3 및 제4 픽셀들(P43, P44)은 상기 제1 픽셀 행과 인접하는 제2 픽셀 행에 포함될 수 있으며, 제5 및 제6 픽셀들(P45, P46)은 상기 제2 픽셀 행과 인접하는 제3 픽셀 행에 포함될 수 있다. 제1, 제4 및 제5 픽셀들(P41, P44, P45)은 제1 픽셀 열에 포함될 수 있고, 제2, 제3 및 제6 픽셀들(P42, P43, P46)은 상기 제1 픽셀 열과 인접하는 제2 픽셀 열에 포함될 수 있다. 제1 및 제2 픽셀들(P41, P42)은 제1 데이터 라인(DL1)과 연결될 수 있으며, 제1 및 제2 게이트 라인들(GL1, GL2)과 각각 연결될 수 있다. 제3 및 제4 픽셀들(P43, P44)은 제2 데이터 라인(DL2)과 연결될 수 있으며, 제3 및 제4 게이트 라인들(GL3, GL4)과 각각 연결될 수 있다. 제5 및 제6 픽셀들(P45, P46)은 제1 데이터 라인(DL1)과 연결될 수 있으며, 제5 및 제6 게이트 라인들(GL5, GL6)과 각각 연결될 수 있다.
일 실시예에서, 제1 및 제2 게이트 라인들(GL1, GL2)이 상기 제1 및 제2 픽셀 행들 사이에 배열될 수 있고, 제3 및 제4 게이트 라인들(GL3, GL4)이 상기 제2 및 제3 픽셀 행들 사이에 배열될 수 있다. 이에 따라, 제1 내지 제6 픽셀들(P41~P46)의 트랜지스터들(□)은 모두 상기 하측 게이트 라인들과 연결될 수 있다.
도시하지는 않았으나, 실시예에 따라서 제1 및 제2 게이트 라인들(GL1, GL2)이 상기 제1 픽셀 행을 기준으로 제1 측(예를 들어, 상측)에 배열되고 제3 및 제4 게이트 라인들(GL3, GL4)이 상기 제1 및 제2 픽셀 행들 사이에 배열되며 제5 및 제6 게이트 라인들(GL5, GL6)이 상기 제2 및 제3 픽셀 행들 사이에 배열될 수도 있다. 이 경우 상기 제1 내지 제6 픽셀들의 트랜지스터들은 모두 상기 상측 게이트 라인들과 연결될 수 있다.
한편, 도 8, 9 및 10의 실시예에서, 제1 내지 제6 단자들(120a~120f)과 제1 내지 제6 게이트 라인들(GL1~GL6)은 도 3, 4a, 4b, 5a 및 5b를 참조하여 상술한 것처럼 연결될 수 있고, 제1 내지 제6 게이트 신호들(G1~G6)은 도 6a, 6b, 7a 및 7b를 참조하여 상술한 것처럼 구동될 수 있다.
도 11을 참조하면, 표시 패널은 제1 내지 제12 게이트 라인들(GL1, GL2, GL3, GL4, GL5, GL6, GL7, GL8, GL9, GL10, GL11, GL12), 제1 및 제2 데이터 라인들(DL1, DL2), 제1 내지 제12 픽셀들(P51, P52, P53, P54, P55, P56, P57, P58, P59 P5A, P5B, P5C), 및 제1 내지 제12 단자들(120a, 120b, 120c, 120d, 120e, 120f, 120g, 120h, 120i, 120j, 120k, 120l)을 포함할 수 있다. 제1 내지 제12 픽셀들(P51~P5C)은 하나의 반복 픽셀 그룹(RPG5)을 형성할 수 있다.
제1 내지 제12 게이트 라인들(GL1~GL12)은 제1 방향(DR1)으로 연장될 수 있고, 제2 방향(DR2)을 따라 서로 인접하여 순차적으로 배열될 수 있다. 제1 및 제2 데이터 라인들(DL1, DL2)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)을 따라 서로 인접하여 순차적으로 배열될 수 있다.
제1 내지 제12 픽셀들(P51~P5C) 각각은 하나의 픽셀 행 및 하나의 픽셀 열에 포함될 수 있다. 예를 들어, 제1 및 제2 픽셀들(P51, P52)은 제1 픽셀 행에 포함될 수 있고, 제1, 제3, 제5, 제7, 제9 및 제11 픽셀들(P51, P52, P55, P57, P59, P5B)은 제1 픽셀 열에 포함될 수 있다.
제1 내지 제12 픽셀들(P51~P5C) 각각은 제1 내지 제12 게이트 라인들(GL1~GL12) 중 하나 및 제1 및 제2 데이터 라인들(DL1, DL2) 중 하나와 전기적으로 연결될 수 있다. 예를 들어, 제1 내지 제6 픽셀들(P51~P56)의 연결은 도 3의 제1 내지 제6 픽셀들(P11~P16)의 연결과 실질적으로 동일할 수 있다. 제7 및 제8 픽셀들(P57, P58)은 제2 데이터 라인(DL2)과 연결될 수 있으며, 제7 및 제8 게이트 라인들(GL7, GL8)과 각각 연결될 수 있다. 제9 및 제10 픽셀들(P59, P5A)은 제1 데이터 라인(DL1)과 연결될 수 있으며, 제9 및 제10 게이트 라인들(GL9, GL10)과 각각 연결될 수 있다. 제11 및 제12 픽셀들(P5B, P5C)은 제2 데이터 라인(DL2)과 연결될 수 있으며, 제11 및 제12 게이트 라인들(GL11, GL12)과 각각 연결될 수 있다.
제1 내지 제12 단자들(120a~120l)은 제1 내지 제12 게이트 신호들(G1, G2, G3, G4, G5, G6, G7, G8, G9, G10, G11, G12)을 순차적으로 수신할 수 있다. 제1 내지 제12 단자들(120a~120l)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다.
일 실시예에서, 제1 단자(120a)는 제1 게이트 라인(GL1)과 연결될 수 있고, 제2 단자(120b)는 제3 게이트 라인(GL3)과 연결될 수 있고, 제3 단자(120c)는 제5 게이트 라인(GL3)과 연결될 수 있고, 제4 단자(120d)는 제7 게이트 라인(GL7)과 연결될 수 있고, 제5 단자(120e)는 제9 게이트 라인(GL9)과 연결될 수 있으며, 제6 단자(120f)는 제12 게이트 라인(GL12)과 연결될 수 있다. 제7 단자(120g)는 제2 게이트 라인(GL2)과 연결될 수 있고, 제8 단자(120h)는 제4 게이트 라인(GL4)과 연결될 수 있고, 제9 단자(120i)는 제6 게이트 라인(GL6)과 연결될 수 있고, 제10 단자(120j)는 제8 게이트 라인(GL8)과 연결될 수 있고, 제11 단자(120k)는 제10 게이트 라인(GL10)과 연결될 수 있으며, 제12 단자(120l)는 제12 게이트 라인(GL12)과 연결될 수 있다.
상기와 같은 교차 연결 구조에 의해, 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호(G1, G2, G3, G4, G5, G6)는 제1, 제3, 제5, 제7, 제9 및 제11 게이트 라인들(GL1, GL3, GL5, GL7, GL9, GL11)에 각각 인가될 수 있고, 제7, 제8, 제9, 제10, 제11 및 제12 게이트 신호(G7, G8, G9, G10, G11, G12)는 제2, 제4, 제6, 제8, 제10 및 제12 게이트 라인들(GL2, GL4, GL6, GL8, GL10, GL12)에 각각 인가될 수 있다. 도 6a, 6b, 7a 및 7b를 참조하여 상술한 것과 유사하게, 제1 내지 제12 게이트 신호들(G1~G12)은 순차적으로 활성화될 수 있으며, 이에 따라 상부 게이트 라인들과 연결되는 픽셀들(P51, P53, P55, P57, P59, P5B) 및 하부 게이트 라인들과 연결되는 픽셀들(P52, P54, P56, P58, P5A, P5C)이 분리 구동될 수 있다.
일 실시예에서, 상기와 같은 교차 연결 구조는 도 4a, 4b, 5a 및 5b를 참조하여 상술한 실시예들과 실질적으로 동일할 수 있다. 일 실시예에서, 픽셀들(P51, P52, P57, P58)은 적색 픽셀일 수 있고, 픽셀들(P53, P54, P59, P5A)은 녹색 픽셀일 수 있으며, 픽셀들(P55, P56, P5B, P5C)은 청색 픽셀일 수 있다. 일 실시예에서, 반복 픽셀 그룹(RPG5)이 제1 방향(DR1) 및 제2 방향(DR2)으로 복수 개 배치되어 본 발명의 실시예들에 따른 표시 패널을 형성할 수 있다.
한편, 본 발명의 실시예들은 복수의 게이트 라인들(GL)을 6n개 단위로 구동하는 임의의 표시 패널 및/또는 표시 장치에 적용 가능할 수 있다. 예를 들어, 복수의 게이트 라인들(GL)은 제1 방향(DR1)을 따라 순차적으로 배열되는 제1 내지 제6n(n은 2 이상의 자연수) 게이트 라인들을 포함할 수 있고, 복수의 단자들(120)은 복수의 게이트 신호들 중 제1 내지 제6n 게이트 신호들을 순차적으로 수신하는 제1 내지 제6n 단자들을 포함할 수 있다. 이 때, 제1 내지 제6n 단자들 중 제k(k는 1 이상 3n 이하의 자연수) 단자는 제(2k-1) 게이트 라인과 연결되며, 상기 제1 내지 제6n 단자들 중 제m(m은 (3n+1) 이상 6n 이하의 자연수) 단자는 제(m-3n)*2 게이트 라인과 연결됨으로써, 본 발명의 실시예들에 따른 교차 연결 구조가 구현될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 카메라, 캠코더, PC(personal computer), 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 픽셀 행들 및 복수의 픽셀 열들을 형성하도록 배열되는 복수의 픽셀들;
    상기 복수의 픽셀 열들과 평행한 제1 방향으로 연장되며, 하나의 픽셀 행 내에 포함되고 서로 인접한 적어도 두 개의 픽셀들과 각각 연결되는 복수의 데이터 라인들;
    상기 복수의 픽셀 행들과 평행한 제2 방향으로 연장되며, 하나의 픽셀 행 내에 포함되는 적어도 하나의 픽셀과 각각 연결되고, 서로 인접한 두 개의 픽셀 행들 사이에 적어도 두 개가 배열되는 복수의 게이트 라인들;
    상기 복수의 게이트 라인들을 구동하는 복수의 게이트 신호들을 발생하는 게이트 구동 회로; 및
    상기 복수의 게이트 신호들을 수신하여 상기 복수의 게이트 라인들에 전달하는 복수의 단자들을 포함하고,
    상기 복수의 단자들 중 일부와 상기 복수의 게이트 라인들 중 일부는 교차 연결 구조(cross-coupled structure)를 가지도록 연결되며,
    상기 복수의 픽셀들 중 서로 인접한 제1 픽셀 및 제2 픽셀은, 상기 복수의 픽셀 행들 중 동일한 제1 픽셀 행에 포함되고, 상기 복수의 데이터 라인들 중 서로 인접한 제1 데이터 라인 및 제2 데이터 라인 사이에 배치되고, 상기 복수의 게이트 라인들 중 서로 인접한 제1 게이트 라인 및 제2 게이트 라인 사이에 배치되며,
    상기 제1 픽셀은 상기 제1 게이트 라인과 연결되고, 상기 제2 픽셀은 상기 제2 게이트 라인과 연결되고, 상기 제1 픽셀 및 상기 제2 픽셀은 상기 제1 데이터 라인과 연결되는 표시 패널.
  2. 제 1 항에 있어서,
    상기 복수의 게이트 라인들은 상기 제1 방향을 따라 순차적으로 배열되는 상기 제1 게이트 라인, 상기 제2 게이트 라인, 제3 게이트 라인, 제4 게이트 라인, 제5 게이트 라인 및 제6 게이트 라인을 포함하고,
    상기 복수의 단자들은 상기 복수의 게이트 신호들 중 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들을 순차적으로 수신하는 제1, 제2, 제3, 제4, 제5 및 제6 단자들을 포함하며,
    상기 제1 단자는 상기 제1 게이트 라인과 연결되고, 상기 제2 단자는 상기 제3 게이트 라인과 연결되고, 상기 제3 단자는 상기 제5 게이트 라인과 연결되고, 상기 제4 단자는 상기 제2 게이트 라인과 연결되고, 상기 제5 단자는 상기 제4 게이트 라인과 연결되며, 상기 제6 단자는 상기 제6 게이트 라인과 연결되는 것을 특징으로 하는 표시 패널.
  3. 제 2 항에 있어서,
    상기 제1 단자와 상기 제1 게이트 라인을 연결하는 제1 연결 패턴;
    상기 제2 단자와 상기 제3 게이트 라인을 연결하는 제2 연결 패턴;
    상기 제3 단자와 연결되는 배선과 상기 제5 게이트 라인을 연결하는 제3 연결 패턴;
    상기 제4 단자와 상기 제2 게이트 라인을 연결하는 제4 연결 패턴;
    상기 제5 단자와 상기 제4 게이트 라인을 연결하는 제5 연결 패턴; 및
    상기 제6 단자와 상기 제6 게이트 라인을 연결하는 제6 연결 패턴을 더 포함하며,
    상기 제2 연결 패턴은 상기 제2 게이트 라인과 중첩하고, 상기 제4 및 제5 연결 패턴들은 상기 제3 단자와 연결되는 배선과 중첩하는 것을 특징으로 하는 표시 패널.
  4. 제 2 항에 있어서, 상기 복수의 픽셀들은,
    상기 복수의 픽셀 행들 중 상기 제1 픽셀 행과 인접하는 제2 픽셀 행에 포함되고, 서로 인접하고, 상기 제1 및 제2 픽셀들과 인접하며, 상기 제3 및 제4 게이트 라인들과 각각 연결되는 제3 및 제4 픽셀들; 및
    상기 복수의 픽셀 행들 중 상기 제2 픽셀 행과 인접하는 제3 픽셀 행에 포함되고, 서로 인접하고, 상기 제3 및 제4 픽셀들과 인접하며, 상기 제5 및 제6 게이트 라인들과 각각 연결되는 제5 및 제6 픽셀들을 더 포함하는 것을 특징으로 하는 표시 패널.
  5. 제 4 항에 있어서,
    제1 프레임 영상을 표시하는 제1 프레임 구간에서, 상기 제1 내지 제6 게이트 신호들이 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들의 순서로 순차적으로 활성화되며, 상기 활성화된 제1 내지 제6 게이트 신호들에 기초하여 상기 제1 내지 제6 픽셀들이 제1, 제3, 제5, 제2, 제4 및 제6 픽셀들의 순서로 순차적으로 구동하는 것을 특징으로 하는 표시 패널.
  6. 제 5 항에 있어서,
    상기 제1 내지 제6 게이트 신호들의 활성화 구간들의 일부가 중첩하는 것을 특징으로 하는 표시 패널.
  7. 제 5 항에 있어서,
    상기 제1 프레임 구간 이후에 제2 프레임 영상을 표시하는 제2 프레임 구간에서, 상기 제1 내지 제6 게이트 신호들이 제4, 제5, 제6, 제1, 제2 및 제3 게이트 신호들의 순서로 순차적으로 활성화되며, 상기 활성화된 제1 내지 제6 게이트 신호들에 기초하여 상기 제1 내지 제6 픽셀들이 제2, 제4, 제6, 제1, 제2 및 제3 픽셀들의 순서로 순차적으로 구동하는 것을 특징으로 하는 표시 패널.
  8. 제 4 항에 있어서,
    상기 제2 및 제3 게이트 라인들이 상기 제1 및 제2 픽셀 행들 사이에 배열되고, 상기 제4 및 제5 게이트 라인들이 상기 제2 및 제3 픽셀 행들 사이에 배열되는 것을 특징으로 하는 표시 패널.
  9. 삭제
  10. 제 4 항에 있어서,
    상기 제5 및 제6 픽셀들은 상기 제1 데이터 라인과 연결되고, 상기 제3 및 제4 픽셀들은 상기 제2 데이터 라인과 연결되는 것을 특징으로 하는 표시 패널.
  11. 제 1 항에 있어서,
    상기 복수의 게이트 라인들은 상기 제1 방향을 따라 순차적으로 배열되는 상기 제1 게이트 라인 내지 제6n(n은 2 이상의 자연수) 게이트 라인을 포함하고,
    상기 복수의 단자들은 상기 복수의 게이트 신호들 중 제1 내지 제6n 게이트 신호들을 순차적으로 수신하는 제1 내지 제6n 단자들을 포함하며,
    상기 제1 내지 제6n 단자들 중 제k(k는 1 이상 3n 이하의 자연수) 단자는 제(2k-1) 게이트 라인과 연결되며, 상기 제1 내지 제6n 단자들 중 제m(m은 (3n+1) 이상 6n 이하의 자연수) 단자는 제(m-3n)*2 게이트 라인과 연결되는 것을 특징으로 하는 표시 패널.
  12. 제 1 항에 있어서,
    상기 복수의 픽셀들은 상기 표시 패널의 표시 영역에 배치되며,
    상기 게이트 구동 회로 및 상기 복수의 단자들은 상기 표시 영역을 둘러싸는 주변 영역에 배치되는 것을 특징으로 하는 표시 패널.
  13. 복수의 게이트 신호들을 발생하는 게이트 구동 회로; 및
    상기 게이트 구동 회로와 연결되는 표시 패널을 포함하고, 상기 표시 패널은,
    복수의 픽셀 행들 및 복수의 픽셀 열들을 형성하도록 배열되는 복수의 픽셀들;
    상기 복수의 픽셀 열들과 평행한 제1 방향으로 연장되며, 하나의 픽셀 행 내에 포함되고 서로 인접한 적어도 두 개의 픽셀들과 각각 연결되는 복수의 데이터 라인들;
    상기 복수의 픽셀 행들과 평행한 제2 방향으로 연장되며, 하나의 픽셀 행 내에 포함되는 적어도 하나의 픽셀과 각각 연결되고, 서로 인접한 두 개의 픽셀 행들 사이에 적어도 두 개가 배열되고, 상기 복수의 게이트 신호들에 의해 구동되는 복수의 게이트 라인들; 및
    상기 복수의 게이트 신호들을 수신하여 상기 복수의 게이트 라인들에 전달하는 복수의 단자들을 포함하고,
    상기 복수의 단자들 중 일부와 상기 복수의 게이트 라인들 중 일부는 교차 연결 구조(cross-coupled structure)를 가지도록 연결되며,
    상기 복수의 픽셀들 중 서로 인접한 제1 픽셀 및 제2 픽셀은, 상기 복수의 픽셀 행들 중 동일한 제1 픽셀 행에 포함되고, 상기 복수의 데이터 라인들 중 서로 인접한 제1 데이터 라인 및 제2 데이터 라인 사이에 배치되고, 상기 복수의 게이트 라인들 중 서로 인접한 제1 게이트 라인 및 제2 게이트 라인 사이에 배치되며,
    상기 제1 픽셀은 상기 제1 게이트 라인과 연결되고, 상기 제2 픽셀은 상기 제2 게이트 라인과 연결되고, 상기 제1 픽셀 및 상기 제2 픽셀은 상기 제1 데이터 라인과 연결되는 표시 장치.
  14. 제 13 항에 있어서,
    상기 복수의 게이트 라인들은 상기 제1 방향을 따라 순차적으로 배열되는 상기 제1 게이트 라인, 상기 제2 게이트 라인, 제3 게이트 라인, 제4 게이트 라인, 제5 게이트 라인 및 제6 게이트 라인을 포함하고,
    상기 복수의 단자들은 상기 복수의 게이트 신호들 중 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들을 순차적으로 수신하는 제1, 제2, 제3, 제4, 제5 및 제6 단자들을 포함하며,
    상기 제1 단자는 상기 제1 게이트 라인과 연결되고, 상기 제2 단자는 상기 제3 게이트 라인과 연결되고, 상기 제3 단자는 상기 제5 게이트 라인과 연결되고, 상기 제4 단자는 상기 제2 게이트 라인과 연결되고, 상기 제5 단자는 상기 제4 게이트 라인과 연결되며, 상기 제6 단자는 상기 제6 게이트 라인과 연결되는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 표시 패널은,
    상기 제1 단자와 상기 제1 게이트 라인을 연결하는 제1 연결 패턴;
    상기 제2 단자와 상기 제3 게이트 라인을 연결하는 제2 연결 패턴;
    상기 제3 단자와 연결되는 배선과 상기 제5 게이트 라인을 연결하는 제3 연결 패턴;
    상기 제4 단자와 상기 제2 게이트 라인을 연결하는 제4 연결 패턴;
    상기 제5 단자와 상기 제4 게이트 라인을 연결하는 제5 연결 패턴; 및
    상기 제6 단자와 상기 제6 게이트 라인을 연결하는 제6 연결 패턴을 더 포함하며,
    상기 제2 연결 패턴은 상기 제2 게이트 라인과 중첩하고, 상기 제4 및 제5 연결 패턴들은 상기 제3 단자와 연결되는 배선과 중첩하는 것을 특징으로 하는 표시 장치.
  16. 제 14 항에 있어서, 상기 복수의 픽셀들은,
    상기 복수의 픽셀 행들 중 상기 제1 픽셀 행과 인접하는 제2 픽셀 행에 포함되고, 서로 인접하고, 상기 제1 및 제2 픽셀들과 인접하며, 상기 제3 및 제4 게이트 라인들과 각각 연결되는 제3 및 제4 픽셀들; 및
    상기 복수의 픽셀 행들 중 상기 제2 픽셀 행과 인접하는 제3 픽셀 행에 포함되고, 서로 인접하고, 상기 제3 및 제4 픽셀들과 인접하며, 상기 제5 및 제6 게이트 라인들과 각각 연결되는 제5 및 제6 픽셀들을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서,
    제1 프레임 영상을 표시하는 제1 프레임 구간에서, 상기 제1 내지 제6 게이트 신호들이 제1, 제2, 제3, 제4, 제5 및 제6 게이트 신호들의 순서로 순차적으로 활성화되며, 상기 활성화된 제1 내지 제6 게이트 신호들에 기초하여 상기 제1 내지 제6 픽셀들이 제1, 제3, 제5, 제2, 제4 및 제6 픽셀들의 순서로 순차적으로 구동하는 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 제1 프레임 구간 이후에 제2 프레임 영상을 표시하는 제2 프레임 구간에서, 상기 제1 내지 제6 게이트 신호들이 제4, 제5, 제6, 제1, 제2 및 제3 게이트 신호들의 순서로 순차적으로 활성화되며, 상기 활성화된 제1 내지 제6 게이트 신호들에 기초하여 상기 제1 내지 제6 픽셀들이 제2, 제4, 제6, 제1, 제2 및 제3 픽셀들의 순서로 순차적으로 구동하는 것을 특징으로 하는 표시 장치.
  19. 제 16 항에 있어서,
    상기 제2 및 제3 게이트 라인들이 상기 제1 및 제2 픽셀 행들 사이에 배열되고 상기 제4 및 제5 게이트 라인들이 상기 제2 및 제3 픽셀 행들 사이에 배열되는 것을 특징으로 하는 표시 장치.
  20. 제 13 항에 있어서,
    상기 복수의 게이트 라인들은 상기 제1 방향을 따라 순차적으로 배열되는 상기 제1 게이트 라인 내지 제6n(n은 2 이상의 자연수) 게이트 라인을 포함하고,
    상기 복수의 단자들은 상기 복수의 게이트 신호들 중 제1 내지 제6n 게이트 신호들을 순차적으로 수신하는 제1 내지 제6n 단자들을 포함하며,
    상기 제1 내지 제6n 단자들 중 제k(k는 1 이상 3n 이하의 자연수) 단자는 제(2k-1) 게이트 라인과 연결되며, 상기 제1 내지 제6n 단자들 중 제m(m은 (3n+1) 이상 6n 이하의 자연수) 단자는 제(m-3n)*2 게이트 라인과 연결되는 것을 특징으로 하는 표시 장치.

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