JP5116903B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関し、詳しくは、視野角特性を改善するために１つの画素が複数の副画素に分割された構成の液晶表示装置に関する。

液晶表示装置の駆動方式の１つとして、従来より、「１つの画素を複数（典型的には２個）の副画素によって構成し、それら複数の副画素の輝度が互いに異なる輝度となるように液晶を駆動する」という方式（以下、「画素分割方式」という。）が知られている。この画素分割方式は、液晶表示装置の視野角特性を改善するために採用される方式である。

図４９は、画素分割方式を採用する従来の液晶表示装置における回路構成の一例を模式的に示す図である。図４９に示すように、１つの画素を形成する画素形成部９３は、２個の副画素部（第１副画素部９４および第２副画素部９５）によって構成されている。双方の副画素部（９４，９５）は、走査信号線ＧＬにゲート電極が接続されるとともにデータ信号線ＳＬにソース電極が接続されたトランジスタ（Ｔ１，Ｔ２）と、そのトランジスタ（Ｔ１，Ｔ２）のドレイン電極に接続された画素電極（Ｅ１，Ｅ２）と、対向電極として一定の電位ＣＯＭが与えられる共通電極４１と画素電極（Ｅ１，Ｅ２）とによって形成される液晶容量（Ｃｌｃ１，Ｃｌｃ２）と、画素電極（Ｅ１，Ｅ２）と保持容量配線（ＣＳ１，ＣＳ２）とによって形成される保持容量（Ｃｃｓ１，Ｃｃｓ２）とを備えている。このような構成において、走査信号線ＧＬが選択状態にされると、トランジスタＴ１，Ｔ２がオン状態となる。トランジスタＴ１のソース電極とトランジスタＴ２のソース電極とは同じデータ信号線ＳＬに接続されているので、第１副画素部９４内の画素電極Ｅ１の電位と第２副画素部９５内の画素電極Ｅ２の電位とは等しくなる。その後、保持容量配線ＣＳ１，ＣＳ２の一方の電位を上昇させ、他方の電位を低下させると、画素電極Ｅ１の電位と画素電極Ｅ２の電位とは互いに逆方向に変動する。これにより、画素電極Ｅ１と画素電極Ｅ２とは異なる電位となり、第１副画素部９４と第２副画素部９５とは異なる輝度となる。

図５０は、画素分割方式を採用する従来の別の液晶表示装置における等価回路図である。図５０に示すように、この液晶表示装置においても、画素形成部９６は、２個の副画素部（第１副画素部９７および第２副画素部９８）によって構成されている。双方の副画素部（９７，９８）は、共通の構成要素として、図４９に示した例と同様に、トランジスタ（Ｔ１，Ｔ２）と画素電極（Ｅ１，Ｅ２）と液晶容量（Ｃｌｃ１，Ｃｌｃ２）と保持容量（Ｃｃｓ１，Ｃｃｓ２）とを備えている。ここで、第２副画素部９８は、更に、第２走査信号線Ｇ２Ｌにゲート電極が接続されるとともに画素電極Ｅ２にソース電極が接続されたトランジスタＴ３と、そのトランジスタＴ３のドレイン電極に接続された容量電極Ｅ３と、容量電極Ｅ３と保持容量配線ＣＳ２とによって形成される容量Ｃｃｓ３とを備えている。このような構成において、走査信号線ＧＬが選択状態にされると、第１副画素部９７内の画素電極Ｅ１の電位と第２副画素部９８内の画素電極Ｅ２の電位とは等しくなる。その後、第２走査信号線Ｇ２Ｌが選択状態にされると、トランジスタＴ３がオン状態となる。これにより、画素電極Ｅ２と容量電極Ｅ３との間で電荷が移動し、画素電極Ｅ２の電位が変動する。その結果、画素電極Ｅ１と画素電極Ｅ２とは異なる電位となり、第１副画素部９７と第２副画素部９８とは異なる輝度となる。

日本の特開２００８−３３２１８号公報 日本の特開２００８−５８９４１号公報 日本の特開２００８−６５３３４号公報

図４９に示した構成によると、表示パネルの周辺領域に所定本数（典型的には１２本）の保持容量配線幹が形成されており、表示領域に配設されている保持容量配線は周辺領域で保持容量配線幹にまとめられている。図において上下方向に隣接する画素間で保持容量配線ＣＳ１，ＣＳ２を共用する場合であっても、具体的には、１０８０本の走査信号線ＧＬを有する液晶表示装置には１０８０本の保持容量配線が設けられており、それら１０８０本の保持容量配線が周辺領域において例えば１２本の保持容量配線幹にまとめられている。ところで、１本の保持容量配線幹の負荷容量の大きさは、当該保持容量配線幹と他の電極や配線とによって形成される容量と、当該保持容量配線幹に接続された保持容量配線と他の電極や配線とによって形成される容量との合計になる。すなわち、１本の保持容量配線幹の負荷容量の大きさは、当該保持容量配線幹に接続される保持容量配線の本数に大きく依存する。従って、保持容量配線幹に接続される保持容量配線の本数が多くなるにつれて、当該保持容量配線幹の負荷容量も大きくなる。また、第１副画素部９４と第２副画素部９５とで画素電極の電位を異ならせるために、保持容量配線については交流駆動が行われている。すなわち、保持容量配線幹についても交流駆動が行われている。このため、特に大型の液晶表示装置においては、外部から与えられる信号電位の遅延に起因する表示品位の低下が生じうる。この点に関し、信号電位の遅延を防止するために保持容量配線幹の幅（配線パターン幅）を大きくして配線抵抗を小さくすることが考えられる。しかしながら、保持容量配線幹の幅を大きくすることによって額縁サイズが大きくなるので、装置の小型化を実現することはできない。

また、図５０に示した構成によると、以下の理由により充分な表示品位を保つことができない。第２走査信号線Ｇ２Ｌが選択状態になると、トランジスタＴ３がオン状態となることによって、画素電極Ｅ２と容量電極Ｅ３との間で電荷が移動する。その後、トランジスタＴ３がオフ状態になると、容量電極Ｅ３の電位は、次にトランジスタＴ３がオン状態になるまでの期間、保持される。ところで、トランジスタＴ２がオン状態になったときに画素電極Ｅ２に与えられる電位は表示画像によって異なるので、トランジスタＴ３がオン状態となることによって容量電極Ｅ３に与えられる電位についても表示画像によって異なる。すなわち、トランジスタＴ３がオフ状態になってからトランジスタＴ３がオン状態になるまでの期間に保持される容量電極Ｅ３の電位は、一定の電位ではない。従って、トランジスタＴ３がオン状態になったときの画素電極Ｅ２の電位の変動についても一定ではない。このため、例えば、第１副画素部９７内の画素電極Ｅ１と第２副画素部９８内の画素電極Ｅ２との間で充分な電位差が生じないことがある。

そこで本発明は、１つの画素が複数の副画素に分割されている液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することを目的とする。

本発明の第１の局面は、１つの画素を形成する画素形成部が第１副画素部と第２副画素部を含む液晶表示装置であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差するように設けられ、選択的に駆動される複数の第１走査信号線と、
前記複数のデータ信号線と前記複数の第１走査信号線との交差点にそれぞれ対応するように設けられ、画素マトリクスを形成する複数の前記画素形成部と、
前記複数の第１走査信号線と対応するように設けられ、選択的に駆動される複数の第２走査信号線と、
複数の電位変動用容量配線と、
共通電極と
を備え、
前記第１副画素部は、
第１電極が前記第１走査信号線に接続され、第２電極が前記データ信号線に接続され、前記第１走査信号線が選択されている時にオン状態となる第１スイッチング素子と、
前記第１スイッチング素子の第３電極に接続され、前記共通電極との間に容量が形成されるように配置された第１画素電極と
を含み、
前記第２副画素部は、
第１電極が前記第１走査信号線に接続され、第２電極が前記データ信号線に接続され、前記第１走査信号線が選択されている時にオン状態となる第２スイッチング素子と、
前記第２スイッチング素子の第３電極に接続され、前記共通電極との間に容量が形成されるように配置された第２画素電極と、
第１電極が前記第２走査信号線に接続され、第２電極が前記電位変動用容量配線の一つに接続され、前記第２走査信号線が選択されている時にオン状態となる第３スイッチング素子と、
前記第３スイッチング素子の第３電極に接続され、前記第２画素電極との間に容量が形成されるように配置された電位変動用容量電極と
を含み、
各フレーム期間において、前記画素マトリクスの各行に対応する第２走査信号線は、当該各行に対応する第１走査信号線が選択された後で選択されることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記電位変動用容量配線には、１フレーム期間毎に異なる電位が与えられることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記電位変動用容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設され、
前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
前記第２走査信号線は、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記電位変動用容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設され、
前記第１走査信号線と前記第２走査信号線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記電位変動用容量配線は、前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、隣接する２本の前記データ信号線の間に配置されていることを特徴とする。

本発明の第６の局面は、本発明の第５の局面において、
前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第１画素電極との間に容量が形成されるように配置され、
前記画素マトリクスの各列において、当該各列の一方の側に配設されたデータ信号線と当該各列の他方の側に配設されたデータ信号線とが、１行毎に交互に、前記画素形成部内の前記第１スイッチング素子および前記第２スイッチング素子の第２電極に接続され、
前記画素マトリクスの各行に対応する第２走査信号線は、当該各行の次の行に対応する第１走査信号線が選択された後で選択されることを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
前記データ信号線は、前記画素マトリクスの各列につき第１データ信号線と第２データ信号線とからなり、
前記電位変動用容量配線は、前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記第１データ信号線と前記第２データ信号線との間に配置され、
前記画素マトリクスの各列において、前記第１データ信号線と前記第２データ信号線とが、１行毎に交互に、前記画素形成部内の前記第１スイッチング素子および前記第２スイッチング素子の第２電極に接続され、
前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第１画素電極との間に容量が形成されるように配置され、
前記複数の第１走査信号線は、２本を１組として１組ずつ順次に駆動され、
各組を構成する２本の第１走査信号線に対応する２本の第２走査信号線は、当該各組の次に駆動される組を構成する２本の第１走査信号線が選択された後で選択されることを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記電位変動用容量配線は、第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１行毎または１列毎に交互に対応するように設けられ、
前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられることを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
一定の電位が与えられる複数の保持容量配線を更に備え、
前記第１副画素部では、前記保持容量配線と前記第１画素電極とによって容量が形成され、
前記第２副画素部では、前記保持容量配線と前記第２画素電極とによって容量が形成されることを特徴とする。

本発明の第１０の局面は、本発明の第９の局面において、
前記保持容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする。

本発明の第１１の局面は、本発明の第９の局面において、
前記保持容量配線は、前記第１走査信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする。

本発明の第１２の局面は、本発明の第１０の局面において、
前記電位変動用容量配線は、
第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
前記データ信号線が延びる方向に平行な方向に延びるように配設され、
前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１列毎に交互に対応するように設けられ、
前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
前記第２走査信号線は、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。

本発明の第１３の局面は、本発明の第１０の局面において、
前記電位変動用容量配線は、
第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
前記データ信号線が延びる方向に平行な方向に延びるように配設され、
前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１列毎に交互に対応するように設けられ、
前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
前記第１走査信号線と前記第２走査信号線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。

本発明の第１４の局面は、本発明の第１０の局面において、
前記電位変動用容量配線は、
第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１行毎に交互に対応するように設けられ、
前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、隣接する２本の前記データ信号線の間に配置されていることを特徴とする。

本発明の第１５の局面は、本発明の第１０の局面において、
前記電位変動用容量配線は、
第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１行毎に交互に対応するように設けられ、
前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
前記データ信号線は、前記画素マトリクスの各列につき第１データ信号線と第２データ信号線とからなり、
前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記第１データ信号線と前記第２データ信号線との間に配置され、
前記画素マトリクスの各列において、前記第１データ信号線と前記第２データ信号線とが、１行毎に交互に、前記画素形成部内の前記第１スイッチング素子および前記第２スイッチング素子の第２電極に接続され、
前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第１画素電極との間に容量が形成されるように配置され、
前記複数の第１走査信号線は、２本を１組として１組ずつ順次に駆動され、
各組を構成する２本の第１走査信号線に対応する２本の第２走査信号線は、当該各組の次に駆動される組を構成する２本の第１走査信号線が選択された後で選択されることを特徴とする。

本発明の第１６の局面は、本発明の第１１の局面において、
前記電位変動用容量配線は、
第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
前記データ信号線が延びる方向に平行な方向に延びるように配設され、
前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１列毎に交互に対応するように設けられ、
前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
前記第２走査信号線は、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする。

本発明の第１７の局面は、本発明の第１の局面において、
前記電位変動用容量配線は、
第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１行毎に交互に対応するように設けられ、
前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、隣接する２本の前記データ信号線の間に配置され、
前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第１画素電極との間に容量が形成されるように配置され、
前記画素マトリクスの各列において、当該各列の一方の側に配設されたデータ信号線と当該各列の他方の側に配設されたデータ信号線とが、１行毎に交互に、前記画素形成部内の前記第１スイッチング素子および前記第２スイッチング素子の第２電極に接続され、
前記画素マトリクスの各行に対応する第２走査信号線は、当該各行の次の行に対応する第１走査信号線が選択された後で選択されることを特徴とする。

本発明の第１８の局面は、本発明の第１７の局面において、
一定の電位が与えられる複数の保持容量配線を更に備え、
前記第１副画素部では、前記保持容量配線と前記第１画素電極とによって容量が形成され、
前記第２副画素部では、前記保持容量配線と前記第２画素電極とによって容量が形成され、
前記保持容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする。

本発明の第１９の局面は、本発明の第１の局面において、
前記第１スイッチング素子，前記第２スイッチング素子，および前記第３スイッチング素子は、金属酸化物半導体からなる薄膜トランジスタであることを特徴とする。

本発明の第２０の局面は、本発明の第１９の局面において、
駆動周波数が２４０Ｈｚ以上であることを特徴とする。
本発明の第２１の局面は、本発明の第１９の局面において、
前記金属酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする。

本発明の第１の局面によれば、画素マトリクスを構成する各行において、第１走査信号線が選択されると、第１スイッチング素子と第２スイッチング素子とがオン状態となる。これにより、第１画素電極の電位および第２画素電極の電位は、データ信号の電位とほぼ等しくなる。すなわち、第１画素電極の電位と第２画素電極の電位とは等しくなる。その後、第２走査信号線が選択されると、第３スイッチング素子がオン状態となる。これにより、電位変動用容量配線に与えられている電位に応じて、第３スイッチング素子の第３電極に接続されている電位変動用容量電極の電位は変動する。第２画素電極と電位変動用容量電極とは容量結合しているので、電位変動用容量電極の電位の変動に起因して、第２画素電極の電位も変動する。その結果、第１画素電極の電位と第２画素電極の電位とは異なる電位となる。ここで、各フレーム期間に電位変動用容量配線が直流駆動されても、上述のように第１画素電極の電位と第２画素電極の電位とを異なる電位とすることができる。このため、表示パネルの周辺領域に形成される配線幹の幅を狭くしても、信号電位の遅延に起因する表示品位の低下はほとんど生じない。以上より、１つの画素が複数の副画素に分割されている液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。

本発明の第２の局面によれば、全てのフレーム期間において画素分割方式による効果が得られるので、視野角特性が最大限に改善される。

本発明の第３の局面によれば、電位変動用容量配線は、データ信号線が延びる方向に平行な方向に延びるように配設されている。このため、データ信号線と電位変動用容量配線とは交差せず、データ信号線の負荷は比較的小さくなる。これにより、１つの画素が複数の副画素に分割されている液晶表示装置において、表示品位を低下させることなく、高速駆動および配線領域の縮小による狭額縁化を実現することが可能となる。

本発明の第４の局面によれば、本発明の第３の局面と同様の効果が得られる。

本発明の第５の局面によれば、電位変動用容量配線は、第１走査信号線が延びる方向に平行な方向に延びるように配設されている。このため、第１走査信号線および第２走査信号線と電位変動用容量配線とは交差せず、第１走査信号線および第２走査信号線の負荷は比較的小さくなる。これにより、走査信号の遅延に起因する表示品位の低下が抑制される。

本発明の第６の局面によれば、画素マトリクスの各行の画素形成部内の電位変動用容量電極と当該各行の次の行の画素形成部内の第１画素電極とによって容量が形成されている。また、画素マトリクスの各行に対応する第２走査信号線は、当該各行の次の行に対応する第１走査信号線が選択された後で選択される。このため、画素マトリクスを構成する各行において、第１走査信号線が選択されることによって第１画素電極の電位と第２画素電極の電位とが等しくなった後、当該各行の前の行に対応する第２走査信号線が選択されることによって容量を介して第１画素電極の電位が変動する。その後、当該各行に対応する第２走査信号線が選択されることによって、第２画素電極の電位が変動する。その結果、第１画素電極の電位と第２画素電極の電位とは異なる電位となる。以上より、１つの画素が複数の副画素に分割されている液晶表示装置において、視野角特性改善の効果が大きく得られるとともに、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。

本発明の第７の局面によれば、本発明の第６の局面と同様、各画素形成部において、第１画素電極の電位と第２画素電極の電位とが等しくなった後、第１画素電極の電位および第２画素電極の電位の双方が変動する。このため、１つの画素が複数の副画素に分割されている液晶表示装置において、視野角特性改善の効果が大きく得られるとともに、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。また、データ信号線が第１データ信号線と第２データ信号線とからなり、画素マトリクスの各列に着目すると、画素形成部は第１データ信号線と第２データ信号線とに１行毎に交互に接続される。このため、１本のデータ信号線がデータ信号を供給すべき画素形成部の個数は、この液晶表示装置に設けられている走査信号線の本数の２分の１となる。これにより、液晶表示装置を高速動作させることが可能となる。

本発明の第８の局面によれば、第２走査信号線が選択されることによる第２画素電極の電位変化の方向を、隣接する画素形成部間で異ならせることが可能となる。これにより、表示品の低下が抑制される。

本発明の第９の局面によれば、液晶容量に確実に電荷が保持されるように、あるいは、フィードスルー電圧を安定化させるために容量（保持容量）が設けられている液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。

本発明の第１０の局面によれば、データ信号線と保持容量配線とは交差せず、データ信号線の負荷は比較的小さくなる。これにより、１つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、表示品位を低下させることなく、高速駆動および配線領域の縮小による狭額縁化を実現することが可能となる。

本発明の第１１の局面によれば、第１走査信号線および第２走査信号線と保持容量配線とは交差せず、第１走査信号線および第２走査信号線の負荷は比較的小さくなる。これにより、走査信号の遅延に起因する表示品位の低下が抑制される。

本発明の第１２の局面によれば、１つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第３の局面と同様の効果が得られる。

本発明の第１３の局面によれば、１つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第３の局面と同様の効果が得られる。

本発明の第１４の局面によれば、１つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第５の局面と同様の効果が得られる。

本発明の第１５の局面によれば、１つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第７の局面と同様の効果が得られる。

本発明の第１６の局面によれば、１つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第１の局面と同様の効果が得られる。

本発明の第１７の局面によれば、本発明の第６の局面と同様の効果が得られる。

本発明の第１８の局面によれば、１つの画素が複数の副画素に分割されていて保持容量が設けられている液晶表示装置において、本発明の第６の局面と同様の効果が得られる。

本発明の第１９の局面によれば、画素形成部内のスイッチング素子に高移動度のトランジスタが用いられるので、画素形成部において、容量への充電が速やかに行われる。これにより、スイッチング素子（トランジスタ）の充電能力不足に起因する表示品位の低下が抑制される。また、スイッチング素子（トランジスタ）のサイズを小さくすることができ、液晶表示装置の更なる小型化が可能となる。

本発明の第２０の局面によれば、１つの画素が複数の副画素に分割されていて高速駆動が行われる液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。
本発明の第２１の局面によれば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる薄膜トランジスタを用いた構成において、本発明の第１９の局面と同様の効果が得られる。

本発明の全ての実施形態に共通する考え方について説明するための等価回路図である。 本発明の第１の実施形態に係る液晶表示装置の概略構成図である。 上記第１の実施形態におけるアクティブマトリクス基板の平面図である。 上記第１の実施形態において、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。 上記第１の実施形態において、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。 Ａは、図５のＡ−Ａ線断面図である。Ｂは、図５のＢ−Ｂ線断面図である。Ｃは、図５のＣ−Ｃ線断面図である。Ｄは、図５のＤ−Ｄ線断面図である。 上記第１の実施形態における画素形成部の等価回路図である。 上記第１の実施形態における駆動方法について説明するための信号波形図である。 上記第１の実施形態における駆動方法について説明するための信号波形図である。 本発明の第２の実施形態におけるアクティブマトリクス基板の平面図である。 上記第２の実施形態において、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。 上記第２の実施形態において、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。 Ａは、図１２のＡ−Ａ線断面図である。Ｂは、図１２のＢ−Ｂ線断面図である。Ｃは、図１２のＣ−Ｃ線断面図である。Ｄは、図１２のＤ−Ｄ線断面図である。 上記第２の実施形態における画素形成部の等価回路図である。 本発明の第３の実施形態におけるアクティブマトリクス基板の平面図である。 上記第３の実施形態において、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。 上記第３の実施形態において、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。 上記第３の実施形態における画素形成部の等価回路図である。 本発明の第４の実施形態におけるアクティブマトリクス基板の平面図である。 上記第４の実施形態において、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。 上記第４の実施形態において、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。 Ａは、図２１のＡ−Ａ線断面図である。Ｂは、図２１のＢ−Ｂ線断面図である。Ｃは、図２１のＣ−Ｃ線断面図である。Ｄは、図２１のＤ−Ｄ線断面図である。 上記第４の実施形態における画素形成部の等価回路図である。 上記第４の実施形態における駆動方法について説明するための信号波形図である。 本発明の第５の実施形態におけるアクティブマトリクス基板の平面図である。 上記第５の実施形態において、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。 上記第５の実施形態において、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。 Ａは、図２７のＡ−Ａ線断面図である。Ｂは、図２７のＢ−Ｂ線断面図である。Ｃは、図２７のＣ−Ｃ線断面図である。Ｄは、図２７のＤ−Ｄ線断面図である。 上記第５の実施形態における画素形成部の等価回路図である。 上記第５の実施形態における駆動方法について説明するための信号波形図である。 上記第５の実施形態における駆動方法について説明するための信号波形図である。 上記第５の実施形態における駆動方法について説明するための信号波形図である。 上記第５の実施形態における駆動方法について説明するための信号波形図である。 本発明の第６の実施形態において、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。 上記第６の実施形態において、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。 Ａは、図３５のＡ−Ａ線断面図である。Ｂは、図３５のＢ−Ｂ線断面図である。Ｃは、図３５のＣ−Ｃ線断面図である。Ｄは、図３５のＤ−Ｄ線断面図である。 上記第６の実施形態における画素形成部の等価回路図である。 上記第６の実施形態における駆動方法について説明するための信号波形図である。 上記第６の実施形態における駆動方法について説明するための信号波形図である。 本発明の第７の実施形態におけるアクティブマトリクス基板の平面図である。 上記第７の実施形態において、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。 上記第７の実施形態において、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。 Ａは、図４２のＡ−Ａ線断面図である。Ｂは、図４２のＢ−Ｂ線断面図である。Ｃは、図４２のＣ−Ｃ線断面図である。Ｄは、図４２のＤ−Ｄ線断面図である。 上記第７の実施形態における画素形成部の等価回路図である。 上記第７の実施形態における駆動方法について説明するための信号波形図である。 本発明に係る液晶表示装置を使用したテレビジョン受信機用の表示装置の構成例を示すブロック図である。 本発明に係る液晶表示装置を使用したテレビジョン受信機のチューナ部を含めた全体構成を示すブロック図である。 上記テレビジョン受信機の機械的構成を示す分解斜視図である。 従来例において、画素分割方式を採用する液晶表示装置における回路構成の一例を模式的に示す図である。 画素分割方式を採用する従来の別の液晶表示装置における等価回路図である。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。

＜０．はじめに＞
はじめに、後述する全ての実施形態に共通する考え方について説明する。但し、第７の実施形態で説明するように、保持容量配線ＣＳＬについては必ずしも備える必要はない。

図１は、各画素形成部の等価回路図である。各画素形成部には、２つの副画素部（第１副画素部および第２副画素部）が含まれている。第１副画素部の構成要素として、各画素形成部は、第１走査信号線ＧＬにゲート電極（第１電極）が接続されるとともにデータ信号線ＳＬにソース電極（第２電極）が接続されたスイッチング素子である第１トランジスタＴＡと、第１トランジスタＴＡのドレイン電極（第３電極）に接続された画素電極ＥＡと、対向電極として一定の電位ＣＯＭが与えられる共通電極４１と画素電極ＥＡとによって形成される液晶容量ＣｌｃＡと、画素電極ＥＡと保持容量配線ＣＳＬとによって形成される保持容量ＣｃｓＡとを備えている。また、第２副画素部の構成要素として、各画素形成部は、第１走査信号線ＧＬにゲート電極が接続されるとともにデータ信号線ＳＬにソース電極が接続されたスイッチング素子である第２トランジスタＴＢと、第２トランジスタＴＢのドレイン電極に接続された画素電極ＥＢと、上記共通電極４１と画素電極ＥＢとによって形成される液晶容量ＣｌｃＢと、画素電極ＥＢと保持容量配線ＣＳＬとによって形成される保持容量ＣｃｓＢと、第２走査信号線Ｇ２Ｌにゲート電極が接続されるとともに配線ＳＥＬにソース電極が接続されたスイッチング素子である第３トランジスタＴＣと、第３トランジスタＴＣのドレイン電極に接続された容量電極ＥＣと、画素電極ＥＢと容量電極ＥＣとによって形成される容量Ｃ１とを備えている。保持容量配線ＣＳＬには一定の電位（典型的には共通電極４１に与えられている電位ＣＯＭと同電位）が与えられる。配線ＳＥＬには、比較的高いレベルの電位と比較的低いレベルの電位とが１フレーム期間毎に交互に与えられる。なお、以下においては、第１走査信号線ＧＬや第２走査信号線Ｇ２Ｌにゲート電極が接続されているトランジスタをオン状態にする電位を「ゲートオン電位」といい、それらをオフ状態にする電位を「ゲートオフ電位」という。また、配線ＳＥＬのことを「電位変動用容量配線」ともいい、容量電極ＥＣのことを「電位変動用容量電極」ともいい、容量Ｃ１のことを「電位変動用容量」ともいう。また、保持容量配線と電位変動用容量配線とをまとめて「容量配線」ともいう。

上述のような構成において、第１走査信号線ＧＬにゲートオン電位が与えられると、第１トランジスタＴＡと第２トランジスタＴＢとがオン状態となる。これにより、画素電極ＥＡの電位および画素電極ＥＢの電位は、データ信号線ＳＬの電位とほぼ等しくなる。すなわち、この時点においては、画素電極ＥＡの電位と画素電極ＥＢの電位とは等しくなっている。その後、第１走査信号線ＧＬにゲートオフ電位が与えられ、第２走査信号線Ｇ２Ｌにゲートオン電位が与えられる。これにより、第１トランジスタＴＡと第２トランジスタＴＢとはオフ状態となり、第３トランジスタＴＣがオン状態となる。上述のように、電位変動用容量配線ＳＥＬには比較的高いレベルの電位と比較的低いレベルの電位とが１フレーム期間毎に交互に与えられているので、第３トランジスタＴＣがオン状態となることによって、容量電極ＥＣの電位は変動する。そして、容量電極ＥＣの電位の変動に起因して、画素電極ＥＢの電位も変動する。その結果、画素電極ＥＡの電位と画素電極ＥＢの電位とは異なる電位となる。

以上のようにして、第１副画素部の画素電極ＥＡと第２副画素部の画素電極ＥＢとに異なる電位が与えられる。ここで、保持容量配線ＣＳＬには一定の電位が与えられており、電位変動用容量配線ＳＥＬには１フレーム期間を通じて一定の電位が与えられている。すなわち、容量配線には周波数の高い信号は与えられていない。従って、信号遅延に起因する表示品位の低下は生じにくく、表示パネルの周辺領域において容量配線幹を細い幅で実現することが可能となる。

なお、各実施形態においては共通電極４１の電位および保持容量配線ＣＳＬの電位は一定であるが、本発明はこれに限定されず、所望の画像表示が実現されるのであれば、共通電極４１の電位および保持容量配線ＣＳＬの電位は必ずしも一定でなくても良い。

＜１．第１の実施形態＞
＜１．１ 全体構成＞
＜１．１．１ 基板等の構成＞
図２は、本発明の第１の実施形態に係る液晶表示装置の概略構成図である。この液晶表示装置は、ＴＦＴや画素電極が形成されたアクティブマトリクス基板１と、液晶層を介して画素電極との間に電圧を印加するための共通電極４１やカラー画像表示のためのカラーフィルタが形成された対向基板２と、ＳＯＦ（Ｓｙｓｔｅｍ Ｏｎ Ｆｉｌｍ：システムオンフィルム）方式でゲートドライバＩＣ３が実装されたポリイミドフィルム５と、ＳＯＦ方式でソースドライバＩＣ４が実装されたポリイミドフィルム６と、ゲートドライバＩＣ３およびソースドライバＩＣ４の動作を制御するコントローラや容量配線ドライバ等が設けられた外部基板７とによって構成されている。アクティブマトリクス基板１と対向基板２とがシール材によって貼り合わせられることによって、符号８で示すような表示領域を有する液晶パネル１１が形成されている。ポリイミドフィルム５はアクティブマトリクス基板１に取り付けられ、ポリイミドフィルム６はアクティブマトリクス基板１と外部基板７とに取り付けられている。複数個のゲートドライバＩＣ３によって後述するゲートドライバ部が実現され、複数個のソースドライバＩＣ４によって後述するソースドライバ部が実現されている。なお、アクティブマトリクス基板１と対向基板２との間には配向膜，配向制御構造物，および液晶材料が保持されているが、図２ではそれらを省略している。また、液晶表示装置には、上記構成要素以外に偏光フィルムなどの光学フィルム，バックライト，その他の光学部品，回路部品，およびこれらの部品を所定の位置に保持するためのベゼル等が設けられているが、これらについても図２では省略している。

なお、本実施形態においてはゲートドライバＩＣ３はアクティブマトリクス基板１の両端側（図２では、アクティブマトリクス基板１の左辺側および右辺側）に設けられているが、本発明はこれに限定されず、アクティブマトリクス基板１の一端側にのみゲートドライバＩＣ３が設けられた構成であっても良い。また、本実施形態においてはソースドライバＩＣ４はアクティブマトリクス基板１の一端側（図２では、アクティブマトリクス基板１の上辺側）にのみ設けられているが、本発明はこれに限定されず、アクティブマトリクス基板１の両端側にソースドライバＩＣ４が設けられた構成であっても良い。

＜１．１．２ アクティブマトリクス基板上の配線構造＞
図３は、本実施形態におけるアクティブマトリクス基板１の平面図である。図３に示すように、液晶パネル１１を構成するアクティブマトリクス基板１上の領域は、表示領域８と周辺領域９とに分けられる。アクティブマトリクス基板１には、ｍ本の第１走査信号線ＧＬ１〜ＧＬｍと、ｍ本の第２走査信号線Ｇ２Ｌ１〜Ｇ２Ｌｍと、ｎ本のデータ信号線ＳＬ１〜ＳＬｎと、第１走査信号線とデータ信号線との交差点に１対１で対応するように設けられた画素形成部（すなわち、ｍ×ｎ個の画素形成部）と、データ信号線と平行に延びるように配設された保持容量配線ＣＳＬ，第１の電位変動用容量配線（以下、「第１容量配線」と略記する。）ＳＥＬ１，および第２の電位変動用容量配線（以下、「第２容量配線」と略記する。）ＳＥＬ２と、周辺領域９のうち主に表示領域８とソースドライバ部２２との間の領域に配設された保持容量配線幹１８，第１容量配線幹１９，および第２容量配線幹２０とが形成されている。上記ｍ，ｎについては、例えばｍ＝１０８０，ｎ＝５７６０とされるが、本発明はこれに限定されるわけではない。

上述のｍ×ｎ個の画素形成部によって、ｍ行×ｎ列の画素マトリクスが形成されている。保持容量配線ＣＳＬについては、データ信号線と１対１で対応するように設けられている。第１容量配線ＳＥＬ１と第２容量配線ＳＥＬ２とは、画素マトリクスに１列毎に交互に対応するように設けられている。

図３には、ｍ×ｎ個の画素形成部のうち４個の画素形成部ＰＩＸ１〜ＰＩＸ４のみを示している。各画素形成部には、２個の副画素部（第１副画素部および第２副画素部）が含まれている。本実施形態においては、第１走査信号線を挟むように第１副画素部と第２副画素部とが配置されている。また、第２副画素部は第１走査信号線と第２走査信号線との間の領域に配置されている。

画素形成部ＰＩＸ１は、ｉ行目の第１走査信号線ＧＬｉとｊ列目のデータ信号線ＳＬｊとの交差点に対応して設けられている。画素形成部ＰＩＸ２は、（ｉ＋１）行目の第１走査信号線ＧＬｉ＋１とｊ列目のデータ信号線ＳＬｊとの交差点に対応して設けられている。画素形成部ＰＩＸ３は、ｉ行目の第１走査信号線ＧＬｉと（ｊ＋１）列目のデータ信号線ＳＬｊ＋１との交差点に対応して設けられている。画素形成部ＰＩＸ４は、（ｉ＋１）行目の第１走査信号線ＧＬｉ＋１と（ｊ＋１）列目のデータ信号線ＳＬｊ＋１との交差点に対応して設けられている。

画素形成部ＰＩＸ１には、第１副画素部ＰＩＸ１Ａおよび第２副画素部ＰＩＸ１Ｂが含まれている。アクティブマトリクス基板１上において保持容量配線ＣＳＬが画素形成部ＰＩＸ１と上下方向に重なるように配設されており、保持容量配線ＣＳＬと画素形成部ＰＩＸ１内の電極とによって容量が形成されている。画素形成部ＰＩＸ２〜ＰＩＸ４についても同様である。

第１走査信号線ＧＬ１〜ＧＬｍおよび第２走査信号線Ｇ２Ｌ１〜Ｇ２Ｌｍは、ゲートドライバ部２１に接続されている。ゲートドライバ部２１は、第１走査信号線ＧＬ１〜ＧＬｍおよび第２走査信号線Ｇ２Ｌ１〜Ｇ２Ｌｍに走査信号を与える。走査信号の電位は、ゲートオン電位またはゲートオフ電位である。データ信号線ＳＬ１〜ＳＬｎは、ソースドライバ部２２に接続されている。ソースドライバ部２２は、データ信号線ＳＬ１〜ＳＬｎに、表示すべき画像に応じたデータ信号を与える。保持容量配線幹１８，第１容量配線幹１９，および第２容量配線幹２０は容量配線ドライバ部２３に接続されている。容量配線ドライバ部２３は、保持容量配線幹１８には一定の電位を与え、第１容量配線幹１９および第２容量配線幹２０には比較的高いレベルの電位と比較的低いレベルの電位とを１フレーム期間毎に交互に与える。

＜１．２ 画素形成部の構造＞
＜１．２．１ 平面構造＞
図４は、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。図４に示すように、画素形成部ＰＩＸ１，ＰＩＸ２の一辺（図４では左辺）に沿ってデータ信号線ＳＬｊが配設され、画素形成部ＰＩＸ１，ＰＩＸ２の別の一辺（図４では右辺）に沿って第１容量配線ＳＥＬ１が配設されている。また、画素形成部ＰＩＸ３，ＰＩＸ４の一辺に沿ってデータ信号線ＳＬｊ＋１が配設され、画素形成部ＰＩＸ３，ＰＩＸ４の別の一辺に沿って第２容量配線ＳＥＬ２が配設されている。さらに、画素形成部ＰＩＸ１，ＰＩＸ２上および画素形成部ＰＩＸ３，ＰＩＸ４上をそれぞれ通過するように保持容量配線ＣＳＬが配設されている。また、画素形成部ＰＩＸ１に含まれる２個の画素電極２９ａ，２９ｂ間および画素形成部ＰＩＸ３に含まれる２個の画素電極６９ａ，６９ｂ間を通過するように第１走査信号線ＧＬｉが配設され、画素形成部ＰＩＸ２に含まれる２個の画素電極４９ａ，４９ｂ間および画素形成部ＰＩＸ４に含まれる２個の画素電極８９ａ，８９ｂ間を通過するように第１走査信号線ＧＬｉ＋１が配設されている。さらに、画素形成部ＰＩＸ１，ＰＩＸ３の一辺（図４では下辺）に沿って第２走査信号線Ｇ２Ｌｉが配設され、画素形成部ＰＩＸ２，ＰＩＸ４の一辺に沿って第２走査信号線Ｇ２Ｌｉ＋１が配設されている。なお、全ての画素形成部は同様の構造となっているので、以下においては、主に画素形成部ＰＩＸ１のみに着目して説明する。

図５は、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。画素形成部ＰＩＸ１においては、第１トランジスタＴＦＴ１ａおよび第２トランジスタＴＦＴ１ｂがそれぞれ第１走査信号線ＧＬｉと接続するように設けられている。第１トランジスタＴＦＴ１ａと第２トランジスタＴＦＴ１ｂとはソース電極２４を共用しており、そのソース電極２４はデータ信号線ＳＬｊから第１走査信号線ＧＬｉと平行に延びるように形成されている。第１トランジスタＴＦＴ１ａのドレイン電極２５ａは、ドレイン引き出し配線２６ａによって電極２７ａに接続されている。その電極２７ａは、コンタクト２８ａを介して画素電極２９ａに接続されている。第２トランジスタＴＦＴ１ｂのドレイン電極２５ｂは、ドレイン引き出し配線２６ｂによって電極２７ｂに接続されている。その電極２７ｂは、コンタクト２８ｂを介して画素電極２９ｂに接続されている。

また、画素形成部ＰＩＸ１においては、第３トランジスタＴＦＴ１ｃが第２走査信号線Ｇ２Ｌｉと接続するように設けられている。第３トランジスタＴＦＴ１ｃのソース電極２４ｃは第１容量配線ＳＥＬ１と一体的に形成されている。第３トランジスタＴＦＴ１ｃのドレイン電極２５ｃは、ドレイン引き出し配線２６ｃによって容量電極（電位変動用容量電極）３１に接続されている。容量電極３１は、第１容量配線ＳＥＬ１と平行に延びるように形成されている。

ところで、保持容量配線ＣＳＬと画素電極２９ａとはアクティブマトリクス基板１上において上下方向に重なるように配置されている。これにより、保持容量Ｃｃｓ１ａが形成されている。同様に、保持容量配線ＣＳＬと画素電極２９ｂとはアクティブマトリクス基板１上において上下方向に重なるように配置されている。これにより、保持容量Ｃｃｓ１ｂが形成されている。また、容量電極３１と画素電極２９ｂとはアクティブマトリクス基板１上において上下方向に重なるように配置されている。これにより、電位変動用容量Ｃ１が形成されている。

＜１．２．２ 断面構造＞
画素形成部の構造について、液晶パネルの断面図を参照しつつ、更に説明する。図６Ａは、図５のＡ−Ａ線断面図である。図６Ｂは、図５のＢ−Ｂ線断面図である。図６Ｃは、図５のＣ−Ｃ線断面図である。図６Ｄは、図５のＤ−Ｄ線断面図である。アクティブマトリクス基板１と対向基板２とは液晶層４４を挟んで対向するように配置されている。

まず、アクティブマトリクス基板１側の構造について説明する。ガラス基板１０上には第１走査信号線ＧＬｉ，第２走査信号線Ｇ２Ｌｉ，ゲート電極３２，３２ｃ，および保持容量配線ＣＳＬが形成され、それらを覆うように無機材料である窒化シリコンからなるゲート絶縁層３３が形成されている。第１トランジスタＴＦＴ１ａおよび第２トランジスタＴＦＴ１ｂにおいては、ゲート電極３２が第１走査信号線ＧＬｉと一体的に形成されている。第３トランジスタＴＦＴ１ｃにおいては、ゲート電極３２ｃが第２走査信号線Ｇ２Ｌｉと一体的に形成されている。

第１トランジスタＴＦＴ１ａおよび第２トランジスタＴＦＴ１ｂにおけるゲート絶縁層３３上には、半導体層３４，当該半導体層３４に接するソース電極２４，およびドレイン電極２５ａ，２５ｂが形成され、それらの近傍にデータ信号線ＳＬｊ，ドレイン引き出し配線２６ａ，２６ｂ，および電極２７ａ，２７ｂが形成されている。さらに上層には、層間絶縁層３５が形成されている。

第３トランジスタＴＦＴ１ｃにおけるゲート絶縁層３３上には、半導体層３４ｃ，当該半導体層３４ｃに接するソース電極２４ｃおよびドレイン電極２５ｃが形成され、それらの近傍にドレイン引き出し配線２６ｃ，および容量電極３１が形成されている。さらに上層には、層間絶縁層３５が形成されている。なお、第３トランジスタＴＦＴ１ｃのソース電極２４ｃは第１容量配線ＳＥＬと一体的に形成されている。

半導体層３４，３４ｃについては、真性アモルファスシリコン層（ｉ層）と、リンがドーピングされたｎ＋型アモルファスシリコン層（ｎ＋層）とから成っている。ｎ＋層は、ｉ層等の半導体材料とソース電極２４，２４ｃ，ドレイン電極２５ａ，２５ｂ，２５ｃ等の金属材料との間で電気的接続を行うコンタクト層の役割を有している。なお、半導体層３４，３４ｃのうちソース電極２４，２４ｃ，ドレイン電極２５ａ，２５ｂ，２５ｃと重ならない領域（典型的にはトランジスタのチャネル部）については、ｎ＋層がエッチング等により除去され、ｉ層のみとなっている。層間絶縁層３５については、無機材料である窒化シリコンから成っている。

層間絶縁層３５上には、ＩＴＯ（インジウム錫酸化物）からなる画素電極２９ａ，２９ｂが形成されている。なお、画素電極２９ａ，２９ｂを覆うように配向膜が形成されているが、図では配向膜を省略している。コンタクト２８ａでは、画素電極２９ａと電極２７ａとが電気的に接続されるように、層間絶縁層３５が刳り貫かれている。同様に、コンタクト２８ｂでは、画素電極２９ｂと電極２７ｂとが電気的に接続されるように、層間絶縁層３５が刳り貫かれている。

次に、対向基板２側の構造について説明する。ガラス基板４０上にはブラックマトリクス４２および着色層４３が形成され、更に上層に共通電極（対向電極）４１が形成されている。なお、共通電極４１を覆うように配向膜が形成されているが、図では配向膜を省略している。なお、この対向基板２側の構造については、第２の実施形態以下のいずれにおいても本実施形態と同様の構造である。

＜１．２．３ 等価回路＞
図７は、本実施形態における画素形成部の等価回路図である。画素形成部ＰＩＸ１には、第１副画素部ＰＩＸ１Ａの構成要素として、第１走査信号線ＧＬｉにゲート電極が接続されるとともにデータ信号線ＳＬｊにソース電極が接続された第１トランジスタＴＦＴ１ａと、第１トランジスタＴＦＴ１ａのドレイン電極に接続された画素電極２９ａと、一定の電位ＣＯＭが与えられる共通電極４１と画素電極２９ａとによって形成される液晶容量Ｃｌｃ１ａと、画素電極２９ａと保持容量配線ＣＳＬとによって形成される保持容量Ｃｃｓ１ａとが含まれている。また、画素形成部ＰＩＸ１には、第２副画素部ＰＩＸ１Ｂの構成要素として、第１走査信号線ＧＬｉにゲート電極が接続されるとともにデータ信号線ＳＬｊにソース電極が接続された第２トランジスタＴＦＴ１ｂと、第２トランジスタＴＦＴ１ｂのドレイン電極に接続された画素電極２９ｂと、共通電極４１と画素電極２９ｂとによって形成される液晶容量Ｃｌｃ１ｂと、画素電極２９ｂと保持容量配線ＣＳＬとによって形成される保持容量Ｃｃｓ１ｂと、第２走査信号線Ｇ２Ｌｉにゲート電極が接続されるとともに第１容量配線ＳＥＬ１にソース電極が接続された第３トランジスタＴＦＴ１ｃと、第３トランジスタＴＦＴ１ｃのドレイン電極に接続された容量電極３１と、画素電極２９ｂと容量電極３１とによって形成される電位変動用容量Ｃ１とを備えている。

＜１．３ アクティブマトリクス基板の製造方法＞
次に、本実施形態におけるアクティブマトリクス基板１の製造方法の一例について説明する。なお、この製造方法は、アモルファスシリコントランジスタを含む一般的なアクティブマトリクス基板の製造方法と同様である。従って、第２の実施形態以下では、アクティブマトリクス基板１の製造方法についての説明を省略する。

初めに、アルゴン（Ａｒ）ガスを用いたスパッタ法により、ガラス、プラスチック等の透明絶縁性基板（図６Ａ〜図６Ｄのガラス基板１０）上にチタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）が順次に堆積され、Ｔｉ／Ａｌ／Ｔｉ積層膜であるゲート金属膜が形成される。このとき、チタンの膜厚は上層側についても下層側についても例えば１００ｎｍとされ、アルミニウムの膜厚は例えば３００ｎｍとされる。ゲート金属膜を形成する際のガラス基板１０の温度は２００〜３００℃とされる。

次に、フォトリソグラフィー法によって、すなわち、処理対象となる膜上にフォトレジスト材料によるレジストパターン膜を形成して当該レジストパターン膜をマスクとして膜のパターニングを行う方法によって、ゲート金属膜から第１走査信号線ＧＬｉ，第２走査信号線Ｇ２Ｌｉ，ゲート電極３２，３２ｃ，および容量電極３１が形成される。ゲート金属膜のエッチングには、例えば塩素（Ｃｌ₂）ガスを主に用いたドライエッチング法が採用される。エッチング終了後、有機アルカリを含む剥離液を用いてレジストパターン膜の除去が行われる。

ゲート金属膜の材料については、アルミニウム，チタンの他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ），銅（Ｃｕ），クロム（Ｃｒ），モリブデン（Ｍｏ），アルミニウム（Ａｌ），チタン（Ｔｉ）等の単体金属、またはそれらに窒素，酸素，あるいは他の金属を含有させた材料が用いられても良い。また、ゲート金属膜については、上記材料を用いた単一の層であっても良いし、積層構造を有していても良い。例えば、第１走査信号線および第２走査信号線は、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層膜で形成されていても良いし、あるいは、銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜で形成されていても良い。ゲート金属膜の形成方法については、スパッタ法の他、蒸着法等が用いられても良い。ゲート金属膜の厚さについては特に限定されない。また、ゲート金属膜のエッチング方法についても、上述したドライエッチング法に限定されず、酸などのエッチャントを用いたウェットエッチング法等が採用されても良い。

次に、プラズマＣＶＤ（化学的気相成長）法等によって、ゲート絶縁層３３となる第１窒化シリコン（ＳｉＮｘ）膜、真性アモルファスシリコン層（ｉ層）となるアモルファスシリコン膜、およびｎ＋型アモルファスシリコン層（ｎ＋層）となるｎ＋型アモルファスシリコン膜の成膜が連続して行われる。このとき、第１窒化シリコン膜の膜厚は例えば４００ｎｍとされ、アモルファスシリコン膜の膜厚は例えば２００ｎｍとされ、ｎ＋型アモルファスシリコン膜の膜厚は例えば５０ｎｍとされる。これらの膜を形成する際のガラス基板１０の温度は２００〜３００℃とされ、成膜用のガスとしては、シラン（ＳｉＨ₄），アンモニア（ＮＨ₃），水素（Ｈ₂），および窒素（Ｎ₂）等が適宜組み合わせられて用いられる。

次に、フォトリソグラフィー法によって、アモルファスシリコン膜，ｎ＋型アモルファスシリコン膜に対して所定の形状へのパターニングが施され、一次加工されたアモルファスシリコン膜およびｎ＋型アモルファスシリコン膜が得られる。このときのエッチングには、例えば塩素（Ｃｌ₂）ガス、四塩化炭素（ＣＦ₂）ガス、酸素（Ｏ₂）ガスが適宜組み合わせられたものを用いたドライエッチング法が採用される。エッチング終了後、有機アルカリを含む剥離液を用いてレジストパターン膜の除去が行われる。さらに、同様なフォトリソグラフィー法によって、第１窒化シリコン膜に対して所定の形状へのパターニングが施され、第１窒化シリコン膜からゲート絶縁層３３を形成する。このときのエッチングには、四塩化炭素（ＣＦ₂））ガス、酸素（Ｏ₂）ガスが適宜組み合わせられたものを用いたドライエッチング法が採用され、次に、同様にレジストパターン膜の除去が行われる。

次に、ゲート金属膜の形成と同様の方法によって、ゲート絶縁層３３上および（アモルファスシリコン膜およびｎ＋型アモルファスシリコン膜からなる）半導体層３４上にチタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）が順次に堆積され、Ｔｉ／Ａｌ／Ｔｉ積層膜であるソース金属膜が形成される。このとき、チタンの膜厚は上層側についても下層側についても例えば１００ｎｍとされ、アルミニウムの膜厚は例えば３００ｎｍとされる。

次に、フォトリソグラフィー法によって、ソース金属膜からソース電極２４，２４ｃ，ドレイン電極２５ａ，２５ｂ，２５ｃ，保持容量配線ＣＳＬ，第１容量配線ＳＥＬ１，データ信号線ＳＬｊ，ドレイン引き出し配線２６ａ，２６ｂ，２６ｃ，および電極２７ａ，２７ｂ，２７ｃ等が形成される。このときのエッチングには、ゲート金属膜のエッチングと同様の方法を用いることができる。ここで、フォトリソグラフィー法による処理の際に用いられたレジストパターン膜は、除去されずに、次工程のために残される。ソース金属膜の材料については、ゲート金属膜と同様に、アルミニウム・チタン以外の材料が採用されても良い。

次に、前工程で残されたレジストパターン膜をマスクとして、アモルファスシリコン膜，ｎ＋型アモルファスシリコン膜に対して再度エッチング加工（チャネルエッチング）が施され、真性アモルファスシリコン層（ｉ層）およびｎ＋型アモルファスシリコン層（ｎ＋層）からなる半導体層３４，３４ｃが得られる。すなわち、ソース電極２４，２４ｃ，ドレイン電極２５ａ，２５ｂ，２５ｃ，保持容量配線ＣＳＬ，第１容量配線ＳＥＬ１，データ信号線ＳＬｊ，ドレイン引き出し配線２６ａ，２６ｂ，２６ｃ，および電極２７ａ，２７ｂ，２７ｃのパターンを形成するために用いられたレジストパターン膜をマスクにして、ドライエッチング法によって、ｎ＋型アモルファスシリコン膜と、アモルファスシリコン膜の一部表面とにエッチングが施される。これにより、ソース電極２４とドレイン電極２５ａ，２５ｂとの間の分離およびソース電極２４ｃとドレイン電極２５ｃとの間の分離が行われる。このときのエッチングには、例えば塩素（Ｃｌ₂）ガス、四塩化炭素（ＣＦ₂）ガス、酸素（Ｏ₂）ガスが適宜組み合わせられたものを用いたドライエッチング法が採用される。なお、アモルファスシリコン膜の一部表面にエッチングが施される主な理由は、オーバーエッチングによって確実にｎ＋型アモルファスシリコン膜を取り除くためである。

次に、層間絶縁層３５となる第２窒化シリコン膜が、ソース電極２４，２４ｃ，ドレイン電極２５ａ，２５ｂ，２５ｃ，保持容量配線ＣＳＬ，第１容量配線ＳＥＬ１，データ信号線ＳＬｊ，ドレイン引き出し配線２６ａ，２６ｂ，２６ｃ，および電極２７ａ，２７ｂ，２７ｃ等を覆うように形成される。ここでは、プラズマＣＶＤ法が用いられ、第２窒化シリコン膜を形成する際のガラス基板１０の温度は２００〜３００℃とされ、成膜用のガスとしては、シラン（ＳｉＨ₄），アンモニア（ＮＨ₃），水素（Ｈ₂），および窒素（Ｎ₂）等が適宜組み合わせられて用いられる。第２窒化シリコン膜の膜厚は、例えば３００ｎｍとされる。

次に、フォトリソグラフィー法によって、層間絶縁層３５となる第２窒化シリコン膜に対して所定のパターンとなるようエッチングが施され、層間絶縁層３５とコンタクト２８ａ，２８ｂ，３０が形成される。このとき、ゲート絶縁層３３となる窒化シリコンのエッチングと同様の手法を用いることができる。

次に、層間絶縁層３５上に、例えば、ＩＴＯ（インジウム錫酸化物）膜がスパッタリング法等によって１００ｎｍ程度の膜厚となるように成膜される。さらに、フォトリソグラフィー法によってＩＴＯ膜に対して所定の形状へのパターニングが施され、画素電極２９ａ，２９ｂ，および接続電極３６が形成される。ＩＴＯ膜のエッチングには、例えば、蓚酸（ＨＯＯＣ−ＣＯＯＨ）や塩化第２鉄液が用いられる。最後に、画素電極２９ａ，２９ｂを覆うように、インクジェット法等によって配向膜材料を含んだ溶液が塗布され、配向膜が形成される。以上のようにして、本実施形態に係る液晶表示装置に用いられるアクティブマトリクス基板１が作製される。なお、層間絶縁層３５については、窒化シリコン膜と感光性材料を用いて作成した有機絶縁膜とがガラス基板１０側から積層された積層膜であっても良い。

＜１．４ 駆動方法＞
次に、図８および図９を参照しつつ、本実施形態における駆動方法について説明する。図８には、第１走査信号線ＧＬｉ，第２走査信号線Ｇ２Ｌｉ，第１走査信号線ＧＬｉ＋１，第２走査信号線Ｇ２Ｌｉ＋１，データ信号線ＳＬｊ，ＳＬｊ＋１，保持容量配線ＣＳＬ，第１容量配線ＳＥＬ１，および第２容量配線ＳＥＬ２の電位の変化が示されている。図９には、容量電極３１，画素電極２９ａ，２９ｂ，容量電極５１，画素電極４９ａ，４９ｂ，容量電極７１，画素電極６９ａ，６９ｂ，容量電極９１，画素電極８９ａ，８９ｂの電位の変化が示されている。図８および図９に関し、左方には奇数フレームにおける波形が示されていて右方には偶数フレームにおける波形が示されているものと仮定する。また、図８および図９で左右方向に隣接する破線間の時間の間隔は１水平走査期間である。なお、本実施形態においては、例えば、液晶表示装置は１２０Ｈｚのフレームレートで駆動され、１水平走査期間は７．４μｓとされ、１垂直走査期間（１フレーム期間）は８．３μｓとされる。しかしながら、本発明はこれに限定されない。例えば、２４０Ｈｚのフレームレートで駆動される液晶表示装置についても、本発明を適用することができる。

図８に示すように、第１走査信号線ＧＬｉに１水平走査期間だけゲートオン電位Ｖｇｈが与えられ、その後、第１走査信号線ＧＬｉ＋１に１水平走査期間だけゲートオン電位Ｖｇｈが与えられている。このように、第１走査信号線ＧＬ１〜ＧＬｍには、１行ずつ順次にゲートオン電位Ｖｇｈが与えられる。各第１走査信号線には、１フレーム期間中に１水平走査期間だけゲートオン電位Ｖｇｈが与えられ、それ以外の期間にはゲートオフ電位Ｖｇｌが与えられる。なお、隣接する２本の第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングは、１水平走査期間だけずれている。

図８に示すように、第２走査信号線Ｇ２Ｌｉに１水平走査期間だけゲートオン電位Ｖｇｈが与えられ、その後、第２走査信号線Ｇ２Ｌｉ＋１に１水平走査期間だけゲートオン電位Ｖｇｈが与えられている。このように、第２走査信号線ＧＬ１〜ＧＬｍにも、１行ずつ順次にゲートオン電位Ｖｇｈが与えられる。各第２走査信号線には、１フレーム期間中に１水平走査期間だけゲートオン電位Ｖｇｈが与えられ、それ以外の期間にはゲートオフ電位Ｖｇｌが与えられる。なお、隣接する２本の第２走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングは、１水平走査期間だけずれている。また、各行に関し、第２走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングは、第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングよりも１水平走査期間だけ遅れている。

図８に示すように、データ信号線ＳＬｊには、奇数フレームには共通電極４１の電位ＣＯＭよりも高い電位Ｖｓｈが与えられ、偶数フレームには電位ＣＯＭよりも低い電位Ｖｓｌが与えられている。また、データ信号線ＳＬｊ＋１には、奇数フレームには電位Ｖｓｌが与えられ、偶数フレームには電位Ｖｓｈが与えられている。このように、データ信号線ＳＬ１〜ＳＬｎには、共通電極４１の電位ＣＯＭを基準として正極性の電位と負極性の電位とが１フレーム期間毎に交互に与えられる。正極性の電位と負極性の電位との間での極性反転は帰線期間に行われる。また、隣接する２本のデータ信号線の電位については、互いに逆極性となっている。すなわち、或るデータ信号線に正極性の電位が与えられている時には、それに隣接するデータ信号線には負極性の電位が与えられている。なお、データ信号線に与えられる電位は表示すべき画像に応じた大きさとなるが、ここでは、全画面一色の静止画像が表示されるものと仮定して説明する。

保持容量配線ＣＳＬには、共通電極４１の電位ＣＯＭに等しい電位が与えられている。本実施形態においては、共通電極４１の電位ＣＯＭは一定の値で維持されている。従って、保持容量配線ＣＳＬの電位についても、一定の値で維持されている。なお、画素電極に印加される直流成分に起因するフリッカの発生や焼きつきが防止されるよう、保持容量配線ＣＳＬの電位を共通電極４１の電位ＣＯＭとは少し異なる一定の値にしても良い。

第１容量配線ＳＥＬ１および第２容量配線ＳＥＬ２には、比較的高いレベルの電位Ｖｃｓｈと比較的低いレベルの電位Ｖｃｓｌとが１フレーム期間毎に交互に与えられる。第１容量配線ＳＥＬ１および第２容量配線ＳＥＬ２の一方に電位Ｖｃｓｈが与えられている時、他方には電位Ｖｃｓｌが与えられている。なお、第１容量配線ＳＥＬ１および第２容量配線ＳＥＬ２に与えられる電位が変化するタイミングについては、表示上の不具合が生じることのないよう、帰線期間であることが好ましい。

以上のような前提の下、画素形成部内の容量電極および画素電極の電位がどのように変化するかについて説明する（図８および図９を参照）。

奇数フレームにおいて、時点ｔ１０になると、第１走査信号線ＧＬｉの電位がゲートオン電位Ｖｇｈとなる。これにより、第１トランジスタＴＦＴ１ａ，ＴＦＴ３ａ，および第２トランジスタＴＦＴ１ｂ，ＴＦＴ３ｂがオン状態となる。奇数フレームには、データ信号線ＳＬｊの電位は正極性の電位Ｖｓｈとなっており、データ信号線ＳＬｊ＋１の電位は負極性の電位Ｖｓｌとなっている。このため、時点ｔ１０には、画素形成部ＰＩＸ１内の画素電極２９ａ，２９ｂの電位はＶｓｈへと上昇し、画素形成部ＰＩＸ３内の画素電極６９ａ，６９ｂの電位はＶｓｌへと低下する。

時点ｔ１１になると、第２走査信号線Ｇ２Ｌｉの電位がゲートオン電位Ｖｇｈとなる。これにより、第３トランジスタＴＦＴ１ｃ，ＴＦＴ３ｃがオン状態となる。奇数フレームには、第１容量配線ＳＥＬ１は比較的高いレベルの電位Ｖｃｓｈとなっており、第２容量配線ＳＥＬ２は比較的低いレベルの電位Ｖｃｓｌとなっている。このため、時点ｔ１１には、画素形成部ＰＩＸ１内の容量電極３１の電位はＶｃｓｈへと上昇し、画素形成部ＰＩＸ３内の容量電極７１の電位はＶｃｓｌへと低下する。ここで、容量電極３１と画素電極２９ｂとは容量結合しているため、容量電極３１の電位の変化に起因して、画素電極２９ｂの電位も変化する。なお、このときの電位変化の大きさΔＶは、画素電極２９ｂでは、次式（１）で求められる。
ΔＶ＝（Ｖｃｓｈ−Ｖｃｓｌ）×Ｋ ・・・（１）
また、上式（１）におけるＫは、次式（２）で求められる。
Ｋ＝Ｃ１／（Ｃｌｃ１ｂ＋Ｃｃｓ１ｂ＋Ｃ１） ・・・（２）
ここでは説明を簡単にするため、第２トランジスタＴＦＴ１ｂ，ＴＦＴ３ｂの電極間に寄生している容量については小さいので考慮しておらず、また、本発明に直接影響を与えないその他の小さな寄生容量についても考慮していない。

以上より、時点ｔ１１には、画素電極２９ｂの電位はＶｓｈからＶｓｈ＋ΔＶへと上昇する。同様に、容量電極７１と画素電極６９ｂとは容量結合しているため、容量電極７１の電位の変化に起因して、画素電極６９ｂの電位も変化する。その結果、時点ｔ１１には、画素電極６９ｂの電位はＶｓｌからＶｓｌ−ΔＶへと低下する。ここで、ΔＶについては、簡便のため、画素電極２９ｂの場合と同じ記号を用いている。ΔＶについては上式（１）で求められ、Ｋについては次式（２−１）で求められる。
Ｋ＝Ｃ３／（Ｃｌｃ３ｂ＋Ｃｃｓ３ｂ＋Ｃ３） ・・・（２−１）
ここで、簡便のため、電位の変化を表す式に関しては、いずれの画素電極についても同じ記号（ΔＶ，Ｋ）を用いており、以下同様とする。画素電極４９ｂ，８９ｂの電位変化の大きさについては、それぞれ次式（２−２），（２−３）で求められるＫの値を上式（１）に代入することで求められる。
Ｋ＝Ｃ２／（Ｃｌｃ２ｂ＋Ｃｃｓ２ｂ＋Ｃ２） ・・・（２−２）
Ｋ＝Ｃ４／（Ｃｌｃ４ｂ＋Ｃｃｓ４ｂ＋Ｃ４） ・・・（２−３）
また、後述する例のように、保持容量配線ＣＳＬを備えない構成の場合についても、Ｃｃｓ１ｂ，Ｃｃｓ２ｂ，Ｃｃｓ３ｂ，Ｃｃｓ４ｂなどの値を０として、同様にΔＶを求めることができる。

時点ｔ１１には、また、第１走査信号線ＧＬｉ＋１の電位がゲートオン電位Ｖｇｈとなる。これにより、第１トランジスタＴＦＴ２ａ，ＴＦＴ４ａ，および第２トランジスタＴＦＴ２ｂ，ＴＦＴ４ｂがオン状態となる。これにより、時点ｔ１１には、画素形成部ＰＩＸ２内の画素電極４９ａ，４９ｂの電位はＶｓｈへと上昇し、画素形成部ＰＩＸ４内の画素電極８９ａ，８９ｂの電位はＶｓｌへと低下する。

時点ｔ１２になると、第２走査信号線Ｇ２Ｌｉ＋１の電位がゲートオン電位Ｖｇｈとなる。これにより、第３トランジスタＴＦＴ２ｃ，ＴＦＴ４ｃがオン状態となる。これにより、時点ｔ１２には、画素形成部ＰＩＸ２内の容量電極５１の電位はＶｃｓｈへと上昇し、画素形成部ＰＩＸ４内の容量電極９１の電位はＶｃｓｌへと低下する。ここで、容量電極５１と画素電極４９ｂとは容量結合しているので、画素電極４９ｂの電位も変化する。同様に、容量電極９１と画素電極８９ｂとは容量結合しているので、画素電極８９ｂの電位も変化する。その結果、時点ｔ１２には、画素電極４９ｂの電位はＶｓｈからＶｓｈ＋ΔＶへと上昇し、画素電極８９ｂの電位はＶｓｌからＶｓｌ−ΔＶへと低下する。

画素電極２９ａ，２９ｂ，６９ａ，および６９ｂの電位は、偶数フレームにおいて第１走査信号線ＧＬｉの電位がゲートオン電位Ｖｇｈとなるまでの期間（時点ｔ２０までの期間）、維持される。画素電極４９ａ，４９ｂ，８９ａ，および８９ｂの電位は、偶数フレームにおいて第１走査信号線ＧＬｉ＋１の電位がゲートオン電位Ｖｇｈとなるまでの期間（時点ｔ２１までの期間）、維持される。

偶数フレームにおいても、奇数フレームと同様の動作が行われる（但し、画素電極の電位および容量電極の電位の変化する方向が奇数フレームとは逆になる）。以上のようにして、各画素形成部において、第１副画素部内の画素電極と第２副画素部内の画素電極とに異なる電位が与えられる。

＜１．５ 効果＞
本実施形態によれば、各画素形成部において、第１副画素部の画素電極と第２副画素部の画素電極とに同じ電位が与えられてから１水平走査期間後に、第２副画素部の画素電極の電位が僅かに変動する。これにより、１フレーム期間中の大半の期間において、第１副画素部の画素電極と第２副画素部の画素電極とに異なる電位が与えられる。本実施形態においては、第２副画素部の画素電極の電位を変動させるために、第２走査信号線にゲート電極が接続されるとともに電位変動用容量配線にソース電極が接続された第３トランジスタと、第３トランジスタのドレイン電極に接続された容量電極（電位変動用容量電極）と、画素電極と容量電極とによって形成される容量（電位変動用容量）とが設けられている。このような構成において、第３トランジスタがオン状態にされた時の電位変動用容量配線の電位に基づいて、第２副画素部の画素電極の電位が変動する。ここで、電位変動用容量配線には、比較的高いレベルの電位Ｖｃｓｈと比較的低いレベルの電位Ｖｃｓｌとが１フレーム期間毎に交互に与えられている。また、保持容量配線については、一定の電位ＣＯＭが与えられている。このように、各フレーム期間においては、容量配線は直流駆動がなされている。このため、表示パネルの周辺領域に形成される容量配線幹の幅を狭くしても、信号電位の遅延に起因する表示品位の低下はほとんど生じない。以上より、視野角特性を改善するために１つの画素が複数の副画素に分割されている液晶表示装置において、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。

＜１．６ トランジスタの半導体層に金属酸化物半導体膜を用いた構成について＞
第１の実施形態においては、ガラス基板１０上のトランジスタに関し、半導体層にアモルファスシリコンを用いたトランジスタが採用されていた。しかしながら、本発明はこれに限定されず、半導体層に微結晶シリコン膜，多結晶シリコン膜，金属酸化物半導体膜などを用いたトランジスタが採用されていても良い。また、これらの半導体層については、アモルファスシリコンＴＦＴが採用されている場合と同様、真性層と低抵抗なコンタクト層とからなる２層構造あるいは多層構造であってもよい。

ところで、微結晶シリコン膜は、内部に微結晶粒からなる結晶相とアモルファス相との混合状態を有しているシリコン膜である。多結晶シリコン膜は、結晶相とその間にあるわずかな結晶粒界とからなり、非常に結晶化率の高い膜である。また、金属酸化物半導体膜の多くは、構成金属元素として、亜鉛（Ｚｎ）や、インジウム（Ｉｎ）や、ガリウム（Ｇａ）や、チタン（Ｔｉ）等を主成分として含んでいる。その金属酸化物半導体膜の具体例としては、Ｚｎ−Ｏ系半導体（ＺｎＯ）膜，Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜，Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）膜，Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）膜、Ｔｉ−Ｏ系半導体（二酸化チタン）膜などが挙げられる。トランジスタのオンオフ比が優れたものとなるよう、特にＩＧＺＯ膜およびＺＴＯ膜はアモルファス（非晶質）であることが好ましい。

微結晶シリコン膜，多結晶シリコン膜，および金属酸化物半導体膜が半導体層に採用されると、アモルファスシリコントランジスタと比較して高い移動度のトランジスタが作製される。このため、各画素形成部において、容量への充電が速やかに行われる。これにより、トランジスタの充電能力不足に起因する表示品位の低下が抑制される。また、移動度が高いのでトランジスタサイズを小さくすることができ、液晶表示装置の更なる小型化が可能となる。

なお、以下に説明する各実施形態においても、半導体層に微結晶シリコン膜，多結晶シリコン膜，金属酸化物半導体膜などを用いたトランジスタを採用することができる。但し、以下に説明する各実施形態において、特に半導体層に金属酸化物半導体膜を用いたトランジスタを採用する場合、ゲート絶縁層３３および層間絶縁層３５は、酸化シリコン（ＳｉＯｘ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）膜、あるいは酸化シリコン膜と窒化シリコン膜との積層膜から形成されても良い。

＜２．第２の実施形態＞
＜２．１ 全体構成＞
液晶表示装置の概略構成については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図１０は、本発明の第２の実施形態におけるアクティブマトリクス基板１の平面図である。本実施形態においては、第１走査信号線および第２走査信号線を挟むように（１つの画素形成部内の）第１副画素部と第２副画素部とが配置されている。それ以外の構成については、上記第１の実施形態と同様である。なお、以下においても、主に上記第１の実施形態と異なる点について説明し、上記第１の実施形態と同様の点については説明を省略する。

＜２．２ 画素形成部の構造＞
＜２．２．１ 平面構造＞
図１１は、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。本実施形態においては、画素形成部ＰＩＸ１に含まれる２個の画素電極２９ａ，２９ｂ間および画素形成部ＰＩＸ３に含まれる２個の画素電極６９ａ，６９ｂ間を通過するように第１走査信号線ＧＬｉと第２走査信号線Ｇ２Ｌｉとが配設され、画素形成部ＰＩＸ２に含まれる２個の画素電極４９ａ，４９ｂ間および画素形成部ＰＩＸ４に含まれる２個の画素電極８９ａ，８９ｂ間を通過するように第１走査信号線ＧＬｉ＋１と第２走査信号線Ｇ２Ｌｉ＋１とが配設されている。

図１２は、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。本実施形態においては、第１走査信号線ＧＬｉと第２走査信号線Ｇ２Ｌｉとが比較的近接した位置に形成されている。また、第３トランジスタＴＦＴ１ｃのドレイン電極２５ｃはドレイン引き出し配線２６ｃと接続され、ドレイン引き出し配線２６ｃは接続電極３６およびコンタクト３０を介して容量電極３１に接続されている。また、電極２７ｂと画素電極２９ｂとを接続するためのコンタクト２８ｂが形成されている領域において、容量電極３１と電極２７ｂとがアクティブマトリクス基板１上において上下方向に重なるように配置されている。これにより、電位変動用容量Ｃ１が形成されている。

＜２．２．２ 断面構造＞
図１３Ａは、図１２のＡ−Ａ線断面図である。図１３Ｂは、図１２のＢ−Ｂ線断面図である。図１３Ｃは、図１２のＣ−Ｃ線断面図である。図１３Ｄは、図１２のＤ−Ｄ線断面図である。本実施形態においては、ガラス基板１０上には第１走査信号線ＧＬｉ，第２走査信号線Ｇ２Ｌｉ，ゲート電極３２，３２ｃ，および容量電極３１が形成され、それらを覆うようにゲート絶縁層３３が形成されている。第３トランジスタＴＦＴ１ｃにおけるゲート絶縁層３３上には、半導体層３４ｃ，当該半導体層３４ｃに接するソース電極２４ｃおよびドレイン電極２５ｃが形成され、それらの近傍にドレイン引き出し配線２６ｃが形成されている。さらに上層には、層間絶縁層３５が形成されている。また、層間絶縁層３５上には、接続電極３６が形成されている。コンタクト３０では、接続電極３６を介して容量電極３１とドレイン引き出し配線２６ｃとが電気的に接続されるように、層間絶縁層３５およびゲート絶縁層３３が刳り貫かれている。なお、コンタクト３０は、第１窒化シリコン膜からゲート絶縁層３３を形成する過程（上記第１の実施形態を参照）で、（コンタクト３０の部位において）第１窒化シリコン膜が刳り貫かれることによって形成される。

＜２．２．３ 等価回路＞
図１４は、本実施形態における画素形成部の等価回路図である。上記第１の実施形態とは第２走査信号線の配設位置が異なっているだけで、電気的な回路構成自体については上記第１の実施形態と同じである。

＜２．３ 駆動方法＞
上述のように、本実施形態と上記第１の実施形態とは、電気的な回路構成自体については同じである。従って、本実施形態における駆動方法は、上記第１の実施形態における駆動方法と同じである。

＜２．４ 効果＞
本実施形態によれば、上記第１の実施形態と比較して電位変動用容量近傍の構造が複雑なため製造工程がやや複雑となるが、上記第１の実施形態と同様の効果が得られる。

＜３．第３の実施形態＞
＜３．１ 全体構成＞
液晶表示装置の概略構成については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図１５は、本発明の第３の実施形態におけるアクティブマトリクス基板１の平面図である。本実施形態においては、周辺領域９のうち表示領域８とゲートドライバ部２１との間の領域にまで保持容量配線幹１８が延びるように配設されており、保持容量配線幹１８から第１走査信号線および第２走査信号線と平行に表示領域８内へと延びるように保持容量配線ＣＳＬが形成されている。このように、本実施形態においては、上記第１の実施形態とは異なり、保持容量配線ＣＳＬは第１走査信号線および第２走査信号線と平行に延びるように配設されている。

＜３．２ 画素形成部の構造＞
＜３．２．１ 平面構造＞
図１６は、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。本実施形態においては、第１副画素部ＰＩＸ１Ａ，ＰＩＸ３Ａ上，第２副画素部ＰＩＸ１Ｂ，ＰＩＸ３Ｂ上，第１副画素部ＰＩＸ２Ａ，ＰＩＸ４Ａ上，および第２副画素部ＰＩＸ２Ｂ，ＰＩＸ４Ｂ上をそれぞれ通過するように保持容量配線ＣＳＬが配設されている。

図１７は、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。上記第１の実施形態においては、保持容量配線ＣＳＬがデータ信号線と平行に延びるように配設されていたので、容量電極３１についてもデータ信号線と平行に延びるように形成されていた。これは、仮に容量電極３１が第１走査信号線や第２走査信号線と平行に延びるように形成されると、アクティブマトリクス基板１上において保持容量配線ＣＳＬと容量電極３１とが上下方向に重なる部分が生じ得るからである。これに対して、本実施形態においては、保持容量配線ＣＳＬは第１走査信号線や第２走査信号線と平行に延びるように配設されている。このため、容量電極３１は、第１走査信号線や第２走査信号線と平行に延びるように形成されている。なお、容量電極３１と画素電極２９ｂとによって所望の容量値を有する容量Ｃ１が形成されるのであれば、容量電極３１の形状は特に限定されない。

＜３．２．２ 断面構造＞
図１７のＡ−Ａ線断面図は、図６Ａに示す断面図と同様である。図１７のＢ−Ｂ線断面図は、図６Ｂに示す断面図と同様である。図１７のＣ−Ｃ線断面図は、図６Ｃに示す断面図と同様である。図１７のＤ−Ｄ線断面図は、図６Ｄに示す断面図と同様である。従って、断面構造については説明を省略する。

＜３．２．３ 等価回路＞
図１８は、本実施形態における画素形成部の等価回路図である。本実施形態と上記第１の実施形態とでは、各保持容量配線ＣＳＬに接続される副画素部が異なっている。具体的には、上記第１の実施形態においては、データ信号線が延びる方向に連続して配置されている副画素部（例えば図３のＰＩＸ１Ａ，ＰＩＸ１Ｂ，ＰＩＸ２Ａ，およびＰＩＸ２Ｂ）が同じ保持容量配線に接続されていた。これに対して、本実施形態においては、第１走査信号線および第２走査信号線が延びる方向に連続して配置されている副画素部（例えば図１５のＰＩＸ１ＡおよびＰＩＸ３Ａ）が同じ保持容量配線に接続されている。

＜３．３ 駆動方法＞
本実施形態と上記第１の実施形態とは、電気的な回路構成としては、保持容量配線ＣＳＬと副画素部との接続関係のみが異なっている。ここで、表示領域８内に配設されている全ての保持容量配線ＣＳＬは同じように駆動される。従って、本実施形態における駆動方法は、上記第１の実施形態における駆動方法と同じである。

＜３．４ 効果＞
上記第１の実施形態においては、第１走査信号線および第２走査信号線と交差する配線が１画素につき３本（データ信号線，保持容量配線，第１容量配線または第２容量配線）存在していた。これに対して、本実施形態によれば、第１走査信号線および第２走査信号線と交差する配線は１画素につき２本（データ信号線，第１容量配線または第２容量配線）となる。このように、本実施形態によれば、第１走査信号線および第２走査信号線と他の配線との交差部が少なくなる。

以上より、上記第１の実施形態と同様の効果が得られるほか、上記第１の実施形態と比較して第１走査信号線および第２走査信号線の負荷が低減される。但し、データ信号線と他の配線との交差部が多くなるので、データ信号線の負荷は大きくなる。

＜４．第４の実施形態＞
＜４．１ 全体構成＞
液晶表示装置の概略構成については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図１９は、本発明の第４の実施形態におけるアクティブマトリクス基板１の平面図である。本実施形態においては、周辺領域９のうち表示領域８とゲートドライバ部２１との間の領域にまで第１容量配線幹１９および第２容量配線幹２０が延びるように配設されており、第１容量配線幹１９から第１走査信号線および第２走査信号線と平行に表示領域８内へと延びるように第１容量配線ＳＥＬ１が形成され、第２容量配線幹２０から第１走査信号線および第２走査信号線と平行に表示領域８内へと延びるように第２容量配線ＳＥＬ２が形成されている。このように、本実施形態においては、上記第１〜第３の実施形態とは異なり、第１容量配線ＳＥＬ１と第２容量配線ＳＥＬ２とは第１走査信号線および第２走査信号線と平行に延びるように配設されている。なお、第１容量配線ＳＥＬ１と第２容量配線ＳＥＬ２とは、画素マトリクスに１行毎に交互に対応するように設けられている。

＜４．２ 画素形成部の構造＞
＜４．２．１ 平面構造＞
図２０は、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。本実施形態においては、画素形成部ＰＩＸ１，ＰＩＸ３の一辺（図２０では下辺）に沿って第２走査信号線Ｇ２Ｌｉが配設され、さらに第２走査信号線Ｇ２Ｌｉに沿って第１容量配線ＳＥＬ１が配設されている。また、画素形成部ＰＩＸ２，ＰＩＸ４の一辺に沿って第２走査信号線Ｇ２Ｌｉ＋１が配設され、さらに第２走査信号線Ｇ２Ｌｉ＋１に沿って第２容量配線ＳＥＬ２が配設されている。

図２１は、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。本実施形態においては、第３トランジスタＴＦＴ１ｃのソース電極２４ｃはソース引き出し配線３７と接続されている。そのソース引き出し配線３７は、接続電極３６およびコンタクト３０を介して第１容量配線ＳＥＬ１に接続されている。

＜４．２．２ 断面構造＞
図２２Ａは、図２１のＡ−Ａ線断面図である。図２２Ｂは、図２１のＢ−Ｂ線断面図である。図２２Ｃは、図２１のＣ−Ｃ線断面図である。図２２Ｄは、図２１のＤ−Ｄ線断面図である。本実施形態においては、ガラス基板１０上には第１走査信号線ＧＬｉ，第２走査信号線Ｇ２Ｌｉ，ゲート電極３２，３２ｃ，および第１容量配線ＳＥＬ１が形成され、それらを覆うようにゲート絶縁層３３が形成されている。第３トランジスタＴＦＴ１ｃにおけるゲート絶縁層３３上には、半導体層３４ｃ，当該半導体層３４ｃに接するソース電極２４ｃおよびドレイン電極２５ｃが形成され、それらの近傍にソース引き出し配線３７，ドレイン引き出し配線２６ｃ，および容量電極３１が形成されている。さらに上層には、層間絶縁層３５が形成されている。また、層間絶縁層３５上には、接続電極３６が形成されている。コンタクト３０では、接続電極３６を介して第１容量配線ＳＥＬ１とソース引き出し配線３７とが電気的に接続されるように、層間絶縁層３５およびゲート絶縁層３３が刳り貫かれている。なお、図２２Ｄに示すように、ゲート絶縁層３３上には、保持容量配線ＣＳＬも形成されている。

＜４．２．３ 等価回路＞
図２３は、本実施形態における画素形成部の等価回路図である。本実施形態と上記第１の実施形態とでは、各第１容量配線ＳＥＬ１に接続される画素形成部が異なっている。具体的には、上記第１の実施形態においては、データ信号線が延びる方向に連続して配置されている画素形成部（例えば図７のＰＩＸ１およびＰＩＸ２）が同じ第１容量配線ＳＥＬ１に接続されていた。これに対して、本実施形態においては、第１走査信号線および第２走査信号線が延びる方向に連続して配置されている画素形成部（例えば図２３のＰＩＸ１およびＰＩＸ３）が同じ第１容量配線ＳＥＬ１に接続されている。第２容量配線ＳＥＬ２についても同様である。

＜４．３ 駆動方法＞
上記第１の実施形態においては、第１容量配線ＳＥＬ１および２容量配線ＳＥＬ２はデータ信号線と平行に延びるように形成されていたのに対し、本実施形態においては、第１容量配線ＳＥＬ１および２容量配線ＳＥＬ２は第１走査信号線および第２走査信号線と平行に延びるように形成されている。また、第１容量配線ＳＥＬ１および第２容量配線ＳＥＬ２には、比較的高いレベルの電位Ｖｃｓｈと比較的低いレベルの電位Ｖｃｓｌとが１フレーム期間毎に交互に与えられる。

以上より、本実施形態における画素形成部ＰＩＸ２に含まれる画素電極４９ａ，４９ｂおよび容量電極５１の電位の変化は、上記第１の実施形態における画素形成部ＰＩＸ３に含まれる画素電極６９ａ，６９ｂおよび容量電極７１の電位の変化と同じになる。さらに、本実施形態における画素形成部ＰＩＸ３に含まれる画素電極６９ａ，６９ｂおよび容量電極７１の電位の変化は、上記第１の実施形態における画素形成部ＰＩＸ２に含まれる画素電極４９ａ，４９ｂおよび容量電極５１の電位の変化と同じになる。すなわち、本実施形態においては、容量電極３１，画素電極２９ａ，２９ｂ，容量電極５１，画素電極４９ａ，４９ｂ，容量電極７１，画素電極６９ａ，６９ｂ，容量電極９１，画素電極８９ａ，８９ｂの電位の変化は、図２４に示すようなものとなる。

＜４．４ 効果＞
上記第１の実施形態においては、第１走査信号線および第２走査信号線と交差する配線が１画素につき３本（データ信号線，保持容量配線，第１容量配線または第２容量配線）存在していた。これに対して、本実施形態によれば、第１走査信号線および第２走査信号線と交差する配線は１画素につき２本（データ信号線，保持容量配線）となる。このように、本実施形態によれば、第１走査信号線および第２走査信号線と他の配線との交差部が少なくなる。

以上より、上記第１の実施形態と同様の効果が得られるほか、上記第１の実施形態と比較して第１走査信号線および第２走査信号線の負荷が低減され、走査信号の遅延に起因する表示品位の低下が抑制される。但し、データ信号線と他の配線との交差部が多くなるので、データ信号線の負荷は大きくなる。

＜５．第５の実施形態＞
＜５．１ 全体構成＞
液晶表示装置の概略構成については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図２５は、本発明の第５の実施形態におけるアクティブマトリクス基板１の平面図である。本実施形態においては、第１容量配線幹１９，第２容量配線幹２０，第１容量配線ＳＥＬ１，および第２容量配線ＳＥＬ２が上記第４の実施形態と同様に形成されている（図１９参照）。また、本実施形態においては、画素マトリクスの各列につき２本のデータ信号線が設けられている。詳しくは、図２５において画素形成部の左方に配設された第１データ信号線ＳＬ１〜ＳＬｎと図２５において画素形成部の右方に配設された第２データ信号線Ｓ２Ｌ１〜Ｓ２Ｌｎとが設けられている。

＜５．２ 画素形成部の構造＞
＜５．２．１ 平面構造＞
図２６は、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。本実施形態においては、画素形成部ＰＩＸ１，ＰＩＸ２の一辺（図２６では左辺）に沿って第１データ信号線ＳＬｊが配設され、画素形成部ＰＩＸ１，ＰＩＸ２の別の一辺（図２６では右辺）に沿って第２データ信号線Ｓ２Ｌｊが配設されている。また、画素形成部ＰＩＸ３，ＰＩＸ４の一辺に沿って第１データ信号線ＳＬｊ＋１が配設され、画素形成部ＰＩＸ３，ＰＩＸ４の別の一辺に沿って第２データ信号線Ｓ２Ｌｊ＋１が配設されている。

画素形成部ＰＩＸ１においては、第１トランジスタＴＦＴ１ａおよび第２トランジスタＴＦＴ１ｂが第１データ信号線ＳＬｊと接続するように設けられている。画素形成部ＰＩＸ２においては、第１トランジスタＴＦＴ２ａおよび第２トランジスタＴＦＴ２ｂが第２データ信号線Ｓ２Ｌｊと接続するように設けられている。画素形成部ＰＩＸ３においては、第１トランジスタＴＦＴ３ａおよび第２トランジスタＴＦＴ３ｂが第１データ信号線ＳＬｊ＋１と接続するように設けられている。画素形成部ＰＩＸ４においては、第１トランジスタＴＦＴ４ａおよび第２トランジスタＴＦＴ４ｂが第２データ信号線Ｓ２Ｌｊ＋１と接続するように設けられている。このように、画素マトリクスの各列に着目したとき、画素形成部は第１データ信号線と第２データ信号線とに１行毎に交互に接続されている。

また、本実施形態においては、画素形成部ＰＩＸ１，ＰＩＸ３の一辺（図２６では下辺）に沿って第２走査信号線Ｇ２Ｌｉが配設され、さらに第２走査信号線Ｇ２Ｌｉに沿って第１容量配線ＳＥＬ１が配設されている。また、画素形成部ＰＩＸ２，ＰＩＸ４の一辺に沿って第２走査信号線Ｇ２Ｌｉ＋１が配設され、さらに第２走査信号線Ｇ２Ｌｉ＋１に沿って第２容量配線ＳＥＬ２が配設されている。

ところで、本実施形態においては、画素マトリクスの各行に含まれる第２副画素部内の容量電極に電気的に接続されている電極とその次の行に含まれる第１副画素部内の画素電極とによって容量が形成されている。例えば、画素形成部ＰＩＸ１の第２副画素部内の容量電極３１に接続されている電極３９（容量電極３１と電極３９とは一体的に形成されている）と画素形成部ＰＩＸ２の第１副画素部内の画素電極４９ａとによって容量Ｃｃ１１が形成されている。

図２７は、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。本実施形態においては、第３トランジスタＴＦＴ１ｃのソース電極２４ｃはソース引き出し配線３７と接続され、ソース引き出し配線３７は接続電極３６およびコンタクト３０を介して第１容量配線ＳＥＬ１に接続されている。また、第１副画素部ＰＩＸ１Ａにおいて、容量配線ＣＳＬと第２データ信号線Ｓ２Ｌｊとの間の領域に容量電極１００が形成されている。なお、容量電極１００と画素電極２９ａとはアクティブマトリクス基板１上において上下方向に重なるように配置されている。これにより、容量Ｃｃ０１が形成されている。

＜５．２．２ 断面構造＞
図２８Ａは、図２７のＡ−Ａ線断面図である。図２８Ｂは、図２７のＢ−Ｂ線断面図である。図２８Ｃは、図２７のＣ−Ｃ線断面図である。図２８Ｄは、図２７のＤ−Ｄ線断面図である。第１トランジスタＴＦＴ１ａ，第２トランジスタＴＦＴ１ｂ，および第３トランジスタＴＦＴ１ｃ近傍における断面構造については、上記第４の実施形態と同様である。本実施形態においては、図２８Ｄに示すように、ゲート絶縁層３３上には、保持容量配線ＣＳＬ，容量電極１００，および第２データ信号線Ｓ２Ｌｊも形成されている。

＜５．２．３ 等価回路＞
図２９は、本実施形態における画素形成部の等価回路図である。画素形成部ＰＩＸ１，ＰＩＸ３ではそれぞれ第１データ信号線ＳＬｊ，ＳＬｊ＋１からデータ信号が供給され、かつ、画素形成部ＰＩＸ２，ＰＩＸ４ではそれぞれ第２データ信号線Ｓ２Ｌｊ，Ｓ２Ｌｊ＋１からデータ信号が供給されるように、第１データ信号線および第２データ信号線と画素形成部ＰＩＸ１〜ＰＩＸ４内のトランジスタとが接続されている。

また、本実施形態においては、画素形成部ＰＩＸ１には、第１副画素部ＰＩＸ１Ａの構成要素として、第１走査信号線ＧＬｉにゲート電極が接続されるとともに第１データ信号線ＳＬｊにソース電極が接続された第１トランジスタＴＦＴ１ａと、第１トランジスタＴＦＴ１ａのドレイン電極に接続された画素電極２９ａと、一定の電位ＣＯＭが与えられる共通電極４１と画素電極２９ａとによって形成される液晶容量Ｃｌｃ１ａと、画素電極２９ａと保持容量配線ＣＳＬとによって形成される保持容量Ｃｃｓ１ａと、容量電極１００と画素電極２９ａとによって形成される容量Ｃｃ０１とが含まれている。また、画素形成部ＰＩＸ１には、第２副画素部ＰＩＸ１Ｂの構成要素として、第１走査信号線ＧＬｉにゲート電極が接続されるとともに第１データ信号線ＳＬｊにソース電極が接続された第２トランジスタＴＦＴ１ｂと、第２トランジスタＴＦＴ１ｂのドレイン電極に接続された画素電極２９ｂと、共通電極４１と画素電極２９ｂとによって形成される液晶容量Ｃｌｃ１ｂと、画素電極２９ｂと保持容量配線ＣＳＬとによって形成される保持容量Ｃｃｓ１ｂと、第２走査信号線Ｇ２Ｌｉにゲート電極が接続されるとともに第１容量配線ＳＥＬ１にソース電極が接続された第３トランジスタＴＦＴ１ｃと、第３トランジスタＴＦＴ１ｃのドレイン電極に接続された容量電極３１と、画素電極２９ｂと容量電極３１とによって形成される電位変動用容量Ｃ１とを備えている。画素形成部ＰＩＸ２については、第１トランジスタＴＦＴ２ａおよび第２トランジスタＴＦＴ２ｂのソース電極の接続先が第２データ信号線Ｓ２Ｌｊとなっている点を除いて、画素形成部ＰＩＸ１と同様の構成となっている。

＜５．３ 駆動方法＞
次に、図３０，図３１，および図３２を参照しつつ、本実施形態における駆動方法について説明する。図３０には、第１走査信号線の電位の波形が示されている。図３０に示すように、本実施形態においては、第１走査信号線には２行ずつ順次にゲートオン電位Ｖｇｈが与えられる。或る２本の第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングとその次の２本の第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングとは、１水平走査期間だけずれている。

図３１に示すように、第１走査信号線ＧＬｉ，ＧＬｉ＋１に１水平走査期間だけゲートオン電位Ｖｇｈが与えられ、その後、第２走査信号線Ｇ２Ｌｉ，Ｇ２Ｌｉ＋１に１水平走査期間だけゲートオン電位Ｖｇｈが与えられている。第１走査信号線ＧＬｉ，ＧＬｉ＋１にゲートオン電位Ｖｇｈが与えられるタイミングと第２走査信号線Ｇ２Ｌｉ，Ｇ２Ｌｉ＋１にゲートオン電位Ｖｇｈが与えられるタイミングとは、２水平走査期間ずれている。このように、各行に関し、第２走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングは、第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングよりも２水平走査期間遅れている。

図３１に示すように、第１データ信号線ＳＬｊおよび第２データ信号線Ｓ２Ｌｊ＋１には、奇数フレームには共通電極４１の電位ＣＯＭよりも高い電位Ｖｓｈが与えられ、偶数フレームには電位ＣＯＭよりも低い電位Ｖｓｌが与えられている。また、第２データ信号線Ｓ２Ｌｊおよび第１データ信号線ＳＬｊ＋１には、奇数フレームには電位Ｖｓｌが与えられ、偶数フレームには電位Ｖｓｈが与えられている。このように、隣接する２本の第１データ信号線の電位については、互いに逆極性となっている。同様に、隣接する２本の第２データ信号線の電位についても、互いに逆極性となっている。また、各列に関し、第１データ信号線の電位と第２データ信号線の電位とは、互いに逆極性になっている。

以上のような前提の下、画素形成部内の容量電極および画素電極の電位がどのように変化するかについて説明する（図３１および図３２を参照）。

奇数フレームにおいて、時点ｔ１０になると、第１走査信号線ＧＬｉ，ＧＬｉ＋１の電位がゲートオン電位Ｖｇｈとなる。これにより、第１トランジスタＴＦＴ１ａ〜ＴＦＴ４ａおよび第２トランジスタＴＦＴ１ｂ〜ＴＦＴ４ｂがオン状態となる。奇数フレームには、第１データ信号線ＳＬｊおよび第２データ信号線Ｓ２Ｌｊ＋１の電位は正極性の電位Ｖｓｈとなっており、第２データ信号線Ｓ２Ｌｊおよび第１データ信号線ＳＬｊ＋１の電位は負極性の電位Ｖｓｌとなっている。このため、時点ｔ１０には、画素形成部ＰＩＸ１内の画素電極２９ａ，２９ｂの電位および画素形成部ＰＩＸ４内の画素電極８９ａ，８９ｂの電位はＶｓｈへと上昇し、画素形成部ＰＩＸ２内の画素電極４９ａ，４９ｂの電位および画素形成部ＰＩＸ３内の画素電極６９ａ，６９ｂの電位はＶｓｌへと低下する。

時点ｔ１１になると、画素形成部ＰＩＸ１，ＰＩＸ３を含む行の１つ前の行において、第２走査信号線の電位がゲートオン電位Ｖｇｈとなる。また、奇数フレームには、第２容量配線ＳＥＬ２は比較的低いレベルの電位Ｖｃｓｌとなっている。以上より、画素形成部ＰＩＸ１，ＰＩＸ３を含む行の１つ前の行において、容量電極１００，１０１の電位が低下する。ここで、図２９に示すように、容量電極１００と画素電極２９ａとは容量結合している。このため、画素電極２９ａの電位はＶｓｈからＶｓｈ−ΔＶへと低下する。同様に、図２９に示すように、容量電極１０１と画素電極６９ａとは容量結合している。このため、画素電極６９ａの電位はＶｓｌからＶｓｌ−ΔＶへと低下する。なお、画素電極２９ａ，６９ａの電位変化の大きさΔＶについては、上式（１）に示したとおりである。但し、ΔＶの大きさを求める式である上式（１）中のＫは、次式（３）で求められる。
Ｋ＝Ｃｃ０１／（Ｃｌｃ１ａ＋Ｃｃｓ１ａ＋Ｃｃ０１） ・・・（３）

時点ｔ１２になると、第２走査信号線Ｇ２Ｌｉ，Ｇ２Ｌｉ＋１の電位がゲートオン電位Ｖｇｈとなる。このため、第３トランジスタＴＦＴ１ｃ〜ＴＦＴ４ｃがオン状態となる。また、奇数フレームには、第１容量配線ＳＥＬ１は比較的高いレベルの電位Ｖｃｓｈとなっており、第２容量配線ＳＥＬ２は比較的低いレベルの電位Ｖｃｓｌとなっている。これにより、時点ｔ１２には、画素形成部ＰＩＸ１内の容量電極３１および画素形成部ＰＩＸ３内の容量電極７１の電位はＶｃｓｈへと上昇し、画素形成部ＰＩＸ２内の容量電極５１および画素形成部ＰＩＸ４内の容量電極９１の電位はＶｃｓｌへと低下する。以上より、時点ｔ１２には、画素電極２９ｂの電位はＶｓｈからＶｓｈ＋ΔＶへと上昇し、画素電極６９ｂの電位はＶｓｌからＶｓｌ＋ΔＶへと上昇、画素電極４９ｂの電位はＶｓｌからＶｓｌ−ΔＶへと低下し、画素電極８９ｂの電位はＶｓｈからＶｓｈ−ΔＶへと低下する。

また、画素形成部ＰＩＸ１内の容量電極３１は画素形成部ＰＩＸ２内の容量電極３９に接続され、画素形成部ＰＩＸ３内の容量電極７１は画素形成部ＰＩＸ４内の容量電極７９に接続されている。画素形成部ＰＩＸ２において容量電極３９と画素電極４９ａとによって容量Ｃｃ１１が形成され、画素形成部ＰＩＸ４において容量電極７９と画素電極８９ａとによって容量Ｃｃ１３が形成されている。以上より、時点ｔ１２には、画素電極４９ａの電位はＶｓｌからＶｓｌ＋ΔＶへと上昇し、画素電極８９ａの電位はＶｓｈからＶｓｈ＋ΔＶへと上昇する。

時点ｔ１２以降、画素形成部ＰＩＸ１〜ＰＩＸ４内の画素電極２９ａ，２９ｂ，４９ａ，４９ｂ，６９ａ，６９ｂ，８９ａ，および８９ｂの電位は、偶数フレームにおいて第１走査信号線ＧＬｉ，ＧＬｉ＋１の電位がゲートオン電位Ｖｇｈとなるまでの期間（時点ｔ２０までの期間）、維持される。

偶数フレームにおいても、奇数フレームと同様の動作が行われる（但し、画素電極の電位および容量電極の電位の変化する方向が奇数フレームとは逆になる）。以上のようにして、各画素形成部において、第１副画素部内の画素電極と第２副画素部内の画素電極とに異なる電位が与えられる。

ここで、第２走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングが第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングよりも２水平走査期間遅れている理由について説明する。仮に、上記第１〜第４の実施形態と同様に、第２走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングが第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングよりも１水平走査期間だけ遅れていると、例えば、画素形成部ＰＩＸ１を含む行の１つ前の行において第２走査信号線の電位がゲートオン電位Ｖｇｈになるタイミングと、画素形成部ＰＩＸ１に与えられる第１走査信号線ＧＬｉの電位がゲートオン電位Ｖｇｈになるタイミングとが同じになる。そうすると、画素電極２９ａの電位がデータ信号ＳＬｊの電位Ｖｓｈとされるべき期間に、容量電極１００の電位が変動する。容量電極１００と画素電極２９ａとは容量結合しているので、画素電極２９ａの電位が不安定となる。また、データ信号ＳＬｊに基づいて画素電極２９ａが充電された後に図３２の時点ｔ１１のように画素電極２９ａの電位が変動することもない。

そこで、仮に画素マトリクスの１行目および２行目を「組１」、３行目および４行目を「組２」としたとき、第１走査信号線および第２走査信号線は図３３に示すように駆動される。すなわち、第１走査信号線は２本を１組として１組ずつ順次に選択される。また、各組の２本の第２走査信号線は、当該各組の次の組の２本の第１走査信号線が選択されてから１水平走査期間後に選択される。なお、この間隔は必ずしも１水平走査期間でなくても良く、各組の第２走査信号線が選択されるタイミングは、当該各組の次の組の第１走査信号線が選択されることによって画素電極が充分に充電された後の適宜のタイミングで良い。

＜５．４ 効果＞
本実施形態によれば、各画素形成部において、第１副画素部の画素電極と第２副画素部の画素電極とに同じ電位が与えられた後、一方の副画素部の電位は僅かに上昇し、他方の副画素部の電位は僅かに低下する。このため、一方の副画素部の電位のみを変動させる上記第１〜第４の実施形態と比較して、視野角特性改善の効果が大きく得られる。また、本実施形態においては、画素マトリクスの各列に着目すると、画素形成部は第１データ信号線と第２データ信号線とに１行毎に交互に接続されている。すなわち、上記第１の実施形態と比較して、１本のデータ信号線がデータ信号を供給すべき画素形成部の個数が２分の１となる。このため、表示品位を低下させることなく、表示装置を高速動作させることが可能となる。例えば、駆動周波数が２４０Ｈｚの表示装置に本実施形態に係る構成を適用することができる。また、上記第１の実施形態と同様、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。

＜６．第６の実施形態＞
＜６．１ 全体構成＞
液晶表示装置の概略構成については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。本実施形態におけるアクティブマトリクス基板１の平面図は、上記第４の実施形態と同様、図１９に示すようなものとなる。但し、画素マトリクスの各列に着目したとき、画素形成部は、当該各列の一辺（図１９では左辺）に沿って配設されたデータ信号線と当該各列の別の一辺（図１９では右辺）に沿って配設されたデータ信号線とに１行毎に交互に接続されている。

＜６．２ 画素形成部の構造＞
＜６．２．１ 平面構造＞
図３４は、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。画素形成部ＰＩＸ１〜ＰＩＸ４と第１走査信号線ＧＬｉ，ＧＬｉ＋１，第２走査信号線Ｇ２Ｌｉ，Ｇ２Ｌｉ＋１，保持容量配線ＣＳＬ，第１容量配線ＳＥＬ１，および第２容量配線ＳＥＬ２との位置関係については、上記第４の実施形態と同様である（図２０参照）。画素形成部ＰＩＸ１〜ＰＩＸ４とデータ信号線との接続関係については、上記第４の実施形態とは異なっている。例えば、画素形成部ＰＩＸ１〜ＰＩＸ４とデータ信号線ＳＬｊ＋１との接続関係に着目する。上記第４の実施形態においては、図２０に示すように、データ信号線ＳＬｊ＋１は画素形成部ＰＩＸ３内のトランジスタＴＦＴ３ａ，ＴＦＴ３ｂと画素形成部ＰＩＸ４内のトランジスタＴＦＴ４ａ，ＴＦＴ４ｂとに接続されている。これに対して、本実施形態においては、図３４に示すように、データ信号線ＳＬｊ＋１は画素形成部ＰＩＸ３内のトランジスタＴＦＴ３ａ，ＴＦＴ３ｂと画素形成部ＰＩＸ２内のトランジスタＴＦＴ２ａ，ＴＦＴ２ｂとに接続されている。このように、本実施形態においては、各データ信号線に接続される画素形成部は千鳥状に配置されている。

図３５は、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。本実施形態においては、第３トランジスタＴＦＴ１ｃのソース電極２４ｃはソース引き出し配線３７と接続され、ソース引き出し配線３７は接続電極３６およびコンタクト３０を介して第１容量配線ＳＥＬ１に接続されている。また、第１副画素部ＰＩＸ１Ａにおいて、容量配線ＣＳＬとデータ信号線ＳＬｊ＋１との間の領域に容量電極１００が形成されている。なお、容量電極１００と画素電極２９ａとはアクティブマトリクス基板１上において上下方向に重なるように配置されている。これにより、容量Ｃｃ０１が形成されている。

＜６．２．２ 断面構造＞
図３６Ａは、図３５のＡ−Ａ線断面図である。図３６Ｂは、図３５のＢ−Ｂ線断面図である。図３６Ｃは、図３５のＣ−Ｃ線断面図である。図３６Ｄは、図３５のＤ−Ｄ線断面図である。本実施形態においては、図３６Ｄに示すように、ゲート絶縁層３３上には、保持容量配線ＣＳＬおよび容量電極１００も形成されている。

＜６．２．３ 等価回路＞
図３７は、本実施形態における画素形成部の等価回路図である。図３７に示すように、画素形成部ＰＩＸ１内の第１トランジスタＴＦＴ１ａおよび第２トランジスタＴＦＴ１ｂはデータ信号線ＳＬｊに接続され、画素形成部ＰＩＸ２内の第１トランジスタＴＦＴ２ａおよび第２トランジスタＴＦＴ２ｂはデータ信号線ＳＬｊ＋１に接続され、画素形成部ＰＩＸ３内の第１トランジスタＴＦＴ３ａおよび第２トランジスタＴＦＴ３ｂはデータ信号線ＳＬｊ＋１に接続され、画素形成部ＰＩＸ４内の第１トランジスタＴＦＴ４ａおよび第２トランジスタＴＦＴ４ｂはデータ信号線ＳＬｊ＋２に接続されている。また、各画素形成部内の第１副画素部および第２副画素部の構成については、トランジスタとデータ信号線との接続関係を除いて、上記第５の実施形態（図２９参照）と同様になっている。

＜６．３ 駆動方法＞
次に、図３８および図３９を参照しつつ、本実施形態における駆動方法について説明する。第１走査信号線ＧＬｉ，ＧＬｉ＋１，データ信号線ＳＬｊ，ＳＬｊ＋１，保持容量配線ＣＳＬ，第１容量配線ＳＥＬ１，および第２容量配線ＳＥＬ２については、上記第１の実施形態と同様に駆動される。また、上記第１の実施形態と同様、第２走査信号線ＧＬ１〜ＧＬｍには、１行ずつ順次にゲートオン電位Ｖｇｈが与えられる。但し、本実施形態においては、上記第１の実施形態とは異なり、各行に関し、第２走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングは、第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングよりも２水平走査期間遅れている。なお、第２走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングが第１走査信号線にゲートオン電位Ｖｇｈが与えられるタイミングよりも２水平走査期間遅れている理由については、上記第５の実施形態と同じである。

以上のような前提の下、画素形成部内の容量電極および画素電極の電位がどのように変化するかについて説明する（図３８および図３９を参照）。

奇数フレームにおいて、時点ｔ１０になると、第１走査信号線ＧＬｉの電位がゲートオン電位Ｖｇｈとなる。これにより、第１トランジスタＴＦＴ１ａ，ＴＦＴ３ａ，および第２トランジスタＴＦＴ１ｂ，ＴＦＴ３ｂがオン状態となる。奇数フレームには、データ信号線ＳＬｊの電位は正極性の電位Ｖｓｈとなっており、データ信号線ＳＬｊ＋１の電位は負極性の電位Ｖｓｌとなっている。このため、時点ｔ１０には、画素形成部ＰＩＸ１内の画素電極２９ａ，２９ｂの電位はＶｓｈへと上昇し、画素形成部ＰＩＸ３内の画素電極６９ａ，６９ｂの電位はＶｓｌへと低下する。

時点ｔ１１になると、第１走査信号線ＧＬｉ＋１の電位がゲートオン電位Ｖｇｈとなる。これにより、第１トランジスタＴＦＴ２ａ，ＴＦＴ４ａ，および第２トランジスタＴＦＴ２ｂ，ＴＦＴ４ｂがオン状態となる。また、全画面一色の静止画像が表示されるものと仮定しているので、データ信号線ＳＬｊ＋２の電位は、データ信号線ＳＬｊの電位と同じである。すなわち、奇数フレームには、データ信号線ＳＬｊ＋２の電位は正極性の電位Ｖｓｈとなっている。以上より、時点ｔ１１には、画素形成部ＰＩＸ２内の画素電極４９ａ，４９ｂの電位はＶｓｌへと低下し、画素形成部ＰＩＸ４内の画素電極８９ａ，８９ｂの電位はＶｓｈへと上昇する。

また、時点ｔ１１には、画素形成部ＰＩＸ１，ＰＩＸ３を含む行の１つ前の行において、第２走査信号線の電位がゲートオン電位Ｖｇｈとなる。奇数フレームには、第２容量配線ＳＥＬ２は比較的低いレベルの電位Ｖｃｓｌとなっている。以上より、画素形成部ＰＩＸ１，ＰＩＸ３を含む行の１つ前の行において、容量電極１００，１０１の電位が低下する。ここで、図３７に示すように、容量電極１００と画素電極２９ａとは容量結合している。このため、画素電極２９ａの電位はＶｓｈからＶｓｈ−ΔＶへと低下する。同様に、図３７に示すように、容量電極１０１と画素電極６９ａとは容量結合している。このため、画素電極６９ａの電位はＶｓｌからＶｓｌ−ΔＶへと低下する。

時点ｔ１２になると、第２走査信号線Ｇ２Ｌｉの電位がゲートオン電位Ｖｇｈとなる。このため、トランジスタＴＦＴ１ｃ，ＴＦＴ３ｃがオン状態となる。また、奇数フレームには、第１容量配線ＳＥＬ１は比較的高いレベルの電位Ｖｃｓｈとなっている。これにより、時点ｔ１２には、画素形成部ＰＩＸ１内の容量電極３１の電位および画素形成部ＰＩＸ３内の容量電極７１の電位はＶｃｓｈへと上昇する。以上より、時点ｔ１２には、画素電極２９ｂの電位はＶｓｈからＶｓｈ＋ΔＶへと上昇し、画素電極６９ｂの電位はＶｓｌからＶｓｌ＋ΔＶへと上昇する。

また、画素形成部ＰＩＸ１内の容量電極３１は画素形成部ＰＩＸ２内の容量電極３９に接続され、画素形成部ＰＩＸ３内の容量電極７１は画素形成部ＰＩＸ４内の容量電極７９に接続されている。画素形成部ＰＩＸ２において容量電極３９と画素電極４９ａとによって容量Ｃｃ１１が形成され、画素形成部ＰＩＸ４において容量電極７９と画素電極８９ａとによって容量Ｃｃ１３が形成されている。以上より、時点ｔ１２には、画素電極４９ａの電位はＶｓｌからＶｓｌ＋ΔＶへと上昇し、画素電極８９ａの電位はＶｓｈからＶｓｈ＋ΔＶへと上昇する。

時点ｔ１３になると、第２走査信号線Ｇ２Ｌｉ＋１の電位がゲートオン電位Ｖｇｈとなる。このため、第３トランジスタＴＦＴ２ｃ，ＴＦＴ４ｃがオン状態となる。また、奇数フレームには、第２容量配線ＳＥＬ２は比較的低いレベルの電位Ｖｃｓｌとなっている。これにより、時点ｔ１３には、画素形成部ＰＩＸ２内の容量電極５１の電位および画素形成部ＰＩＸ４内の容量電極９１の電位はＶｃｓｌへと低下する。以上より、時点ｔ１３には、画素電極４９ｂの電位はＶｓｌからＶｓｌ−ΔＶへと上昇し、画素電極８９ｂの電位はＶｓｈからＶｓｈ−ΔＶへと低下する。

画素電極２９ａ，２９ｂ，６９ａ，および６９ｂの電位は、偶数フレームにおいて第１走査信号線ＧＬｉの電位がゲートオン電位Ｖｇｈとなるまでの期間（時点ｔ２０までの期間）、維持される。画素電極４９ａ，４９ｂ，８９ａ，および８９ｂの電位は、偶数フレームにおいて第１走査信号線ＧＬｉ＋１の電位がゲートオン電位Ｖｇｈとなるまでの期間（時点ｔ２１までの期間）、維持される。

偶数フレームにおいても、奇数フレームと同様の動作が行われる（但し、画素電極の電位および容量電極の電位の変化する方向が奇数フレームとは逆になる）。以上のようにして、各画素形成部において、第１副画素部内の画素電極と第２副画素部内の画素電極とに異なる電位が与えられる。

＜６．４ 効果＞
本実施形態によれば、上記第５の実施形態と同様、各画素形成部において、第１副画素部の画素電極と第２副画素部の画素電極とに同じ電位が与えられた後、一方の副画素部の電位は僅かに上昇し、他方の副画素部の電位は僅かに低下する。このため、視野角特性改善の効果が大きく得られる。また、上記第１の実施形態と同様、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。

＜７．第７の実施形態＞
＜７．１ 全体構成＞
液晶表示装置の概略構成については、上記第１の実施形態と同様であるので説明を省略する（図２参照）。図４０は、本発明の第７の実施形態におけるアクティブマトリクス基板１の平面図である。本実施形態においては、保持容量配線ＣＳＬおよび保持容量配線幹１８が設けられていない点を除いて、上記第６の実施形態と同じ構成になっている。従って、以下、主に上記第６の実施形態と異なる点について説明し、上記第６の実施形態と同様の点については説明を省略する。

＜７．２ 画素形成部の構造＞
＜７．２．１ 平面構造＞
図４１は、画素形成部ＰＩＸ１〜ＰＩＸ４が形成されている領域の平面図である。また、図４２は、画素形成部ＰＩＸ１が形成されている領域の一部の拡大平面図である。上述したように、本実施形態においては、保持容量配線ＣＳＬが設けられていない。このため、例えば画素形成部ＰＩＸ１には、上記第６の実施形態（図３４参照）とは異なり、保持容量配線ＣＳＬと画素電極２９ａ，２９ｂとによって形成される保持容量Ｃｃｓ１ａ，Ｃｃｓ１ｂが含まれていない。

＜７．２．２ 断面構造＞
図４３Ａは、図４２のＡ−Ａ線断面図である。図４３Ｂは、図４２のＢ−Ｂ線断面図である。図４３Ｃは、図４２のＣ−Ｃ線断面図である。図４３Ｄは、図４２のＤ−Ｄ線断面図である。本実施形態においては、図４３Ｄに示すように、ゲート絶縁層３３上に保持容量配線ＣＳＬは形成されていない。

＜７．２．３ 等価回路＞
図４４は、本実施形態における画素形成部の等価回路図である。上述したように、本実施形態においては、保持容量配線ＣＳＬが設けられていない。このため、各画素形成部には、第１副画素部内の画素電極と保持容量配線ＣＳＬとによって形成される容量および第２副画素部内の画素電極と保持容量配線ＣＳＬとによって形成される容量が含まれていない。

＜７．３ 駆動方法＞
次に、図４５および図３９を参照しつつ、本実施形態における駆動方法について説明する。図４５に示すように、第１走査信号線ＧＬｉ，第２走査信号線Ｇ２Ｌｉ，第１走査信号線ＧＬｉ＋１，第２走査信号線Ｇ２Ｌｉ＋１，データ信号線ＳＬｊ，ＳＬｊ＋１，第１容量配線ＳＥＬ１，および第２容量配線ＳＥＬ２は、上記第６の実施形態と同様に駆動される。このため、各画素形成部内の画素電極の電位および容量電極の電位は、上記第６の実施形態と同様に変化する（図３９参照）。但し、本実施形態においては、ΔＶの大きさを求める式である上式（１）中のＫは、次式（４）で求められる。
Ｋ＝Ｃ１／（Ｃｌｃ１ｂ＋Ｃ１） ・・・（４）
本実施形態において、電位変動用容量Ｃ１の容量値の大きさを仮に上記第１〜第６の実施形態と同じにすると、画素電極の電位変化の大きさΔＶは上記第１〜第６の実施形態とは異なる大きさとなる。このため、画素電極の電位変化が所望の大きさとなるように、電位変動用容量Ｃ１の容量値の大きさを調整する必要がある。

＜７．４ 効果＞
本実施形態によれば、上記第６の実施形態と同様、各画素形成部において、第１副画素部の画素電極と第２副画素部の画素電極とに同じ電位が与えられた後、一方の副画素部の電位は僅かに上昇し、他方の副画素部の電位は僅かに低下する。このため、視野角特性改善の効果が大きく得られる。また、上記第１の実施形態と同様、表示品位を低下させることなく、配線領域の縮小による狭額縁化を実現することが可能となる。また、保持容量配線ＣＳＬを有さない構成となっているので、配線領域が効果的に縮小され、更なる狭額縁化を実現することが可能となる。

＜８．液晶表示装置をテレビジョン受信機に使用した例＞
次に、本発明に係る液晶表示装置をテレビジョン受信機に使用した例について説明する。図４６は、このテレビジョン受信機用の表示装置８００の構成を示すブロック図である。この表示装置８００は、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、液晶表示ユニット８４と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。なお、上記液晶表示ユニット８４は、液晶パネルと、液晶パネルを駆動するためのソースドライバおよびゲートドライバを含んでいる。

上記構成の表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、当該複合カラー映像信号Ｓｃｖが輝度信号と色信号に分離される。輝度信号と色信号とは、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換される。さらに、そのアナログＲＧＢ信号は、Ａ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。そのデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平同期信号および垂直同期信号も取り出される。これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。

液晶コントローラ８３は、Ａ／Ｄコンバータ８２から与えられるデジタルＲＧＢ信号に基づきドライバ用データ信号を出力する。また、液晶コントローラ８３は、液晶表示ユニット８４内のソースドライバおよびゲートドライバを動作させるためのタイミング制御信号を、上記同期信号に基づいて生成し、それらのタイミング制御信号をソースドライバおよびゲートドライバに与える。また、階調回路８８ではカラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電圧が生成され、それらの階調電圧も液晶表示ユニット８４に供給される。

液晶表示ユニット８４では、これらのドライバ用データ信号、タイミング制御信号および階調電圧に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号、走査信号等）が生成される。そして、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット８４によって画像を表示するには、液晶表示ユニット８４内の液晶パネルの後方から光を照射する必要がある。この表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネルの裏面に光が照射される。

上記の処理を含め、システム全体の制御はマイコン８７によって行われる。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号等も使用可能である。すなわち、この表示装置８００では、様々な映像信号に基づく画像表示が可能である。

上記構成の表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図４７に示すように、当該表示装置８００にチューナ部９０が接続される。チューナ部９０は、アンテナで受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換する。さらに、チューナ部９０は、その中間周波数信号を検波することによって、テレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。その複合カラー映像信号Ｓｃｖは、上述のように表示装置８００に入力され、当該複合カラー映像信号Ｓｃｖに基づく画像が表示装置８００によって表示される。

図４８は、上記構成の表示装置８００をテレビジョン受信機とするときの機械的構成の一例を示す分解斜視図である。図４８に示した例では、テレビジョン受信機は、その構成要素として、上記表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、表示装置８００の背面側を覆うものであり、当該表示装置８００を操作するための操作用回路８０５が設けられるとともに、下方に支持用部材８０８が取り付けられている。

＜９．その他＞
上記第７の実施形態における表示領域８内の構成は、上記第６の実施形態における構成から保持容量配線ＣＳＬを除いた構成となっている。これと同様にして、上記第１〜第５の実施形態における構成から保持容量配線ＣＳＬを除いた構成を採用することもできる。これにより、上記第１〜第５の実施形態についても、配線領域が効果的に縮小され、更なる狭額縁化を実現することが可能となる。

１…アクティブマトリクス基板
８…表示領域
９…周辺領域
１０…（アクティブマトリクス基板の）ガラス基板
１１…液晶パネル
１８…保持容量配線幹
１９…第１容量配線幹
２０…第２容量配線幹
２９ａ，２９ｂ，４９ａ，４９ｂ，６９ａ，６９ｂ，８９ａ，８９ｂ…画素電極
３１，５１，７１，９１…容量電極
ＰＩＸ１〜ＰＩＸ４…画素形成部
ＰＩＸ１Ａ〜ＰＩＸ４Ａ…第１副画素部
ＰＩＸ１Ｂ〜ＰＩＸ４Ｂ…第２副画素部
ＧＬ１〜ＧＬｍ…第１走査信号線
Ｇ２Ｌ１〜Ｇ２Ｌｍ…第２走査信号線
ＳＬ１〜ＳＬｎ…データ信号線
ＣＳＬ…保持容量配線
ＳＥＬ１…第１容量配線
ＳＥＬ２…第２容量配線

Claims (21)

1. １つの画素を形成する画素形成部が第１副画素部と第２副画素部を含む液晶表示装置であって、
   複数のデータ信号線と、
   前記複数のデータ信号線と交差するように設けられ、選択的に駆動される複数の第１走査信号線と、
   前記複数のデータ信号線と前記複数の第１走査信号線との交差点にそれぞれ対応するように設けられ、画素マトリクスを形成する複数の前記画素形成部と、
   前記複数の第１走査信号線と対応するように設けられ、選択的に駆動される複数の第２走査信号線と、
   複数の電位変動用容量配線と、
   共通電極と
   を備え、
   前記第１副画素部は、
   第１電極が前記第１走査信号線に接続され、第２電極が前記データ信号線に接続され、前記第１走査信号線が選択されている時にオン状態となる第１スイッチング素子と、
   前記第１スイッチング素子の第３電極に接続され、前記共通電極との間に容量が形成されるように配置された第１画素電極と
   を含み、
   前記第２副画素部は、
   第１電極が前記第１走査信号線に接続され、第２電極が前記データ信号線に接続され、前記第１走査信号線が選択されている時にオン状態となる第２スイッチング素子と、
   前記第２スイッチング素子の第３電極に接続され、前記共通電極との間に容量が形成されるように配置された第２画素電極と、
   第１電極が前記第２走査信号線に接続され、第２電極が前記電位変動用容量配線の一つに接続され、前記第２走査信号線が選択されている時にオン状態となる第３スイッチング素子と、
   前記第３スイッチング素子の第３電極に接続され、前記第２画素電極との間に容量が形成されるように配置された電位変動用容量電極と
   を含み、
   各フレーム期間において、前記画素マトリクスの各行に対応する第２走査信号線は、当該各行に対応する第１走査信号線が選択された後で選択されることを特徴とする、液晶表示装置。
2. 前記電位変動用容量配線には、１フレーム期間毎に異なる電位が与えられることを特徴とする、請求項１に記載の液晶表示装置。
3. 前記電位変動用容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設され、
   前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
   前記第２走査信号線は、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
   前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項１に記載の液晶表示装置。
4. 前記電位変動用容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設され、
   前記第１走査信号線と前記第２走査信号線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
   前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項１に記載の液晶表示装置。
5. 前記電位変動用容量配線は、前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
   前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
   前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
   前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、隣接する２本の前記データ信号線の間に配置されていることを特徴とする、請求項１に記載の液晶表示装置。
6. 前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第１画素電極との間に容量が形成されるように配置され、
   前記画素マトリクスの各列において、当該各列の一方の側に配設されたデータ信号線と当該各列の他方の側に配設されたデータ信号線とが、１行毎に交互に、前記画素形成部内の前記第１スイッチング素子および前記第２スイッチング素子の第２電極に接続され、
   前記画素マトリクスの各行に対応する第２走査信号線は、当該各行の次の行に対応する第１走査信号線が選択された後で選択されることを特徴とする、請求項５に記載の液晶表示装置。
7. 前記データ信号線は、前記画素マトリクスの各列につき第１データ信号線と第２データ信号線とからなり、
   前記電位変動用容量配線は、前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
   前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
   前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
   前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記第１データ信号線と前記第２データ信号線との間に配置され、
   前記画素マトリクスの各列において、前記第１データ信号線と前記第２データ信号線とが、１行毎に交互に、前記画素形成部内の前記第１スイッチング素子および前記第２スイッチング素子の第２電極に接続され、
   前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第１画素電極との間に容量が形成されるように配置され、
   前記複数の第１走査信号線は、２本を１組として１組ずつ順次に駆動され、
   各組を構成する２本の第１走査信号線に対応する２本の第２走査信号線は、当該各組の次に駆動される組を構成する２本の第１走査信号線が選択された後で選択されることを特徴とする、請求項１に記載の液晶表示装置。
8. 前記電位変動用容量配線は、第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
   前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１行毎または１列毎に交互に対応するように設けられ、
   前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
   前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられることを特徴とする、請求項１に記載の液晶表示装置。
9. 一定の電位が与えられる複数の保持容量配線を更に備え、
   前記第１副画素部では、前記保持容量配線と前記第１画素電極とによって容量が形成され、
   前記第２副画素部では、前記保持容量配線と前記第２画素電極とによって容量が形成されることを特徴とする、請求項１に記載の液晶表示装置。
10. 前記保持容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする、請求項９に記載の液晶表示装置。
11. 前記保持容量配線は、前記第１走査信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする、請求項９に記載の液晶表示装置。
12. 前記電位変動用容量配線は、
    第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
    前記データ信号線が延びる方向に平行な方向に延びるように配設され、
    前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１列毎に交互に対応するように設けられ、
    前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
    前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
    前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
    前記第２走査信号線は、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
    前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項１０に記載の液晶表示装置。
13. 前記電位変動用容量配線は、
    第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
    前記データ信号線が延びる方向に平行な方向に延びるように配設され、
    前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１列毎に交互に対応するように設けられ、
    前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
    前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
    前記第１走査信号線と前記第２走査信号線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
    前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項１０に記載の液晶表示装置。
14. 前記電位変動用容量配線は、
    第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
    前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
    前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１行毎に交互に対応するように設けられ、
    前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
    前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
    前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
    前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
    前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、隣接する２本の前記データ信号線の間に配置されていることを特徴とする、請求項１０に記載の液晶表示装置。
15. 前記電位変動用容量配線は、
    第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
    前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
    前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１行毎に交互に対応するように設けられ、
    前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
    前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
    前記データ信号線は、前記画素マトリクスの各列につき第１データ信号線と第２データ信号線とからなり、
    前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
    前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
    前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記第１データ信号線と前記第２データ信号線との間に配置され、
    前記画素マトリクスの各列において、前記第１データ信号線と前記第２データ信号線とが、１行毎に交互に、前記画素形成部内の前記第１スイッチング素子および前記第２スイッチング素子の第２電極に接続され、
    前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第１画素電極との間に容量が形成されるように配置され、
    前記複数の第１走査信号線は、２本を１組として１組ずつ順次に駆動され、
    各組を構成する２本の第１走査信号線に対応する２本の第２走査信号線は、当該各組の次に駆動される組を構成する２本の第１走査信号線が選択された後で選択されることを特徴とする、請求項１０に記載の液晶表示装置。
16. 前記電位変動用容量配線は、
    第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
    前記データ信号線が延びる方向に平行な方向に延びるように配設され、
    前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１列毎に交互に対応するように設けられ、
    前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
    前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
    前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
    前記第２走査信号線は、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
    前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、前記データ信号線と前記電位変動用容量配線との間に配置されていることを特徴とする、請求項１１に記載の液晶表示装置。
17. 前記電位変動用容量配線は、
    第１の電位変動用容量配線と第２の電位変動用容量配線とからなり、
    前記第１走査信号線が延びる方向に平行な方向に延びるように配設され、
    前記第１の電位変動用容量配線と前記第２の電位変動用容量配線とは、前記画素マトリクスに１行毎に交互に対応するように設けられ、
    前記第１の電位変動用容量配線に比較的高レベルの第１電位が与えられている時には、前記第２の電位変動用容量配線には比較的低レベルの第２電位が与えられ、
    前記第１の電位変動用容量配線に前記第２電位が与えられている時には、前記第２の電位変動用容量配線には前記第１電位が与えられ、
    前記第１走査信号線は、前記画素マトリクスの各行において前記第１画素電極と前記第２画素電極との間を通過するように配設され、
    前記第２走査信号線と前記電位変動用容量配線とは、前記画素マトリクスにおいて隣接する２つの行の間を通過するように配設され、
    前記画素マトリクスの各列の画素形成部に含まれる前記第１画素電極と前記第２画素電極とは、隣接する２本の前記データ信号線の間に配置され、
    前記画素マトリクスの各行の画素形成部に含まれる前記電位変動用容量電極は、当該各行の次の行の画素形成部に含まれる前記第１画素電極との間に容量が形成されるように配置され、
    前記画素マトリクスの各列において、当該各列の一方の側に配設されたデータ信号線と当該各列の他方の側に配設されたデータ信号線とが、１行毎に交互に、前記画素形成部内の前記第１スイッチング素子および前記第２スイッチング素子の第２電極に接続され、
    前記画素マトリクスの各行に対応する第２走査信号線は、当該各行の次の行に対応する第１走査信号線が選択された後で選択されることを特徴とする、請求項１に記載の液晶表示装置。
18. 一定の電位が与えられる複数の保持容量配線を更に備え、
    前記第１副画素部では、前記保持容量配線と前記第１画素電極とによって容量が形成され、
    前記第２副画素部では、前記保持容量配線と前記第２画素電極とによって容量が形成され、
    前記保持容量配線は、前記データ信号線が延びる方向に平行な方向に延びるように配設されていることを特徴とする、請求項１７に記載の液晶表示装置。
19. 前記第１スイッチング素子，前記第２スイッチング素子，および前記第３スイッチング素子は、金属酸化物半導体からなる薄膜トランジスタであることを特徴とする、請求項１に記載の液晶表示装置。
20. 駆動周波数が２４０Ｈｚ以上であることを特徴とする、請求項１９に記載の液晶表示装置。
21. 前記金属酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする、請求項１９に記載の液晶表示装置。

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