KR102524416B1 - 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시장치는 서로 이웃하는 제1 및 제2 데이터 라인들과, 제1 및 제2 데이터 라인들과 교차하여 서로 이웃하는 제1 및 제2 게이트 라인에 의해 구획되는 제1 서브 픽셀 및 제2 서브 픽셀을 포함하며, 제1 서브 픽셀은 제1 데이터 라인과 제2 게이트 라인이 교차하는 영역에 배치되는 제1 TFT, 및 제1 TFT에 연결된 제1 화소 전극을 포함하고, 제2 서브 픽셀은 제2 데이터 라인과 제2 게이트 라인이 교차하는 영역에 배치되는 제2 TFT, 및 제2 TFT에 연결된 제2 화소 전극을 포함하며, 제1 및 제2 화소 전극 상에 배치되어 제1 및 제2 화소 전극과 전계를 형성하기 위해 복수의 슬릿들을 가지는 공통 전극을 포함하고, 복수의 슬릿들은 제1 화소 전극에서 제2 화소 전극까지 연속적으로 이루어진다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 개구율을 향상시킬 수 있는 표시장치에 관한 것이다.
액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 개발되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다. 액정표시장치의 픽셀들은 컬러 구현을 구현하고 휘도를 높이기 위하여 R 서브 픽셀, G 서브 픽셀, B 서브 픽셀, 및 W 서브 픽셀들로 나뉘어질 수 있다. 이하에서, 픽셀들이 RGBW 서브 픽셀들로 나뉘어진 표시장치를 "RGBW 타입 표시장치"라 한다.
액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터 라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, IC), 액정표시패널의 게이트 라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔 펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.
액정표시장치는 직류 잔상을 줄이고 액정의 열화를 방지하기 위하여 이웃하는 서브 픽셀들(sub-pixel)에 충전되는 데이터 전압의 극성을 서로 상반되게 하고 데이터 전압의 극성을 주기적으로 반전시키는 인버젼 방식으로 구동되고 있다. 대부분의 액정표시장치에는 수평 및 수직 1 도트 인버젼 방식이나 수평 1 도트 및 수직 2 도트 인버젼 방식이 적용되고 있다. 1 도트(dot)는 1 서브 픽셀을 의미한다.
최근에는 주파수 증가를 통해 데이터 라인의 개수를 기존의 1/2로 감소시키고 게이트 라인 수를 2배로 증가시키는 DRD(Double Rating Driving) 구동을 액정표시장치에 적용하고 있다. DRD 구동은 하나의 데이터 라인을 인접한 두 서브 픽셀이 공유하여 순차적으로 구동함으로써, 소스 드라이브IC의 개수를 1/2로 감소시켜 비용을 절감하는 기술이다.
그러나, DRD 구동을 위한 서브 픽셀의 구조는 채널 방향이 일정하지 않아서 오버레이(overlay)가 틀어질 경우 인접한 서브 픽셀 간에 커패시턴스 차이가 발생한다. 서브 픽셀 간에 커패시턴스 차이는 플리커(flicker) 등의 구동 불량을 유발하기 때문에 커패시턴스 차이를 보상하기 위한 커패시턴스 보상구조가 삽입된다. 그러나, 커패시턴스 보상구조는 서브 픽셀에서 일정 면적을 차지하기 때문에 개구율이 저하되는 문제가 있다.
따라서, 본 발명은 개구율을 향상시키고 전경선을 축소시킬 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 서로 이웃하는 제1 및 제2 데이터 라인들과, 제1 및 제2 데이터 라인들과 교차하여 서로 이웃하는 제1 및 제2 게이트 라인에 의해 구획되는 제1 서브 픽셀 및 제2 서브 픽셀을 포함하며, 제1 서브 픽셀은 제1 데이터 라인과 제2 게이트 라인이 교차하는 영역에 배치되는 제1 TFT, 및 제1 TFT에 연결된 제1 화소 전극을 포함하고, 제2 서브 픽셀은 제2 데이터 라인과 제2 게이트 라인이 교차하는 영역에 배치되는 제2 TFT, 및 제2 TFT에 연결된 제2 화소 전극을 포함하며, 제1 및 제2 화소 전극 상에 배치되어 제1 및 제2 화소 전극과 전계를 형성하기 위해 복수의 슬릿들을 가지는 공통 전극을 포함하고, 복수의 슬릿들은 제1 화소 전극에서 제2 화소 전극까지 연속적으로 이루어진다.
복수의 슬릿들 중 적어도 하나의 일단은 제1 데이터 라인과 중첩되고 적어도 하나의 타단은 제2 데이터 라인과 중첩된다.
복수의 슬릿들 중 적어도 하나는 제1 및 제2 데이터 라인과 교차한다.
제1 게이트 라인과 제2 게이트 라인 중 적어도 하나는 제1 및 제2 화소 전극을 향해 돌출되어 공통 전극과 커패시턴스를 형성하는 커패시턴스 보상부를 포함한다.
제1 화소 전극과 제2 화소 전극 사이에서 제1 데이터 라인과 나란하게 배열되는 수직 공통 라인을 더 포함한다.
복수의 슬릿들 중 적어도 하나의 일단은 제1 데이터 라인과 중첩되고 적어도 하나의 타단은 제2 데이터 라인과 중첩된다.
복수의 슬릿들 중 적어도 하나는 제1 및 제2 데이터 라인과 교차한다.
제1 게이트 라인과 제2 게이트 라인 중 적어도 하나는 제1 및 제2 화소 전극을 향해 돌출되어 공통 전극과 커패시턴스를 형성하는 커패시턴스 보상부를 포함한다.
수직 공통 라인은 공통 전극과 연결된다.
수직 공통 라인은 제1 및 제2 데이터 라인과 동일층 상에 위치한다.
표시장치는 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인을 공유하는 DRD(Double rating driving) 타입이다.
본 발명의 실시예들에 따른 표시장치는 2개의 서브 픽셀 단위로 공통 전극의 슬릿을 연속적으로 구성하여 전경선이 발생하는 것을 축소하여 투과율을 향상시킬 수 있는 이점이 있다.
또한, 본 발명은 수직 공통 라인과 쉴드층을 제거함으로써, 커패시턴스 보상부의 크기도 줄일 수 있어, 서브 픽셀의 개구율을 향상시킬 수 있다. 또한, 수직 공통 라인을 생략함으로써, 수직 공통 라인으로 인해 제1 화소 전극과 제2 화소 전극 간의 거리가 멀었던 것을 가깝게 줄일 수 있다. 따라서, 제1 화소와 제2 화소의 개구율을 더욱 향상시킬 수 있다. 또한, 수직 공통 라인을 제거함으로써, 수직 공통 라인에서 발생되는 전경선을 제거하여 제1 화소와 제2 화소의 개구율을 더욱 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타낸 블록도.
도 2는 본 발명의 제1 실시예에 따른 픽셀 어레이를 나타낸 평면도.
도 3은 도 2의 절취선 I-I'에 따라 절취한 단면을 나타낸 도면.
도 4는 도 2의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면을 나타낸 도면.
도 5는 본 발명의 제2 실시예에 따른 픽셀 어레이를 나타낸 평면도.
도 6은 도 5의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면을 나타낸 도면.
도 7은 도 5의 절취선 Ⅳ-Ⅳ'에 따라 절취한 단면을 나타낸 도면.
도 8은 비교예에 따른 표시장치의 픽셀 어레이를 나타낸 평면도.
도 9는 비교예에 따른 표시장치의 서브 픽셀을 나타낸 이미지.
도 10은 제1 실시예에 따른 표시장치의 서브 픽셀을 나타낸 이미지.
도 11은 제2 실시예에 따른 표시장치의 서브 픽셀을 나타낸 이미지.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시장치(LCD), 유기 발광 다이오드 표시장치(OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등 컬러 구현이 가능한 평판 표시장치로 구현될 수 있다. 이하에서, 액정표시장치를 중심으로 본 발명의 실시예들을 설명하나 액정표시장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 발명의 RGBW 서브 픽셀 배치는 유기 발광 다이오드 표시장치에도 적용 가능하다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(10)과, 표시패널(10)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널(10)의 아래에는 표시패널(10)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.
표시패널(10)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(10)의 픽셀 어레이는 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함한다.
표시패널(10)의 하부 기판에는 데이터 라인들(D1~Dm), 게이트 라인들(G1~Gn), TFT들, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들 각각은 TFT를 통해 데이터 전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다. 픽셀들 각각은 RGBW 서브 픽셀들로 나뉘어진다.
표시패널(10)의 상부 기판 상에는 블랙 매트릭스(Black matrix)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성된다. 표시패널(10)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
표시패널 구동회로는 픽셀들에 데이터를 기입한다. 이 표시패널 구동회로는 데이터 구동부(12), 게이트 구동부(14), 및 타이밍 콘트롤러(20)를 포함한다.
데이터 구동부(12)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들의 데이터 출력 채널들은 픽셀 어레이의 데이터 라인들(D1~Dm)에 연결된다. 소스 드라이브 IC들의 데이터 출력 채널들의 총 개수는 데이터 라인들의 총 개수 대비 1/2 수준으로 감소된다. 따라서, 본 발명은 표시장치의 비용을 낮출 수 있다.
데이터 구동부(12)는 타이밍 콘트롤러(20)로부터 입력 영상의 데이터를 입력 받는다. 데이터 구동부(12)로 전송되는 디지털 비디오 데이터는 R 데이터, G 데이터, B 데이터, 및 W 데이터를 포함한다. 데이터 구동부(12)는 타이밍 콘트롤러(20)의 제어 하에 입력 영상의 RGBW 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 데이터 구동부(12)의 출력 전압은 데이터 라인들(D1~Dm)에 공급된다.
게이트 구동부(14)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(14)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다.
타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 수신된 입력 영상의 RGB 데이터를 RGBW 데이터로 변환하여 데이터 구동부(12)로 전송한다. 타이밍 콘트롤러(20)와 데이터 구동부(12)의 소스 드라이브 IC들 간의 데이터 전송을 위한 인터페이스는 mini LVDS(Low-voltage differential signaling) 인터페이스 또는 EPI(Embedded Panel Interface) 인터페이스를 적용할 수 있다. EPI 인터페이스는 본원 출원인에 의해 출원된 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안된 인터페이스 기술로 적용될 수 있다.
타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(20)는 입력 영상의 픽셀 데이터와 함께 수신되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(12)와 게이트 구동부(14)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 데이터의 극성 정보를 데이터 구동부(12)의 소스 드라이브 IC들 각각에 전송할 수 있다. Mini LVDS 인터페이스는 별도의 제어 배선을 통해 극성 제어 신호를 전송한다. EPI 인터페이스는 CDR(Clok and Data Recovery)을 위한 클럭 트레이닝 패턴(clock training pattern)과 RGBW 데이터 패킷 사이에 전송되는 콘트롤 데이터 패킷 내에 극성 제어 정보를 인코딩하여 소스 드라이브 IC들 각각에 전송하는 인터페이스 기술이다.
타이밍 콘트롤러(20)는 화이트 게인 산출 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환할 수 있다. 화이트 게인 산출 알고리즘은 공지의 어떠한 것도 가능하다. 예컨대, 본원 출원인에 의해 기출원된 대한민국 특허 출원 제10-2005-0039728(2005. 05. 12), 대한민국 특허 출원 제10-2005-0052906(2005. 06. 20), 대한민국 특허 출원 제10-2005-0066429(2007. 07. 21), 대한민국 특허 출원 제10-2006-0011292(2006. 02. 06) 등에서 제안된 화이트 게인 산출 알고리즘들이 적용 가능하다.
호스트 시스템(30)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.
본 발명은 소스 드라이브 IC들의 개수를 줄이기 위하여, 픽셀 어레이의 구조를 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인을 공유하는 DRD(Double rating driving) 타입의 픽셀들로 구현한다. DRD 타입의 픽셀 어레이를 구동하는 소스 드라이브 IC는 데이터 전압의 주파수를 2배 높인다. DRD 타입의 픽셀 어레이는 소스 드라이브 IC들의 개수를 1/2로 줄일 수 있다.
본 발명은 수직 및 수평 방향을 따라 이웃한 서브 픽셀들 간의 극성을 반전시키는 도트 인버젼 형태로 픽셀 어레이의 극성 패턴을 제어한다. 이러한 픽셀 어레이의 극성 패턴은 데이터 구동부(12)의 소스 드라이브 IC들 각각으로부터 출력되는 데이터 전압의 극성과 픽셀 어레이의 구조에 따라 결정된다.
픽셀 어레이의 수평 극성 패턴은 소스 드라이브 IC의 출력 채널들을 통해 동시에 출력되는 데이터 전압들의 극성에 따라 결정된다. 예를 들어, '+'를 정극성이라 하고 '-'를 부극성이라 할 때 소스 드라이브 IC의 출력 채널들을 통해 동시에 출력되는 데이터 전압들의 극성이 좌에서 우로 + - + - 또는 - + - + 이면 수평 1 도트 인버젼(H1 dot inversion)이고, + + - - 또는 - - + + 이면 수평 2 도트 인버젼(H2 dot inversion)이다.
픽셀 어레이의 수직 극성 패턴은 소스 드라이브 IC에서 출력 채널들을 통해 데이터 전압들이 출력될 때, 시간적으로 변하는 데이터 전압 극성에 따라 결정된다. 예를 들어, 소스 드라이브 IC에서 출력 채널들을 통해 출력되는 데이터 전압 극성의 시간적 변화가 + - + - 또는 - + - + 이면 수직 1 도트 인버젼(V1 dot inversion)이고, + + - - 또는 - - + + 이면 수직 2 도트 인버젼(V2 dot inversion)이다.
이하, 전술한 표시장치의 구체적인 픽셀 어레이의 구조에 대해 설명하기로 한다.
<제1 실시예>
도 2는 본 발명의 제1 실시예에 따른 픽셀 어레이를 나타낸 평면도이고, 도 3은 도 2의 절취선 I-I'에 따라 절취한 단면을 나타낸 도면이며, 도 4는 도 2의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치는 기판 상에 수평으로 배치된 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과, 이들과 교차하도록 형성된 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과, 그 교차부마다 형성된 제1 TFT(TFT1) 및 제2 TFT(TFT2)와, 그 교차 구조로 마련된 서브 픽셀 영역에 수평 전계를 이루도록 형성된 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2), 및 공통 전극(VCOM)을 포함한다.
보다 자세하게, 기판 상에 서로 이웃하는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과, 서로 이웃하는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 교차에 의해 구획되는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 배치된다.
제1 서브 픽셀(SP1)은 제1 데이터 라인(DL1)과 제2 게이트 라인(GL2)의 교차부에 위치한 제1 TFT(TFT1)를 포함하고, 제1 TFT(TFT1)에 연결된 제1 화소 전극(PXL1)을 포함한다. 제1 TFT(TFT1)는 제2 게이트 라인(GL2)으로 이루어진 게이트 전극 상에 배치되는 제1 반도체층(ACT1)과, 제1 반도체층(ACT1)에 연결되는 제1 데이터 라인(DL1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 화소 전극(PXL1)은 제1 드레인 전극(DE1)에 연결된다.
제2 서브 픽셀(SP2)은 제2 데이터 라인(DL2)과 제2 게이트 라인(GL2)의 교차부에 위치한 제2 TFT(TFT2)를 포함하고, 제2 TFT(TFT2)에 연결된 제2 화소 전극(PXL2)을 포함한다. 제2 TFT(TFT2)는 제2 게이트 라인(GL2)으로 이루어진 게이트 전극 상에 배치되는 제2 반도체층(ACT2)과, 제2 반도체층(ACT2)에 연결되는 제2 데이터 라인(DL2) 및 제2 드레인 전극(DE2)을 포함한다. 제2 화소 전극(PXL2)은 제2 드레인 전극(DE2)에 연결된다.
전술한 제1서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이에 수직 공통 라인(AVC)이 배치된다. 수직 공통 라인(AVC)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 나란하게 배치되며, 이들과 동일층 상에 위치한다. 수직 공통 라인(AVC)은 패시홀(PCH)을 통해 공통 전극(VCOM)과 연결된다. 또한, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이에 제2 게이트 라인(GL2)으로부터 돌출된 커패시턴스 보상부(CTG)가 배치된다. 커패시턴스 보상부(CTG)는 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이 즉, 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2)을 향해 돌출된 제2 게이트 라인(GL2)의 일부로, 제1 드레인 전극(DE1)과의 커패시턴스 및 제2 드레인 전극(DE2)과의 커패시턴스를 형성하는 역할을 한다. 상기 커패시턴스 보상부(CTG)는 게이트 라인들과, 소스 금속층들 예를 들어 데이터 라인들, 수직 공통 라인들, 소스 전극들, 드레인 전극들과의 오버레이가 틀어져도 중첩 면적이 같도록 하는 역할을 한다. 즉, 서브 픽셀들 간의 게이트 라인들과 소스 금속층들 간의 커패시턴스가 같도록 보상하는 역할을 한다.
제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)을 포함하는 기판 상에 공통 전극(VCOM)이 배치되어, 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2) 각각과 전계를 이룬다. 공통 전극(VCOM)은 수직 전계와 수평 전계를 동시에 구현하고자 복수의 슬릿(SL)들을 포함한다. 복수의 슬릿(SL)들은 공통 전극(VCOM)에 형성된 홀(hole)들로 복수의 슬릿(SL)들을 통해 수평 전계가 구현된다. 복수의 슬릿(SL)들 중 적어도 하나의 일단은 제1 데이터 라인(DL1)과 중첩되고 적어도 하나의 타단은 제2 데이터 라인(DL2)과 중첩된다. 복수의 슬릿(SL)들 중 적어도 하나는 제1 데이터 라인(DL1)및 제2 데이터 라인(DL2)과 교차한다. 따라서 복수의 슬릿(SL)들이 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)의 측면까지도 전계가 형성되도록 한다.
한편, 제1 서브 픽셀과 제2 서브 픽셀의 단면 구조를 설명하면 다음과 같다.
도 3 및 도 4를 참조하면, 기판(SUB) 상에 수직 공통 라인(AVC)을 기준으로 좌측에 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 정의된다. 기판(SUB) 상에 제1 게이트 라인(GL1)과 커패시턴스 보상부(CTG)가 배치된다. 제1 게이트 라인(GL1)은 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 게이트 전극으로 작용하고, 커패시턴스 보상부(CTG)는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 커패시턴스를 보상한다. 제1 게이트 라인(GL1)과 커패시턴스 보상부(CTG)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 제1 게이트 라인(GL1)과 커패시턴스 보상부(CTG)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 제1 게이트 라인(GL1)과 커패시턴스 보상부(CTG)는 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
제1 게이트 라인(GL1)과 커패시턴스 보상부(CTG) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 제1 반도체층(ACT1)과 제2 반도체층(ACT2)이 위치한다. 제1 반도체층(ACT1)은 제1 서브 픽셀(SP1)의 반도체층으로 작용하고, 제2 반도체층(ACT2)은 제2 서브 픽셀(SP2)의 반도체층으로 작용한다. 제1 반도체층(ACT1)과 제2 반도체층(ACT2)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 트랜지스터에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 제1 반도체층(ACT1)과 제2 반도체층(ACT2)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널 영역을 포함한다.
또한, 게이트 절연막(GI) 상에 제1 반도체층(ACT1)과 이격되어 제1 화소 전극(PXL1)이 배치되고, 제2 반도체층(ACT2)과 이격되어 제2 화소 전극(PXL2)이 배치된다. 제1 화소 전극(PXL1)은 제1 서브 픽셀(SP1)의 화소 전극으로 작용하고, 제2 화소 전극(PXL2)은 제2 서브 픽셀(SP2)의 화소 전극으로 작용한다. 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다.
한편, 게이트 절연막(GI) 상의 제1 반도체층(ACT1)의 일측 상에 제1 데이터 라인(DL1)인 제1 소스 전극(SE1)이 위치하고, 타측 상에 제1 드레인 전극(DE1)이 위치한다. 또한, 제2 반도체층(ACT2)의 일측 상에 제2 데이터 라인(DL2)인 제2 소스 전극(SE2)이 위치하고, 타측 상에 제2 드레인 전극(DE2)이 위치한다. 그리고, 제1 드레인 전극(DE1)과 제2 드레인 전극(DE2) 사이에 수직 공통 라인(AVC)이 위치한다. 특히, 제1 드레인 전극(DE1)과 제2 드레인 전극(DE2)은 하부의 커패시턴스 보상부(CTG)와 중첩되어 커패시턴스를 이룬다.
이들 소스 전극들(SE1, SE2), 드레인 전극들(DE1, DE2), 및 수직 공통 라인(AVC)은 단일층 또는 다중층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극들(SE1, SE2), 드레인 전극들(DE1, DE2), 및 수직 공통 라인(AVC)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
따라서, 제2 게이트 라인(GL2), 제1 반도체층(ACT1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함하는 제1 TFT(TFT1)가 구성되고, 제2 게이트 라인(GL2), 제2 반도체층(ACT2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함하는 제2 TFT(TFT2)가 구성된다.
전술한 제1 TFT(TFT1)와 제2 TFT(TFT2)를 포함하는 기판(SUB) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 공통 전극(VCOM)이 위치한다. 공통 전극(VCOM)은 복수의 슬릿(SL)들이 배치되어 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2) 사이에 각각 전계를 형성한다.
다시 도 2를 참조하면, 본 발명의 제1 실시예에서 복수의 슬릿(SL)들은 제1 화소 전극(PXL1)에서 제2 화소 전극(PXL2)까지 연속적으로 이루어진다. 즉, 복수의 슬릿(SL)들이 제1 화소 전극(PXL1)과 중첩되면서 제2 화소 전극(PXL2)과도 끊김이 없이 연속적으로 중첩된다. 따라서, 제1 화소 전극(PXL1)에서부터 제2 화소 전극(PXL2)까지 연속적인 전계를 형성시킬 수 있다. DRD 타입에서 각 서브 픽셀 별로 공통 전극의 슬릿 구조가 독립되면, 서브 픽셀의 에지부에서의 불연속 전계가 발생하여 서브 픽셀의 양측에 전경선이 발생한다. 본 발명의 제1 실시예에서는 2개의 서브 픽셀 단위로 공통 전극의 슬릿을 연속적으로 구성하여 전경선이 발생하는 것을 축소하여 투과율을 향상시킬 수 있는 이점이 있다.
<제2 실시예>
도 5는 본 발명의 제2 실시예에 따른 픽셀 어레이를 나타낸 평면도이고, 도 6은 도 5의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면을 나타낸 도면이며, 도 7은 도 5의 절취선 Ⅳ-Ⅳ'에 따라 절취한 단면을 나타낸 도면이다. 하기에서는 전술한 제1 실시예와 동일한 구성에 대해 동일한 도면부호를 붙여 설명하기로 한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 액정표시장치는 기판 상에 수평으로 배치된 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과, 이들과 교차하도록 형성된 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과, 그 교차부마다 형성된 제1 TFT(TFT1) 및 제2 TFT(TFT2)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2), 및 공통 전극(VCOM)을 포함한다.
보다 자세하게, 기판 상에 서로 이웃하는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과, 서로 이웃하는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 교차에 의해 구획되는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 배치된다.
제1 서브 픽셀(SP1)은 제1 데이터 라인(DL1)과 제2 게이트 라인(GL2)의 교차부에 위치한 제1 TFT(TFT1)를 포함하고, 제1 TFT(TFT1)에 연결된 제1 화소 전극(PXL1)을 포함한다. 제1 TFT(TFT1)는 제2 게이트 라인(GL2)으로 이루어진 게이트 전극 상에 배치되는 제1 반도체층(ACT1)과, 제1 반도체층(ACT1)에 연결되는 제1 데이터 라인(DL1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 화소 전극(PXL1)은 제1 드레인 전극(DE1)에 연결된다.
제2 서브 픽셀(SP2)은 제2 데이터 라인(DL2)과 제2 게이트 라인(GL2)의 교차부에 위치한 제2 TFT(TFT2)를 포함하고, 제2 TFT(TFT2)에 연결된 제2 화소 전극(PXL2)을 포함한다. 제2 TFT(TFT2)는 제2 게이트 라인(GL2)으로 이루어진 게이트 전극 상에 배치되는 제2 반도체층(ACT2)과, 제2 반도체층(ACT2)에 연결되는 제2 데이터 라인(DL2) 및 제2 드레인 전극(DE2)을 포함한다. 제2 화소 전극(PXL2)은 제2 드레인 전극(DE2)에 연결된다.
제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이에 제2 게이트 라인(GL2)으로부터 돌출된 커패시턴스 보상부(CTG)가 배치된다. 커패시턴스 보상부(CTG)는 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이 즉, 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2)을 향해 돌출된 제2 게이트 라인(GL2)의 일부로, 제1 드레인 전극(DE1)과의 커패시턴스 및 제2 드레인 전극(DE2)과의 커패시턴스를 형성하는 역할을 한다. 상기 커패시턴스 보상부(CTG)는 게이트 라인들과, 소스 금속층들 예를 들어 데이터 라인들, 수직 공통 라인들, 소스 전극들, 드레인 전극들과의 오버레이가 틀어져도 중첩 면적이 같도록 하는 역할을 한다. 즉, 서브 픽셀들 간의 게이트 라인들과 소스 금속층들 간의 커패시턴스가 같도록 보상하는 역할을 한다.
제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)을 포함하는 기판 상에 공통 전극(VCOM)이 배치되어, 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2) 각각과 전계를 이룬다. 공통 전극(VCOM)은 수직 전계와 수평 전계를 동시에 구현하고자 복수의 슬릿(SL)들을 포함한다. 복수의 슬릿(SL)들은 공통 전극(VCOM)에 형성된 홀(hole)들로 복수의 슬릿(SL)들을 통해 수평 전계가 구현된다.
한편, 본 발명의 제2 실시예에 따른 제1 서브 픽셀과 제2 서브 픽셀의 단면 구조를 설명하면 다음과 같다.
도 6 및 도 7을 참조하면, 기판(SUB) 상에 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 정의된다. 기판(SUB) 상에 제1 게이트 라인(GL1)과 커패시턴스 보상부(CTG)가 배치된다. 제1 게이트 라인(GL1)은 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 게이트 전극으로 작용하고, 커패시턴스 보상부(CTG)는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 커패시턴스를 보상한다. 제1 게이트 라인(GL1)과 커패시턴스 보상부(CTG) 상에 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 제1 반도체층(ACT1)과 제2 반도체층(ACT2)이 위치한다. 또한, 게이트 절연막(GI) 상에 제1 반도체층(ACT1)과 이격되어 제1 화소 전극(PXL1)이 배치되고, 제2 반도체층(ACT2)과 이격되어 제2 화소 전극(PXL2)이 배치된다.
게이트 절연막(GI) 상의 제1 반도체층(ACT1)의 일측 상에 제1 데이터 라인(DL1)인 제1 소스 전극(SE1)이 위치하고, 타측 상에 제1 드레인 전극(DE1)이 위치한다. 또한, 제2 반도체층(ACT2)의 일측 상에 제2 데이터 라인(DL2)인 제2 소스 전극(SE2)이 위치하고, 타측 상에 제2 드레인 전극(DE2)이 위치한다. 제1 드레인 전극(DE1)과 제2 드레인 전극(DE2)은 하부의 커패시턴스 보상부(CTG)와 중첩되어 커패시턴스를 이룬다. 따라서, 제2 게이트 라인(GL2), 제1 반도체층(ACT1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함하는 제1 TFT(TFT1)가 구성되고, 제2 게이트 라인(GL2), 제2 반도체층(ACT2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함하는 제2 TFT(TFT2)가 구성된다.
전술한 제1 TFT(TFT1)와 제2 TFT(TFT2)를 포함하는 기판(SUB) 상에 패시베이션막(PAS)이 위치하고, 패시베이션막(PAS) 상에 공통 전극(VCOM)이 위치한다. 공통 전극(VCOM)은 복수의 슬릿(SL)들이 배치되어 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2) 사이에 각각 전계를 형성한다.
다시 도 5를 참조하면, 본 발명의 제2 실시예에서 복수의 슬릿(SL)들은 제1 화소 전극(PXL1)에서 제2 화소 전극(PXL2)까지 연속적으로 이루어진다. 즉, 복수의 슬릿(SL)들이 제1 화소 전극(PXL1)과 중첩되면서 제2 화소 전극(PXL2)과도 끊김이 없이 연속적으로 중첩된다. 따라서, 제1 화소 전극(PXL1)에서부터 제2 화소 전극(PXL2)까지 연속적인 전계를 형성시킬 수 있다. DRD 타입에서 각 서브 픽셀 별로 공통 전극의 슬릿 구조가 독립되면, 서브 픽셀의 에지부에서의 불연속 전계가 발생하여 서브 픽셀의 양측에 전경선이 발생한다. 본 발명의 제2 실시예에서는 2개의 서브 픽셀 단위로 공통 전극의 슬릿을 연속적으로 구성하여 전경선이 발생하는 것을 축소하여 투과율을 향상시킬 수 있는 이점이 있다.
또한, 본 발명의 제2 실시예에서는 전술한 제1 실시예와는 달리, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이에 수직 공통 라인을 생략하였다. 수직 공통 라인이 생략되면, 기존에 수직 공통 라인과 게이트 라인 간의 커패시턴스가 줄어들기 때문에 그만큼 보상해야 하는 커패시턴스의 양도 줄어들게 된다. 따라서, 수직 공통 라인을 생략함에 따라 커패시턴스 보상부(CTG)의 크기도 줄일 수 있어, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)의 개구율을 향상시킬 수 있다.
또한, 수직 공통 라인을 생략함으로써, 수직 공통 라인으로 인해 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2) 간의 거리가 멀었던 것을 가깝게 줄일 수 있다. 따라서, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)의 개구율을 더욱 향상시킬 수 있다. 또한, 수직 공통 라인을 생략함으로써, 수직 공통 라인에서 발생되는 전경선을 제거하여 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)의 개구율을 더욱 향상시킬 수 있다.
<비교예>
도 8은 비교예에 따른 표시장치의 픽셀 어레이를 나타낸 평면도이다. 하기에서는 전술한 제1 및 제2 실시예와 동일한 구성에 대해서는 동일한 도면부호를 붙여 그 설명을 간략히 하기로 한다.
도 8을 참조하면, 비교예에 따른 액정표시장치는 기판 상에 수평으로 배치된 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과, 이들과 교차하도록 형성된 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과, 그 교차부마다 형성된 제1 TFT(TFT1) 및 제2 TFT(TFT2)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2), 및 공통 전극(VCOM)을 포함한다.
보다 자세하게, 기판 상에 서로 이웃하는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과, 서로 이웃하는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 교차에 의해 구획되는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 배치된다.
제1 서브 픽셀(SP1)은 제1 데이터 라인(DL1)과 제2 게이트 라인(GL2)의 교차부에 위치한 제1 TFT(TFT1)를 포함하고, 제1 TFT(TFT1)에 연결된 제1 화소 전극(PXL1)을 포함한다. 제1 TFT(TFT1)는 제2 게이트 라인(GL2)으로 이루어진 게이트 전극 상에 배치되는 제1 반도체층(ACT1)과, 제1 반도체층(ACT1)에 연결되는 제1 데이터 라인(DL1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 화소 전극(PXL1)은 제1 드레인 전극(DE1)에 연결된다.
제2 서브 픽셀(SP2)은 제2 데이터 라인(DL2)과 제2 게이트 라인(GL2)의 교차부에 위치한 제2 TFT(TFT2)를 포함하고, 제2 TFT(TFT2)에 연결된 제2 화소 전극(PXL2)을 포함한다. 제2 TFT(TFT2)는 제2 게이트 라인(GL2)으로 이루어진 게이트 전극 상에 배치되는 제2 반도체층(ACT2)과, 제2 반도체층(ACT2)에 연결되는 제2 데이터 라인(DL2) 및 제2 드레인 전극(DE2)을 포함한다. 제2 화소 전극(PXL2)은 제2 드레인 전극(DE2)에 연결된다.
전술한 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이에 수직 공통 라인(AVC)이 배치된다. 수직 공통 라인(AVC)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 나란하게 배치된다. 수직 공통 라인(AVC)은 패시홀(PCH)을 통해 공통 전극(VCOM)과 연결된다. 또한, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이에 제2 게이트 라인(GL2)으로부터 돌출된 커패시턴스 보상부(CTG)가 배치된다.
제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)을 포함하는 기판 상에 공통 전극(VCOM)이 배치되어, 제1 화소 전극(PXL1)과 제2 화소 전극(PXL2) 각각과 전계를 이룬다. 공통 전극(VCOM)은 수직 전계와 수평 전계를 동시에 구현하고자 복수의 슬릿(SL)들을 포함한다. 복수의 슬릿(SL)들은 제1 화소 전극(PXL1)에 중첩되고, 제1 화소 전극(PXL1)에 중첩되는 복수의 슬릿(SL)들은 제2 화소 전극(PXL2)과 중첩되지 않는다. 또한, 제2 화소 전극(PXL2)에도 복수의 슬릿(SL)들이 중첩되며, 제1 화소 전극(PXL1)과 중첩되는 복수의 슬릿(SL)들과 이격되어 배치된다. 또한, 공통 전극(VCOM)은 수직 공통 라인(AVC)에서 광이 반사되는 것을 방지하기 위한 쉴드부(VSL)를 포함한다.
전술한 비교예에 따른 표시장치는 각 서브 픽셀 별로 공통 전극의 슬릿 구조가 독립되어 배치된다. 이로 인해, 서브 픽셀의 에지부에서의 불연속 전계가 발생하여 서브 픽셀의 양측에 전경선이 발생한다. 본 발명은 2개의 서브 픽셀 단위로 공통 전극의 슬릿을 연속적으로 구성하여 전경선이 발생하는 것을 축소하여 투과율을 향상시킬 수 있는 이점이 있다.
또한, 비교예에 따른 표시장치는 수직 공통 라인이 배치되고 수직 공통 라인 상에 쉴드층이 배치된다. 수직 공통 라인과 쉴드층에서는 전계가 형성되지 않기 때문에 광이 투과되지 않고 불연속 전계가 발생하여 전경선이 발생한다. 본 발명은 수직 공통 라인과 쉴드층을 제거함으로써, 커패시턴스 보상부의 크기도 줄일 수 있어, 서브 픽셀의 개구율을 향상시킬 수 있다. 또한, 수직 공통 라인을 생략함으로써, 수직 공통 라인으로 인해 제1 화소 전극과 제2 화소 전극 간의 거리가 멀었던 것을 가깝게 줄일 수 있다. 따라서, 제1 화소와 제2 화소의 개구율을 더욱 향상시킬 수 있다. 또한, 수직 공통 라인을 생략함으로써, 수직 공통 라인에서 발생되는 전경선을 제거하여 제1 화소와 제2 화소의 개구율을 더욱 향상시킬 수 있다.
하기 표 1은 비교예, 제1 실시예 및 제2 실시예에 따른 서브 픽셀의 투과율, 개구율 및 서브 픽셀 간의 피치를 측정하여 나타내었다. 또한, 비교예, 제1 실시예 및 제2 실시예에 따른 표시장치를 구동하여 전경선을 측정하여, 도 9 내지 11에 나타내었다. 도 9는 비교예에 따른 표시장치의 서브 픽셀을 나타낸 이미지이고, 도 10은 제1 실시예에 따른 표시장치의 서브 픽셀을 나타낸 이미지이며, 도 11은 제2 실시예에 따른 표시장치의 서브 픽셀을 나타낸 이미지이다.
비교예 제1 실시예 제2 실시예
투과율(%) 1.80 1.87 2.21
개구율(%) 37.6 37.6 40.4
서브 픽셀 간의 피치(㎛) 12.3 12.3 4.3
상기 표 1을 참조하면, 수직 공통 라인, 쉴드층 및 서브 픽셀마다 독립된 슬릿을 가지는 비교예에 대비하여, 2개의 서브 픽셀에 연속된 슬릿을 가지는 제1 실시예는 투과율이 0.07% 상승하였고, 개구율과 서브 픽셀 간의 피치는 동일하였다. 또한, 2개의 서브 픽셀에 연속된 슬릿을 가지되 수직 공통 라인과 쉴드층을 생략한 제2 실시예는 투과율이 0.41% 상승하였고 개구율이 2.5% 상승하였으며, 서브 픽셀 간의 피치는 8.0㎛ 감소되었다.
이 결과를 통해, 본 발명의 제1 및 제2 실시예에 따른 표시장치는 서브 픽셀의 투과율과 개구율을 향상시키고, 서브 픽셀 간의 피치를 감소시킬 수 있는 것을 확인하였다.
또한, 도 9를 참조하면, 비교예에 따라 제조된 서브 픽셀들은 수직 공통 라인 부분에서 전경선이 관찰되었고, 도 10을 참조하면, 제1 실시예에 따라 제조된 서브 픽셀들은 수직 공통 라인 부분에서 전경선이 조금 축소된 것을 확인하였다. 도 11을 참조하면, 제2 실시예에 따라 제조된 서브 픽셀들은 서브 픽셀들의 사이에 전경선이 완전히 사라진 것을 확인하였다.
이 결과를 통해, 본 발명의 제1 및 제2 실시예에 따른 표시장치는 서브 픽셀 사이에 형성되던 전경선을 축소하거나 제거할 수 있는 것을 확인하였다.
상기와 같이, 본 발명의 실시예들에 따른 표시장치는 2개의 서브 픽셀 단위로 공통 전극의 슬릿을 연속적으로 구성하여 전경선이 발생하는 것을 축소하여 투과율을 향상시킬 수 있는 이점이 있다.
또한, 본 발명은 수직 공통 라인과 쉴드층을 제거함으로써, 커패시턴스 보상부의 크기도 줄일 수 있어, 서브 픽셀의 개구율을 향상시킬 수 있다. 또한, 수직 공통 라인을 생략함으로써, 수직 공통 라인으로 인해 제1 화소 전극과 제2 화소 전극 간의 거리가 멀었던 것을 가깝게 줄일 수 있다. 따라서, 제1 화소와 제2 화소의 개구율을 더욱 향상시킬 수 있다. 또한, 수직 공통 라인을 제거함으로써, 수직 공통 라인에서 발생되는 전경선을 제거하여 제1 화소와 제2 화소의 개구율을 더욱 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
DL1, DL2 : 제1 및 제2 데이터 라인 GL1, GL2 : 제1 및 제2 게이트 라인
AVC : 수직 공통 라인 PXL1, PXL2 : 제1 및 제2 화소 전극
VCOM : 공통 전극 SL : 슬릿
TFT1, TFT2 : 제1 및 제2 TFT

Claims (12)

  1. 서로 이웃하는 제1 및 제2 데이터 라인들과, 상기 제1 및 제2 데이터 라인들과 교차하여 서로 이웃하는 제1 및 제2 게이트 라인에 의해 구획되는 제1 서브 픽셀 및 제2 서브 픽셀을 포함하며,
    상기 제1 서브 픽셀은 상기 제1 데이터 라인과 상기 제2 게이트 라인이 교차하는 영역에 배치되는 제1 TFT, 및 상기 제1 TFT에 연결된 제1 화소 전극을 포함하고,
    상기 제2 서브 픽셀은 상기 제2 데이터 라인과 상기 제2 게이트 라인이 교차하는 영역에 배치되는 제2 TFT, 및 상기 제2 TFT에 연결된 제2 화소 전극을 포함하며,
    상기 제1 및 제2 화소 전극 상에 배치되어 상기 제1 및 제2 화소 전극과 전계를 형성하기 위해 복수의 슬릿들을 가지는 공통 전극을 포함하고,
    상기 복수의 슬릿들은 상기 제1 화소 전극에서 상기 제2 화소 전극까지 연속적으로 이루어지고,
    상기 제1 TFT는 상기 제1 화소 전극에 연결되는 제1 드레인 전극을 포함하고, 상기 제2 TFT는 상기 제2 화소 전극에 연결되는 제2 드레인 전극을 포함하고,
    상기 제1 게이트 라인과 상기 제2 게이트 라인 중 적어도 하나는 상기 제1 및 제2 화소 전극을 향해 돌출되는 커패시턴스 보상부를 포함하고,
    상기 커패시턴스 보상부는 상기 제1 및 제2 드레인 전극과 각각 중첩하여 제1 및 제2커패시턴스를 이루는 표시장치.
  2. 제1 항에 있어서,
    상기 복수의 슬릿들 중 적어도 하나의 일단은 상기 제1 데이터 라인과 중첩되고 적어도 하나의 타단은 상기 제2 데이터 라인과 중첩되는 표시장치.
  3. 제1 항에 있어서,
    상기 복수의 슬릿들 중 적어도 하나는 상기 제1 및 제2 데이터 라인과 교차하는 표시장치.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 화소 전극과 상기 제2 화소 전극 사이에서 상기 제1 데이터 라인과 나란하게 배열되는 수직 공통 라인을 더 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 복수의 슬릿들 중 적어도 하나의 일단은 상기 제1 데이터 라인과 중첩되고 적어도 하나의 타단은 상기 제2 데이터 라인과 중첩되는 표시장치.
  7. 제5 항에 있어서,
    상기 복수의 슬릿들 중 적어도 하나는 상기 제1 및 제2 데이터 라인과 교차하는 표시장치.
  8. 삭제
  9. 제5 항에 있어서,
    상기 수직 공통 라인은 상기 공통 전극과 연결되는 표시장치.
  10. 제5 항에 있어서,
    상기 수직 공통 라인은 상기 제1 및 제2 데이터 라인과 동일층 상에 위치하는 표시장치.
  11. 제1 항 또는 제5 항에 있어서,
    상기 표시장치는 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인을 공유하는 DRD(Double rating driving) 타입인 표시장치.
  12. 제1 항에 있어서,
    상기 제1 화소 전극은 상기 제1 데이터 라인으로부터 이격되고, 상기 제2 화소 전극은 상기 제2 데이터 라인으로부터 이격되고,
    상기 복수의 슬릿들 중 적어도 하나의 양 단부는 각각 상기 제1 및 제2 데이터 라인 상부에 배치되는 표시장치.
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