KR20120114108A - 박막트랜지스터 어레이 기판 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판은 동일 수평라인 상에 배치된 m개의 액정셀들을 구동하기 위해 m/2개의 공유 데이터 라인들과 제 1 및 제 2 게이트 라인이 할당되고, 상기 공유 데이터 라인들 각각을 사이에 두고 서로 이웃하는 두 개의 액정셀들은 상기 제 1 및 제 2 게이트 라인에 대칭 접속되는 액정표시장치에 있어서, 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 활성층, 및 상기 활성층 상에 위치하며, 상기 활성층에 연결된 소스 전극 및 복수의 드레인 전극을 포함하며, 상기 복수의 드레인 전극 중 각각의 드레인 전극은 일부만이 상기 게이트 전극과 중첩될 수 있다.
Description
본 발명은 박막트랜지스터 어레이 기판에 관한 것으로, 보다 자세하게는 CGSO 보상 구조를 제거하여 개구율을 향상시키고, 데이터 라인의 부하를 감소시킬 수 있는 박막트랜지스터 어레이 기판에 관한 것이다.
액정표시장치는 비디오 신호에 대응하여 액정층에 인가되는 전계를 통해 액정층의 광투과율을 제어함으로써 화상을 표시한다. 이러한 액정표시장치는 소형 및 박형화와 저 소비전력의 장점을 가지는 평판 표시장치로서, 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기 등으로 이용되고 있다. 특히, 액정셀마다 스위칭소자가 형성된 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 스위칭소자의 능동적인 제어가 가능하기 때문에 동영상 구현에 유리하다.
액티브 매트릭스 타입의 액정표시장치는 데이터 전압이 공급되는 데이터 라인과, 스캔펄스가 공급되는 게이트 라인을 통해 데이터 전압을 액정셀에 충전시킨다. 그리고, 액정셀의 공통전극에는 공통전압을 공급한 후, 스위칭소자를 제어하여 액정셀의 화소전극에 데이터 라인 상의 전압을 공급하면, 액정분자들이 화소전극과 공통전극 사이의 전계에 의하여 배열이 바뀌면서 입사광을 가변하게 된다.
이러한 액정표시장치는 게이트 라인들을 구동하기 위한 게이트 드라이브 IC와 데이터 라인들을 구동하기 위한 데이터 드라이브 IC를 포함하는데, 액정표시장치가 대형화 및 고해상도화 될수록 요구되는 드라이브 IC들의 갯수는 증가되고 있다. 이를 위한 대안 중 하나로, 기존 게이트 라인들의 갯수는 2배로 늘리는 대신 데이터 라인들의 갯수를 반으로 줄이는 DRD(Double Rate Driving) 구동방식을 사용하고 있다.
도 1은 종래 액티브 매트릭스 타입의 액정표시장치에 사용되는 스위칭소자인 박막트랜지스터(Thin Film Transistor)를 나타낸 도면이고, 도 2는 박막트랜지스터부의 각 영역의 면적을 나타낸 도면이다.
도 1을 참조하면, 제 1 게이트 라인(1)과 제 2 게이트 라인(2)이 나란하게 배열되고, 제 1 및 제 2 게이트 라인(1,2)과 교차하는 데이터 라인(5)이 배열되어 각 액정셀을 구획한다. 각 액정셀에는 스위칭소자인 박막트랜지스터(TFT1, TFT2)가 각각 형성된다.
하나의 박막트랜지스터(TFT1)를 살펴보면, 제 2 게이트 라인(2)과 연결된 게이트 전극(3), 활성층(미도시), 데이터 라인(5)과 연결된 드레인 전극(6), 그리고 소스 전극(7)이 형성되어 박막트랜지스터(TFT1)를 구성한다. 그리고, 박막트랜지스터(TFT1)의 비대칭구조로 인한 게이트 전극(3)과 소스 전극(7) 사이의 캐패시턴스를 보상하기 위한 CGSO 보상구조(CS)가 구성된다.
보다 자세하게, 도 2를 참조하면, 도 2의 (a)는 상기 도 1의 박막트랜지스터(TFT1)에 의해 차광되는 차광영역을 나타내고, 도 2의 (b)는 게이트 전극과 드레인 전극 사이의 기생 캐패시턴스인 CGDO를 나타내고, 도 2의 (c)는 박막트랜지스터의 채널영역을 나타내고, 도 2의 (d)는 게이트 전극과 소스 전극 사이의 기생 캐패시턴스인 CGSO를 나타낸다.
상기 도 2에 도시된 바와 같이, 박막트랜지스터(TFT1)를 구성하는 영역 즉, CGDO, 채널영역, CGSO 등의 영역은 광이 방출되는 것을 차단하는 차광영역으로 작용하게 되어 개구율이 감소된다. 이에 더하여, CGSO 보상구조로 인해 개구율이 더욱 감소되는 문제점이 있다.
또한, DRD 구조는 하나의 데이터 라인에 두 쌍의 박막트랜지스터가 연결된 구조로 특히, 게이트 전극과 소스 전극 및 드레인 전극 사이의 기생 캐패시턴스(CGDO, CGSO)로 인해 RC값이 커져 데이터 라인의 부하(load)가 증가되는 문제점이 있다.
본 발명은 CGSO 보상 구조를 제거하여 개구율을 향상시키고, 데이터 라인의 부하를 감소시킬 수 있는 박막트랜지스터 어레이 기판을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판은 동일 수평라인 상에 배치된 m개의 액정셀들을 구동하기 위해 m/2개의 공유 데이터 라인들과 제 1 및 제 2 게이트 라인이 할당되고, 상기 공유 데이터 라인들 각각을 사이에 두고 서로 이웃하는 두 개의 액정셀들은 상기 제 1 및 제 2 게이트 라인에 대칭 접속되는 액정표시장치에 있어서, 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 활성층, 및 상기 활성층 상에 위치하며, 상기 활성층에 연결된 소스 전극 및 복수의 드레인 전극을 포함하며, 상기 복수의 드레인 전극 중 각각의 드레인 전극은 일부만이 상기 게이트 전극과 중첩될 수 있다.
상기 드레인 전극에 연결된 데이터 라인을 더 포함하며, 상기 데이터 라인과 상기 게이트 전극은 평면 상에서 서로 이격될 수 있다.
상기 소스 전극의 끝단 및 상기 복수의 드레인 전극의 끝단은 평면 상에서 상기 게이트 전극으로부터 돌출될 수 있다.
상기 소스 전극의 끝단 및 상기 복수의 드레인 전극의 끝단은 평면 상에서 상기 활성층으로부터 돌출될 수 있다.
상기 활성층은 서로 이격된 복수의 채널을 가질 수 있다.
상기 채널들은 직선형으로 이루어질 수 있다.
상기 게이트 전극의 폭 및 상기 활성층의 폭은 각각 상기 복수의 드레인 전극들의 길이보다 작을 수 있다.
상기 게이트 전극의 폭 및 상기 활성층의 폭은 각각 상기 소스 전극의 길이보다 작을 수 있다.
상기 게이트 전극의 폭은 상기 활성층의 폭보다 클 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 게이트 전극과 소스 전극 사이 및 게이트 전극과 드레인 전극 사이의 캐패시턴스를 감소시켜 데이터 라인에 걸리는 부하를 감소시킬 수 있는 이점이 있다.
또한, 박막트랜지스터의 채널을 축소시키지 않고 서브픽셀의 개구율을 향상시킬 수 있는 이점이 있다.
도 1은 종래 액티브 매트릭스 타입의 액정표시장치에 사용되는 스위칭소자인 박막트랜지스터를 나타낸 도면.
도 2는 박막트랜지스터부의 각 영역의 면적을 나타낸 도면.
도 3은 본 발명의 실시 예에 따른 액정표시장치를 나타낸 블록도.
도 4는 본 발명의 서브픽셀을 나타낸 회로도.
도 5는 본 발명의 액정표시장치의 DRD 구동을 나타낸 도면.
도 6은 도 5의 화살표 방향을 따라 액정셀들이 충전될 때 각 액정셀에서의 충전전압 파형을 나타낸 도면.
도 7은 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도.
도 8은 도 7의 I-I' 및 Ⅱ-Ⅱ'에 따라 절취된 단면도.
도 9는 도 7의 T 영역을 확대한 확대도.
도 10은 박막트랜지스터부의 각 영역의 면적을 나타낸 도면.
도 11은 본 발명의 다른 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도.
도 2는 박막트랜지스터부의 각 영역의 면적을 나타낸 도면.
도 3은 본 발명의 실시 예에 따른 액정표시장치를 나타낸 블록도.
도 4는 본 발명의 서브픽셀을 나타낸 회로도.
도 5는 본 발명의 액정표시장치의 DRD 구동을 나타낸 도면.
도 6은 도 5의 화살표 방향을 따라 액정셀들이 충전될 때 각 액정셀에서의 충전전압 파형을 나타낸 도면.
도 7은 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도.
도 8은 도 7의 I-I' 및 Ⅱ-Ⅱ'에 따라 절취된 단면도.
도 9는 도 7의 T 영역을 확대한 확대도.
도 10은 박막트랜지스터부의 각 영역의 면적을 나타낸 도면.
도 11은 본 발명의 다른 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 액정표시장치를 나타낸 블록도이고, 도 4는 본 발명의 서브픽셀을 나타낸 회로도이며, 도 5는 본 발명의 액정표시장치의 DRD 구동을 나타낸 도면이고, 도 6은 도 5의 화살표 방향을 따라 액정셀들이 충전될 때 각 액정셀에서의 충전전압 파형을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 액정표시장치는 액정표시패널(100), 데이터 구동회로(102), 게이트 구동회로(103), 및 타이밍 콘트롤러(101)를 구비한다. 액정표시패널의 아래에는 액정표시패널에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
액정표시패널(100)은 액정층을 사이에 두고 대향하는 박막트랜지스터 어레이 기판(또는 제1 기판)과 컬러필터 어레이 기판(또는 제2 기판)을 포함한다. 액정표시패널(100)에는 비디오 데이터를 표시하기 위한 화소 어레이가 형성된다. 화소 어레이는 데이터 라인들과 게이트 라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함하여 비디오 데이터를 표시한다. 픽셀들 각각은 R 서브픽셀, G 서브픽셀, 및 B 서브픽셀을 포함한다. 이웃하는 서브픽셀들은 동일한 데이터 라인을 공유한다. 픽셀들의 액정셀들은 화소전극에 인가되는 데이터 전압과 공통전극에 인가되는 공통 전압의 전계차에 의해 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 어레이 기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 박막트랜지스터 어레이 기판 상에 형성된다.
박막트랜지스터 어레이 기판에는 데이터 라인들, 게이트 라인들, 박막트랜지스터들, 박막트랜지스터들에 1:1로 접속된 화소전극들, 화소전극들에 1:1로 접속된 도시하지 않은 스토리지 캐패시터(Storage Capacitor, Cst) 등을 포함한다. 액정표시패널(100)의 컬러필터 어레이 기판 상에는 블랙매트릭스, 컬러필터 및 상판 공통전극이 형성된다. 상판 공통전극(COMU)에는 제 2 공통전압(Vcom2)이 공급된다. 액정표시패널(100)의 컬러필터 어레이 기판과 TFT 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명에서 적용 가능한 액정표시패널(100)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
데이터 구동회로(102)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들의 출력 채널들은 화소 어레이의 데이터 라인들에 1:1로 접속된다. 소스 드라이브 IC들 각각은 타이밍 콘트롤러(101)로부터 디지털 비디오 데이터를 입력받는다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터전압으로 변환하여 출력채널들을 통해 화소 어레이의 데이터 라인들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)의 제어 하에 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 각각의 데이터 라인들에 공급되는 데이터 전압의 극성을 1 프레임기간 동안 동일하게 유지한 후, 다음 프레임기간에 데이터 전압의 극성을 반전시킨다. 따라서, 소스 드라이브 IC들은 컬럼 인버젼 방식과 실질적으로 동일하게 데이터 전압들의 극성을 1 프레임기간 동안 동일하게 유지하고, 1 프레임기간 주기로 데이터 전압의 극성을 반전시킨다.
게이트 구동회로(103)는 타이밍 콘트롤러(101)로부터의 게이트 타이밍 제어신호에 응답하여 화소 어레이의 게이트 라인들에 게이트펄스를 순차적으로 공급한다.
타이밍 콘트롤러(101)는 외부의 시스템 보드(104)로부터 입력되는 디지털 비디오 데이터를 데이터 구동회로(102)의 소스 드라이브 IC들에 공급한다. 그리고 타이밍 콘트롤러(101)는 데이터 구동회로(102)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 구동회로(103)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.
도 4를 참조하면, 본 발명의 액정표시장치는, 디지털 비디오 데이터를 감마기준 전압을 기준으로 아날로그 데이터 전압으로 변환하여 데이터 라인(DL)에 공급함과 동시에 스캔펄스를 게이트 라인(GL)에 공급하여, 데이터 전압을 액정셀(Clc)에 충전시킨다. 이를 위해, 박막트랜지스터의 게이트 전극은 게이트 라인(GL)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 그리고 박막트랜지스터의 드레인 전극은 액정셀(Clc)의 화소전극과 스토리지 캐패시터(Cst1)의 일측 전극에 접속된다. 액정셀(Clc)의 공통전극에는 공통전압(Vcom)이 공급된다. 스토리지 캐패시터(Cst1)는 박막트랜지스터가 턴-온될 때 데이터 라인(DL)으로부터 인가되는 데이터 전압을 충전하여 액정셀(Clc)의 전압을 일정하게 유지하는 역할을 한다.
스캔펄스가 게이트라인(GL)에 인가되면 TFT는 턴-온(Turn-on)되어 소스 전극과 드레인 전극 사이의 채널을 형성하여 데이터 라인(DL) 상의 전압을 액정셀(Clc)의 화소전극에 공급한다. 이때 액정셀(Clc)의 액정분자들은 화소전극과 공통전극 사이의 전계에 의하여 배열이 바뀌면서 입사광을 가변하게 된다.
도 5를 참조하면, DRD 방식으로 구동되는 액정표시장치는 하나의 수평라인에 배치된 m(m은 2 이상의 자연수)개의 액정셀들을 두개의 게이트 라인들과 m/2개의 데이터 라인들을 이용하여 구동시킨다. 이 DRD 방식의 액정표시장치는 플리커를 최소화함과 아울러 소비전력을 줄이기 위해 데이터 드라이브 IC를 수직 2 도트 인버젼방식으로 구동시킨다. 이에 따라, 데이터 라인을 사이에 두고 서로 인접한 두개의 액정셀들은 두개의 게이트 라인들에 각각 접속되어 데이터 라인을 통해 공급되는 동일 극성의 데이터전압을 충전한다.
예컨대, 특정 프레임에서, 제 1 수평라인(HL1)에 배치된 액정셀들 중 제 1 데이터 라인(D1)에 공유된 R 액정셀과 G 액정셀은 게이트 라인들(G1,G2)로부터의 스캔펄스 공급시점에 동기되어 정극성으로 순차 충전되고, 제 2 데이터 라인(D2)에 공유된 R 액정셀과 B 액정셀은 게이트 라인들(G1,G2)로부터의 스캔펄스 공급시점에 동기되어 부극성으로 순차 충전되며, 제 3 데이터 라인(D3)에 공유된 B 액정셀과 G 액정셀은 게이트 라인들(G1,G2)로부터의 스캔펄스 공급시점에 동기되어 정극성으로 순차 충전된다. 도 5에 도시된 화살표 방향은 각 데이터 라인들에 접속된 액정셀들의 충전 순서를 나타낸다.
도 6을 참조하면, 제 1 또는 제 3 게이트 라인(G1,G3)에 접속된 R 액정셀들에는 부극성 전압(또는 정극성 전압)으로부터 상승(또는 하강)하는 정극성 전압(또는 부극성 전압)이 인가되고, 제 2 또는 제 4 게이트 라인(G2,G4)에 접속된 G 액정셀들에는 정극성 전압(또는 부극성 전압)으로부터 변하는 정극성 전압(또는 부극성 전압)이 인가된다. 또한, 제 1 또는 제 3 게이트 라인(G1,G3)에 접속된 B 액정셀들에는 부극성 전압(또는 정극성 전압)으로부터 상승(또는 하강)하는 정극성 전압(또는 부극성 전압)이 인가되고, 제 2 또는 제 4 게이트 라인(G2,G4)에 접속된 B 액정셀들에는 정극성 전압(또는 부극성 전압)으로부터 변하는 정극성 전압(또는 부극성 전압)이 인가된다.
도 7은 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도이고, 도 8은 도 7의 I-I' 및 Ⅱ-Ⅱ'에 따라 절취된 단면도이며, 도 9는 도 7의 T 영역을 확대한 확대도이고, 도 10은 박막트랜지스터부의 각 영역의 면적을 나타낸 도면이며, 도 11은 본 발명의 다른 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도이다.
도 7을 참조하면, 본 발명의 박막트랜지스터 어레이 기판(100)은 기판(110)상에 일 방향으로 배열된 제 1 게이트 라인(113) 및 제 2 게이트 라인(115)이 구비되고, 제 1 게이트 라인(113) 및 제 2 게이트 라인(115)과 수직 교차하는 데이터 라인(130)이 구비되며, 그 교차부마다 형성된 박막트랜지스터(TFT)가 구비된다.
상기 제 1 게이트 라인(113) 및 제 2 게이트 라인(115)과 데이터 라인(130)이 교차되어 각각의 서브픽셀(P) 영역들이 구획되고, 각 서브픽셀(P)에는 박막트랜지스터(TFT)와 연결된 화소전극(150)이 구비된다.
도 7의 상단에 위치한 서브픽셀(P)을 살펴보면, 제 1 게이트 라인(113)으로부터 연장된 게이트 전극(117)이 위치하고, 데이터 라인(130)에서 연장된 복수의 드레인 전극(131a, 131b)이 상기 게이트 전극(117)과 교차하며 위치한다. 그리고, 복수의 드레인 전극(131a, 131b) 사이로 돌출된 소스 전극(135)위 위치하고, 소스 전극(135)과 연결된 화소전극(150)이 위치한다.
여기서, 소스 전극(135) 및 복수의 드레인 전극(131a, 131b)은 상기 게이트 전극(117) 상부에서 게이트 전극(117)과 중첩되어 있다. 그리고, 상기 소스 전극(135) 및 복수의 드레인 전극(131a, 131a)의 사이로는 활성층(120)이 노출되어 있다. 이에 따라 소스 전극(135) 및 복수의 드레인 전극(131a, 131a)의 사이로 노출된 활성층(120)의 영역은 박막트랜지스터(TFT)의 채널영역(CH1, CH2)으로 작용한다.
따라서, 게이트 전극(117), 활성층(120), 소스 전극(135) 및 복수의 드레인 전극(131a, 131b)을 포함하여 박막트랜지스터(TFT)가 구성되며, 소스 전극(135)은 콘택홀(142)을 통해 화소전극(150)과 접속한다.
보다 자세하게, 도 8을 참조하면, 기판(110) 상에 게이트 전극(117)이 위치하고, 게이트 전극(117)을 절연시키는 게이트 절연막(119)이 위치한다. 여기서 게이트 전극(117)은 알루미늄(Al), 구리(Cu), 크롬(Cr), 몰리브덴(Mo) 또는 이들의 합금으로 이루어지며, 단층 또는 다중층으로 이루어질 수 있다. 또한, 게이트 절연막(119)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx)의 단층 또는 이들의 다중층으로 이루어질 수 있다.
게이트 절연막(119) 상에 활성층(120)이 위치한다. 활성층(120)은 비정질 실리콘 또는 비정질 실리콘을 결정화한 다결정 실리콘으로 이루어질 수 있다. 활성층(120) 상에 소스 전극(135) 및 복수의 드레인 전극(131a, 131b)이 접속된다. 소스 전극(135) 및 복수의 드레인 전극(131a, 131b)은 알루미늄(Al), 금(Au), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 크롬(Cr) 또는 이들의 합금으로 이루어지며, 단층 또는 다중층으로 이루어질 수 있다.
여기서, 소스 전극(135)과 복수의 드레인 전극(131a, 131b) 사이마다 활성층(120)의 채널영역(CH1, CH2)이 위치한다. 한편, 도면에 도시하지 않았지만, 활성층(120)과 소스 전극(135) 사이 및 활성층(120)과 복수의 드레인 전극(131a, 131b) 사이에 오믹 콘택층이 위치할 수도 있다. 따라서, 게이트 전극(117), 활성층(120), 소스 전극(135) 및 복수의 드레인 전극(131a, 131b)을 포함하여 박막트랜지스터(TFT)가 구성된다.
그리고, 박막트랜지스터(TFT) 상에 패시베이션막(140)이 위치하고, 패시베이션막(140)의 비어홀(142)을 통해 화소전극(150)이 소스 전극(135)에 접속된다. 화소전극(150)은 투명한 도전막으로 이루어지며 예를 들어 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어질 수 있다.
도 7의 T 영역을 확대한 도 9를 참조하면, 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판(100)의 박막트랜지스터(TFT)는 복수의 드레인 전극(131a, 131b) 중 각각의 드레인 전극(131a, 131b)의 일부만이 게이트 전극(117)과 중첩된다.
보다 자세하게는, 게이트 라인(113)으로부터 연장된 게이트 전극(117)은 평면 상에서 데이터 라인(130)과 이격되어 위치한다. 따라서, 데이터 라인(130)으로부터 연장된 복수의 드레인 전극(131a, 131b)은 게이트 전극(117)과 중첩되는 중첩영역(OP1)과 중첩되지 않는 비중첩영역(OP2)이 형성된다. 그리고, 복수의 드레인 전극(131a, 131b) 사이로 소스 전극(135)이 위치하고, 활성층(120)이 게이트 전극(117)과 실질적으로 동일한 크기로 이루어진다. 이에 따라, 복수의 드레인 전극(131a, 131b)과 소스 전극(135) 사이마다 활성층(120)의 채널영역(CH1, CH2)이 형성된다.
즉, 게이트 전극(117)이 데이터 라인(130)으로부터 이격되어, 복수의 드레인 전극(131a, 131b)이 중첩영역(OP1) 및 비중첩영역(OP2)를 가지게 된다. 또한, 게이트 전극(117)과 실질적으로 동일한 크기로 이루어진 활성층(120)이 형성됨에 따라 활성층(120)은 서로 이격된 복수의 채널영역(CH1, CH2)이 형성된다. 이때, 채널영역(CH1, CH2)은 종래 U자형의 채널과는 달리 직선형으로 형성된다.
본 발명에서는 데이터 라인(130)으로부터 연장된 복수의 드레인 전극(131a, 131b)의 길이(L1) 및 소스 전극(135)의 길이(L2)를 종래 도 1에 도시된 드레인 전극들보다 길게 연장하여 형성하고, 게이트 전극(117)과 활성층(120)의 위치를 이동시켜 형성한다.
즉, 복수의 드레인 전극(131a, 131b)의 각 끝단((132, 133)은 평면 상에서 게이트 전극(117)으로부터 돌출되고, 소스 전극(135)의 끝단(136)도 평면 상에서 게이트 전극(117)으로부터 돌출되게 형성한다. 또한, 복수의 드레인 전극(131a, 131b)의 각 끝단((132, 133)은 평면 상에서 활성층(120)으로부터 돌출되고, 소스 전극(135)의 끝단(136)도 평면 상에서 활성층(120)으로부터 돌출되게 형성한다.
여기서, 드레인 전극(131a, 131b) 및 소스 전극(135)의 길이는 x방향으로 측정한 것이고, 게이트 전극(117)과 활성층(120)의 폭도 x방향으로 측정한 것이다. 따라서, 게이트 전극(117)의 폭(W1)과 활성층(120)의 폭(W2)은 각각 상기 복수의 드레인 전극(131a, 131b)의 길이(L1) 및 소스 전극(135)의 길이(L2)보다 작게 형성된다.
도 10을 참조하면, 도 10의 (a)는 본 발명의 박막트랜지스터(TFT)에 의해 차광되는 차광영역을 나타내고, 도 10의 (b)는 게이트 전극과 드레인 전극 사이의 기생 캐패시턴스인 CGDO를 나타내고, 도 10의 (c)는 박막트랜지스터의 채널영역을 나타내고, 도 10의 (d)는 게이트 전극과 소스 전극 사이의 기생 캐패시턴스인 CGSO를 나타낸다.
도 10에 도시된 바와 같이, 본 발명에서는 게이트 전극과 드레인 전극 사이의 기생 캐패시턴스인 CGDO를 감소시켜, 종래 도 1에 도시된 CGSO 보상구조를 제거할 수 있다. 그리고, 제거된 CGSO 보상구조 영역을 확보하여 드레인 전극들 및 소스 전극이 길이를 증가시켜 종래 채널영역의 면적과 실질적으로 동일한 채널영역을 형성할 수 있다.
따라서, 본 발명의 박막트랜지스터 어레이 기판은 CGDO를 감소시켜 데이터 라인에 걸리는 부하를 감소시키고, 서브픽셀의 개구율을 향상시키면서 박막트랜지스터의 전기적 특성은 동등하게 유지할 수 있는 이점이 있다.
한편, 도 11을 참조하면, 본 발명의 다른 실시 예에 따른 박막트랜지스터 어레이 기판(100)은 활성층(120)의 폭(W2)이 게이트 전극(117)의 폭(W1)과 같거나 작게 형성할 수 있다. 이는 박막트랜지스터 어레이 기판(100)의 하부에 광을 제공하는 광원이 위치하는데, 활성층(120)에 광이 조사되면 활성층(120)이 오프(off)된 상태에서도 미세한 전류가 흐르는 누설전류(leakage current)가 발생한다.
따라서, 본 발명에서는 활성층(120)의 폭(W2)을 게이트 전극(117)의 폭(W1)과 같거나 작게 형성하여, 하부로부터 방출되는 광을 게이트 전극(117)을 통해 차광함으로써, 활성층(120)의 누설전류를 방지할 수 있는 이점이 있다.
하기 표 1은 도 1에 도시된 종래 박막트랜지스터 어레이 기판을 비교예로 제작하고, 도 7에 도시된 본 발명의 박막트랜지스터 어레이 기판을 실시예로 제작한 후, 비교예 및 실시예의 각 서브픽셀의 개구율, 게이트 전극과 소스 전극의 캐패시턴스(CGSO), 게이트 전극과 드레인 전극의 캐패시턴스(CGDO) 및 채널의 길이를 측정하여 비교한 결과이다. (하기 표 1에서는 비교예 및 실시예의 값들을 백분율로 환산하여 기재한 것이다.)
| 비교예 | 실시예 | |
| 서브픽셀의 개구율(%) | 100 | 101.7 |
| CGSO (%) | 100 | 78.4 |
| CGDO(%) | 100 | 71.1 |
| 채널 길이(㎛) | 32 | 32 |
상기 표 1을 참조하면, 비교예 및 실시예에 따라 제작된 박막트랜지스터 어레이 기판은 서로 채널 길이가 동등하지만, 본 발명의 실시예에서 개구율이 1.7% 상승하였고, CGSO 값이 21.6% 감소하고 , CGDO 값이 28.9% 감소한 것을 알 수 있다.
상기와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 게이트 전극과 소스 전극 사이 및 게이트 전극과 드레인 전극 사이의 캐패시턴스를 감소시켜 데이터 라인에 걸리는 부하를 감소시킬 수 있는 이점이 있다. 또한, 박막트랜지스터의 채널을 축소시키지 않고 서브픽셀의 개구율을 향상시킬 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (9)
- 동일 수평라인 상에 배치된 m개의 액정셀들을 구동하기 위해 m/2개의 공유 데이터 라인들과 제 1 및 제 2 게이트 라인이 할당되고, 상기 공유 데이터 라인들 각각을 사이에 두고 서로 이웃하는 두 개의 액정셀들은 상기 제 1 및 제 2 게이트 라인에 대칭 접속되는 액정표시장치에 있어서,
기판;
상기 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 활성층; 및
상기 활성층 상에 위치하며, 상기 활성층에 연결된 소스 전극 및 복수의 드레인 전극을 포함하며,
상기 복수의 드레인 전극 중 각각의 드레인 전극은 일부만이 상기 게이트 전극과 중첩되는 박막트랜지스터 어레이 기판.
- 제 1항에 있어서,
상기 드레인 전극에 연결된 데이터 라인을 더 포함하며,
상기 데이터 라인과 상기 게이트 전극은 평면 상에서 서로 이격된 박막트랜지스터 어레이 기판.
- 제 1항에 있어서,
상기 소스 전극의 끝단 및 상기 복수의 드레인 전극의 끝단은 평면 상에서 상기 게이트 전극으로부터 돌출된 박막트랜지스터 어레이 기판.
- 제 1항에 있어서,
상기 소스 전극의 끝단 및 상기 복수의 드레인 전극의 끝단은 평면 상에서 상기 활성층으로부터 돌출된 박막트랜지스터 어레이 기판.
- 제 1항에 있어서,
상기 활성층은 서로 이격된 복수의 채널을 갖는 박막트랜지스터 어레이 기판.
- 제 5항에 있어서,
상기 채널들은 직선형으로 이루어진 박막트랜지스터 어레이 기판.
- 제 1항에 있어서,
상기 게이트 전극의 폭 및 상기 활성층의 폭은 각각 상기 복수의 드레인 전극들의 길이보다 작은 박막트랜지스터 어레이 기판.
- 제 1항에 있어서,
상기 게이트 전극의 폭 및 상기 활성층의 폭은 각각 상기 소스 전극의 길이보다 작은 박막트랜지스터 어레이 기판.
- 제 1항에 있어서,
상기 게이트 전극의 폭은 상기 활성층의 폭보다 큰 박막트랜지스터 어레이 기판.
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