KR20090010764A - 액정 표시 장치 및 그 구동 방법 - Google Patents

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KR20090010764A
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Abstract

측면 시인성을 높이면서 제조 단가를 낮출 수 있는 액정 표시 장치 및 그 구동 방법이 제공된다. 액정 표시 장치는, 제1 방향으로 나란히 배열된 제1 및 제2 게이트선과, 제1 게이트선과 절연되어 교차하는 데이터선과, 제1 방향으로 긴 하나의 화소 내에 위치하여 서로 전기적으로 분리된 제1 및 제2 부화소 전극으로 이루어진 화소 전극과, 제1 게이트선, 데이터선, 및 제1 부화소 전극에 연결된 제1 박막 트랜지스터와, 제1 게이트선, 데이터선, 및 제2 부화소 전극에 연결된 제2 박막 트랜지스터와, 제2 게이트선, 제2 부화소 전극, 및 제2 부화소 전극에 인가된 데이터 전압을 분배하는 전하 분배 커패시터에 연결된 제3 박막 트랜지스터를 포함한다.
액정 표시 장치, 전하 분배, 프리차징

Description

액정 표시 장치 및 그 구동 방법{Liquid crystal display and method of driving the same}
본 발명은 디스플레이 장치 및 그 구동 방법에 관한 것으로서, 더욱 상세하게는 액정 표시 장치 및 그 구동 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
또한 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 모드 액정 표시 장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다. 여기에서 기준 시야각이란 대비비가 1:10인 시야각 또는 계조간 휘도 반전 한계 각도를 의미한다.
수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위한 수단으로는 전계 생성 전극에 절개부를 형성하는 방법과 전계 생성 전극 위에 돌기를 형성하는 방법 등이 있다. 절개부와 돌기로 액정 분자가 기우는 방향을 결정할 수 있으므로, 이들을 사용하여 액정 분자의 경사 방향을 여러 방향으로 분산시킴으로써 기준 시야각을 넓힐 수 있다.
그러나 수직 배향 방식의 액정 표시 장치는 전면 시인성에 비하여 측면 시인성이 떨어지는 문제점이 있다. 예를 들어, 절개부가 구비된 PVA(patterned vertically aligned) 방식 액정 표시 장치의 경우에는 측면으로 갈수록 영상이 밝아져서, 심한 경우에는 높은 계조 사이의 휘도 차이가 없어져 그림이 뭉그러져 보이는 경우도 발생한다.
또한, 액정 표시 장치의 해상도가 증가함에 따라 데이터선의 수 및 데이터 구동 칩의 개수가 증가하여 제조 단가가 상승하고 액정 표시 장치를 소형화하기 어려운 문제가 있었다.
본 발명이 해결하고자 하는 과제는, 측면 시인성을 높이면서 제조 단가를 낮출 수 있는 액정 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 측면 시인성을 높이면서 제조 단가를 낮출 수 있는 액정 표시 장치의 구동 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 제1 방향으로 나란히 배열된 제1 및 제2 게이트선과, 상기 제1 게이트선과 절연되어 교차하는 데이터선과, 상기 제1 방향으로 긴 하나의 화소 내에 위치하여 서로 전기적으로 분리된 제1 및 제2 부화소 전극으로 이루어진 화소 전극과, 상기 제1 게이트선, 상기 데이터선, 및 상기 제1 부화소 전극에 연결된 제1 박막 트랜지스터와, 상기 제1 게이트선, 상기 데이터선, 및 상기 제2 부화소 전극에 연결된 제2 박막 트랜지스터와, 상기 제2 게이트선, 상기 제2 부화소 전극, 및 상기 제2 부화소 전극에 인가된 데이터 전압을 분배하는 전하 분배 커패시터에 연결된 제3 박막 트랜지스터를 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치 는, 제1 방향으로 나란히 배열된 제1 및 제2 게이트선; 상기 제1 게이트선과 절연되어 교차하는 데이터선; 상기 제1 방향으로 긴 하나의 화소 내에 위치하여 서로 전기적으로 분리된 제1 및 제2 부화소 전극으로 이루어진 화소 전극; 상기 제1 게이트선, 상기 데이터선, 및 상기 제1 부화소 전극에 연결된 제1 박막 트랜지스터; 상기 제1 게이트선, 상기 데이터선, 및 상기 제2 부화소 전극에 연결된 제2 박막 트랜지스터; 및 상기 제2 게이트선, 상기 제2 부화소 전극, 및 상기 제2 부화소 전극에 인가된 데이터 전압을 분배하는 전하 분배 커패시터에 연결된 제3 박막 트랜지스터를 포함하는 액정 패널 어셈블리와, 위상이 다른 제1 및 제2 주사 시작 신호를 제공하는 신호 제어부와, 상기 제1 및 제2 주사 시작 신호에 각각 인에이블되어 제1 및 제2 게이트 온 신호를 상기 액정 패널 어셈블리에 순차적으로 출력하는 게이트 구동부를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치의 구동 방법은, 위상이 다른 제1 및 제2 주사 시작 신호를 제공하는 단계와, 상기 제1 및 제2 주사 시작 신호에 각각 인에이블되어 제1 및 제2 게이트 온 신호를 다수의 게이트선에 순차적으로 출력하는 단계와, 각 게이트선에 연결되고 한 쌍의 부화소 전극으로 이루어진 화소 전극을 프리차징하는 단계와, 상기 한 쌍의 부화소 전극에 데이터 전압을 충전하는 단계와, 상기 한 쌍의 부화소 전극에 서로 다른 전압이 저장되도록 상기 데이터 전압을 전하 분배하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명에 따른 액정 표시 장치 및 그 구동 방법에 의하면, 하나의 화소 전극을 한 쌍의 부화소 전극으로 분할한 후 전하 분배(charge sharing)를 통하여 각 부화소 전극에 인가되는 데이터 전압에 차이를 발생함으로써 측면 시인성을 높일 수 있다. 또한 화소의 장변을 가로 방향으로 배열함으로써 데이터선의 수 및 데이터 구동 칩의 개수를 현저히 줄여 제조 단가를 낮출 수 있다. 이 때 게이트선에 게이트 전압을 인가할 때 프리차징(precharging) 방식을 이용하면 게이트선의 수가 늘어나더라도 구동 시간을 단축시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하 첨부된 도면들을 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치에 대하여 상세히 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 액 정 패널 어셈블리(liquid crystal panel assembly)(300), 이에 연결된 게이트 구동부(400, 400a, 400b) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
액정 패널 어셈블리(300)는 등가 회로로 볼 때 다수의 표시 신호선과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 다수의 화소(PX)를 포함한다. 여기서, 액정 패널 어셈블리(300)는 서로 마주 보는 하부 표시판, 상부 표시판 및 이들 사이에 개재된 액정층을 포함한다.
표시 신호선은 하부 표시판에 구비되어 있으며, 게이트 신호를 전달하는 다수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 해당 게이트선(G1-Gn) 및 데이터선(D1-Dm)에 연결되어 있는 스위칭 소자와, 이에 연결된 액정 커패시터(liquid crystal capacitor)를 포함한다. 여기서 필요에 따라 스위칭 소자에 스토리지 커패시터(storage capacitor)를 액정 커패시터와 병렬로 연결할 수 있다.
여기서 각 화소(PX)의 스위칭 소자는 박막 트랜지스터 등으로 이루어지며, 각각 해당 게이트선(G1-Gn)에 연결되어 있는 제어 단자, 데이터선(D1-Dm)에 연결되어 있는 입력 단자, 그리고 액정 커패시터에 연결되어 있는 출력 단자를 가지는 삼단자 소자이다.
게이트 구동부(400, 400a, 400b)는 게이트선(G1-Gn)에 연결되어 외부로부터 의 하이 레벨의 게이트 신호(이를 게이트 온 신호(Von)라 한다)와 로우 레벨의 게이트 신호(이를 게이트 오프 신호(Voff)라 한다)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다. 도 1에 도시된 게이트 구동부(400)는 액정 패널 어셈블리(300)의 한 쪽에 위치하며 모든 게이트선(G1-Gn)에 연결되어 있다. 도 2에 도시된 한 쌍의 게이트 구동부(400a, 400b)는 각각 액정 패널 어셈블리(300)의 좌우에 위치하여 각 게이트선(G1-Gn)에 동시에 연결되어 있으며, 대형 액정 표시 장치의 경우 하나의 게이트 구동부(400)만으로는 게이트선(G1-Gn)의 끝까지 게이트 온 전압(Von) 또는 게이트 오프 전압(Voff)을 충분히 전달하기 어렵기 때문에 이와 같이 한 쌍의 게이트 구동부(400a, 400b)를 각 게이트선(G1-Gn)의 양쪽에 연결할 수 있다. 이러한 게이트 구동부(400, 400a, 400b)는 액정 패널 어셈블리(300)의 하부 표시판 상에 적어도 하나의 박막 트랜지스터로 이루어진 집적 회로 형태로 내장될 수 있다.
계조 전압 생성부(gray voltage generator)(800)는 화소의 투과율과 관련된 계조 전압을 생성한다. 계조 전압은 각 화소에 제공되며, 공통 전압(Vcom)에 대하여 양의 값을 가지는 것과 음의 값을 가지는 것을 포함한다.
데이터 구동부(500)는 액정 패널 어셈블리(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 데이터 전압으로서 화소에 인가한다. 여기서 계조 전압 생성부(800)가 모든 계조에 대한 전압을 모두 제공하는 것이 아니라 기본 계조 전압만을 제공하는 경우, 데이터 구동부(500)는 기본 계조 전압을 분압하여 전체 계조에 대한 계조 전압을 생성하고 이 중에서 데이터 전압을 선 택할 수 있다.
게이트 구동부(400, 400a, 400b) 또는 데이터 구동부(500)는 표시 신호선(G1-Gn, D1-Dm)과 박막 트랜지스터 등과 함께 액정 패널 어셈블리(300)에 집적될 수 있다. 이와는 달리 게이트 구동부(400, 400a, 400b) 또는 데이터 구동부(500)는 가요성 인쇄 회로막(flexible printed circuit film)(미도시) 위에 장착되어 테이프 캐리어 패키지(tape carrier package)의 형태로 액정 패널 어셈블리(300)에 부착될 수도 있다.
신호 제어부(600)는 게이트 구동부(400, 400a, 400b) 및 데이터 구동부(500) 등의 동작을 제어한다.
신호 제어부(600)는 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)의 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 패널 어셈블리(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400, 400a, 400b)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 게이트 구동부(400, 400a, 400b)의 동작의 시작, 즉 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 시간을 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또 한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 포함할 수 있다. 여기에서 클록 신호는 선택 신호(SE)로 사용될 수 있다.
데이터 제어 신호(CONT2)는 한 묶음의 화소(PX)에 대한 데이터의 전송을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 포함할 수 있다.
신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 화소(PX)에 대한 영상 데이터(DAT)를 수신하고, 계조 전압 생성부(800)로부터의 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써 영상 데이터(DAT)를 해당 데이터 전압으로 변환한 후, 이를 해당 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400, 400a, 400b)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자를 턴온시키며, 이에 따라 데이터선(D1-Dm)에 인가된 데이터 전압이 턴온된 스위칭 소자를 통하여 해당 화소(PX)에 인가된다.
각 화소(PX)에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 커패시터의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층을 통과하는 빛의 편광이 변화하고, 이 는 빛의 투과율 변화로 나타난다.
본 발명의 일 실시예에 따른 액정 표시 장치는 화소(PX)를 이루는 한 쌍의 부화소에 동일한 데이터 전압을 제공한 후, 이웃하는 게이트선에 게이트 온 전압(Von)이 인가될 때 상기 한 쌍의 부화소 중 어느 한 부화소에 충전된 데이터 전압을 전하 분배(charge sharing) 방식에 의해 떨어뜨린다. 이와 같이 한 쌍의 부화소에 서로 다른 데이터 전압이 충전되므로, 한 화소(PX)의 감마 곡선은 한 쌍의 부화소의 감마 곡선을 합성한 것이 된다. 전하 분배에 의하여 각 부화소에 충전되는 데이터 전압을 결정할 때에는, 정면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선에 가깝게 되도록 하고 측면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선과 가장 가깝게 되도록 함으로써, 측면 시인성을 향상시킬 수 있다.
이하 도 3 및 도 4를 참조하여 게이트 구동부에 대하여 자세히 설명한다. 도 1의 게이트 구동부(400)와 도 2의 게이트 구동부(400a, 400b)는 실질적으로 동일하므로 설명의 편의를 위하여 도 1의 게이트 구동부를 이용하여 설명한다. 또한 게이트 구동부가 액정 패널 어셈블리의 하부 표시판에 집적 회로 형태로 내장된 경우를 예로 들어 설명한다.
도 3은 도 1에 도시된 게이트 구동부의 블록도이고, 도 4는 도 3의 한 스테이지를 나타내는 회로도이다.
도 3을 참조하면, 게이트 구동부(400)는 케스케이드(cascade) 연결된 다수의 스테이지(ST1-STn)를 포함하고, 각 스테이지는 액정 패널 어셈블리 상에 형성된 a-Si TFT로 이루어질 수 있으며, 게이트 신호를 출력한다.
각 스테이지(ST1-STn)는 케스케이드(cascade)로 연결되어 있으며, 마지막 스테이지(STn)를 제외한 각 스테이지(ST1-STi+1)는 액정 패널 어셈블리 상에 형성된 a-Si TFT로 이루어져 있으며, 각각 게이트 신호(Gout(1)-Gout(i+1))를 출력한다. 각 스테이지(ST1-STn)에는 게이트 오프 전압(Voff), 클럭 신호(CKV) 및 클럭바 신호(CKVB), 초기화 신호(INT)가 입력된다. 여기서 초기화 신호(INT)는 클럭 생성부로부터 제공될 수 있다.
각 스테이지(ST1-STn)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있을 수 있다.
예를 들어 i번째 게이트 라인과 연결된 스테이지(STi)의 셋 단자(S)에는 전단 스테이지(STi-1)의 캐리 신호(Cout(i-1))가, 리셋 단자(R)에는 후단 스테이지(STi+1)의 게이트 신호(Gout(i+1))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 클럭 신호(CKV) 및 클럭바 신호(CKVB)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 초기화 신호(INT) 또는 마지막 스테이지(STn)의 케리 신호(Cout(n))가 입력된다. 게이트 출력 단자(OUT1)는 게이트 신호(Gout(i))를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(i))를 출력한다.
단, 첫 번째 스테이지(ST1)의 셋 단자(S)에는 전단 캐리 신호 대신 스캔 개시 신호(STV)가 입력되며, 마지막 스테이지(STn)의 리셋 단자(R)에는 후단 게이트 신호 대신 스캔 개시 신호(STV)가 입력된다.
여기서 도 4를 참조하여 도 3의 한 스테이지(STi)에 대하여 좀더 상세히 설명한다.
도 4를 참조하면, 스테이지(STi)는 버퍼부(410), 충전부(420), 풀업부(430), 캐리 신호 발생부(470), 풀다운부(440), 방전부(450) 및 홀딩부(460)를 포함한다.
버퍼부(410)는 트랜지스터(T4)의 드레인과 게이트가 공통되어 셋 단자(S)를 통해 입력된 전단 스테이지(STi-1)의 캐리 신호(Cout(i-1))를, 소스에 연결된 충전부(420), 캐리 신호 발생부(470) 및 풀업부(430)에 제공한다.
충전부(420)는 일단이 트랜지스터(T4)의 소스, 풀업부(430) 및 방전부(450)에 연결되고, 타단이 게이트 출력 단자(OUT1)에 연결된 캐패시터(C1)로 이루어진다. 충전부(420)는 전단 스테이지(STi-1)의 캐리 신호(Cout(i-1))를 제공받아 충전된다.
풀업부(430)는 트랜지스터(T1)를 포함하는데, 트랜지스터(T1)의 드레인이 제1 클럭 단자(CK1)에 연결되고, 게이트가 캐패시터(C1)의 일단에 연결되며, 소스가 캐패시터(C1)의 타단 및 게이트 출력 단자(OUT1)에 연결된다. 충전부(420)의 커패시터(C1)가 충전되면, 트랜지스터(T1)는 턴온되고, 제1 클럭 단자(CK1)를 통해 입력되는 클럭 신호(CKV)를 게이트 출력 단자(OUT1)를 통해 게이트 신호(Gout(i))로 제공한다.
캐리 신호 발생부(470)는 드레인이 제1 클럭 단자(CK1)에 연결되고, 소스가 게이트 출력 단자(OUT1)에 연결되고, 게이트가 버퍼부(410)와 연결되어 있는 트랜지스터(T15)와 게이트와 소스에 연결된 커패시터(C2)를 포함한다. 커패시터(C2)는 전단 스테이지(STi-1)의 캐리 신호(Cout(i-1))를 제공받아 충전되고, 트랜지스터(T15)는 커패시터(C2)가 충전되면 턴온되어, 클럭 신호(CKV)를 캐리 출력 단자(OUT2)를 통해 캐리 신호(Cout(i))로 출력한다.
풀다운부(440)는 드레인이 트랜지스터(T1)의 소스 및 캐패시터(C1)의 타단에 연결되고, 소스가 전원 전압 단자(GV)에 연결되고, 게이트가 리셋 단자(R)에 연결된 트랜지스터(T2)를 포함한다. 풀다운부(440)는 리셋 단자(R)를 통해 입력된 다음 스테이지(STi+1)의 게이트 신호(Gout(i+1))에 턴온되어 게이트 신호(Gout(i))를 게이트 오프 전압(Voff)으로 풀다운시킨다.
방전부(450)는, 게이트가 리셋 단자(R)에 연결되고 드레인이 캐패시터(C1)의 일단에 연결되고 소스가 전원 전압 단자(GV)에 연결되어, 다음 스테이지(STi+1)의 게이트 신호(Gout(i+1))에 응답하여 충전부(420)를 방전시키는 트랜지스터(T9)와, 게이트가 프레임 리셋 단자(FR)에 연결되고 드레인이 캐패시터(C1)의 일단에 연결되고 소스가 전원 전압 단자(GV)에 연결되어, 초기화 신호(INT)에 응답하여 충전부(420)를 방전시키는 트랜지스터(T6)를 포함한다. 즉, 방전부(450)는 다음 스테이지(STi+1)의 게이트 신호(Gout(i+1)) 또는 초기화 신호(INT)에 응답하여 캐패시터(C1)를 게이트 오프 전압(Voff)으로 방전시켜, 풀업부(430)를 턴오프시킨다.
홀딩부(460)는 게이트 신호(Gout(i))가 로우 레벨에서 하이 레벨로 변환되면 하이 레벨 상태를 유지시키고, 게이트 신호(Gout(i))가 하이 레벨에서 로우 레벨로 변환된 후에는 클럭 신호(CKV) 및 클럭바 신호(CKVB)의 전압 레벨에 관계없이 한 프레임 동안 게이트 신호(Gout(i))를 로우 레벨로 유지시키는 동작을 수행한다.
좀더 구체적으로 설명하면, 먼저 게이트 신호(Gout(i))가 로우 레벨에서 하이 레벨로 변환된 경우, 트랜지스터들(T8, T13)은 턴온된다. 트랜지스터(T13)는 트랜지스터(T7)를 턴오프시켜 하이 레벨의 클럭 신호(CKV)가 트랜지스터(T3)로 제공되는 것을 차단하고, 트랜지스터(T8)는 트랜지스터(T3)를 턴오프시킨다. 따라서 게이트 신호(Gout(i))가 하이 레벨로 유지된다.
다음으로 게이트 신호(Gout(i))가 하이 레벨에서 로우 레벨로 변환된 후에는 트랜지스터들(T8, T13)은 턴오프된다. 클럭 신호(CKV)가 하이 레벨이면, 트랜지스터들(T7, T12)은 트랜지스터(T3)를 턴온시켜 게이트 신호(Gout(i))를 로우 레벨로 유지한다. 또한 트랜지스터(T10)가 턴온되어 트랜지스터(T1)의 게이트가 로우 레벨로 유지되며, 따라서 하이 레벨의 클럭 신호(CKV)가 게이트 출력 단자(OUT1)로 출력되지 않는다. 클럭바 신호(CKVB)가 하이 레벨이고, 트랜지스터들(T5, T11)이 턴온된다. 턴온된 트랜지스터(T5)는 게이트 신호(Gout(i))를 로우 레벨로 유지시키며, 턴온된 트랜지스터(T11)는 커패시터(C1)의 일단을 로우 레벨로 유지시킨다. 따라서, 게이트 신호(Gout(i))가 한 프레임동안 로우 레벨로 유지된다.
다만, 스테이지(STi)는 캐리 신호 발생부(470)를 포함하지 않을 수 있다. 이러한 경우, 스테이지(STi)는 전단 스테이지(STi-1)의 케리 신호(Cout(i-1)) 대신에 전단 스테이지(STi-1)의 게이트 신호(Gout(i-1))를 셋 단자(S)를 통해 입력받아 동작할 수 있다.
도 5는 도 1의 액정 표시 장치의 구조를 나타낸 회로도이고, 도 6은 도 1의 게이트 구동부의 동작에 관한 타이밍도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는, 게이트 신호를 전달하는 다수의 게이트선(GLi, GLi+1, GLi+2)과, 게이트선(GLi, GLi+1, GLi+2)에 교차하여 형성되며 데이터 신호를 전달하는 다수의 데이터선(DLj, DLj+1)을 포함한다.
제i 게이트선(GLi)과 제j 데이터선(DLj)이 교차하는 지점에 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 형성되고, 제i+2 게이트선(GLi+2)에 연결되어 제3 박막 트랜지스터(T3)가 형성된다.
즉, 제1 박막 트랜지스터(T1)는 제i 게이트선(GLi)에 연결된 게이트 전극과, 제j 데이터선(DLj)에 연결된 소스 전극과, 제1 액정 커패시터(Clc1) 및 제1 스토리지 커패시터(Cst1)에 연결된 드레인 전극을 포함한다. 제2 박막 트랜지스터(T2)는 제i 게이트선(GLi)에 연결된 게이트 전극과, 제j 데이터선(DLj)에 연결된 소스 전극과, 제2 액정 커패시터(Clc2) 및 제2 스토리지 커패시터(Cst2)에 연결된 드레인 전극을 포함한다. 제3 박막 트랜지스터(T3)는 제i+2 게이트선(GLi+2)에 연결된 게이트 전극과, 제2 박막 트랜지스터(T2)의 드레인 전극에 연결된 소스 전극과, 전하 분배 커패시터(Ccs)에 연결된 드레인 전극을 포함한다.
이러한 구조의 하부 표시판을 구성하는 각 화소마다, 제1 박막 트랜지스터(T1)의 드레인 전극에 연결된 제1 부화소 전극 및 제2 박막 트랜지스터(T2)의 드레인 전극에 연결된 제2 부화소 전극으로 이루어진 화소 전극이 형성되어 있다. 그리고 하부 표시판에 대향하는 상부 표시판에는 공통 전극이 형성되어 있다.
제1 액정 커패시터(Clc1)는 제1 박막 트랜지스터(T1)에 연결된 제1 부화소 전극, 공통 전극 및 이들 사이에 개재된 액정 물질로 이루어진다. 제1 스토리지 커패시터(Cst1)는 제1 부화소 전극, 하부 표시판에 형성된 스토리지선 및 이들 사이에 개재된 유전물질로 이루어진다.
제2 액정 커패시터(Clc2)는 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극, 공통 전극 및 이들 사이에 개재된 액정 물질로 이루어진다. 제2 스토리지 커패시터(Cst2)는 제2 부화소 전극, 하부 표시판에 형성된 스토리지선 및 이들 사이에 개재된 유전물질로 이루어진다.
전하 분배 커패시터(Ccs)는 제3 박막 트랜지스터(T3)의 드레인 전극, 하부 표시판에 형성된 스토리지선 및 이들 사이에 개재된 유전물질로 이루어진다. 여기서 전하 분배 커패시터(Ccs)는 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극에 저장된 데이터 전압을 낮추는 역할을 한다. 또한 도시되지는 않았으나, 제3 박막 트랜지스터(T3)의 드레인 전극을 제1 박막 트랜지스터(T1)에 연결된 제1 부화소 전극과 중첩시켜 추가로 전하 분배 커패시터를 형성할 수도 있다. 이와 같이 추가로 형성된 전하 분배 커패시터는 제1 박막 트랜지스터(T1)에 연결된 제1 부화소 전극에 저장된 데이터 전압을 높이는 역할을 할 수 있다.
도 5 및 도 6을 참조하면, 제i 게이트선(GLi)에 온(ON) 신호가 전달되면, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)를 통하여 제i 행(row)에 위치하는 제1 부화소 전극 및 제2 부화소 전극에 동일한 데이터 전압이 전달된다. 즉, 제i 게이트선(GLi)에 연결된 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2)에 동일한 데이터 전압이 충전된다. 이어서 제i 게이트선(GLi)에 오프(OFF) 신호가 전달되면, 제1 부화소 전극 및 제2 부화소 전극은 서로 분리된다. 즉, 제1 부화소 전극과 제2 부화소 전극은 각각 동일한 데이터 전압이 인가된 후 플로팅(floating) 상태를 유지한다.
제i+1 게이트선(GLi+1)에 온 신호가 전달되면, 제i+1 게이트선(GLi+1)에 연결된 한 쌍의 박막 트랜지스터를 통하여 제i+1 행에 위치한 한 쌍의 부화소 전극에 각각 동일한 데이터 전압이 전달된다. 제i+1 게이트 온 신호는 제i 게이트 오프 신호 이전에 전달될 수 있다. 이 경우 제i 행에 위치하는 한 쌍의 부화소 전극에 데이터 전압이 인가되는 동안, 제i+1 행에 위치하는 한 쌍의 부화소 전극에 데이터 전압을 프리차징(precharging)할 수 있다. 즉 프리차징 방식이란 게이트 온 신호가 다수의 게이트선(GLi, GLi+1, GLi+2)에 순차적으로 중첩되어 인가되는 것을 말한다. 따라서 본 발명의 일 실시예와 같이 화소의 장변을 가로 방향으로 배열함으로써 게이트선의 수가 늘어나더라도 충분한 구동 시간을 확보할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 제i+1 게이트 온 신호는 제i 게이트 오프 신호 이후에 전달될 수도 있다. 이어서 제i+1 게이트선(GLi+1)에 오프 신호가 전달되면, 이에 연결된 한 쌍의 부화소 전극은 서로 분리되어, 플로팅 상태를 유지한다.
제i+2 게이트선(GLi+2)에 온 신호가 전달되면, 제i+2 게이트선(GLi+2)에 연결된 한 쌍의 박막 트랜지스터를 통하여 제i+2 행에 위치한 한 쌍의 부화소 전극에 각각 동일한 데이터 전압이 전달된다. 앞서 설명한 바와 동일하게, 제i+2 게이트 온 신호는 제i+1 게이트 오프 신호 이전에 전달될 수 있다.
또한 제i+2 게이트선(GLi+2)에 온 신호가 전달되면, 제2 박막 트랜지스 터(T2)에 연결된 제2 부화소 전극에 저장된 데이터 전압이 제3 박막 트랜지스터(T3)를 통하여 전하 분배 커패시터(Ccs)에 분배된다. 이는 제3 박막 트랜지스터(T3)의 소스 전극은 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극과 연결되어 있고, 제3 박막 트랜지스터(T3)의 드레인 전극은 전하 분배 커패시터(Ccs)에 연결되어 있기 때문이다. 따라서 제i 행에 위치하며 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)에 각각 연결된 제1 부화소 전극 및 제2 부화소 전극에 저장된 데이터 전압이 서로 다른 값을 가지게 된다. 구체적으로 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극의 데이터 전압이 제3 박막 트랜지스터(T3)를 통하여 전하 분배 커패시터(Ccs)로 분해되기 때문에, 제2 부화소 전극의 데이터 전압이 떨어지게 된다.
이와 같이 하나의 화소 내에 위치하는 제1 및 제2 부화소 전극에 각각 저장된 데이터 전압이 서로 다른 값을 가지게 되는 경우 측면 시인성을 향상시킬 수 있다. 즉 제1 및 제2 부화소 전극에 하나의 영상 정보로부터 얻어진 서로 다른 감마 곡선을 가지는 한 쌍의 계조 전압 집합이 저장되고, 제1 및 제2 부화소 전극으로 이루어진 하나의 화소 전극의 감마 곡선은 이들을 합성한 감마 곡선이 된다. 한 쌍의 계조 전압 집합을 결정할 때에는 정면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선에 가깝게 되도록 하고, 측면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선과 가장 가깝게 되도록 함으로써, 측면 시인성을 향상시킬 수 있다.
이어서 제i+2 게이트선(GLi+2)에 오프 신호가 전달되면, 이에 연결된 한 쌍의 부화소 전극은 서로 분리되어, 플로팅 상태를 유지한다. 그리고 제i 행에 위치 하는 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극과 전하 분배 커패시터(Ccs)도 서로 분리되어, 플로팅 상태를 유지한다.
이하 도 7 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 액정 표시 장치에 대하여 상세하게 설명한다. 본 실시예에 따른 액정 표시 장치는 하부 표시판, 이와 마주보는 상부 표시판 및 이들 사이에 개재된 액정층을 포함한다.
우선 도 7 및 도 8을 참조하여 본 발명의 일 실시예에 따른 액정 표시 장치의 하부 표시판에 대하여 설명한다. 여기서 도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 하부 표시판의 배치도이고, 도 8은 도 7의 하부 표시판을 Ⅷ-Ⅷ'선에 따라 자른 단면도이다.
절연 기판(10) 위에 제1 방향, 예를 들어 가로 방향으로 게이트선(GLi, GLi+1, GLi+2)이 형성되어 있다. 제i 게이트선(GLi)에는 돌기의 형태로 이루어진 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)이 형성되어 있다. 그리고 제i+2 게이트선(GLi+2)에는 돌기의 형태로 이루어진 제3 게이트 전극(G3)이 형성되어 있다. 이러한 게이트선(GLi, GLi+1, GLi+2) 및 게이트 전극(G1, G2, G3)을 게이트 배선이라고 한다.
절연 기판(10) 위에는 게이트선(GLi, GLi+1, GLi+2)을 따라 가로 방향으로 스토리지선(SLi, SLi+1, SLi+2)이 형성되어 있다. 스토리지선(SLi, SLi+1, SLi+2)은 돌기가 형성되어 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)과 중첩될 수 있다. 다만, 이러한 스토리지선(SLi, SLi+1, SLi+2)의 모양 및 배치는 여러 형태로 변형될 수 있다. 스토리지선(SLi, SLi+1, SLi+2)에는 공통 전압(Vcom)이 인가될 수 있다.
게이트 배선(GLi, GLi+1, GLi+2, G1, G2, G3) 및 스토리지선(SLi, SLi+1, SLi+2)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(GLi, GLi+1, GLi+2, G1, G2, G3) 및 스토리지선(SLi, SLi+1, SLi+2)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(GLi, GLi+1, GLi+2, G1, G2, G3) 및 스토리지선(SLi, SLi+1, SLi+2)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(GLi, GLi+1, GLi+2, G1, G2, G3) 및 스토리지선(SLi, SLi+1, SLi+2)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(GLi, GLi+1, GLi+2, G1, G2, G3) 및 스토리지선(SLi, SLi+1, SLi+2) 위에는 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어진 반도체층(40)이 형성되어 있다. 이러한 반도체층(40)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 게이트 전극(G1, G2, G3) 상에 섬형으로 형성될 수 있다. 또한 반도체층(40)이 선형으로 형성되는 경우, 데이터선(DLj) 아래에 위치하여 게이트 전극(G1, G2, G3) 상부까지 연장된 형상을 가질 수 있다.
반도체층(40)의 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 오믹 콘택층(55, 56)이 형성되어 있다. 이러한 오믹 콘택층(55, 56)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬형 오믹 콘택층(55, 56)의 경우 제1 드레인 전극(D1) 및 제1 소스 전극(S1) 아래에 위치하고, 선형의 오믹 콘택층의 경우 데이터선(DLj, DLj+1)의 아래까지 연장되어 형성될 수 있다.
오믹 콘택층(55, 56) 및 게이트 절연막(30) 위에는 데이터선(DLj, DLj+1), 제1 드레인 전극(D1), 제2 드레인 전극(D2) 및 제3 드레인 전극(D3)이 형성되어 있다. 데이터선(DLj, DLj+1)은 제2 방향, 예를 들어 세로 방향으로 길게 뻗어 있으며 게이트선(GLi, GLi+1, GLi+2)과 교차하여 화소를 정의한다. 제j 데이터선(DLj)으로부터 가지 형태로 제1 게이트 전극(G1)의 상부까지 연장되어 있는 제1 소스 전극(S1) 및 제2 소스 전극(S2)이 형성되어 있다. 제1 드레인 전극(D1)은 제1 소스 전극(S1)과 분리되어 있으며 제1 게이트 전극(G1)을 중심으로 제1 소스 전극(S1)과 대향하도록 반도체층(40) 상부에 위치한다. 제2 드레인 전극(D2)은 제2 소스 전극(S2)과 분리되어 있으며 제2 게이트 전극(G2)을 중심으로 제2 소스 전극(S2)과 대향하도록 반도체층 상부에 위치한다. 제1 드레인 전극(D1) 및 제2 드레인 전극(D2)은 반도체층(40) 상부의 막대형 패턴과, 막대형 패턴으로부터 연장되어 넓은 면적을 가지며 제1 콘택홀(H1) 및 제2 콘택홀(H2)이 위치하는 드레인 전극 확장부를 포함한다. 여기서 제1 콘택홀(H1) 및 제2 콘택홀(H2)은 각각 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)과 각각 중첩되도록 형성된다.
그리고 제3 소스 전극(S3)은 제2 부화소 전극(Pb)과 중첩된 제3 콘택홀(H3)로부터 제3 게이트 전극(G3) 상부까지 연장되어 있고, 제3 드레인 전극(D3)은 제3 게이트 전극(G3) 상부로부터 제i+1 스토리지선(SLi+1) 상부까지 연장되어 있다. 제3 드레인 전극(D3)은 제3 소스 전극(S3)과 분리되어 있으며 제3 게이트 전극(G3)을 중심으로 제3 소스 전극(S3)과 대향하도록 반도체층 상부에 위치한다.
이러한 데이터선(DLj, DLj+1), 제1 소스 전극(S1), 제2 소스 전극(S2), 제3 소스 전극(S3), 제1 드레인 전극(D1), 제2 드레인 전극(D2) 및 제3 드레인 전극(D3)을 데이터 배선이라고 한다.
데이터 배선(DLj, DLj+1, S1, S2, S3, D1, D2, D3)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
제1 소스 전극(S1)은 반도체층(40)과 적어도 일부분이 중첩되고, 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 제1 소스 전극(S1)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서 오믹 콘택층(55, 56)은 반도체층(40)과 제1 소스 전극(S1) 및 반도체층(40)과 제1 드레인 전극(D1) 사이에 개재되어 이들 사이에 접촉 저항을 낮추어 주는 역할을 한다.
또한 제2 소스 전극(S2)은 반도체층과 적어도 일부분이 중첩되고, 제2 드레인 전극(D2)은 제2 게이트 전극(G2)을 중심으로 제2 소스 전극(S2)과 대향하며 반도체층과 적어도 일부분이 중첩된다. 여기서 오믹 콘택층은 반도체층과 제2 소스 전극(S2) 및 반도체층과 제2 드레인 전극(D2) 사이에 개재되어 이들 사이에 접촉 저항을 낮추어 주는 역할을 한다.
데이터 배선(DLj, DLj+1, S1, S2, S3, D1, D2, D3) 및 이에 의해 노출된 반도체층(40) 위에는 절연막으로 이루어진 보호막(70)이 형성되어 있다. 여기서 보호막(70)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 또한, 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 반도체층(40) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(70)에는 제1 드레인 전극(D1), 제2 드레인 전극(D2) 및 제3 드레인 전극(D3)을 각각 드러내는 제1 콘택홀(H1), 제2 콘택홀 및 제3 콘택홀(H3)이 형성되어 있다.
보호막(70) 위에는 화소의 모양을 따라 대략 가로 방향으로 길고 전체적으로 직사각형 형상의 화소 전극(PE)이 형성되어 있다. 화소 전극(PE)은 제1 콘택홀(H1)을 통하여 제1 드레인 전극(D1)과 연결되는 제1 부화소 전극(Pa)과, 제2 콘택홀(H2) 및 제3 콘택홀(H3)을 통하여 각각 제2 드레인 전극(D2) 및 제3 드레인 전극(D3)과 연결되는 제2 부화소 전극(Pb)으로 이루어져 있다. 여기서, 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)은 ITO 또는 IZO 따위의 투명 도전체 또는 알루미늄 따위의 반사성 도전체로 이루어질 수 있다.
제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)은 각각 제1 콘택홀(H1) 및 제2 콘택홀(H2)을 통하여 제1 드레인 전극(D1) 및 제2 드레인 전극(D2)과 물리적·전기적으로 연결되어 제1 드레인 전극(D1) 및 제2 드레인 전극(D2)으로부터 데이터 전압을 인가받는다. 본 실시예에서는 제1 드레인 전극(D1) 및 제2 드레인 전극(D2)에 데이터 전압을 각각 전달하는 제1 소스 전극(S1) 및 제2 소스 전극(S2)이 연결되어 있으므로, 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)에는 제j 데이터선(DLj)으로부터 실질적으로 동일한 데이터 전압이 인가된다.
데이터 전압이 인가된 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)은 상부 표시판의 공통 전극과 함께 전기장을 생성함으로써 제1 부화소 전극(Pa)과 공통 전극 사이 및 제2 부화소 전극(Pb)과 공통 전극 사이에 위치하는 액정층의 액정 분자들의 배열을 결정한다.
하나의 화소 영역을 이루는 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)은 소정의 간극(gap)(83)을 사이에 두고 서로 분리되어 있으며, 그 바깥 경계는 대략 가로 방향으로 긴 사각형 형태이다. 제1 부화소 전극(Pa)은 회전한 V자 형상을 가지며 화소 영역의 가운데에 배치된다. 제2 부화소 전극(Pb)은 사각형 형태의 화소 영역에서 제2 부화소 전극(Pb)을 제외한 부분에 형성된다. 여기서, 간극(83)은 편광판의 투과축 또는 게이트선(GLi, GLi+1, GLi+2)과 실질적으로 45도를 이루는 부분과 -45도를 이루는 부분을 포함한다. 따라서 간극(83)에 인접한 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)의 가장자리는 편광판의 투과축 또는 게이트선(GLi, GLi+1, GLi+2)과 실질적으로 -45도 또는 45도(이하, 사선 방향이라 함)를 이룬다. 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)은 사선 방향으로 다수의 절개부(cutout) 또는 돌출부(protrusion)와 같은 제1 도메인 분할 수단(미도시)이 형성될 수 있다. 화소 전극(PE)의 표시 영역은 액정층에 포함된 액정 분자의 주 방향자가 전계 인가시 배열되는 방향에 따라 다수의 도메인으로 분할된다. 간극(83) 및 제1 도메인 분할 수단은 화소 전극(PE)을 많은 도메인으로 분할하는 역할을 한다. 여기서 도메인이란 화소 전극(PE)과 공통 전극(도 9의 도면부호 90 참조) 사이에 형성된 전계에 의해 액정 분자의 방향자가 특정 방향으로 무리를 지어 기울어지는 액정 분자들로 이루어진 영역을 의미한다.
앞서 설명한 바와 같이 제i 게이트선(GLi)에 온 신호가 전달되면 제j 데이터선(DLj)으로부터 동일한 데이터 전압이 제i 게이트선(GLi)에 인접한 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)에 인가된다. 이어서 제i+2 게이트선(GLi+2)에 온 신호가 전달되면 제2 부화소 전극(Pb)에 저장된 데이터 전압이 제3 박막 트랜지스터(T3)를 통하여 제3 드레인 전극(D3)으로 분배된다. 제3 드레인 전극(D3)과 그 아 래에 위치한 제i+1 스토리지선(SLi+1) 사이에는 전하 분배 커패시터가 형성된다. 따라서 제2 부화소 전극(Pb)에는 상대적으로 데이터 전압이 낮아지고, 제1 부화소 전극(Pa)에는 상대적으로 데이터 전압이 높아진다.
제1 부화소 전극(Pa), 제2 부화소 전극(Pb), 및 보호막(70) 위에는 액정층을 배향할 수 있는 배향막(미도시)이 도포될 수 있다.
다음, 도 9 내지 도 11을 참조하여 상부 표시판 및 이를 포함하는 액정 표시 장치에 대하여 설명한다. 여기서 도 9는 본 발명의 일 실시예에 따른 액정 표시 장치의 상부 표시판의 배치도이고, 도 10은 도 7의 하부 표시판과 도 9의 상부 표시판으로 이루어진 액정 표시 장치의 배치도이고, 도 11은 도 10의 액정 표시 장치를 ⅩⅠ-ⅩⅠ'선으로 자른 단면도이다.
투명한 유리 등으로 이루어진 절연 기판(96) 위에 빛샘을 방지하기 위한 블랙 매트릭스(94)와 적색, 녹색, 청색의 색필터(98) 및 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있는 공통 전극(common electrode)(90)이 형성되어 있다. 여기서, 블랙 매트릭스(94)는 게이트선(GLi, GLi+1, GLi+2)과 데이터선(DLj, DLj+1)에 대응하는 부분과 박막 트랜지스터(T1, T2, T3)에 대응하는 부분으로 형성될 수 있다. 또한, 블랙 매트릭스(94)는 제1 부화소 전극(Pa), 제2 부화소 전극(Pb)과 박막 트랜지스터(T1, T2, T3) 부근에서의 빛샘을 차단하기 위하여 다양한 모양을 가질 수 있다.
그리고, 공통 전극(90)은 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)과 마주보며, 다수의 제2 도메인 분할 수단(92)을 가지고 있다. 제2 도메인 분할 수 단(92)은 절개부 또는 돌출부로 이루어질 수 있다. 여기서, 제2 도메인 분할 수단(92)은 편광판의 투과축 또는 게이트선(GLi, GLi+1, GLi+2)과 실질적으로 -45도 또는 45도를 이루는 사선부를 포함한다. 본 실시예에서는 설명의 편의를 위하여 절개부로 이루어진 제2 도메인 분할 수단(92)을 이용하여 본 발명을 설명한다.
공통 전극(90)의 제2 도메인 분할 수단(92) 중 사선부는 제1 부화소 전극(Pa)과 제2 부화소 전극(Pb) 사이의 간극(83)과 교대로 배열된다.
공통 전극(90) 위에는 액정층(150)의 액정 분자들을 배향하는 배향막(미도시)이 도포될 수 있다.
이와 같은 구조의 하부 표시판(100)과 상부 표시판(200)을 정렬하여 결합하고 그 사이에 액정 물질을 개재하여 수직 배향하면 액정 표시 장치의 기본 구조가 마련된다. 액정 표시 장치는 이러한 기본 구조에 편광판, 백라이트 등의 요소들을 배치하여 이루어진다. 이 때 편광판(미도시)은 기본 구조 양측에 각각 하나씩 배치되며 그 투과축은 게이트선(GLi, GLi+1, GLi+2)에 대하여 나란하고 나머지 하나는 이에 수직을 이루도록 배치된다. 이상과 같은 구조로 액정 표시 장치를 형성하면 액정에 전계가 인가되었을 때 각 도메인 내의 액정이 도메인을 분할하는 간극(83) 또는 제2 도메인 분할 수단(92)에 대하여 수직을 이루는 방향으로 기울어지게 된다. 따라서, 각 도메인의 액정은 편광판의 투과축 또는 게이트선(GLi, GLi+1, GLi+2)에 대하여 대략 45도 또는 -45도로 기울어진다. 이러한 간극(83) 또는 제2 도메인 분할 수단(92)사이에서 형성되는 측방향 전계(lateral field)가 각 도메인의 액정 배향을 도와주게 된다.
이상의 실시예에 있어서 제3 박막 트랜지스터(T3)가 제i+2 게이트선(GLi+2)에 연결된 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 제i 게이트선(GLi)과 제i+1 게이트선(GLi+1) 사이에 프리차징 방식을 적용하지 않는 경우, 제3 박막 트랜지스터(T3)는 제i+1 게이트선(GLi+1)에 연결될 수도 있다.
이하 도 12 내지 도 20을 참조하여 본 발명의 다른 실시예에 따른 액정 표시 장치에 대하여 설명한다. 설명의 편의상, 이전 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 12는 본 발명의 다른 실시예에 따른 액정 표시 장치의 구조를 나타낸 회로도이다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치는, 게이트 신호를 전달하는 다수의 게이트선(GLi, GLi+1)과, 게이트선(GLi, GLi+1)에 교차하여 형성되며 데이터 신호를 전달하는 다수의 데이터선(DLj)을 포함한다.
제i 게이트선(GLi)과 제j 데이터선(DLj)이 교차하는 지점에 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 형성되고, 제i+1 게이트선(GLi+1)에 연결되어 제3 박막 트랜지스터(T3)가 형성된다.
즉, 제1 박막 트랜지스터(T1)는 제i 게이트선(GLi)에 연결된 게이트 전극과, 제j 데이터선(DLj)에 연결된 소스 전극과, 제1 액정 커패시터(Clc1) 및 제1 스토리지 커패시터(Cst1)에 연결된 드레인 전극을 포함한다. 제2 박막 트랜지스터(T2)는 제i 게이트선(GLi)에 연결된 게이트 전극과, 제j 데이터선(DLj)에 연결된 소스 전 극과, 제2 액정 커패시터(Clc2) 및 제2 스토리지 커패시터(Cst2)에 연결된 드레인 전극을 포함한다. 제3 박막 트랜지스터(T3)는 제i+1 게이트선(GLi+1)에 연결된 게이트 전극과, 제2 박막 트랜지스터(T2)의 드레인 전극에 연결된 소스 전극과, 제1 전하 분배 커패시터(Ccs1) 및 제2 전하 분배 커패시터(Ccs2)에 연결된 드레인 전극을 포함한다.
이러한 구조의 하부 표시판을 구성하는 각 화소마다, 제1 박막 트랜지스터(T1)의 드레인 전극에 연결된 제1 부화소 전극 및 제2 박막 트랜지스터(T2)의 드레인 전극에 연결된 제2 부화소 전극으로 이루어진 화소 전극이 형성되어 있다. 그리고 하부 표시판에 대향하는 상부 표시판에는 공통 전극이 형성되어 있다.
제1 액정 커패시터(Clc1)는 제1 박막 트랜지스터(T1)에 연결된 제1 부화소 전극, 공통 전극 및 이들 사이에 개재된 액정 물질로 이루어진다. 제1 스토리지 커패시터(Cst1)는 제1 부화소 전극, 하부 표시판에 형성된 스토리지선 및 이들 사이에 개재된 유전물질로 이루어진다.
제2 액정 커패시터(Clc2)는 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극, 공통 전극 및 이들 사이에 개재된 액정 물질로 이루어진다. 제2 스토리지 커패시터(Cst2)는 제2 부화소 전극, 하부 표시판에 형성된 스토리지선 및 이들 사이에 개재된 유전물질로 이루어진다.
제1 전하 분배 커패시터(Ccs1)는 제3 박막 트랜지스터(T3)의 드레인 전극, 하부 표시판에 형성된 스토리지선 및 이들 사이에 개재된 유전물질로 이루어진다.
제2 전하 분배 커패시터(Ccs2)는 제3 박막 트랜지스터(T3)의 드레인 전극, 제1 부화소 전극 및 이들 사이에 개재된 유전물질로 이루어진다.
제i 게이트선(GLi)에 온(ON) 신호가 전달되면, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)를 통하여 제i 행(row)에 위치하는 제1 부화소 전극 및 제2 부화소 전극에 동일한 데이터 전압이 전달된다. 즉, 제i 게이트선(GLi)에 연결된 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2)에 동일한 데이터 전압이 충전된다. 이어서 제i 게이트선(GLi)에 오프(OFF) 신호가 전달되면, 제1 부화소 전극 및 제2 부화소 전극은 서로 분리된다. 즉, 제1 부화소 전극과 제2 부화소 전극은 각각 동일한 데이터 전압이 인가된 후 플로팅(floating) 상태를 유지한다.
제i+1 게이트선(GLi+1)에 온 신호가 전달되면, 제i+1 게이트선(GLi+1)에 연결된 한 쌍의 박막 트랜지스터를 통하여 제i+1 행에 위치한 한 쌍의 부화소 전극에 각각 동일한 데이터 전압이 전달된다. 제i+1 게이트 온 신호는 제i 게이트 오프 신호 이전에 전달될 수 있다. 이 경우 제i 행에 위치하는 한 쌍의 부화소 전극에 데이터 전압이 인가되는 동안, 제i+1 행에 위치하는 한 쌍의 부화소 전극에 데이터 전압을 프리차징(precharging)할 수 있다. 즉 프리차징 방식이란 게이트 온 신호가 다수의 게이트선(GLi, GLi+1)에 순차적으로 중첩되어 인가되는 것을 말한다. 따라서 본 발명의 일 실시예와 같이 화소의 장변을 가로 방향으로 배열함으로써 게이트선의 수가 늘어나더라도 충분한 구동 시간을 확보할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 제i+1 게이트 온 신호는 제i 게이트 오프 신호 이후에 전달될 수도 있다. 본 실시예에 있어서 구체적인 프리차징 방식은 후에 자세히 설명한다. 이어서 제i+1 게이트선(GLi+1)에 오프 신호가 전달되면, 이에 연결된 한 쌍의 부화소 전극은 서로 분리되어, 플로팅 상태를 유지한다.
여기서 제i+1 게이트선(GLi+1)에 온 신호가 전달되면, 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극에 저장된 데이터 전압이 제3 박막 트랜지스터(T3)를 통하여 제1 전하 분배 커패시터(Ccs1) 및 제2 전하 분배 커패시터(Ccs2)에 분배된다. 이는 제3 박막 트랜지스터(T3)의 소스 전극은 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극과 연결되어 있고, 제3 박막 트랜지스터(T3)의 드레인 전극은 제1 전하 분배 커패시터(Ccs1) 및 제2 전하 분배 커패시터(Ccs2)에 연결되어 있기 때문이다. 따라서 제i 행에 위치하며 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)에 각각 연결된 제1 부화소 전극 및 제2 부화소 전극에 저장된 데이터 전압이 서로 다른 값을 가지게 된다.
이를 구체적으로 살펴보면, 제i 게이트선(GLi)에 온 신호가 전달되면 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)를 통하여 데이터 전압이 인가된다. 데이터 전압이 공통 전압(Vcom)보다 큰 양극성 전압인 경우를 먼저 살펴보면, 제1 전하 분배 커패시터(Ccs1)의 일단이 공통 전압(Vcom)과 연결되어 있으므로, 제1 전하 분배 커패시터(Ccs1)와 제2 전하 분배 커패시터(Ccs2) 사이의 노드(N)에 걸리는 전압은 데이터 전압보다 낮다. 이어서 제i 게이트선(GLi)에 오프 신호가 전달되고 제i+1 게이트선(GLi+1)에 온 신호가 전달되면, 제2 박막 트랜지스터(T2)에 연결된 제2 부화소 전극에 저장된 데이터 전압이 상기 노드(N)에 걸리는 전압보다 상대적으로 높기 때문에 전류가 제2 부화소 전극으로부터 제3 박막 트랜지스터(T3)를 통하여 제1 전하 분배 커패시터(Ccs1) 및 제2 전하 분배 커패시터(Ccs2) 방향으로 흐 르게 된다. 따라서 제2 부화소 전극의 데이터 전압이 떨어지게 되고, 상기 노드(N)에 걸리는 전압과 상기 제1 부화소 전극에 걸리는 전압은 상대적으로 높아지게 된다. 데이터 전압이 공통 전압보다 작은 음극성 전압인 경우는 이와 반대가 된다. 따라서 제1 부화소 전극과 공통 전극 사이에 걸리는 전압의 절대값이 제2 부화소 전극과 공통 전극 사이에 걸리는 전압의 절대값보다 항상 크게 된다.
이와 같이 하나의 화소 내에 위치하는 제1 및 제2 부화소 전극에 각각 저장된 데이터 전압이 서로 다른 값을 가지게 되는 경우 측면 시인성을 향상시킬 수 있다. 즉 제1 및 제2 부화소 전극에 하나의 영상 정보로부터 얻어진 서로 다른 감마 곡선을 가지는 한 쌍의 계조 전압 집합이 저장되고, 제1 및 제2 부화소 전극으로 이루어진 하나의 화소 전극의 감마 곡선은 이들을 합성한 감마 곡선이 된다. 한 쌍의 계조 전압 집합을 결정할 때에는 정면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선에 가깝게 되도록 하고, 측면에서의 합성 감마 곡선이 정면에서의 기준 감마 곡선과 가장 가깝게 되도록 함으로써, 측면 시인성을 향상시킬 수 있다.
이어서 제i+1 게이트선(GLi+1)에 오프 신호가 전달되면, 이에 연결된 한 쌍의 부화소 전극은 서로 분리되어, 플로팅 상태를 유지한다. 그리고 제i 게이트선(GLi)에 연결된 제1 및 제2 부화소 전극도 서로 분리되어, 플로팅 상태를 유지한다.
이하 도 13을 참조하여 본 발명의 다른 실시예에 따른 액정 표시 장치에 대하여 상세하게 설명한다. 본 실시예에 따른 액정 표시 장치는 하부 표시판, 이와 마주보는 상부 표시판 및 이들 사이에 개재된 액정층을 포함한다.
도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치의 하부 표시판의 배치도이다. 설명의 편의상, 이전 실시예의 도면(도 1 내지 도 11)에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고 따라서 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.
절연 기판 위에 제1 방향, 예를 들어 가로 방향으로 게이트선(GLi, GLi+1)이 형성되어 있다. 제i 게이트선(GLi)에는 돌기의 형태로 이루어진 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)이 형성되어 있다. 그리고 제i+1 게이트선(GLi+1)에는 돌기의 형태로 이루어진 제3 게이트 전극(G3)이 형성되어 있다. 이러한 게이트선(GLi, GLi+1) 및 게이트 전극(G1, G2, G3)을 게이트 배선이라고 한다.
제3 소스 전극(S3)은 제2 부화소 전극(Pb)과 중첩된 제3 콘택홀(H3)로부터 제3 게이트 전극(G3) 상부까지 연장되어 있고, 제3 드레인 전극(D3)은 제3 게이트 전극(G3) 상부로부터 제i 스토리지선(SL) 상부를 경유하여 제1 부화소 전극(Pa)의 하부까지 연장되어 있다. 제3 드레인 전극(D3)은 제3 소스 전극(S3)과 분리되어 있으며 제3 게이트 전극(G3)을 중심으로 제3 소스 전극(S3)과 대향하도록 반도체층 상부에 위치한다. 제3 드레인 전극(D3)과 스토리지선(SLi)이 중첩하는 지점(P)에서 제1 전하 분배 커패시터(Ccs1)가 형성되고, 제3 드레인 전극(D3)과 제1 부화소 전극(Pa)이 중첩하는 지점(Q)에서 제2 전하 분배 커패시터(Ccs2)가 형성된다.
제i 게이트선(GLi)에 온 신호가 전달되면 제j 데이터선(DLj)으로부터 동일한 데이터 전압이 제i 게이트선(GLi)에 인접한 제1 부화소 전극(Pa) 및 제2 부화소 전극(Pb)에 인가된다. 이어서 제i+1 게이트선(GLi+1)에 온 신호가 전달되면 제2 부화 소 전극(Pb)에 저장된 데이터 전압이 제3 박막 트랜지스터(T3)를 통하여 제3 드레인 전극(D3)으로 분배된다. 따라서 제2 부화소 전극(Pb)에는 상대적으로 데이터 전압이 낮아지고, 제1 부화소 전극(Pa)에는 상대적으로 데이터 전압이 높아진다.
이하 도 14 내지 도 20을 참조하여 본 발명의 다른 실시예에 따른 액정 표시 장치의 다양한 구동 방법에 대하여 설명한다.
우선 도 14 내지 도 17을 참조하여 본 발명의 일 실시예에 따른 액정 표시 장치의 구동 방법을 설명한다. 여기서 도 14는 본 발명의 일 실시예에 따른 게이트 신호를 나타낸 타이밍도이고, 도 15 내지 도 17은 도 14의 타이밍도에 의해 동작하는 액정 표시 장치를 개략적으로 나타낸 도면들이다.
도 12, 도 14 및 도 15에 도시된 바와 같이, 다수의 스테이지(ST1, ST2, ST3, ST4, …)로 이루어진 게이트 구동부(400)는 소정의 시간 간격을 두고 인가되는 제1 주사 시작 신호(STV1) 및 제2 주사 시작 신호(STV2)에 인에이블되어 하이 레벨의 제1 및 제2 게이트 신호(이를 제1 및 제2 게이트 온 신호라고 한다)를 게이트선(GL1, GL2, GL3, GL4, …)에 순차적으로 출력한다. 제1 주사 시작 신호(STV1)에 인에이블되어 제1 게이트선(GL1)에 제1 게이트 온 신호가 전달되고, 제2 주사 시작 신호(STV2)에 인에이블되어 제1 게이트선(GL1)에 제2 게이트 온 신호가 전달된다. 제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2) 사이의 위상차는 실질적으로 2 H이다. 여기서 1H는 상기 각 게이트선(GL1, GL2, GL3, GL4, …)에 게이트 온 신호가 인가되어 유지되는 시간을 말한다.
제2 게이트선(GL2)에 제1 게이트 온 신호가 전달되면, 제1 게이트선(GL1)에 제1 게이트 오프 신호가 전달된다. 그리고 제2 게이트선(GL2)에 제2 게이트 온 신호가 전달되면, 제1 게이트선(GL1)에 제2 게이트 오프 신호가 전달된다. 제2 게이트선(GL2)에 제1 게이트 온 신호 및 제2 게이트 온 신호가 전달되는 동안, 제2 게이트선(GL2)에 연결된 제3 박막 트랜지스터(T3)를 통하여 제1 게이트선(GL1)에 연결된 화소들에 대하여 전하 분배(charge sharing)가 일어난다. 나머지 게이트선들에 대해서도 동일한 방법으로 전하 분배가 일어난다.
각 게이트선(GL1, GL2, GL3, GL4, …)에 전달되는 제1 게이트 온 신호는 각 게이트선(GL1, GL2, GL3, GL4, …)에 연결된 화소를 프리차징(pre-charging)하기 위한 신호이고, 제2 게이트 온 신호는 각 게이트선(GL1, GL2, GL3, GL4, …)에 연결된 화소를 이에 대응하는 데이터 전압으로 충전(charging)하기 위한 신호이다.
제1 게이트선(GL1)에 제2 게이트 온 신호가 전달되는 제1 구간(P1) 동안에, 제3 게이트선(GL3)에 제1 게이트 온 신호가 전달된다. 즉, 제1 구간(P1) 동안에는 데이터선(DL1, DL2, DL3, …)을 통하여 제1 게이트선(GL1)에 연결된 화소들에 데이터 전압이 충전된다. 이와 동시에 제3 게이트선(GL3)에 연결된 화소들에는 상기 데이터 전압이 프리차징된다. 나머지 게이트선들에 대해서도 동일한 방법으로 프리차징이 일어난다.
이와 같이, 제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2)를 이용하는 경우 화소 행 간에 전하 분배 및 프리차징을 원활하게 구현할 수 있다. 즉, 제i 번째 화소 행(row)에 제2 게이트 온 신호가 인가될 때, 제i+2 번째 화소 행에 프리차징이 일어난다. 그리고 제i+1 번째 화소 행에 제1 게이트 온 신호 및 제2 게이트 온 신호가 인가될 때, 제i 번째 화소 행에 전하 분배가 일어난다.
제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2) 사이의 위상차가 실질적으로 2 H이므로, 도 15에 도시된 바와 같이 도트 반전(dot inversion) 구동이 적용될 수 있다. 또한 도 16과 같이 컬럼 반전(column inversion) 구동이 적용될 수 있다. 나아가 도 17과 같이 데이터선(DL1, DL2, DL3)으로부터 소스 전극이 좌우로 교대로 분지되는 경우, 컬럼 반전 구동을 하면서 도트 반전 구동과 실질적으로 동일한 효과를 얻을 수 있다. 이를 도트 라이크 컬럼 반전(dot-like column inversion) 구동 방식이라고 한다.
이하 도 18을 참조하여 본 발명의 다른 실시예에 따른 액정 표시 장치의 구동 방법을 설명한다. 여기서 도 18은 본 발명의 다른 실시예에 따른 게이트 신호를 나타낸 타이밍도이다. 설명의 편의상, 이전 실시예의 도면(도 14 내지 도 17)에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고 따라서 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.
제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2) 사이의 위상차는 실질적으로 2.5 H이다. 여기서 1H는 상기 각 게이트선(GL1, GL2, GL3, GL4, …)에 게이트 온 신호가 인가되는 시간을 말한다.
제2 게이트선(GL2)에 제1 게이트 온 신호가 전달되면, 제1 게이트선(GL1)에 제1 게이트 오프 신호가 전달된다. 그리고 제2 게이트선(GL2)에 제2 게이트 온 신호가 전달되면, 제1 게이트선(GL1)에 제2 게이트 오프 신호가 전달된다. 제2 게이트선(GL2)에 제1 게이트 온 신호 및 제2 게이트 온 신호가 전달되는 동안, 제2 게 이트선(GL2)에 연결된 제3 박막 트랜지스터를 통하여 제1 게이트선(GL1)에 연결된 화소들에 대하여 전하 분배(charge sharing)가 일어난다. 나머지 게이트선들에 대해서도 동일한 방법으로 전하 분배가 일어난다.
각 게이트선(GL1, GL2, GL3, GL4, …)에 전달되는 제1 게이트 온 신호는 각 게이트선(GL1, GL2, GL3, GL4, …)에 연결된 화소를 프리차징(pre-charging)하기 위한 신호이고, 제2 게이트 온 신호는 각 게이트선(GL1, GL2, GL3, GL4, …)에 연결된 화소를 이에 대응하는 데이터 전압으로 충전(charging)하기 위한 신호이다.
제1 게이트선(GL1)에 제2 게이트 온 신호가 전달되는 제1 구간(P1) 동안에, 제3 게이트선(GL3) 및 제4 게이트선(GL4)에 제1 게이트 온 신호가 전달된다. 즉, 제1 구간(P1) 동안에는 데이터선(DL1, DL2, DL3, …)을 통하여 제1 게이트선(GL1)에 연결된 화소들에 데이터 전압이 충전된다. 이와 동시에 제3 게이트선(GL3) 및 제4 게이트선(GL4)에 연결된 화소들에는 상기 데이터 전압이 프리차징된다. 나머지 게이트선들에 대해서도 동일한 방법으로 프리차징이 일어난다.
이와 같이, 제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2)를 이용하는 경우 화소 행 간에 전하 분배 및 프리차징을 원활하게 구현할 수 있다. 즉, 제i 번째 화소 행(row)에 제2 게이트 온 신호가 인가될 때, 제i+2 번째 화소 행 및 제i+3 번째 화소 행에 프리차징이 일어난다. 그리고 제i+1 번째 화소 행에 제1 게이트 온 신호 및 제2 게이트 온 신호가 인가될 때, 제i 번째 화소 행에 전하 분배가 일어난다.
제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2) 사이의 위상차가 실 질적으로 2.5 H이므로, 도 16과 같은 컬럼 반전(column inversion) 구동 또는 도 17과 같은 도트 라이크 컬럼 반전(dot-like column inversion) 구동이 적용될 수 있다.
이하 도 19 및 도 20을 참조하여 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 구동 방법을 설명한다. 여기서, 도 19는 본 발명의 다른 실시예에 따른 구동 방법에 따라 구동되는 액정 표시 장치를 개략적으로 나타낸 도면이고, 도 20은 도 19의 액정 표시 장치에 인가되는 게이트 신호를 나타낸 타이밍도이다. 설명의 편의상, 이전 실시예의 도면(도 14 내지 도 17)에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 19 및 도 20에 도시된 바와 같이, 액정 패널 어셈블리가 상하부로 두 개로 분할된 제1 및 제2 블록으로 구획되어 있다. 제1 블록에 대응하는 게이트 구동부(400)는 제1 주사 시작 신호(STV1)에 인에이블되어 하이 레벨의 게이트 신호(이를 게이트 온 신호라 한다)를 게이트선(GL1, GL2, GL3, GL4, …)에 순차적으로 출력한다. 그리고 제2 블록에 대응하는 게이트 구동부(400)는 제2 주사 시작 신호(STV2)에 인에이블되어 하이 레벨의 게이트 신호(이를 게이트 온 신호라 한다)를 게이트선(GL1', GL2', GL3', GL4', …)에 순차적으로 출력한다. 제1 주사 시작 신호(STV1)에 인에이블되어 제1 블록의 제1 게이트선(GL1)에 게이트 온 신호가 전달되고, 제2 주사 시작 신호(STV2)에 인에이블되어 제2 블록의 제1' 게이트선(GL1')에 게이트 온 신호가 전달된다. 제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2) 사이의 위상차는 실질적으로 0.5 H이다. 여기서 1H는 상기 각 게이트 선(GL1, GL2, GL3, GL4, …, GL1', GL2', GL3', GL4', …)에 게이트 온 신호가 인가되는 시간을 말한다.
제1 블록의 경우, 제2 게이트선(GL2)에 게이트 온 신호가 전달되면, 제1 게이트선(GL1)에 게이트 오프 신호가 전달된다. 제2 게이트선(GL2)에 게이트 온 신호가 전달되는 동안, 제2 게이트선(GL2)에 연결된 제3 박막 트랜지스터를 통하여 제1 게이트선(GL1)에 연결된 화소들에 대하여 전하 분배(charge sharing)가 일어난다.
제2 블록의 경우, 제2' 게이트선(GL2')에 게이트 온 신호가 전달되면, 제1' 게이트선(GL1')에 게이트 오프 신호가 전달된다. 제2' 게이트선(GL2')에 게이트 온 신호가 전달되는 동안, 제2' 게이트선(GL2')에 연결된 제3 박막 트랜지스터를 통하여 제1' 게이트선(GL1')에 연결된 화소들에 대하여 전하 분배(charge sharing)가 일어난다.
나머지 게이트선들에 대해서도 동일한 방법으로 전하 분배가 일어난다. 다만, 제1 블록에 마지막 제n 게이트선(GLn)에 연결된 화소들은 별도의 더미 게이트선을 구비하거나 다음 프레임에서 제2 블록의 제1' 게이트선(GL1')에 게이트 온 신호가 전달될 때 전하 분배가 일어날 수 있다. 또한 제2 블록의 마지막 제n' 게이트선(GLn')에 연결된 화소들은 별도의 더미 게이트선을 구비하여 상기 더미 게이트선에 게이트 온 신호가 인가될 때 전하 분배가 일어날 수 있다.
각 게이트선(GL1, GL2, GL3, GL4, …, GL1', GL2', GL3', GL4', …)에 전달되는 게이트 온 신호 중 전반부는 각 게이트선(GL1, GL2, GL3, GL4, …, GL1', GL2', GL3', GL4', …)에 연결된 화소를 프리차징(pre-charging)하기 위한 신호이 고, 게이트 온 신호의 후반부는 각 게이트선(GL1, GL2, GL3, GL4, …, GL1', GL2', GL3', GL4', …)에 연결된 화소를 이에 대응하는 데이터 전압으로 충전(charging)하기 위한 신호이다.
제1 블록의 제1 게이트선(GL1)에 게이트 온 신호의 후반부가 전달되는 제1 구간(P1) 동안에, 제2 블록의 제1' 게이트선(GL1')에 게이트 온 신호가 전달된다. 즉, 제1 구간(P1) 동안에는 데이터선(DL1, DL2, DL3, …)을 통하여 제1 게이트선(GL1)에 연결된 화소들에 데이터 전압이 충전된다. 이와 동시에 제1' 게이트선(GL1')에 연결된 화소들에는 상기 데이터 전압이 프리차징된다.
그리고 제2 블록의 제1' 게이트선(GL1')에 게이트 온 신호의 후반부가 전달되는 제1' 구간(P1') 동안에, 제1 블록의 제2 게이트선(GL2)에 게이트 온 신호가 전달된다. 즉, 제1' 구간(P1') 동안에는 데이터선(DL1, DL2, DL3, …)을 통하여 제1' 게이트선(GL1')에 연결된 화소들에 데이터 전압이 충전된다. 이와 동시에 제2 게이트선(GL2)에 연결된 화소들에는 상기 데이터 전압이 프리차징된다.
나머지 게이트선들에 대해서도 동일한 방법으로 프리차징이 일어난다.
이와 같이, 제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2)를 이용하는 경우 화소 행 간에 전하 분배 및 프리차징을 원활하게 구현할 수 있다. 즉, 제1 블록의 제i 번째 화소 행(row)에 게이트 온 신호의 후반부가 인가될 때, 제2 블록의 제i' 번째 화소 행에 프리차징이 일어난다. 그리고 제2 블록의 제i' 번째 화소 행에 게이트 온 신호의 후반부가 인가될 때, 제1 블록의 제i+1 번째 화소 행에 프리차징이 일어난다. 또한, 제1 블록의 제i+1 번째 화소 행에 게이트 온 신호가 인 가될 때, 제i 번째 화소 행에 전하 분배가 일어나고, 제2 블록의 제i+1' 번째 화소 행에 게이트 온 신호가 인가될 때, 제i' 번째 화소 행에 전하 분배가 일어난다.
제1 주사 시작 신호(STV1)와 제2 주사 시작 신호(STV2) 사이의 위상차가 실질적으로 0.5 H이므로, 도 16과 같은 컬럼 반전(column inversion) 구동 또는 도 17과 같은 도트 라이크 컬럼 반전(dot-like column inversion) 구동이 적용될 수 있다.
본 실시예에서는 액정 패널 어셈블리를 두개 의 블록으로 구획하였으나, 본 발명은 이에 한정되지 않으며 2개 이상의 블록으로 구획될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 3은 도 1에 도시된 게이트 구동부의 블록도이다.
도 4는 도 3의 한 스테이지를 나타내는 회로도이다.
도 5는 도 1의 액정 표시 장치의 구조를 나타낸 회로도이다.
도 6은 도 1의 게이트 구동부의 동작에 관한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 하부 표시판의 배치도이다.
도 8은 도 7의 하부 표시판을 Ⅷ-Ⅷ'선에 따라 자른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 액정 표시 장치의 상부 표시판의 배치도이다.
도 10은 도 7의 하부 표시판과 도 9의 상부 표시판으로 이루어진 액정 표시 장치의 배치도이다.
도 11은 도 10의 액정 표시 장치를 ⅩⅠ-ⅩⅠ'선으로 자른 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 액정 표시 장치의 구조를 나타낸 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치의 하부 표시판의 배치도이다.
도 14는 본 발명의 일 실시예에 따른 게이트 신호를 나타낸 타이밍도이다.
도 15 내지 도 17은 도 14의 타이밍도에 의해 동작하는 액정 표시 장치를 개 략적으로 나타낸 도면들이다.
도 18은 본 발명의 다른 실시예에 따른 게이트 신호를 나타낸 타이밍도이다.
도 19는 본 발명의 다른 실시예에 따른 구동 방법에 따라 구동되는 액정 표시 장치를 개략적으로 나타낸 도면이다.
도 20은 도 19의 액정 표시 장치에 인가되는 게이트 신호를 나타낸 타이밍도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 30: 게이트 절연막
40: 반도체층 55, 56: 오믹 콘택층
70: 보호막 83: 간극
90: 공통 전극 92: 제2 도메인 분할 수단
94: 블랙 매트릭스 98: 색필터
96: 절연 기판 100: 하부 표시판
150: 액정층 200: 상부 표시판
300: 액정 패널 어셈블리 400, 400a, 400b: 게이트 구동부
410: 버퍼부 420: 충전부
430: 풀업부 440: 풀다운부
450: 방전부 460: 홀딩부
470: 캐리 신호 발생부 500: 데이터 구동부
600: 신호 제어부 800: 계조 전압 생성부
GLi, GLi+1, GLi+2: 게이트선 DLj, DLj+1: 데이터선
D1, D2, D3: 드레인 전극 S1, S2, S3: 소스 전극
G1, G2, G3: 게이트 전극 H1, H2, H3: 콘택홀
Pa, Pb: 부화소 전극 PE: 화소 전극
SLi, SLi+1, SLi+2: 스토리지선

Claims (15)

  1. 제1 방향으로 나란히 배열된 제1 및 제2 게이트선;
    상기 제1 게이트선과 절연되어 교차하는 데이터선;
    상기 제1 방향으로 긴 하나의 화소 내에 위치하여 서로 전기적으로 분리된 제1 및 제2 부화소 전극으로 이루어진 화소 전극;
    상기 제1 게이트선, 상기 데이터선, 및 상기 제1 부화소 전극에 연결된 제1 박막 트랜지스터;
    상기 제1 게이트선, 상기 데이터선, 및 상기 제2 부화소 전극에 연결된 제2 박막 트랜지스터; 및
    상기 제2 게이트선, 상기 제2 부화소 전극, 및 상기 제2 부화소 전극에 인가된 데이터 전압을 분배하는 전하 분배 커패시터에 연결된 제3 박막 트랜지스터를 포함하는 액정 표시 장치.
  2. 제 1항에 있어서,
    상기 제1 게이트선과 상기 제2 게이트선 사이에 나란히 배열된 제3 게이트선을 더 포함하는 액정 표시 장치.
  3. 제 2항에 있어서,
    게이트 온 신호가 상기 제1 게이트선, 상기 제3 게이트선 및 상기 제2 게이 트선에 순차적으로 중첩되어 인가되는 액정 표시 장치.
  4. 제 1항에 있어서,
    상기 제1 및 제2 게이트선과 나란히 배열된 스토리지선을 더 포함하고,
    상기 전하 분배 커패시터는 상기 제3 박막 트랜지스터의 드레인 전극과 상기 스토리지선이 중첩되어 이루어지는 액정 표시 장치.
  5. 제1 방향으로 나란히 배열된 제1 및 제2 게이트선; 상기 제1 게이트선과 절연되어 교차하는 데이터선; 상기 제1 방향으로 긴 하나의 화소 내에 위치하여 서로 전기적으로 분리된 제1 및 제2 부화소 전극으로 이루어진 화소 전극; 상기 제1 게이트선, 상기 데이터선, 및 상기 제1 부화소 전극에 연결된 제1 박막 트랜지스터; 상기 제1 게이트선, 상기 데이터선, 및 상기 제2 부화소 전극에 연결된 제2 박막 트랜지스터; 및 상기 제2 게이트선, 상기 제2 부화소 전극, 및 상기 제2 부화소 전극에 인가된 데이터 전압을 분배하는 전하 분배 커패시터에 연결된 제3 박막 트랜지스터를 포함하는 액정 패널 어셈블리;
    위상이 다른 제1 및 제2 주사 시작 신호를 제공하는 신호 제어부; 및
    상기 제1 및 제2 주사 시작 신호에 각각 인에이블되어 제1 및 제2 게이트 온 신호를 상기 액정 패널 어셈블리에 순차적으로 출력하는 게이트 구동부를 포함하는 액정 표시 장치.
  6. 제 5항에 있어서,
    상기 제1 및 제2 게이트선과 나란히 배열된 스토리지선을 더 포함하고,
    상기 전하 분배 커패시터는 상기 제3 박막 트랜지스터의 드레인 전극과 상기 스토리지선이 중첩되어 이루어지는 제1 전하 분배 커패시터와, 상기 제3 박막 트랜지스터의 드레인 전극과 상기 제1 부화소 전극이 중첩되어 이루어지는 제2 전하 분배 커패시터를 포함하는 액정 표시 장치.
  7. 제 5항에 있어서,
    상기 제1 및 제2 게이트선에 상기 제1 및 제2 게이트 온 신호가 인가되는 시간을 1 H라 할 때,
    상기 제1 및 제2 주사 시작 신호의 위상차는 2 H인 액정 표시 장치.
  8. 제 5항에 있어서,
    상기 제1 및 제2 게이트선에 상기 제1 및 제2 게이트 온 신호가 인가되는 시간을 1 H라 할 때,
    상기 제1 및 제2 주사 시작 신호의 위상차는 2.5 H인 액정 표시 장치.
  9. 제 5항에 있어서,
    상기 액정 패널 어셈블리는 제1 블록 및 제2 블록으로 구획되고,
    상기 제1 게이트 온 신호는 상기 제1 블록 내의 게이트선에 순차적으로 출력 되고,
    상기 제2 게이트 온 신호는 상기 제2 블록 내의 게이트선에 순차적으로 출력되는 액정 표시 장치.
  10. 제 5항에 있어서,
    상기 제1 및 제2 게이트선에 상기 제1 및 제2 게이트 온 신호가 인가되는 시간을 1 H라 할 때,
    상기 제1 및 제2 주사 시작 신호의 위상차는 0.5 H인 액정 표시 장치.
  11. 위상이 다른 제1 및 제2 주사 시작 신호를 제공하는 단계;
    상기 제1 및 제2 주사 시작 신호에 각각 인에이블되어 제1 및 제2 게이트 온 신호를 다수의 게이트선에 순차적으로 출력하는 단계;
    각 게이트선에 연결되고 한 쌍의 부화소 전극으로 이루어진 화소 전극을 프리차징하는 단계;
    상기 한 쌍의 부화소 전극에 데이터 전압을 충전하는 단계; 및
    상기 한 쌍의 부화소 전극에 서로 다른 전압이 저장되도록 상기 데이터 전압을 전하 분배하는 단계를 포함하는 액정 표시 장치의 구동 방법.
  12. 제 11항에 있어서,
    상기 게이트선에 상기 제1 및 제2 게이트 온 신호가 인가되는 시간을 1 H라 할 때,
    상기 제1 및 제2 주사 시작 신호의 위상차는 2 H인 액정 표시 장치의 구동 방법.
  13. 제 11항에 있어서,
    상기 게이트선에 상기 제1 및 제2 게이트 온 신호가 인가되는 시간을 1 H라 할 때,
    상기 제1 및 제2 주사 시작 신호의 위상차는 2.5 H인 액정 표시 장치의 구동 방법.
  14. 제 11항에 있어서,
    상기 액정 표시 장치는 제1 블록 및 제2 블록으로 구획되고,
    상기 제1 게이트 온 신호는 상기 제1 블록 내의 게이트선에 순차적으로 출력되고,
    상기 제2 게이트 온 신호는 상기 제2 블록 내의 게이트선에 순차적으로 출력되는 액정 표시 장치의 구동 방법.
  15. 제 14항에 있어서,
    상기 게이트선에 상기 제1 및 제2 게이트 온 신호가 인가되는 시간을 1 H라 할 때,
    상기 제1 및 제2 주사 시작 신호의 위상차는 0.5 H인 액정 표시 장치의 구동 방법.
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