JP2005309437A - 表示装置及びその駆動方法 - Google Patents

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Abstract

【課題】駆動回路チップの個数を減らして液晶表示装置の生産コストを節減すると共に、優れた画質の液晶表示装置を実現する。
【解決手段】交互に配置された第１及び第２画素を各々含む複数の画素行と、前記画素に各々連結され第１及び第２信号を伝送する複数の第１及び第２信号線と、前記信号線と交差し隣接した一対の第１及び第２画素間に各々配置され、第１、第２画素に連結された複数の第３信号線と、を含む。第１及び第２画素は、各々第１及び第２信号に基づき第３信号線の電圧を充電する。同一画素行内の第１画素が第３信号線の電圧の充電を終了する前に第２画素が第３信号線の電圧を充電する第１充電時間、及び、同一の画素行内の第１画素が第３信号線の電圧の充電を終了した後に、第２画素が第３信号線の電圧を充電する第２充電時間において、第２画素に充電される第３信号線の電圧の極性が同一となる様に調整する。
【選択図】図９Ａ

Description

本発明は、表示装置及びその駆動方法に関する。
能動行列型（activematrix、AM）液晶表示装置（LCD）、能動行列型有機発光表示装置（organic light emitting display、OLED）などの能動型表示装置は、行列状に配列されておりスイッチング素子を含む複数の画素と、スイッチング素子に信号を伝達するゲート線及びデータ線などの複数の信号線とを含む。映像を表示するために、画素のスイッチング素子は、ゲート線からのゲート信号に応答してデータ線からのデータ信号を画素に選択的に伝達する。
液晶表示装置の画素はデータ信号によって入射光の透過率を調節し、有機発光表示装置の画素はデータ信号によって発光量を調節する。
このような表示装置はまた、ゲート信号を生成してゲート線に印加するゲート駆動部及びデータ線にデータ信号を印加するデータ駆動部を備える。ゲート駆動部及びデータ駆動部は、通常は複数の駆動集積回路チップからなるが、生産コストを削減するためにはチップ数をできる限り減らすことが重要である。特に、データ駆動回路チップはゲート駆動回路チップに比べて高価であるため、その数を減らす必要性は一層高くなる。
そこで、本発明は、駆動回路チップの個数を減らして液晶表示装置の生産コストを節減すると共に、画質が優れた液晶表示装置を提供することを目的とする。
前記課題を解決するために、本発明１は、交互に配置されている複数の第１画素及び第２画素を各々含む複数の画素行と、前記第１画素に連結され第１信号を伝送する複数の第１信号線と、前記第２画素に連結され第２信号を伝送する複数の第２信号線と、前記第１信号線及び第２信号線と交差し、隣接した一対の前記第１画素及び第２画素の間にそれぞれ配置され、前記第１画素及び第２画素に連結されている複数の第３信号線と、を含み、前記第１画素及び第２画素は、それぞれ前記第１信号線及び第２信号線からの前記第１及び第２信号に基づいて、前記第３信号線の電圧を充電し、前記第１画素は、同一の前記画素行内の前記第２画素のよりも前記第３信号線の電圧を先に充電し、同一の前記画素行内の前記第１画素が前記第３信号線の電圧の充電を終了する前に前記第２画素が前記第３信号線の電圧を充電する時間を第１充電時間とし、同一の前記画素行内の第１画素が前記第３信号線の電圧の充電を終了した後に、前記第２画素は前記第３信号線の電圧を充電する時間を第２充電時間とすると、前記第１充電時間及び前記第２充電時間において前記第２画素に充電される前記第３信号線の電圧の極性は、同一であることを特徴とする表示装置を提供する。
これにより、データ駆動回路チップの数を減らすと共に画質の均一性を確保することができる。
発明２は、前記発明１において、前記第３信号線それぞれの電圧の極性は、１フレーム毎に反転することを特徴とする表示装置を提供する。
発明３は、前記発明１において、隣接した前記第３信号線の電圧の極性は互いに逆であることを特徴とする表示装置を提供する。
発明４は、前記発明１〜３のいずれか１つにおいて、前記画素行の前記第２画素の第１充電時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間と少なくとも一部が重畳していることを特徴とする表示装置を提供する。
発明５は、前記発明４において、前記画素行の前記第１画素が前記第３信号線の電圧を充電する時間のうち、直前画素行の前記第２画素における前記第２充電時間と重畳する時間を第３充電時間とし、前記画素行の前記第１画素が、直前画素行の前記第２画素の前記第２充電時間が終了した後に前記第３信号線の電圧を充電する時間を前記第４充電時間とすると、前記第１画素の前記第３充電時間及び前記第４充電時間において前記第１画素に充電される前記第３信号線の電圧の極性は、同一であることを特徴とする表示装置を提供する。
発明６は、前記発明４において、前記画素行の前記第２画素の前記第１充電時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する充電時間と等しいことを特徴とする表示装置を提供する。
発明７は、前記発明１〜３のいずれか１つにおいて、前記画素行の第２画素の前記第１充電時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間と重畳しないことを特徴とする表示装置を提供する。
発明８は、前記発明７において、前記画素行の第２画素の前記第１充電時間以前に、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間を第５充電時間とし、前記画素行の前記第２画素の第１充電時間と第２充電時間との間に、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間を第６本充電時間とすると、前記第１画素の前記第５充電時間及び前記第６充電時間における前記第３信号線の電圧の極性は同一であることを特徴とする表示装置を提供する。
また、前記課題を解決するために、発明９は、交互に配置され複数の第１画素及び第２画素を各々含む複数の画素行と、前記第１画素に連結され第１信号を伝送する複数の第１信号線と、前記第２画素に連結され第２信号を伝送する複数の第２信号線と、前記第１信号線と交差し、隣接した一対の前記第１画素及び第２画素の間にそれぞれ配置され、前記第１画素及び第２画素に連結されている複数の第３信号線と、を含み、前記第１画素及び第２画素は、各々前記第１及び第２信号線からの信号に基づいて前記第３信号線からの電圧を充電し、前記第１画素が前記第３信号線の電圧を充電する時間は、同一の画素行の前記第２画素が前記第３信号線からの電圧を充電する時間と少なくとも一部の時間が重畳しているか、または、前記第１画素が前記第３信号線の電圧を充電する時間は、他の画素行の前記第１画素又は第２画素が前記第３信号線からの電圧を充電する時間と少なくとも一部の時間が重畳していることを特徴とする表示装置を提供する。
これにより、データ駆動回路チップの数を減らすと共に画質の均一性を確保することができる。
発明１０は、前記発明９において、前記第３信号線それぞれの電圧の極性は、１フレーム毎に反転することを特徴とする表示装置を提供する。
発明１１は、発明９において、隣接した前記第３信号線の電圧の極性は互い逆であることを特徴とする表示装置を提供する。
発明１２は、前記発明９〜１１のいずれか１つにおいて、前記画素行の第２画素が前記第３信号線の電圧を充電する時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間と少なくとも一部の時間が重畳していることを特徴とする表示装置を提供する。
発明１３は、前記発明１２において、前記画素行の前記第１画素は、該画素行の直前画素行における前記第２画素が前記第３信号線の電圧を充電する時間が終了する前に前記第３信号線の電圧の充電を開始し、前記直前画素行の第２画素が前記第３信号線の電圧を充電する時間が終了した後にも電圧の充電を継続し、前記各画素行の前記第２画素は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間が終了する前に、前記第３信号線の電圧の充電を開始し、前記該画素行の第１画素が前記第３信号線の電圧を充電する時間が終了した後にも電圧の充電を継続することを特徴とする表示装置を提供する。
発明１４は、前記発明１２において、前記画素行の前記第２画素が前記第３信号線の電圧を充電する時間が開始されるタイミングは、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間が開始されるタイミング同じであって、該画素行の前記第２画素が前記第３信号線の電圧を充電する時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間よりも長いことを特徴とする表示装置を提供する。
発明１５は、前記発明９〜１１のいずれか１つにおいて、前記画素行の第２画素が前記第３信号線の電圧を充電する時間は、該画素行の直前画素行における前記第２画素が前記第３信号線の電圧を充電する時間と一部の時間が重畳していることを特徴とする表示装置を提供する。
発明１６は、前記発明１５において、前記画素行の前記第１画素が前記第３信号線の電圧を充電する時間は、該画素行の直前画素行における前記第１画素が前記第３信号線の電圧を充電する時間と一部の時間が重畳していることを特徴とする表示装置を提供する。
発明１７は、前記発明１６において、前記画素行の前記第１画素が前記第３信号線の電圧を充電する時間は、該画素行の前記第２画素が前記第３信号線の電圧を充電する時間と重畳しないことを特徴とする表示装置を提供する。
また、前記課題を解決するために、発明１８は、交互に配列されている複数の第１画素及び第２画素を各々有する画素行を含む液晶表示装置を駆動する方法であって、前記第１画素に第１電圧を充電する第１電圧充電段階と、前記第１電圧充電段階が終了する前に前記第２画素に第２電圧を充電する第２電圧充電段階と、前記第１電圧充電段階が終了した後に前記第２電圧と同一極性を有する第３電圧を前記第２画素に充電する第３電圧充電段階と、を含むことを特徴とする、表示装置の駆動方法を提供する。
これにより、データ駆動回路チップの数を減らすと共に画質の均一性を確保することができる。
発明１９は、前記発明１８において、前記第２電圧充電段階及び前記第３電圧充電段階を連続して行うことを特徴とする表示装置の駆動方法を提供する。
発明２０は、前記発明１９において、前記第１電圧充電段階及び前記第２電圧充電段階を開始する前に、前記第１電圧と同一極性を有する第４電圧を前記第１画素に充電する第４電圧充電段階をさらに含むことを特徴とする表示装置の駆動方法を提供する。
発明２１は、前記発明２０において、前記第４電圧充電段階及び前記第１電圧充電段階を連続して行うことを特徴とする表示装置の駆動方法を提供する。
発明２２は、前記発明１８において、前記第１電圧充電段階及び前記第２電圧充電段階を同時に行うことを特徴とする表示装置の駆動方法を提供する。
発明２３は、前記発明２２において、前記第１電圧充電段階及び前記第２電圧充電段階を開始する前に、前記第１電圧と同一極性を有する第４電圧を前記第１画素に充電する第４充電圧充電段階をさらに含むことを特徴とする表示装置の駆動方法を提供する。
発明２４は、前記発明２３において、前記第４電圧充電段階及び前記第１電圧充電段階を連続して行うことを特徴とする表示装置の駆動方法を提供する。
発明２５は、前記発明１８において、前記第２電圧充電段階を、前記第１電圧充電段階を開始する前に終了することを特徴とする表示装置の駆動方法を提供する。
発明２６は、前記発明２５において、前記第２電圧充電段階を開始する前に、前記第１電圧と同一極性を有する第４電圧を前記第１画素に充電する第４電圧充電段階をさらに含むことを特徴とする表示装置の駆動方法を提供する。
発明２７は、前記発明２６において、前記第４電圧充電段階を、前記第２電圧充電段階を開始する前に終了することを特徴とする表示装置の駆動方法を提供する。
本発明係る表示装置及び方法によれば、データ駆動回路チップの数を減らすと共に画質の均一性を確保することができる。
以下より、添付した図面を参照して本発明の実施例に対し、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は、多様な形態で実現することができ、ここで説明する実施例に限定されない。
図面には、各種層及び領域を明確に表現するために厚さを拡大して示した。明細書全体を通じて類似部分については、同じ図面符号を付けた。層、膜、領域、基板及び板などの部分が他の部分の"上に"あるとする時、これは他の部分の"すぐ上に"ある場合のみだけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の"すぐ上に"あるとする時には、中間に他の部分がないことを意味する。
＜液晶表示装置＞
以下より、本発明の実施例による液晶表示装置について詳細に説明する。
図１は、本発明に係る液晶表示装置のブロック図である。図２は、本発明に係る液晶表示装置の一つの画素に対する等価回路図である。
図１に示すように、本発明の液晶表示装置は、液晶表示板組立体３００と、液晶表示板組立体３００に連結されたゲート駆動部４００及びデータ駆動部５００と、データ駆動部５００に連結された階調電圧生成部８００と、これらを制御する信号制御部６００とを含む。
液晶表示板組立体３００は、等価回路によれば、複数の表示信号線（G1-G2n、D1-Dm）と、これに連結され行列状に配列された複数の画素（Px）とを含む。
表示信号線（G1-G2n、D1-Dm）は、ゲート信号（走査信号とも言う）を伝達する複数のゲート線（G1-G2n）と、データ信号を伝達するデータ線（D1-Dm）とを含む。ゲート線（G1-G2n）は、行方向に延長され互いにほぼ平行であり、データ線（D1-Dm）は、列方向に延長され互いにほぼ平行である。
各画素（ＰＸ）は、表示信号線（G1-G2n、D1-Dm）に連結されたスイッチング素子（Q）と、スイッチング素子（Q）に連結された液晶キャパシタ（CLC）及びストレージキャパシタ（CST）とを含む。ストレージキャパシタ（CST）は必要に応じて省略することができる。
薄膜トランジスタなどのスイッチング素子（Q）は３端子素子の構成を有し、下部表示板１００に設けられている。スイッチング素子（Q）の３端子素子のうち制御端子及び入力端子は各々ゲート線（G1-G2n）及びデータ線（D1-Dm）にそれぞれ連結されており、出力端子は液晶キャパシタ（CLC）及びストレージキャパシタ（CST）に連結されている。
液晶キャパシタ（CLC）は、下部表示板１００の画素電極１９０及び上部表示板２００の共通電極２７０を二つの端子とし、二つの電極１９０、２７０間の液晶層３は誘電体として機能する。画素電極１９０はスイッチング素子（Q）に接続されている。共通電極２７０は上部表示板２００の全面に形成されており共通電圧（Vcom）が印加される。図２とは異なって、共通電極２７０が下部表示板１００に設けられてもよく、その際には、二つの電極１９０、２７０のうちの少なくとも一つが線形または棒形に形成される。
液晶キャパシタ（CLC）の補助的な役割をするストレージキャパシタ（CST）は、下部表示板１００に設けられた別途の信号線（図示せず）及び画素電極１９０が絶縁体を介在することにより形成される。また、該別途の信号線には、共通電圧（Vcom）などの定められた電圧が印加される。また、ストレージキャパシタ（CST）は、画素電極１９０が絶縁体を介在してすぐ上の前段ゲート線と重畳して形成されることもできる。
一方、カラー表示を行うために、各画素（ＰＸ）が原色のうちのいずれか一つを固有に表示したり（空間分割）、又は各画素（ＰＸ）が時間によって交互に原色を表示し（時間分割）、これら原色の空間的及び時間的な作用により所望の色相が認識できるようにする。図２では、空間分割の一例として、各画素（ＰＸ）が画素電極１９０に対応する領域に原色のうちの一つを表示するカラーフィルタ２３０を備えている。一方、図２とは異なって、カラーフィルタ２３０は、下部表示板１００の画素電極１９０の上または下に形成することもできる。
カラーフィルタ２３０の色相は、赤色、緑色、青色等の原色のうちのいずれか一つである。本発明では、画素（ＰＸ）が示す色相を、赤色、緑色、及び青色画素と称する。
液晶表示板組立体３００の二つの表示板１００、２００のうちの少なくとも一つの外側面には、光を偏光する偏光子（図示せず）が付着されている。また、偏光子と表示板１００、２００との間には、液晶の屈折率異方性を補償する少なくとも一枚の補償板（図示せず）が介在することができる。
＜画素及び信号線の空間的配置＞
以下より、本発明の一実施例によるゲート線、データ線、及び画素の配置に関して、図３を参照して詳細に説明する。
図３は、本発明に係る液晶表示装置の画素及び信号線の空間的な配列を示す図である。
図３に示すように、各対のゲート線（G2i-1、G2i）（i=１、２、…、n）は、一行の画素電極１９０の上下に配置され薄膜トランジスタ（Q）を通じてこれに連結されており、データ線（Dj）（j=１、２、３、…）は、二列の画素電極１９０毎に一本ずつ配置され、左右の画素電極１９０とは薄膜トランジスタ（Q）を通じて連結されている。
言い換えると、一行の画素電極１９０は、隣接したデータ線（D1-Dm）に連結されており、隣接した一対のゲート線（G2i-1、G2i）と交互に連結されている。一列の画素電極１９０は、隣接したデータ線（Dj）に連結されており、隣接した二つのゲート線（G2i-1、G2i）のうちの同じ方のゲート線に連結されている。例えば、一つのデータ線（D1、D2、D3、…）に連結されデータ線（D1、D2、D3、…）を中心に左右に位置した二つの画素電極１９０において、データ線（D1、D2、D3、…）の左側に位置した画素電極１９０は、上側のゲート線（G1、G3、G5、…）と連結されており、データ線（D1、D2、D3、…）の右側に位置した画素電極１９０は、下側のゲート線（G2、G4、G6、…）と連結されている。要するに、図３の各画素行においては、奇数番目画素、即ち２k-１番目画素（k=１、２、…、m/２）は、２i-１番目ゲート線（G2i-1）及びk番目データ線（Dk）に連結されており、奇数番目画素、即ち２k番目画素は、２i番目ゲート線（G2i）及びk番目データ線（Dk）に連結されている。
このような配置により、データ線（D1、D2、D3、…）の数を画素列数の半分に減らすことができる。
（下部表示板の構造）
次に、この液晶表示板組立体３００の下部表示板１００の構造について、図４乃至図６及び図２を参照して詳細に説明する。
図４は、本発明に係る薄膜トランジスタ表示板の配置図である。図５及び図６は、各々図４に示す薄膜トランジスタ表示板のＶ-Ｖ´線及びＶＩ-ＶＩ´線による断面図である。
透明なガラスなどの絶縁基板１１０上に、複数の対のゲート線１２１a、１２１b及び複数の維持電極線１３１が形成されている。
ゲート線１２１a、１２１bは互いに分離され横方向に延長しており、ゲート信号を伝達する。ゲート線１２１a、１２１bの対それぞれは上下に突出したゲート電極１２４を含む。各ゲート線１２１a、１２１ｂはまた、他の層または駆動回路との連結のために面積の広い端部１２９を含む。ゲート駆動回路が表示板上に集積される場合は、ゲート線１２１a、１２１ｂが延長してゲート駆動回路と連結されることもできる。
維持電極線１３１は、横方向に延長しており、２対のゲート線１２１a、１２１ｂの間に位置している。２対のゲート線１２１ａ、１２１ｂのそれぞれの対と維持電極線１３１との間の距離はほぼ同一である。各維持電極線１３１は縦方向に延長した複数の対の維持電極１３３を含む。維持電極線１３１には、上部表示板２００の共通電極２７０に印加される共通電圧などの所定の電圧が印加される。それぞれの維持電極線１３１は横方向に延長した一対の幹線を含むことができ、その他にも多様な形態で作られることができる。
ゲート線１２１a、１２１b及び維持電極線１３１は、アルミニウム（Al）及びアルミニウム合金などのアルミニウム系の金属、銀（Ag）及び銀合金などの銀系の金属、銅（Cu）及び銅合金などの銅系の金属、モリブデン（Mo）及びモリブデン合金などのモリブデン系の金属、クロム（Cr）、チタニウム（Ti）、タンタル（Ta）などで構成されるのが好ましい。また、ゲート線１２１a、１２１b及び維持電極線１３１は、物理的性質が異なる二つの導電膜（図示せず）を含む多重膜構造を有することができる。多重膜構造の場合、多重膜のうちの一つの導電膜は、ゲート線１２１及び維持電極線１３１の信号遅延及び電圧降下を減らすことができるように、例えばアルミニウム系金属、銀系金属、銅系金属などの低い比抵抗を有する物質で形成される。また、これとは異なって、多重膜構造の他の導電膜は上記導電膜とは異なる物質で形成される。例えば、モリブデン系金属、クロム、チタニウム、タンタルなどのITO（indiumtin oxide）及びIZO（indium zinc oxide）との接触特性に優れた物質で形成される。このような組み合わせの例は、クロム下部膜及びアルミニウム上部膜、アルミニウム下部膜及びモリブデン上部膜等が挙げられる。しかし、ゲート線１２１及び維持電極線１３１は多様な金属と導電体で作られることができる。
ゲート線１２１及び維持電極線１３１の側面は基板１１０の表面に対して傾斜しており、その傾斜角は約３０゜〜８０゜である。
ゲート線１２１a、１２１b及び維持電極線１３１の上には、窒化ケイ素（SiNx）などからなるゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０上には、水素化非晶質シリコンや多結晶シリコンなどからなる複数の線状半導体１５１が形成されている。線状半導体１５１は主に縦方向に延長しており、ここから複数の突出部１５４がゲート電極１２４に向けて延長している。
半導体１５１の上部には、シリサイドまたはn型不純物が高濃度にドーピングされているn+水素化非晶質シリコンなどの物質からなる複数の線状及び島状抵抗性接触部材１６１、１６５が形成されている。線状接触部材１６１は複数の突出部１６３を有し、該突出部１６３と島状接触部材１６５とが対をなして半導体１５１の突出部１５４上に位置する。
半導体１５４、１５６と抵抗性接触部材１６３，１６５の側面も基板１１０の表面に対して傾斜しており、傾斜角は約３０°〜８０°である。
抵抗接触部材１６１、１６５上には、各々複数のデータ線１７１及びこれと分離されている複数のドレイン電極１７５が形成されている。
データ線１７１は、縦方向に延長しておりデータ電圧を伝達する。データ線１７１は、ゲート線１２１a、１２１b及び維持電極線１３１と交差して隣接した維持電極１３３の対の間を通過する。各データ線１７１は、他の層または外部装置との接続のために幅が拡張されている端部１７９と、ドレイン電極１７５に向けて延びた複数のソース電極１７３とを含む。ソース電極１７３及びドレイン電極１７５は、ゲート電極１２４に対して互いに反対側に位置している。ゲート電極１２４、ソース電極１７３及びドレイン電極１７５は、半導体１５１の突出部１５４と共に薄膜トランジスタ（ＴＦＴ）をなし、薄膜トランジスタのチャンネル は、ソース電極１７３とドレイン電極１７５との間の突出部１５４に形成される。
データ線１７１及びドレイン電極１７５は、クロム、モリブデン系の金属、タンタル及びチタニウムなどの耐火性金属からなることが好ましい。また、データ線１７１及びドレイン電極１７５は、耐火性金属等からなる下部膜（図示せず）とその上に位置した低抵抗物質上部膜（図示せず）と含む多層膜構造を有することができる。多層膜構造の例としては、クロム下部膜及びアルミニウム上部膜や、モリブデン下部膜及びアルミニウム上部膜の二重膜、また、モリブデン膜-アルミニウム膜-モリブデン膜の三重膜が挙げられる。
データ線１７１及びドレイン電極１７５は、ゲート線１２１及び維持電極線１３１と同様に、その側面は基板１１０の表面に対して約３０〜８０゜の角度で傾斜している。
抵抗性接触部材１６１、１６５は、その下部の半導体１５１とその上部のデータ線１７１及びドレイン電極１７５との間にだけ存在し、接触抵抗を低くする役割をする。線状半導体１５１は、データ線１７１、ドレイン電極１７５及びその下部の抵抗性接触部材１６１、１６５とほぼ同じ平面形状となっている。しかし、線状半導体１５１の突出部１５４は、ソース電極１７３とドレイン電極１７５との間などデータ線１７１及びドレイン電極１７５で覆われず露出された部分を有している。また、これとは異なり、突出部１５４を残して他の部分は全て除去できる。
データ線１７１、ドレイン電極１７５及び露出された半導体１５１部分の上には、保護膜１８０が形成されている。保護膜１８０は、窒化ケイ素または酸化ケイ素を含む無機物、平坦化特性が優れており感光性を有する有機物、またはプラズマ化学気相蒸着（plasma enhanced chemical vapor deposition、PECVD）で形成されるa-Si:C:O、a-Si:O:Fなどの低誘電率絶縁物質等により形成される。しかし、保護膜１８０は有機膜の優れた特性を生かしながらも露出された半導体１５４部分を保護するために、下部無機膜及び上部有機膜の二重膜構造を有することができる。
保護膜１８０には、データ線１７１の端部及びドレイン電極１７５をそれぞれ露出する複数の接触孔１８２，１８５が形成されている。また、保護膜１８０及びゲート絶縁膜１４０には、ゲート線１２１の端部を露出する複数の接触孔１８１が形成されている。
保護膜１８０上には、複数の画素電極１９０及び複数の接触補助部材８１，８２が形成されている。画素電極１９０及び接触補助部材８１，８２は、ＩＴＯ、ＩＺＯなどの透明導電体や、銀、アルミニウムなどの反射性金属により形成される。
画素電極１９０は、接触孔１８５を通じてドレイン電極１７５と物理的・電気的に連結されているので、ドレイン電極１７５からデータ電圧が印加される。データ電圧が印加された画素電極１９０は、共通電圧が印加される共通電極２７０と共に電場を生成することによって、二つの電極１９０、２７０間の液晶層３の液晶分子の配向を決定する。
また、画素電極１９０及び共通電極２７０は液晶キャパシタ（CLC）を形成する。また、ストレージキャパシタ（CST)は、薄膜トランジスタがオフした後であっても印加された電圧を維持し、電圧維持能力を強化するために、液晶キャパシタ（CLC）と並列に連結されている。そして、ストレージキャパシタ（CST)は、画素電極１９０及びこれと隣接する維持電極線１３１の重畳等により形成される。
画素電極１９０の縦辺は、維持電極１３３上に位置する。これにより、データ線１７１と画素電極１９０との間の干渉及び維持電極１３３と画素電極１９０との間の干渉を減らす。
接触補助部材８１、８２はそれぞれ接触孔１８１、１８２を通じてゲート線１２１の端部１２９及びデータ線１７１の端部１７９と各々連結されてこれらを覆っている。接触補助部材８１、８２はゲート線１２１及びデータ線１７１の各端部１２９、１７９と外部装置との接着性を補完し、これらを保護する。
画素電極１９０及び保護膜１８０上には、液晶層３の液晶分子を初期配向することができる配向膜（図示せず）が塗布されている。
再び図１を参照すると、階調電圧生成部８００は画素の透過率に係る二組の複数階調電圧を生成する。二組の複数階調電圧のうちの一組は共通電圧（Vcom）に対して正の値を有し、もう一組は負の値を有している。
ゲート駆動部４００は、液晶表示板組立体３００のゲート線（G1-G2n）に連結されており、外部からのゲートオン電圧（Von）及びゲートオフ電圧（Voff）の組み合わせからなるゲート信号をゲート線（G1-G2n）に印加する。
データ駆動部５００は、液晶表示板組立体３００のデータ線（D1-Dm）に連結されており、階調電圧生成部８００からの階調電圧を選択してデータ電圧として画素に印加する。
ゲート駆動部４００またはデータ駆動部５００は、少なくとも一つの駆動集積回路チップの形態で液晶表示板組立体３００上に直接装着されることもでき、可撓性印刷回路膜（図示せず）上に装着されてTCP（tape carrier package）の形態で液晶表示板組立体３００に付着されることもできる。また、これとは異なり、ゲート駆動部４００またはデータ駆動部５００は表示信号線（G1a-Gnb、D1-Dm）と薄膜トランジスタスイッチング素子（Ｑ）などと共に、液晶表示板組立体３００に集積されることもできる。信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００の動作を制御する。
＜液晶表示装置の動作＞
次に、このような液晶表示装置の動作について詳細に説明する。
信号制御部６００は、外部のグラフィック制御部（図示せず）から入力映像信号（R、G、B）及び該表示を制御する入力制御信号が印加される。ここで、入力制御信号は、垂直同期信号（Vsync）、水平同期信号（Hsync）、メインクロック（MCLK）、データイネーブル信号（DE）などを含む。信号制御部６００は入力映像信号（R、G、B）及び入力制御信号に基づいて、映像信号（R、G、B）を液晶表示板組立体３００の動作条件に合わせて適合に処理し、ゲート制御信号（CONT１）及びデータ制御信号（CONT２）を生成した後、ゲート制御信号（CONT１）をゲート駆動部４００に送信し、データ制御信号（CONT２）及び処理した映像信号（DAT）をデータ駆動部５００に送信する。ここで、信号制御部６００の映像信号（R、G、B）の処理は、図３に示した液晶表示板組立体３００の画素配列に応じて映像データ（R、G、B）を再配列する動作を含む。
ゲート制御信号（CONT１）は、ゲートオン電圧（Von）の出力開始を指示する走査開始信号（STV）及びゲートオン電圧（Von）の出力タイミングを制御する少なくとも一つのクロック信号（CPV）を含む。また、ゲート制御信号（CONT1）は、ゲートオン電圧（Von）のデューティを決定する出力イネーブル信号（OE）などをさらに含むことができる。
データ制御信号（CONT２）は、一群の映像データ（DAT）の伝送開始を知らせる水平同期開始信号（STH）、データ線（D1-Dm）に該当データ電圧の印加を指示するロード信号（LOAD）、及びデータクロック信号（HCLK）などを含む。また、データ制御信号（CONT２）は、共通電圧（Vcom）に対するデータ電圧の極性（以下、共通電圧に対するデータ電圧の極性を略して“データ電圧の極性”と言う）を反転させる反転信号（RVS）をさらに含むことができる。
データ駆動部５００は、信号制御部６００からのデータ制御信号（CONT２）に基づいて一行の画素のうち半分に対する映像データ（DAT）群を順に受信し、階調電圧生成部８００からの階調電圧のうち各映像データ（DAT）に対応する階調電圧を選択することによって、映像データ（DAT）を該当データ電圧に変換した後、これを該当するデータ線（D1-Dm）に印加する。
ゲート駆動部４００は、信号制御部６００からのゲート制御信号（CONT１）に基づいてゲートオン電圧（Von）をゲート線（G1-G2n）に順次に印加し、前記ゲート線（G1-G2n）に接続されたスイッチング素子（Q）をオンさせる。これにより、データ線（D1-Dm）に印加されたデータ電圧は、オンしたスイッチング素子（Q）を通じて該当画素に印加される。
画素に印加されたデータ電圧と共通電圧（Vcom）との電圧差は液晶キャパシタ（CLC）の充電電圧、即ち画素電圧として表れる。液晶分子は、画素電圧の大きさに応じてその配列が異なっており、これによって液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板１００、２００に付着された偏光子によって光透過率の変化として表れる。
１/２水平周期（または１/２Ｈ）[Ｈ：水平同期信号（Hsync）及びデータイネーブル信号（DE）の一周期]を単位にして上述した過程を繰り返し、１フレーム期間の間に全てのゲート線（G1-G2n）に対し順次にゲートオン電圧（Von）を印加して、全ての画素にデータ電圧を印加する。１フレームが終了すると次のフレームが開始され、各画素に印加されるデータ電圧の極性が直前フレームでの極性と逆になるように、データ駆動部５００に印加される反転信号（RVS）の状態が制御される（フレーム反転）。この時、１フレーム期間内でも反転信号（RVS）の特性によって一つのデータ線を通じて流れるデータ電圧の極性が変化したり（例：行反転、ドット反転）、隣接データ線を通じて同時に流れるデータ電圧の極性が互いに異なる場合がある（例：列反転、ドット反転）。
＜列反転＞
次に、本発明に係る列反転について、図７を参照して詳細に説明する。図７は、図３に示した液晶表示装置の列反転時の極性を示すものである。
まず、画素の配置において、ＲＰ、ＧＰ、ＢＰで示される赤色、緑色及び青色画素が、複数の画素行と複数の画素列からなる行列状に配列されている。各画素行は、順に配列された赤色、緑色及び青色画素（RP、GP、BP）を含み、各画素列は三色の画素のうち一色の画素のみを含む。これをストライプ配列と言う。
図７に示すように、データ駆動部５００で行う反転が列反転である場合、一つのデータ線に連結された画素の画素電圧の極性は全て同一であり、隣接したデータ線に連結された画素の画素電圧の極性は互いに逆である。
次に、図７に示す列反転における各画素に電圧を印加する種々の方法について、図８Ａ乃至図１１Ｂを参照して詳細に説明する。
図８Ａ、図９Ａ、図１０Ａ及び図１１Ｂは、本発明の実施例による液晶表示装置の信号波形を時間によって示した図である。図８Ｂ、図９Ｂ、図１０Ｂ及び図１１Ｂは、各々図８Ａ、図９Ａ、図１０Ａ及び図１１Ａに示した液晶表示装置において、一行の画素に充電される画素電圧の極性を時間の関数で示した図である。
図８Ａ乃至図１１Ｂに係るgj（j=１、２、…）は、j番目ゲート線（Gj）に印加されるゲート信号を示している。図８Ａ乃至図１１Ｂに係るd２及びd３は、各々図７で第２、第３のデータ線（D2、D3）に印加されるデータ電圧を示す。図８Ａ、図９Ａ、図１０Ａ及び図１１Ａで、ゲート信号（g１、g３、…）に表示された極性は、上部ゲート線（奇数番目ゲート線（G2i-1））及び第３のデータ線（D3）に連結されている画素の極性を示したものであり、ゲート信号（g２、g４、…）に表示された極性は、下部ゲート線（偶数番目ゲート線（G2i））及び第２のデータ線（D2）に連結されている画素の極性を示したものである。
図８Ａ及び図８Ｂに示す実施例では、各ゲート線（G1-G2n）にゲートオン電圧（Von）を印加する時間は１/２Ｈ、つまりゲートクロック信号（CPV）の一周期である。
図８Ｂによれば、上部ゲート線（G2i-1）及び下部ゲート線（G2i）にゲートオン電圧（Von）が印加されない初期状態（t=０）では、同じ画素行内の画素は、２つ画素毎に画素電圧の極性が反転している。
次に、t=１/２Ｈが経過すると、上部ゲート線（G2i-1）にはゲートオン電圧（Von）が印加される。すると、上部ゲート線（G2i-1）に連結されている画素にはデータ電圧が印加されるため、これによってデータ電圧が印加された画素電圧の極性が変化する。例えば、データ線Ｄ３に接続されている画素に注目すると、ｔ＝０ではプラスの極性であったが、t=１/２Ｈが経過するとマイナスの極性と変化している。この場合、画素間にデータ線がなく直接隣接している二つの画素は同一の極性となる。また、２つの画素の電圧差により生成された寄生容量により、上部ゲート線（G2i-1）に連結されている画素は影響を受けて最終的な画素電圧が決定される。
次に、t=１Ｈの時点では、上部ゲート線（G2i-1）にはゲートオフ電圧（Voff）が印加され、下部ゲート線（G2i）にはゲートオン電圧（Von）が印加される。すると、下部ゲート線（G2i）に連結されている画素の画素電圧の極性も変化する。例えば、データ線Ｄ２に接続されている画素に注目すると、プラスの極性からマイナスの極性に変化している。ここで、画素間にデータ線がなく直接隣接している二つの画素は互いに逆の極性を有するようになる。そして、二つの画素間の寄生容量によって上部ゲート線（G2i-1）に連結されている画素は影響を受けて画素電圧が変化する。
一方、同じ色相を示す画素においても、上部ゲート線（G2i-1）に連結されている画素や、下部ゲート線（G2i）に連結されている画素がある。例えば、図８Ｂで、第１の緑画素列の緑色画素（GP1）は下部ゲート線（G2i）に連結されており、第２の緑画素列の緑色画素（GP2）は上部ゲート線（G2i-1）に連結されている。また、下部ゲート線（G2i）に連結された画素に電圧を充電する時には、上部ゲート線（G2i-1）に連結された画素は寄生容量に影響され画素電圧が変化する。一方、下部ゲート線（G2i）に連結された画素はこのようなことはない。従って、上部ゲート線（G2i-1）に連結された画素及び下部ゲート線（G2i）に連結された画素に同一の電圧を印加しても、実際の画素電圧では電圧差が生じる。
図９Ａ及び図９Ｂに示される実施例では、各ゲート線（G1-G2n）にゲートオン電圧（Von）を印加する時間が１Ｈであり、隣接した二つのゲート線（G1-G2n）それぞれにゲートオン電圧（Von）を印加する時間は、１/２Ｈ期間重畳している。具体的には、各ゲート線（G1-G2n）に連結された画素に印加する目標データ電圧は、ゲートオン電圧(Von）を印加する１Ｈのうちの後半の１/２Ｈの間に印加される。
図９Ｂによれば、t=１/２Ｈの時点では、上部ゲート線（G2i-1）にゲートオン電圧（Von）が印加されると、上部ゲート線（G2i-1）に接続されている画素には、直前ゲート線（G2i-2）に連結されている画素に印加されたデータ電圧が印加される。これによって上部ゲート線（G2i-1）に接続された画素電圧の極性は変化する。例えば、ｔ＝０では上部ゲート線（G2i-1）に接続された画素電圧の極性はマイナスであったが、t=１/２Ｈではプラスに変化している。
t=１Ｈの時点では、上部ゲート線（G2i-1）には引き続きゲートオン電圧（Von）が印加され、下部ゲート線（G2i）にはゲートオン電圧（Von）が印加される。この時、上部ゲート線（G2i-1）に連結されている画素に印加された目標データ電圧が、上部及び下部ゲート線（G2i-1、G2i）に連結されている画素全てに印加される。上部ゲート線（G2i-1）に連結されている画素には、既に同一な極性の電圧が充電されているため画素電圧の極性は変化しないが、下部ゲート線（G2i）に連結されている画素の画素電圧の極性は変化する。例えば、t=１/２Ｈでは下部ゲート線（G2i）に連結されている画素の画素電圧の極性はマイナスであったが、t=１Ｈではプラスに変化している。ここで、データ線が介在せずに隣接する二つの画素は互いに逆の極性を有するようになり、二つの画素間の寄生容量によって上部ゲート線（G2i-1）に連結されている画素が影響を受け、最終の画素電圧が決定される。
次に、t=３/２Ｈの時点では、上部ゲート線（G2i-1）にはゲートオフ電圧（Voff）が印加され、下部ゲート線（G2i）にはゲートオン電圧（Von）が印加される。すると、下部ゲート線（G2i）に連結されている画素の目標データ電圧がデータ線（D1-Dm）から印加され、ｔ＝１Ｈにおいて充電された下部ゲート線（G2i）に連結されている画素の画素電圧の極性はそのまま維持される。この場合でも、データが介在せずに隣接する二つの画素は互いに逆の極性を有しており、二つの画素間の寄生容量によって上部ゲート線（G2i-1）に連結されている画素の画素電圧は影響を受けるが、画素の極性の変化がないため上部ゲート線（G2i-1）に連結されている画素の画素電圧の変化量は極めて少ない。
図１０Ａ及び図１０Ｂに示す実施例では、各ゲート線（G1-G2n）に１/２Ｈの間隔毎にゲートオン電圧（Von）及びゲートオフ電圧（Voff)を印加する。各ゲート線（G1-G2n）に連結された画素に印加する目標データ電圧は、ｔ＝３／２Ｈ〜２Ｈの１/２Ｈ間に印加される。
図１０Ｂによれば、t=１/２Ｈでは、上部ゲート線（G2i-1）にはゲートオン電圧（Von）が印加される。すると、上部ゲート線（G2i-1）に連結されている画素は、該当ゲート線（G2i-1）の前のゲート線（G2i-3）に連結された画素に印加されたデータ電圧により充電され、画素電圧の極性が変化する。
t=１Ｈでは、上部ゲート線（G2i-1）にはゲートオフ電圧（Voff）が印加され、下部ゲート線（G2i）にはゲートオン電圧（Von）が印加される。すると、下部ゲート線（G2i）に連結されている画素は、該当ゲート線（G2i）の前のゲート線（G2i-2）に連結された画素に印加されたデータ電圧により充電され、画素電圧の極性が変化する。
t=３/２Ｈでは、上部ゲート線（G2i-1）には再びゲートオン電圧（Von）が印加され、下部ゲート線（G2i）にはゲートオフ電圧（Voff）が印加される。すると、上部ゲート線（G2i-1）に連結されている画素に印加する目標データ電圧が上部ゲート線（G2i-1）に連結されている画素に印加される。しかし、上部ゲート線（G2i-1）に連結されている画素には、既に同一の極性の電圧が充電されているため、画素電圧の極性は変化しない。この時、隣接する二つの画素は互いに逆の極性であり、二つの画素間に生じた寄生容量によって上部ゲート線（G2i-1）に連結されている画素の電圧が影響をうけて、この画素の最終的な画素電圧が決定される。
次に、t=２Ｈでは、上部ゲート線（G2i-1）にはゲートオフ電圧（Voff）が印加され、下部ゲート線（G2i）にはゲートオン電圧（Von）が印加される。すると、下部ゲート線（G2i）には、下部ゲート線（G2i）に連結されている画素の目標データ電圧がデータ線（D1-Dm）に印加され、下部ゲート線（G2i）に連結されており先ほど充電された画素の画素電圧の極性はそのまま維持される。この場合であっても、同じデータ線で囲まれた領域内で隣接する二つの画素は依然として逆の極性を保つ。そして、二つの画素間の寄生容量の影響により、上部ゲート線（G2i-1）に連結されている画素の画素電圧はほとんど変化することなく保たれる。
図１１Ａ及び図１１Ｂに示す実施例では、上部ゲート線（G1、G3、…、G2i-1、…）にゲートオン電圧（Von）を印加する時間は１/２Ｈであり、下部ゲート線（G2、G4、…、G2i、…）にゲートオン電圧（Von）を印加する時間は１Ｈである。一つの画素行を介在して隣接した一対の上部及び下部ゲート線（G2i-1、G2i）にゲートオン電圧（Von）を印加する時間は１/２Ｈの間重畳する。この時、下部ゲート線（G2、G4、…、G2i、…）各々に連結された画素に印加する目標データ電圧は１Ｈのうち後半の１/２Ｈの間に印加される。
図１１Ｂによれば、t=１/２Ｈでは、上部及び下部ゲート線（G2i-1、G2i）にはゲートオン電圧（Von）が印加される。すると、上部及び下部ゲート線（G2i-1、G2i）に連結されている画素には、同じデータ電圧が印加され、これによって上部及び下部ゲート線（G2i-1、G2i）に連結されている画素電圧の極性が共に変化する。例えば、データ線Ｄ２に接続された画素はマイナスからプラスの極性の変化し、データ線Ｄ３に接続された画素はプラスからマイナスの極性に変化している。この時、データ線が介在せずに隣接する二つの画素は互いに逆の極性を有しているため、二つの画素間に発生した寄生容量によって上部ゲート線（G2i-1）に連結されている画素の電圧は影響をうけ、上部ゲート線（G2i-1）の最終的な画素電圧が決定される。
t=１Ｈでは、上部ゲート線（G2i-1）にはゲートオフ電圧（Voff）が印加され、下部ゲート線（G2i）には引き続きゲートオン電圧（Von）が印加され、下部ゲート線（G2i）に連結されている画素には目標データ電圧が印加される。下部ゲート線（G2i）に連結されている画素には、既に同一の極性の電圧が充電されているため、画素電圧の極性は変化しない。従って、隣接する二つの画素は依然として逆の極性を有した状態を保つ。二つの画素間の寄生容量により、上部ゲート線（G2i-1）に連結されている画素の画素電圧はほとんど変化することなくほぼ一定である。
このような駆動方法により、データ駆動回路の数を減らすと共に、画質の均一性を確保することができる。
以上、本発明の好適な実施例を参照して説明したが、当該技術分野の熟練した当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更できることは理解することができる。
本発明の一実施例による液晶表示装置のブロック図である。 本発明の一実施例による液晶表示装置の１画素に対する等価回路図である。 本発明の実施例による薄膜トランジスタ表示板の概略図である。 本発明の一実施例による薄膜トランジスタ表示板の配置図である。 図４に示す薄膜トランジスタ表示板のＶ-Ｖ´線による断面図である。 図４に示す薄膜トランジスタ表示板のＶＩ-ＶＩ´線による断面図である。 図３に示す液晶表示装置の列反転時の極性を示すものである。 本発明の実施例による液晶表示装置の信号波形を時間によって示すものである。 図８Ａに示す液晶表示装置において、一行の画素に充電される画素電圧の極性を時間の関数で示すものである。 本発明の実施例による液晶表示装置の信号波形を時間によって示すものである。 図９Ａに示す液晶表示装置において、一行の画素に充電される画素電圧の極性を時間の関数で示すものである。 本発明の実施例による液晶表示装置の信号波形を時間によって示すものである。 図１０Ａに示す液晶表示装置において、一行の画素に充電される画素電圧の極性を時間の関数で示すものである。 本発明の実施例による液晶表示装置の信号波形を時間によって示すものである。 図１１Ａに示す液晶表示装置において、一行の画素に充電される画素電圧の極性を時間の関数で示すものである。
符号の説明
３ 液晶層
８１，８２ 接触補助部材
１００、２００ 表示板
１１０ 絶縁基板
１２１a、１２１b、１２９ ゲート線
１２４ ゲート電極
１３１ 維持電極線
１３３ 維持電極
１４０ ゲート絶縁膜
１５１、１５４ 半導体
１６１、１６３、１６５ 抵抗性接触部材
１７１、１７９ データ線
１７３ ソース電極
１７５ ドレイン電極
１８０ 保護膜
１８１、１８２、１８５ 接触孔
１９０ 画素電極
２３０ カラーフィルタ
２７０ 共通電極
３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
８００ 階調電圧生成部
CLC 液晶キャパシタ
CST ストレージキャパシタ
CONT1,CONT2 制御信号
CPV ゲートクロック信号
DE データイネーブル信号
D1-Dm データ線
ｄ2、ｄ3 データ電圧
G1-G２ｎ ゲート線
ｇｊ（ｊ＝１，２，３…） ゲート信号
Hsync 水平同期信号
Vsync 垂直同期信号
PX 画素
Q スイッチング素子
R,G,B 入力映像信号
RP,GP,BP 画素
DAT 出力映像信号
STV 走査開始信号
Vcom 共通電圧
Von ゲートオン電圧
Voff ゲートオフ電圧

Claims (27)

  1. 交互に配置されている複数の第１画素及び第２画素を各々含む複数の画素行と、
    前記第１画素に連結され第１信号を伝送する複数の第１信号線と、
    前記第２画素に連結され第２信号を伝送する複数の第２信号線と、
    前記第１信号線及び第２信号線と交差し、隣接した一対の前記第１画素及び第２画素の間にそれぞれ配置され、前記第１画素及び第２画素に連結されている複数の第３信号線と、を含み、
    前記第１画素及び第２画素は、それぞれ前記第１信号線及び第２信号線からの前記第１及び第２信号に基づいて、前記第３信号線の電圧を充電し、
    前記第１画素は、同一の前記画素行内の前記第２画素のよりも前記第３信号線の電圧を先に充電し、
    同一の前記画素行内の前記第１画素が前記第３信号線の電圧の充電を終了する前に前記第２画素が前記第３信号線の電圧を充電する時間を第１充電時間とし、
    同一の前記画素行内の第１画素が前記第３信号線の電圧の充電を終了した後に、前記第２画素は前記第３信号線の電圧を充電する時間を第２充電時間とすると、
    前記第１充電時間及び前記第２充電時間において前記第２画素に充電される前記第３信号線の電圧の極性は、同一であることを特徴とする、表示装置。
  2. 前記第３信号線それぞれの電圧の極性は、１フレーム毎に反転することを特徴とする、請求項１に記載の表示装置。
  3. 隣接した前記第３信号線の電圧の極性は互いに逆であることを特徴とする、請求項１に記載の表示装置。
  4. 前記画素行の前記第２画素の第１充電時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間と少なくとも一部が重畳していることを特徴とする、請求項１乃至請求項３のいずれか一項に記載の表示装置。
  5. 前記画素行の前記第１画素が前記第３信号線の電圧を充電する時間のうち、直前画素行の前記第２画素における前記第２充電時間と重畳する時間を第３充電時間とし、
    前記画素行の前記第１画素が、直前画素行の前記第２画素の前記第２充電時間が終了した後に前記第３信号線の電圧を充電する時間を前記第４充電時間とすると、
    前記第１画素の前記第３充電時間及び前記第４充電時間において前記第１画素に充電される前記第３信号線の電圧の極性は、同一であることを特徴とする、請求項４に記載の表示装置。
  6. 前記画素行の前記第２画素の前記第１充電時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する充電時間と等しいことを特徴とする、請求項４に記載の表示装置。
  7. 前記画素行の第２画素の前記第１充電時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間と重畳しないことを特徴とする、請求項１乃至請求項３のいずれか一項に記載の表示装置。
  8. 前記画素行の第２画素の前記第１充電時間以前に、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間を第５充電時間とし、
    前記画素行の前記第２画素の第１充電時間と第２充電時間との間に、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間を第６本充電時間とすると、
    前記第１画素の前記第５充電時間及び前記第６充電時間における前記第３信号線の電圧の極性は同一であることを特徴とする、請求項７に記載の表示装置。
  9. 交互に配置され複数の第１画素及び第２画素を各々含む複数の画素行と、
    前記第１画素に連結され第１信号を伝送する複数の第１信号線と、
    前記第２画素に連結され第２信号を伝送する複数の第２信号線と、
    前記第１信号線と交差し、隣接した一対の前記第１画素及び第２画素の間にそれぞれ配置され、前記第１画素及び第２画素に連結されている複数の第３信号線と、を含み、
    前記第１画素及び第２画素は、各々前記第１及び第２信号線からの信号に基づいて前記第３信号線からの電圧を充電し、
    前記第１画素が前記第３信号線の電圧を充電する時間は、同一の画素行の前記第２画素が前記第３信号線からの電圧を充電する時間と少なくとも一部の時間が重畳しているか、または、前記第１画素が前記第３信号線の電圧を充電する時間は、他の画素行の前記第１画素又は第２画素が前記第３信号線からの電圧を充電する時間と少なくとも一部の時間が重畳していることを特徴とする、表示装置。
  10. 前記第３信号線それぞれの電圧の極性は、１フレーム毎に反転することを特徴とする、請求項９に記載の表示装置。
  11. 隣接した前記第３信号線の電圧の極性は互い逆であることを特徴とする、請求項９に記載の表示装置。
  12. 前記画素行の第２画素が前記第３信号線の電圧を充電する時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間と少なくとも一部の時間が重畳していることを特徴とする、請求項９乃至請求項１１のいずれか一項に記載の表示装置。
  13. 前記画素行の前記第１画素は、該画素行の直前画素行における前記第２画素が前記第３信号線の電圧を充電する時間が終了する前に前記第３信号線の電圧の充電を開始し、前記直前画素行の第２画素が前記第３信号線の電圧を充電する時間が終了した後にも電圧の充電を継続し、
    前記各画素行の前記第２画素は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間が終了する前に、前記第３信号線の電圧の充電を開始し、前記該画素行の第１画素が前記第３信号線の電圧を充電する時間が終了した後にも電圧の充電を継続することを特徴とする、請求項１２に記載の表示装置。
  14. 前記画素行の前記第２画素が前記第３信号線の電圧を充電する時間が開始されるタイミングは、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間が開始されるタイミング同じであって、
    該画素行の前記第２画素が前記第３信号線の電圧を充電する時間は、該画素行の前記第１画素が前記第３信号線の電圧を充電する時間よりも長いことを特徴とする、請求項１２に記載の表示装置。
  15. 前記画素行の第２画素が前記第３信号線の電圧を充電する時間は、該画素行の直前画素行における前記第２画素が前記第３信号線の電圧を充電する時間と一部の時間が重畳していることを特徴とする、請求項９乃至請求項１１のいずれか一項に記載の表示装置。
  16. 前記画素行の前記第１画素が前記第３信号線の電圧を充電する時間は、該画素行の直前画素行における前記第１画素が前記第３信号線の電圧を充電する時間と一部の時間が重畳していることを特徴とする、請求項１５に記載の表示装置。
  17. 前記画素行の前記第１画素が前記第３信号線の電圧を充電する時間は、該画素行の前記第２画素が前記第３信号線の電圧を充電する時間と重畳しないことを特徴とする、請求項１６に記載の表示装置。
  18. 交互に配列されている複数の第１画素及び第２画素を各々有する画素行を含む液晶表示装置を駆動する方法であって、
    前記第１画素に第１電圧を充電する第１電圧充電段階と、
    前記第１電圧充電段階が終了する前に前記第２画素に第２電圧を充電する第２電圧充電段階と、
    前記第１電圧充電段階が終了した後に前記第２電圧と同一極性を有する第３電圧を前記第２画素に充電する第３電圧充電段階と、
    を含むことを特徴とする、表示装置の駆動方法。
  19. 前記第２電圧充電段階及び前記第３電圧充電段階を連続して行うことを特徴とする、請求項１８に記載の表示装置の駆動方法。
  20. 前記第１電圧充電段階及び前記第２電圧充電段階を開始する前に、前記第１電圧と同一極性を有する第４電圧を前記第１画素に充電する第４電圧充電段階をさらに含むことを特徴とする、請求項１９に記載の表示装置の駆動方法。
  21. 前記第４電圧充電段階及び前記第１電圧充電段階を連続して行うことを特徴とする、請求項２０に記載の表示装置の駆動方法。
  22. 前記第１電圧充電段階及び前記第２電圧充電段階を同時に行うことを特徴とする、請求項１８に記載の表示装置の駆動方法。
  23. 前記第１電圧充電段階及び前記第２電圧充電段階を開始する前に、前記第１電圧と同一極性を有する第４電圧を前記第１画素に充電する第４充電圧充電段階をさらに含むことを特徴とする、請求項２２に記載の表示装置の駆動方法。
  24. 前記第４電圧充電段階及び前記第１電圧充電段階を連続して行うことを特徴とする、請求項２３に記載の表示装置の駆動方法。
  25. 前記第２電圧充電段階を、前記第１電圧充電段階を開始する前に終了することを特徴とする、請求項１８に記載の表示装置の駆動方法。
  26. 前記第２電圧充電段階を開始する前に、前記第１電圧と同一極性を有する第４電圧を前記第１画素に充電する第４電圧充電段階をさらに含むことを特徴とする、請求項２５に記載の表示装置の駆動方法。
  27. 前記第４電圧充電段階を、前記第２電圧充電段階を開始する前に終了することを特徴とする、請求項２６に記載の表示装置の駆動方法。
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