KR101410503B1 - 표시 기판 및 이를 갖는 표시 장치 - Google Patents

Abstract

액정 표시 장치는 도메인 제어부를 포함하는 제 1 기판과, 마주보도록 배치되고 일부가 각각 V 자형 모양을 가지는 제1 및 제2 서브 화소전극을 포함하며 매트릭스 형태로 배치된 복수의 단위 화소, 상기 매트릭스의 행 방향으로 연장되고 상기 화소에 연결된 게이트 라인, 상기 행 방향으로 연장된 유지 전극 라인, 상기 행 방향으로 연장되고 상기 화소에 연결된 차지 제어 라인 및 상기 열 방향으로 연장되고 상기 화소에 연결된 제 1 및 제 2 데이터 라인을 포함하고, 상기 제 1 기판에 대응하는 제 2 기판과, 상기 제 1 기판과 상기 제 2 기판 사이에 봉입된 액정을 포함한다. 액정 표시 장치의 잔상 및 수직 크로스토크를 개선할 수 있다.

액정 표시 장치, 차지 제어 라인, 서브 화소 전극, 제 1 데이터 라인, 제 2 데이터 라인, 수직 크로스토크

Description

표시 기판 및 이를 갖는 표시 장치{DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 표시 기판 및 이를 갖는 표시 장치에 관한 것으로, 잔상 및 수직 크로스토크를 개선할 수 있는 표시 기판 및 이를 갖는 표시 장치에 관한 것이다.

액정 표시 장치(Liquid Crystal Display Device; LCD)는 종래의 표시 장치인 CRT(Cathode Ray Tube)와 비교하여 소형, 경량화 및 대화면화의 장점을 갖고 있어, 이의 개발이 활발히 이루어지고 있다. 액정 표시 장치는 박막 트랜지스터와 화소 커패시터를 포함하는 복수의 단위 화소를 이용하여 화상을 표시한다.

액정 표시 장치의 해상도는 단위 면적 내에 형성된 단위 화소의 개수에 비례한다. 즉, 단위 면적 내에 형성된 단위 화소의 개수가 증가할수록 해상도는 증가하게 된다. 그러나, 해상도가 증대될수록 게이트 라인의 개수가 증가하게 되고, 일 화소 전극에 외부 전하(즉, 계조 신호)를 충전하는 시간은 줄어들게 된다. 이를 극복하기 위해서는 게이트 라인의 부하를 최소화할 필요성이 있다. 즉, 게이트 라인의 저항을 감소 시키거나, 커패시턴스를 감소시켜야만 그로 인한 신호 지연을 줄일 수가 있다. 또한, 데이터 라인과 화소간에 걸리는 커패시턴스의 차이로 인하여 수 직 크로스토크와 같은 불량이 발생할 수도 있다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 도출된 것으로서, 본 발명은 시인성을 향상시킬 수 있으며, 잔상 및 수직 크로스토크 불량을 개선시킬 수 있는 표시 기판을 제공한다.

또한, 상기 표시기판을 포함하는 액정 표시 장치를 제공한다.

본 발명에 따른 표시 기판은 매트릭스 형상으로 배열된 복수의 단위 화소들, 게이트 라인, 유지 전극 라인, 차지 제어 라인 및 제1 및 제2 데이터 라인을 포함한다. 상기 화소는 서로 마주 보도록 배치되는 제 1 및 제 2 서브 화소 전극을 포함하고, 상기 제 1 및 제 2 서브 화소 전극의 일부가 각각 V 자형 모양을 가진다. 상기 게이트 라인은 상기 매트릭스의 행 방향으로 연장되고 상기 화소들 중에서 상기 행 방향으로 배열된 화소들에 연결된다. 상기 유지 전극 라인은 상기 행 방향으로 연장되어 상기 행 방향으로 배열된 상기 화소들과 연결된다. 상기 차지 제어 라인은 상기 행 방향으로 연장되고 상기 행 방향으로 배열된 상기 화소들에 연결된다. 상기 제1 및 제2 데이터 라인은 상기 매트릭스의 열 방향으로 연장되고 상기 화소들 중에서 상기 열 방향으로 인접하는 화소들에 연결된 제 1 및 제 2 데이터 라인을 포함한다.

상기 표시 기판은 상기 제 1 및 2 서브 화소 전극을 각각 상기 게이트 라인 및 상기 제 1 또는 제 2 데이터 라인과 각각 전기적으로 연결시키는 제 1 및 제 2 박막 트랜지스터 소자를 더 포함할 수 있다.

또한, 상기 표시 기판은 상기 제 2 박막 트랜지스터의 드레인 전극과 연결된 소스 전극, 상기 유지 전극 라인과 연결된 드레인 전극, 및 차지 제어 라인에 의하여 제어되는 게이트 전극을 포함하는 제 3 박막 트랜지스터를 더 포함할 수 있다.

상기 차지 제어 라인은 후단의 게이트 라인일 수도 있다.

상기 차지 제어 라인은 상기 화소의 최상단에 위치할 수 있다.

상기 제 1, 제 2 박막 트랜지스터는 상기 제 1 및 제 2 서브 화소 전극이 마주 보는 빈 공간에 배치되는 것이 바람직하다.

상기 제 1, 제 2, 제 3 의 박막 트랜지스터는 상기 제1 및 제2 서브 화소 전극과 이격되는 것이 바람직하다.

상기 게이트 라인은 제 1 및 제 2 서브 화소 전극과 이격되도록 배치할 수 있다.

상기 제 1 및 제 2 서브 화소 전극은 각각 독립적으로 복수의 유지 전극 라인을 가지는 것이 가능하다.

또한 본 발명에 따른 액정 표시 장치는 도메인 제어부를 포함하는 제 1 기판, 상기 제 1 기판에 대응하는 제2 기판 및 상기 제 1 기판과 상기 제 2 기판의 사이에 봉입된 액정을 포함한다.

상기 제 2 기판은 매트릭스 형태로 배치된 복수의 단위 화소들, 게이트 라 인, 유지 전극 라인, 차지 제어 라인 및 제1 및 제2 데이터 라인을 포함한다. 상기 화소는 마주 보도록 배치되는 제 1 및 제 2 서브 화소 전극을 구비하고, 상기 제 1 및 제 2 서브 화소 전극의 일부가 각각 V 자형 모양을 가진다. 상기 게이트 라인은 상기 매트릭스의 행 방향으로 연장되고 상기 화소들 중에서 상기 행 방향으로 배열된 화소들에 연결된다. 상기 유지 전극 라인은 상기 행 방향으로 연장되어 상기 행 방향으로 배열된 상기 화소들과 연결된다. 상기 차지 제어 라인은 상기 행 방향으로 연장되고 상기 행 방향으로 배열된 상기 화소들에 연결된다. 상기 제1 및 제2 데이터 라인은 상기 매트릭스의 열 방향으로 연장되고 상기 화소들 중에서 상기 열 방향으로 인접하는 화소들에 연결된다.

상기 제 2 기판은 상기 제 1 및 2 서브 화소 전극을 각각 상기 게이트 라인 및 상기 제 1 또는 제 2 데이터 라인과 각각 전기적으로 연결시키는 제 1 및 제 2 박막 트랜지스터 소자를 더 포함할 수 있다.

상기 제2 기판은 상기 제 2 박막 트랜지스터의 드레인 전극과 연결된 소스 전극, 상기 유지 전극 라인과 연결된 드레인 전극, 및 상기 차지 제어 라인에 의하여 제어되는 게이트 전극을 포함하는 제 3 박막 트랜지스터를 더 포함할 수 있다.

상기 차지 제어 라인은 후단의 게이트 라인일 수도 있다.

상기 차지 제어 라인은 상기 화소의 최상단에 위치할 수 있다.

상기 제 1, 제 2 박막 트랜지스터는 상기 제 1 및 제 2 서브 화소가 마주 보는 빈 공간에 배치는 것이 바람직하다.

상기 제 1, 제 2, 제 3 의 박막 트랜지스터는 상기 제1 및 제2 서브 화소 전극과 이격되는 것이 바람직하다.

상기 게이트 라인은 화소 전극과 이격되도록 배치할 수 있다.

상기 제 1 및 제 2 서브 화소는 각각 독립적으로 복수의 유지 전극 라인을 가지는 것이 가능하다.

상기 유지 전극 라인은 상기 화소 내부에서, 상기 제 1 기판 상의 도메인 제어부를 따라 계단 모양으로 각각 형성될 수 있다.

상술한 바와 같이, 본 발명은 제 1 서브 화소 전극과 제 2 서브 화소 전극에 전압을 달리 인가함으로써 시인성을 향상 시킬 수 있고, 유지 커패시턴스를 형성하기 위한 유지 전극 라인과 제 1 데이터 라인, 제 2 데이터 라인 및 제 1 및 제 2 서브 화소 전극 간의 관계를 좌우 동일하게 형성함으로써, 기생 용량 차이를 줄일 수 있고, 데이터 라인과 화소 전극 사이의 기생 용량 차이에 의해 발생하는 수직 크로스토크를 억제할 수 있도록 한다. 또한, 해상도가 높아짐에 따라 높아지는 게이트 라인에 발생하는 커패시턴스를 최소화 할 수 있는 화소 구조를 제공함으로써, 향상된 표시 품질을 가지는 액정 표시 장치를 제공할 수 있다.

본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.

도 1은 본 발명의 실시예 1에 따른 액정 표시 장치의 회로도이고, 도 2는 상기 도 1에 도시된 액정 표시 장치의 평면도이다.

도 1 및 도 2를 참조하면, 본 실시예에 따른 액정 표시 장치는 화소 매트릭스와, 복수의 게이트 라인(101, 102), 복수의 제 1 및 제 2 데이터 라인(201, 202), 및 복수의 차지 제어 라인(301, 302)을 포함한다.

화소 매트릭스는 매트릭스 형태로 배치된 복수의 단위 화소를 구비한다. 화소 매트릭스는 복수의 화소 열과 복수의 화소 행을 구비한다. 각 단위 화소는 적색, 녹색, 청색의 칼라를 낼 수 있도록 칼라 필터를 더 포함할 수 있다. 각 단위 화소는 제 1 서브 화소(501)와 제 2 서브 화소(502)를 구비한다. 물론 이에 한정되지 않고, 단위 화소(500) 내에는 이보다 많은 수의 서브 화소를 구비할 수 있다.

제 1 서브 화소(501)는 제 1 박막 트랜지스터(601)와, 제 1 액정 커패시터(Clc1) 및 제 1 유지 커패시터(Cst1)를 구비한다.

제 1 박막 트랜지스터(601)의 게이트 단자는 게이트 라인(101, 102)에 접속되고, 소스 단자는 제 1 데이터 라인(201) 또는 제 2 데이터 라인(202)에 접속되고, 드레인 단자는 제 1 액정 커패시터(Clc1) 및 제 1 유지 커패시터(Cst1)에 접속된다.

제 2 서브 화소(502)는 제 2 박막 트랜지스터(602)와, 차지 제어 트랜지스터(701), 제 2 액정 커패시터(Clc2), 제 2 유지 커패시터(Cst2) 및 제 3 유지 커패시터(Cst3)를 구비한다.

제 2 박막 트랜지스터(602)의 게이트 단자는 게이트 라인(101, 102)에 접속되고, 소스 단자는 제 1 또는 제 2 데이터 라인(201,202)에 접속되며, 드레인 단자는 제 2 액정 커패시터(Clc2) 및 제 2 유지 커패시터(Cst2)에 접속된다.

제 3 박막 트랜지스터(701)의 게이트 단자는 차지 제어 라인(301, 302)에 접속되고, 소스 단자는 제 2 액정 커패시터(Clc2)에 연결되고, 드레인 단자는 제 3 유지 커패시터(Cst3)에 접속된다. 그리고, 상기 제 3 유지 커패시터(Cst3)은 차지 다운 또는 차지 업의 기능을 할 수 있다. 제 3 유지 커패시터의 타 전극은 제 2 박막 트랜지스터(601)의 드레인 단자에 접속될 수 있다. 예를 들어, 제 3 박막 트랜지스터(701)가 제 2 서브 화소 전극(530)으로부터 이격되어 서로 오버랩되지 않도록 배치될 수 있다.

복수의 게이트 라인(101, 102)은 화소 매트릭스의 행 방향으로 연장된다. 복 수의 게이트 라인(101, 102) 각각은 화소 매트릭스의 복수의 화소들 중에서 행 방향으로 배열된 화소들에 각각 연결된다. 즉, 하나의 게이트 라인(101)은 하나의 행으로 배열된 화소들에 연결된다.

복수의 게이트 라인(101, 102) 각각은 도 2에 도시된 바와 같이 단위 화소 영역(PA)을 가로질러 관통한다. 즉, 게이트 라인(101)은 단위 화소 영역(PA)과 그 일부가 중첩될 수도 있지만, 서브 화소 전극(510, 520, 530)과 게이트 라인(101) 사이의 부하를 최소화 하기 위하여 서브 화소 전극(510, 520, 530)이 게이트 라인(101)으로부터 이격되어 서로 오버랩되지 않도록 배치하는 것이 바람직하다. 물론, 이에 한정되지 않고, 게이트 라인(101, 102)은 단위 화소 영역(PA) 외측으로 연장될 수 있다.

도 1에 도시된 바와 같이 하나의 제 1 데이터 라인(201)이 하나의 화소 열의 좌측에 위치하고, 하나의 제 2 데이터 라인(202)이 하나의 화소 열의 우측에 위치한다. 이 때, 화소 행 중 홀수 번째에 위치하는 단위 화소들은 제 1 데이터 라인(201) 또는 제 2 데이터 라인(202)에 연결된다. 화소 행 중 짝수 번째에 위치하는 단위 화소들은 홀수 번째에 위치하는 단위 화소가 접속하지 않은 나머지 하나의 데이터 라인에 연결된다. 화소 열의 경우에도 화소 행과 마찬가지로 교대로 제 1 데이터 라인(201)과 제 2 데이터 라인(202)에 연결될 수 있다.

본 실시예에서, 액정 표시 장치는 단위 화소(500a, 500b) 내의 제 1 및 제 2 서브 화소(501, 502) 간의 전하 차징량을 제어하기 위한 복수의 차지 제어 라인(301, 302)을 더 포함한다. 복수의 차지 제어 라인(301, 302)은 화소 매트릭스의 행 방향으로 연장되고, 복수의 화소 행에 각기 연결된다. 단위 화소(500a) 내의 차지 제어 라인(301)은 게이트 라인(101)과 전기적으로 절연되어 있다.

즉, 차지 제어 라인(301)은 자신이 연결된 화소 행에 연결된 게이트 라인(101)과 전기적으로 절연된다. 본 발명에 따른 한 실시예로는 차지 제어 라인(301)은 후단 화소 행에 연결된 게이트 라인(102)과 전기적으로 연결된다. 후단 화소행의 게이트 턴온(turn on) 시간은 상기 게이트 라인(101)과 턴온 되는 시간이 일부 중첩된다. 이를 통해 표시 장치의 시인성을 향상시킬 수 있다.

제1 및 제2 서브화소(501, 502)의 구동은 다음과 같다. 게이트 라인(101)에 게이트 턴온 전압이 제공되는 경우, 단위 화소의 제 1 및 제 2 서브 화소(501, 502)에 전하가 차징된다. 이어서, 후단 게이트 라인(102)에 게이트 턴온 전압이 제공되는 경우, 복수의 차지 제어 라인(301)에도 게이트 턴온 전압이 제공되어 제 1 또는 제 2 서브 화소(501, 502) 중 적어도 어느 하나의 서브 화소의 전하량을 변화시킨다. 본 실시예에서는 제 2 서브 화소(502)의 전하 차징 량을 감소시켜 시인성을 향상시킨다. 상기 실시예에서는 차지 제어 라인(301)은 후단의 게이트 라인(102)에 접속되는 것으로 하였으나, 이에 한정되지 않고, 별도의 독립적인 신호를 차지 제어 라인에 공급하여, 독립적으로 차지 제어 라인을 제어할 수도 있다.

도 2를 참조하면, 제 1 서브 화소 전극(510)과 제 2 서브 화소 전극(520, 530)은 각각 전극의 일부가 V 자 형상을 이루고 있으며, 서로 마주보도록 배치되어 있다. 본 실시예에서, 제1 서브화소(501)은 하나의 제1 서브 화소전극(510)을 포함하고, 제2 서브화소(502)는 두 개의 제2 서브화소전극(520, 530)을 포함한다. 이 때, 제1 서브화소(501) 및 제2 서브화소(502)가 다양한 숫자의 서브화소전극들을 포함할 수도 있다.

각 서브 화소전극을 제어하기 위한 제 1 박막 트랜지스터(601) 및 제 2 박막 트랜지스터(602)는 서브 화소전극들이 마주보고 있는 빈 공간에 배치 되어 있다. 예를 들어, 제1 박막 트랜지스터(601) 및 제2 박막 트랜지스터(602)는 서로 마주보고 있는 제1 서브화소(510)와 제2 서브화소(520)의 사이에 배치된다.

게이트 라인(101)은 서브 화소 전극들(510, 520, 530) 사이를 관통하며, 각각의 서브 화소 전극(510, 520, 530)으로부터 이격되어 서로 오버랩되지 않도록 배치되어 있다. 예를 들어, 게이트 라인(101)은 제1 서브화소(510)와 제2 서브화소(520)의 사이를 관통한다. 이는 고해상도에 따른 게이트 라인의 부하 증가를 감소시키기 위한 배치 방법일 수 있다.

유지 전극 라인(도 1의 401)은 제1 유지 전극 라인(401a) 및 제2 유지 전극 라인(401b)을 포함하고, 서브 화소 전극(510, 520, 530)의 일부와 오버랩되어, 유지 커패시터(Cst1, Cst2, Cst3)를 형성하고 있다. 예를 들어, 제1 유지전극 라인(401a) 및 제1 연장패턴(401a)이 제1 서브화소전극(510)의 일부와 오버랩되어 제1 유지 캐패시터(Cst1)를 형성한다. 제2 유지전극라인(401b)에서 연장된 제2 연장패턴(401b)의 일부가 제2 서브화소전극(520)과 오버랩되어 제2 유지 캐패시터(Cst2)를 형성한다. 제2 유지전극라인(401b) 및 제2 연장패턴(401b)의 일부가 제3 서브화소전극(530)과 오버랩되어 제3 유지 캐패시터(Cst3)를 형성한다.

본 실시예에서, 제 1 서브 화소 전극(510)과 제 2 서브 화소 전극(520, 530) 과 제 1 데이터 라인 (201) 및 제 2 데이터 라인(202) 사이의 기생 축전 용량을 동일하게 형성 시킴으로써, 수직 크로스토크를 최소화 할 수 있도록 하고 있다.

도 3은 도 2 의 I-I선에 따라 자른 단면도이다.

도 2 및 도 3을 참조하면, 본 실시예에 따른 액정 표시 장치는 도메인 제어부(900)를 포함하는 제 1 기판(1000)과 이에 대향하여 배치되는 제 2 기판(2000)과, 이들 두 기판 사이에 마련된 액정(30)을 포함한다.

상하부 기판들(1000, 2000)의 표면은 액정(30)의 배향을 위해 배향막(미도시)을 설치하여 액정 분자를 배향시킬 수 있다. 이때 액정(30)의 분자 배향은 각 기판에 대하여 수직이 되도록 하는 수직 배향 모드일 수도 있다. 또한 수직 배향이 아닐 수도 있어 특별히 한정되지 않는다.

제 1 기판(1000)은 투광성 절연 기판(20), 블랙 매트릭스(910), 컬러 필터(920), 오버코팅층(930) 및 공통전극(940)을 포함한다.

투광성 절연 기판(20)은 유리 또는 투광성 플라스틱을 사용할 수 있다.

블랙 매트릭스(910)는 투광성 절연 기판(20) 상에 배치되어 액정을 제어할 수 없는 영역을 투과하는 광을 차단한다. 예를 들어, 블랙 매트릭스(910)는 제2 기판(2000)의 제1 및 제2 박막 트랜지스터(601, 602), 게이트 라인(101), 제1 및 제2 데이터 라인(201, 202)에 대응된다.

제1 박막 트랜지스터(601)은 제1 게이트 전극(611), 제1 게이트 전극(611) 상에 배치되는 제1 반도체 패턴(613), 제1 반도체 패턴(613) 상에 배치되는 제1 오믹 콘택층(615), 제1 오믹 콘택층(615) 상에 배치되는 제1 소오스 전극(631), 및 제1 소오스 전극(631)에 이격되고 제1 오믹 콘택층(615) 상에 배치되는 제1 드레인 전극(651)을 포함한다.

제2 박막 트랜지스터(602)은 제2 게이트 전극(621), 제2 게이트 전극(621) 상에 배치되는 제2 반도체 패턴(623), 제2 반도체 패턴(623) 상에 배치되는 제2 오믹 콘택층(625), 제2 오믹 콘택층(625) 상에 배치되는 제2 소오스 전극(641), 및 제2 소오스 전극(641)에 이격되고 제2 오믹 콘택층(625) 상에 배치되는 제2 드레인 전극(661)을 포함한다.

제1 게이트 전극(611), 제2 게이트 전극(621) 및 게이트 라인(101)은 게이트 절연막(612)에 의해 커버된다.

컬러 필터(920)는 화소 영역(PA)에 대응되는 투광성 절연기판(20) 상에 형성되어 백색광을 컬러광으로 변환시킨다.

오버코팅층(930)은 블랙 매트릭스(910) 및 컬러필터(920) 상에 형성되어 제1 기판(1000)의 표면을 평탄화시킨다. 다른 실시예에서, 오버코팅층(930)이 생략될 수도 있다.

공통전극(940)은 오버코팅층(930) 상에 형성되어 제1 및 제2 서브 화소 전극(510, 520, 530)과의 사이에 전계를 형성하여 액정(30)을 배열한다. 본 실시예에서, 공통전극(940)의 일부가 패터닝되어 도메인 제어부(900)를 형성한다. 도메인 제어부(900)는 제 1 및 제 2 서브 화소 전극(510, 520, 530)의 사이에 형성된 절개부(OP1, OP2)에 대응하여 V형상을 갖는다.

공통전극(940)의 도메인 제어부(900) 및 제1 및 제2 서브 화소 전극(510, 520, 530) 사이의 절개부(OP1, OP2)에 의해, 상기 전계가 부분적으로 변경되어 액정(30)이 재배열된다. 따라서, 재배열된 액정(30)에 의해 다중 도메인이 형성된다. 본 실시예에서, 도메인 제어부(900)와 절개부(OP1, OP2)는 서로 엇갈리게 배열되어, 상기 다중 도메인이 용이하게 형성된다. 상기 다중 도메인에 의해 액정 표시 장치의 시야각이 향상된다.

제 2 기판(2000)은 투광성 절연 기판(10)을 구비한다. 투광성 절연 기판(10)으로 유리 또는 투광성 플라스틱을 사용할 수 있다. 제 2 기판(2000) 상에는 복수의 게이트 라인(101)과 복수의 제 1 데이터 라인 및 제 2 데이터 라인(201, 202)이 형성된다. 제1 및 제2 데이터 라인(201, 202)은 게이트 라인(101)과 교차한다. 제 1 및 제 2 데이터 라인(201, 202)은 일 화소 열의 좌측과 우측에 인접하여 위치된다.

제 1 및 제 2 데이터 라인(201, 202) 일부가 돌출하여 제 1 및 제 2 박막 트랜지스터(601, 602)의 제 1 및 제 2 소스 단자(631, 641)를 이룬다. 도면에서는 직선형의 제 1 및 제 2 데이터 라인(201, 202)을 도시하였으나, 이에 한정되지 않고, 굴곡을 가지는 직선 또는 곡선형 등으로 만들어 질 수 있다.

제 2 기판(2000)은 제 1 내지 제 3 화소 커패시터(Clc1, Clc2, Clc3)와 제 1 내지 제 3 유지 커패시터(Cst1, Cst2, Cst3)의 일 전극 단자로 사용되는 제 1 및 제 2 서브 화소 전극(510, 520, 530)을 구비한다.

제 1 및 제 2 서브 화소 전극(510, 520, 530)은 인듐-틴-옥사이드(Indium Tin Oxide:ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide: IZO) 등과 같이 투명 한 도전 물질로 제작된다.

제 1 및 제 2 서브 화소 전극(510, 520, 530)은 단위 화소 영역(PA) 내에 형성된다. 제 1 및 제 2 서브 화소 전극(510, 520, 530)은 절개부(OP1, OP2)에 의해 이격 된다. 예를 들어, 제1 서브화소 전극(510)과 제2 서브 화소 전극(520, 530)은 제1 절개부(OP1)에 의해 이격되고, 제2 서브 화소 전극들(520, 530)의 사이에는 제2 절개부(OP2)가 형성된다.

도 2 및 도 3에 도시된 바와 같이 제 1 및 제2 서브 화소 전극(510, 520, 530)은 일부가 각각 V 자형 모양을 가지며, 제1 서브 화소 전극(510)은 서로 다른 전압을 갖게 되는 제2 서브 화소 전극(520, 530)과 서로 마주보도록 배치하게 된다.

서로 마주보는 제1 서브 화소 전극(510)과 제2 서브 화소 전극(520, 530)의 사이에 제1 절개부(OP1)에 대응되는 빈 공간이 생기며, 그 빈 공간에 상기 제 1 박막 트랜지스터(601)와 제 2 박막 트랜지스터(602)를 배치하는 것이 가능하다.

이와 같이 배치를 통하여, 제 1 및 제 2 박막 트랜지스터(601, 602)와 각각의 서브 화소 전극(510, 520, 530)은 서로 이격되어 오버랩되지 않도록 배치하는 것이 가능하다. 이와 같은 배치를 통하여, 박막 트랜지스터(601, 602)와 서브 화소 전극 (510, 520) 사이에 발생하는 기생 용량을 작게 만들 수 있다.

또한, 게이트 라인(101)과 화소 전극(510, 520, 530)을 이격시켜서 서로 오버랩되지 않도록 배치함으로써, 화소 전극(510, 520, 530)에 미치는 게이트 라인(101)에서 발생하는 전기장의 영향으로 인한 화소 전극(510, 520, 530)에 걸리는 킥백(Kickback) 전압의 영향을 줄일 수 있게 된다.

상기의 실시예는 데이터 라인(101)과 화소 전극(510, 520, 530) 사이의 보호 절연막(550)으로 유기막을 사용하지 않고 무기 절연막을 사용하는 경우에 특히 효과적이다.

상기 도 2에 예시한, 실시예를 따르면, 유지 커패시턴스(Cst1, Cst2, Cst3)를 형성하기 위한 유지 전극 라인(401, 402)과 제 1 데이터 라인(201), 제 2 데이터 라인(202) 및 제 1 및 제 2 서브 화소 전극(510, 520, 530) 간의 관계를 화소 영역(PA)의 중심선(CL)을 기준으로 좌우 동일하게 형성함으로써, 기생 용량 차이를 줄일 수 있고, 데이터 라인과 화소 전극 사이의 기생 용량 차이에 의해 발생하는 수직 크로스토크를 억제할 수 있도록 한다. 또한, 액정 표시 장치 내에 형성된 다중 도메인이 화소 영역(PA)의 중심선(CL)을 기준으로 좌우 동일하게 형성되어, 시야각에 따른 좌우 방향에서의 영상이 동일해진다. 따라서, 액정 표시 장치의 화질이 향상된다.

도 4는 본 발명의 실시예 2에 따른 액정 표시 장치의 평면도이다. 상기 실시예 2에서, 유지 전극 라인(411a, 411b)을 제외한 나머지 구성요소들은 실시예 1과 동일하므로 중복되는 설명은 생략한다.

유지 전극 라인(411a, 411b)은 제 1 기판(도 3의 1000)에 형성된 도메인 제어부(900)의 형상을 따라, 계단형으로 형성할 수 있다. 본 실시예에서, 도메인 제어부(900)는 노치(901)를 포함하여 액정 표시 장치의 시야각 균일성이 향상된다.

상기 액정 표시 장치는 도메인 제어부의 형상을 따라 계단형으로 형성된 유 지 전극 라인(411a, 411b)을 포함하여, 유지 전극 라인(411a, 411b)에 의한 전기장에 의한 왜곡현상을 감소시켜, 우수한 표시 품질을 제공할 수 있다.

상술한 바와 같이, 본 발명은 제 1 서브 화소 전극과 제 2 서브 화소 전극에 전압을 달리 인가함으로써 시인성을 향상 시킬 수 있고, 유지 커패시턴스를 형성하기 위한 유지 전극 라인과 제 1 데이터 라인, 제 2 데이터 라인 및 제 1 및 제 2 서브 화소 전극 간의 관계를 좌우 동일하게 형성함으로써, 기생 용량 차이를 줄일 수 있고, 데이터 라인과 화소 전극 사이의 기생 용량 차이에 의해 발생하는 수직 크로스토크를 억제할 수 있도록 한다. 또한, 해상도가 높아짐에 따라 높아지는 게이트 라인에 발생하는 커패시턴스를 최소화 할 수 있는 화소 구조를 제공함으로써, 향상된 표시 품질을 가지는 액정 표시 장치를 제공할 수 있다.

도 1은 본 발명의 실시예 1에 따른 액정 표시 장치의 회로도이다.

도 2는 상기 도 1에 도시된 액정 표시 장치의 평면도이다.

도 3은 도 2 의 I-I선에 따라 자른 단면도이다.

도 4는 본 발명의 실시예 2에 따른 액정 표시 장치의 평면도이다.

<도면의 주요 부분에 대한 부호의 설명>

101, 102: 게이트 라인 10, 20: 기판

201: 제 1 데이터 라인 202: 제 2 데이터 라인

301: 홀수번째 차지 제어 라인 302: 짝수번째 차지 제어 라인

401, 402, 403: 유지 라인

500, 500a, 500b: 단위 화소, 501, 502: 서브 화소

510, 520, 530: 서브 화소 전극 800: 차지 제어 전극

601, 602, 701: 박막 트랜지스터 900: 도메인 제어부

Claims (20)

1. 일부가 V자형 모양을 가지고 서로 마주보도록 배치되는 제1 및 제2 서브 화소 전극을 포함하고, 매트릭스 형태로 배치된 복수의 단위 화소들;

   상기 매트릭스의 행 방향으로 연장되고 상기 화소들 중에서 상기 행 방향으로 배열된 화소들에 연결된 게이트 라인;

   상기 행 방향으로 연장되어 상기 행 방향으로 배열된 상기 화소들과 연결된 유지 전극 라인;

   상기 행 방향으로 연장되고 상기 행 방향으로 배열된 상기 화소들에 연결된 차지 제어 라인; 및

   상기 매트릭스의 열 방향으로 연장되고 상기 화소들 중에서 상기 열 방향으로 인접하는 화소들에 연결된 제 1 및 제 2 데이터 라인을 포함하는 표시 기판.
2. 제 1 항에 있어서, 상기 제 1 및 2 서브 화소 전극을 각각 상기 게이트 라인 및 상기 제 1 또는 제 2 데이터 라인과 각각 전기적으로 연결시키는 제 1 및 제 2 박막 트랜지스터 소자를 더 포함하는 표시 기판.
3. 제 2 항에 있어서, 상기 제 2 박막 트랜지스터의 드레인 전극과 연결된 소스 전극, 상기 유지 전극 라인과 연결된 드레인 전극, 및 차지 제어 라인에 의하여 제어되는 게이트 전극을 포함하는 제 3 박막 트랜지스터를 더 포함하는 표시 기판.
4. 제 3 항에 있어서, 상기 차지 제어 라인은 후단의 게이트 라인인 것을 포함하는 표시 기판.
5. 제 3 항에 있어서, 상기 차지 제어 라인은 상기 단위 화소의 최상단에 위치하는 표시 기판.
6. 제 3 항에 있어서, 상기 제 1, 제 2 박막 트랜지스터는 상기 제 1 및 제 2 서브 화소 전극이 마주 보는 빈 공간에 배치된 표시 기판.
7. 제 3 항에 있어서, 상기 제 1, 제 2, 제 3 의 박막 트랜지스터는 상기 제1 및 제2 서브 화소 전극과 이격된 표시 기판.
8. 제 3 항에 있어서, 상기 게이트 라인은 제 1 및 제 2 서브 화소 전극과 이격된 표시 기판.
9. 제 1 항에 있어서, 복수의 유지 전극 라인들을 더 포함하고, 상기 제1 및 제2 서브 화소 전극은 각각 독립적으로 상기 유지 전극 라인들에 전기적으로 연결되는 표시 기판.
10. 도메인 제어부를 포함하는 제 1 기판;

    상기 제 1 기판에 대응하는 제 2 기판;

    상기 제 2 기판에 있어서,

    일부가 V자형 모양을 가지고 서로 마주보도록 배치되는 제1 및 제2 서브 화소 전극을 포함하고, 매트릭스 형태로 배치된 복수의 단위 화소들;

    상기 매트릭스의 행 방향으로 연장되고 상기 화소들 중에서 상기 행 방향으로 배열된 화소들에 연결된 게이트 라인;

    상기 행 방향으로 연장되어 상기 행 방향으로 배열된 상기 화소들과 연결된 유지 전극 라인;

    상기 행 방향으로 연장되고 상기 행 방향으로 배열된 상기 화소들에 연결된 차지 제어 라인; 및

    상기 매트릭스의 열 방향으로 연장되고 상기 화소들 중에서 상기 열 방향으로 인접하는 화소들에 연결된 제 1 및 제 2 데이터 라인을 포함하고,

    상기 제 1 기판과 상기 제 2 기판 사이에 봉입된 액정을 포함하는 액정 표시 장치.
11. 제 10 항에 있어서, 상기 제 1 및 2 서브 화소 전극을 각각 상기 게이트 라인 및 상기 제 1 또는 제 2 데이터 라인과 각각 전기적으로 연결시키는 제 1 및 제 2 박막 트랜지스터 소자를 더 포함하는 액정 표시 장치.
12. 제 11 항에 있어서, 상기 제2 기판이 상기 제 2 박막 트랜지스터의 드레인 전극과 연결된 소스 전극, 상기 유지 전극 라인과 연결된 드레인 전극, 및 차지 제어 라인에 의하여 제어되는 게이트 전극을 포함하는 제 3 박막 트랜지스터를 더 포함하는 액정 표시 장치.
13. 제 12 항에 있어서, 상기 차지 제어 라인은 후단의 게이트 라인인 것을 포함하는 액정 표시 장치.
14. 제 12 항에 있어서, 상기 차지 제어 라인은 상기 단위 화소의 최상단에 위치하는 액정 표시 장치.
15. 제 12 항에 있어서, 상기 제 1, 제 2 박막 트랜지스터는 상기 제 1 및 제 2 서브 화소가 마주 보는 빈 공간에 배치된 액정 표시 장치.
16. 제 12 항에 있어서, 상기 제 1, 제 2, 제 3 의 박막 트랜지스터는 상기 제1 및 제2 서브 화소 전극과 이격된 액정 표시 장치.
17. 제 12 항에 있어서, 상기 게이트 라인은 화소 전극과 이격된 액정 표시 장치.
18. 제 10 항에 있어서, 복수의 유지 전극 라인들을 더 포함하고, 상기 제1 및 제2 서브 화소 전극은 각각 독립적으로 상기 유지 전극 라인들에 전기적으로 연결되는 액정 표시 장치.
19. 제 18 항에 있어서, 상기 유지 전극 라인은 상기 화소 내부에서, 상기 제 1 기판 상의 도메인 제어부를 따라 계단 모양으로 각각 형성되는 액정 표시 장치.
20. 제 10 항에 있어서, 상기 단위 화소들 중에서 홀수행 화소는 상기 제 1 데이터 라인에 연결되고, 상기 단위 화소들 중에서 짝수행 화소는 상기 제 2 데이터 라인에 연결되는 액정 표시 장치.

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