KR101961145B1 - 표시 장치 - Google Patents

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Abstract

표시 장치의 화소들 각각은, 대응하는 제1 게이트 라인 및 대응하는 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제1 화소 전극을 포함하는 제1 서브 화소, 대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터에 연결된 제2 화소 전극을 포함하는 제2 서브 화소, 및 상기 대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제3 트랜지스터, 상기 대응하는 제2 게이트 라인에 연결되며 스토리지 전압을 제공받는 제4 트랜지스터, 및 상기 제3 및 제4 트랜지스터들에 공통으로 연결된 제3 화소 전극을 포함하는 제3 서브 화소를 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 측면 시인성을 향상시키고 컬러 왜곡을 개선할 수 있는 표시 장치에 관한 것이다.
표시 장치는 복수의 화소들에 대응되는 복수의 화소 전극들을 포함하는 제1 기판, 제1 기판과 마주보며 공통 전극이 형성된 제2 기판, 및 제1 기판과 제2 기판 사이에 개재된 액정층을 포함한다. 화소 전극들에 인가되는 데이터 전압과 공통 전극에 인가되는 공통 전압에 의해 형성된 전기장에 의해 액정층의 액정들의 배열이 변화된다. 변화된 액정들의 배열에 따라서 광 투과율이 조절되어 영상이 표시된다.
표시 장치는 다른 표시장치에 비해 낮은 시야각 성능을 갖는다. 측면 시인성이 정면 시인성에 가까워져야 시야각 성능이 개선될 수 있다. 시야각 문제를 개선하기 위해 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 등의 구동방식이 개발되었다.
이 중 S-PVA 모드 표시 장치의 화소들은 각각 두 개의 서브 화소들을 포함한다. 두 개의 서브 화소들에 서로 다른 데이터 전압들이 인가된다. 두 개의 서브 화소들은 서로 다른 화소 전압이 충전됨으로써 서로 다른 휘도 값을 갖는다. 표시 장치를 바라보는 사람의 눈은 두 개의 데이터 전압들의 중간값을 인식한다. 따라서, 중간 계조 이하에서 감마커브의 왜곡에 의해 발생되는 측면 시야각의 저하가 방지될 수 있다. 즉, 두 개의 서브 화소들이 서로 다른 화소 전압을 갖도록 충전됨으로써, 표시 장치의 측면 시인성이 개선될 수 있다.
본 발명의 목적은 측면 시인성을 향상시키고 컬러 왜곡을 개선할 수 있는 표시 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는, 제1 게이트 라인들, 제2 게이트 라인들, 및 데이터 라인들에 대응되게 연결되며 매트릭스 형태로 배열되는 복수의 화소들을 포함하는 표시 패널을 포함하고, 상기 복수의 화소들 각각은, 대응하는 제1 게이트 라인 및 대응하는 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제1 화소 전극을 포함하는 제1 서브 화소, 대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터에 연결된 제2 화소 전극을 포함하는 제2 서브 화소, 및 상기 대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제3 트랜지스터, 상기 대응하는 제2 게이트 라인에 연결되며 스토리지 전압을 제공받는 제4 트랜지스터, 및 상기 제3 및 제4 트랜지스터들에 공통으로 연결된 제3 화소 전극을 포함하는 제3 서브 화소를 포함한다.
상기 제1 트랜지스터는 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되고, 상기 제2, 제3, 및 제4 트랜지스터들은 상기 제2 화소 전극 및 상기 제3 화소 전극 사이에 배치된다.
상기 대응하는 제1 및 제2 게이트 라인들과 평행하게 연장되는 제1 , 제2, 및 제3 스토리지 라인들, 상기 제1 스토리지 라인과 교차하는 방향으로 분기되어 서로 이격되어 연장된 제1 및 제2 분기 전극들, 상기 제2 스토리지 라인과 교차하는 방향으로 분기되어 서로 이격되어 연장된 제3 및 제4 분기 전극들, 및 상기 제3 스토리지 라인과 교차하는 방향으로 분기되어 서로 이격되어 연장된 제5 및 제6 분기 전극들을 더 포함하고, 상기 제4 트랜지스터는 상기 제4 분기 전극에 연결되어 상기 스토리지 전압을 제공받는다.
상기 제1 화소 전극은 상기 제1 스토리지 라인, 및 상기 제1 및 제2 분기 전극들과 부분적으로 오버랩되고, 상기 제2 화소 전극은 상기 제2 스토리지 라인, 및 상기 제3 및 제4 분기 전극들과 부분적으로 오버랩되고, 상기 제3 화소 전극은 상기 제3 스토리지 라인, 및 상기 제5 및 제6 분기 전극들과 부분적으로 오버랩된다.
공통 전압을 인가받으며, 상기 제1 화소 전극, 상기 제2 화소 전극, 및 상기 제3 화소 전극과 마주하도록 구비되는 공통 전극을 더 포함하고, 상기 제1 서브 화소는 상기 제1 화소 전극과 상기 공통 전극에 의해 형성되는 제1 커패시터를 더 포함하고, 상기 제2 서브 화소는 상기 제2 화소 전극과 상기 공통 전극에 의해 형성되는 제2 커패시터를 더 포함하고, 상기 제3 서브 화소는 상기 제3 화소 전극과 상기 공통 전극에 의해 형성되는 제3 커패시터를 더 포함한다.
상기 제1 트랜지스터는 상기 대응하는 제1 게이트 라인을 통해 제공된 제1 게이트 신호에 응답하여 상기 대응하는 데이터 라인을 통해 제공된 제1 데이터 전압을 상기 제1 커패시터에 제공하고, 상기 제2 트랜지스터는 상기 대응하는 제2 게이트 라인을 통해 제공된 제2 게이트 신호에 응답하여 상기 대응하는 데이터 라인을 통해 제공되고, 상기 제1 데이터 전압보다 작은 크기를 갖는 제2 데이터 전압을 상기 제2 커패시터에 제공하고, 상기 제3 및 제4 트랜지스터들은 상기 대응하는 제2 게이트 라인을 통해 제공된 상기 제2 게이트 신호에 응답하여 상기 대응하는 데이터 라인을 통해 제공된 상기 제2 데이터 전압과 상기 제4 분기 전극을 통해 제공되는 상기 스토리지 전압을 상기 제3 커패시터에 제공한다.
상기 제1 커패시터에는 상기 제1 데이터 전압에 대응되는 제1 화소 전압이 충전되고, 상기 제2 커패시터에는 상기 제2 데이터 전압에 대응되는 제2 화소 전압이 충전되고, 상기 제3 커패시터에는 상기 제2 데이터 전압보다 작고 상기 스토리지 전압보다 큰 전압에 대응되는 제3 화소 전압이 충전된다.
상기 제3 화소 전압에 대응되는 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이의 노드 전압은 Vlow=Vcst(R2/(R1+R2))+VD2(R2/(R1+R2)) (이때, Vlow는 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이의 노드 전압, Vcst는 상기 스토리지 전압, VD2는 상기 제2 데이터 전압, R1은 상기 제3 트랜지스터의 턴 온시 저항상태의 저항값, R2는 상기 제4 트랜지스터의 턴 온시 저항 상태의 저항값이다.)을 만족하는 전압 값을 갖는다.
상기 제1, 제2, 및 제3 화소 전압들의 전압비는 1 : 0.75 내지 0.9 : 0.65 내지 0.75 이고, 상기 제1, 제2, 및 제3 화소 전극들의 면적비는 1 : 1.5 내지 2.5 : 4 내지 6 이다.
상기 제1 트랜지스터는, 상기 대응하는 제1 게이트 라인으로부터 분기된 제1 게이트 전극, 상기 대응하는 데이터 라인으로부터 분기된 제1 소스 전극, 및 상기 제1 화소 전극으로부터 분기된 제1 연결 전극에 전기적으로 연결된 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는, 상기 대응하는 제2 게이트 라인으로부터 분기된 제2 게이트 전극, 상기 대응하는 데이터 라인으로부터 분기된 제2 소스 전극, 및 상기 제2 화소 전극으로부터 분기된 제2 연결 전극에 전기적으로 연결된 제2 드레인 전극을 포함하고, 상기 제3 트랜지스터는, 상기 대응하는 제2 게이트 라인으로부터 분기된 제3 게이트 전극, 상기 대응하는 데이터 라인으로부터 분기된 제3 소스 전극, 및 상기 제3 화소 전극으로부터 분기된 제3 연결 전극에 전기적으로 연결된 제3 드레인 전극을 포함하고, 상기 제4 트랜지스터는, 상기 대응하는 제2 게이트 라인으로부터 분기된 제4 게이트 전극, 상기 제4 분기 전극과 전기적으로 연결된 제4 소스 전극, 및 상기 제3 드레인 전극으로부터 연장되고, 상기 제3 연결 전극에 전기적으로 연결된 제4 드레인 전극을 포함한다.
상기 제1 트랜지스터의 크기는 상기 제2 트랜지스터의 크기보다 크고, 상기 제2 트랜지스터의 크기는 상기 제3 트랜지스터의 크기보다 크거나 같고, 상기 제4 트랜지스터의 크기는 상기 제3 트랜지스터의 크기보다 작다.
상기 제1 화소 전극의 면적은 상기 제2 화소 전극의 면적보다 작고, 상기 제2 화소 전극의 면적은 상기 제3 화소 전극의 면적보다 작다.
상기 제1, 제2, 및 제3 화소 전극들 각각은, 십자 형상으로 구성되어 대응하는 화소를 복수의 도메인들으로 구획하는 줄기부, 상기 줄기부로부터 방사형으로 돌출되어 연장된 복수의 가지부들, 및 상기 복수의 가지부들 사이에 형성되는 복수의 미세 슬릿들을 포함하고, 상기 복수의 가지부들은 상기 줄기부에 의해 구획된 상기 각각의 도메인 내에서 서로 평행하게 연장되며 상기 각각의 도메인마다 서로 다른 방향으로 연장된다.
본 발명의 표시 장치는 측면 시인성을 향상시키고 컬러 왜곡을 개선할 수 있다.
또한, 본 발명의 표시 장치는 2차원 영상 및 3차원 영상을 구현할 수 있다.
도 1 및 도 2는 본 발명의 실시 예에 따른 표시 장치의 블록도이다.
도 3은 도 1에 도시된 화소의 레이아웃이다.
도 4는 도 3에 도시된 I-I'선의 단면도이다.
도 5는 도 3에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 6은 도 1에 도시된 화소의 다른 실시 예에 따른 레이아웃이다.
도 7은 도 6에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 8은 도 1에 도시된 화소의 등가 회로도이다.
도 9는 도 8에 도시된 제3 및 제4 트랜지스터들의 저항 성분을 표시한 도면이다.
도 10은 도 8에 도시된 화소에 충전되는 화소 전압 레벨을 도시한 도면이다.
도 11은 본 발명의 실시 예에 따른 제1, 제2, 및 제3 화소 전극들의 면적비가 1:2:4이고, 제1, 제2, 및 제3 서브 화소들의 전압 비가 1:0.8:0.65일 경우 정면 및 측면 감마 곡선을 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 제1, 제2, 및 제3 화소 전극들의 면적비가 1:2:5일 경우, 제1, 제2, 및 제3 서브 화소들의 전압비의 변화에 따른 정면 및 측면 감마 곡선을 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 제1, 제2, 및 제3 화소 전극들의 면적비가 1:2:6일 경우, 제1, 제2, 및 제3 서브 화소들의 전압비의 변화에 따른 정면 및 측면 감마 곡선을 보여주는 도면이다.
도 14는 2D 모드로 동작하는 본 발명의 실시 예에 따른 표시 장치의 화소 상태를 도시한 도면이다.
도 15는 3D 모드로 동작하는 본 발명의 실시 예에 따른 표시 장치의 화소 상태를 도시한 도면이다.
도 16은 3D 모드에서 표시 장치의 동작 상태를 개략적으로 보여주는 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1 및 도 2는 본 발명의 실시 예에 따른 표시 장치의 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 게이트 구동부(130), 데이터 구동부(140), 제1 편광 필름(10), 제2 편광 필름(20), 패턴 리타더(30), 및 편광 안경(40)을 포함한다.
표시 패널(110)은 복수의 게이트 라인들(GL1~GLn), 게이트 라인들(GL1~GLn)과 절연되어 교차하는 복수의 데이터 라인들(DL1~DLm), 및 게이트 라인들(GL1~GLn)과 데이터 라인들(DL1~DLm)이 교차하는 영역에 형성된 복수의 화소들(PX11~PXnm)을 포함한다. 화소들(PX11~PXnm)은 매트릭스 형태로 배열된다. n 및 m 은 0보다 큰 정수이다.
화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn)과 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 구체적으로 각각의 화소(PX11~PXnm)는 게이트 라인들(GL1~GLn) 중 대응하는 한 쌍의 게이트 라인들 및 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 이하 한 쌍의 게이트 라인들은 제1 게이트 라인 및 제2 게이트 라인으로 정의된다.
게이트 라인들(GL1~GLn)은 게이트 구동부(130)에 연결되어 순차적인 게이트 신호들을 수신할 수 있다. 데이터 라인들(DL1~DLm)은 데이터 구동부(140)에 연결되어 아날로그 형태의 데이터 전압들을 수신할 수 있다.
타이밍 컨트롤러(120)는 외부(예를 들어, 시스템 보드)로부터 영상 신호들(RGB), 모드 신호(MODE), 및 제어 신호(CS)를 수신한다. 도 1에 도시되지 않았으나, 제어 신호(CS)는 수평 동기 신호, 수직 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 포함할 수 있다. 모드 신호(MODE)는 2D 모드 신호 및 3D모드 신호를 포함할 수 있다. 영상 신호들(RGB)은 2D 영상 신호들(또는 2차원 영상 신호들) 및 3D 영상 신호들(또는 3차원 영상 신호들)을 포함할 수 있다.
타이밍 컨트롤러(120)는 데이터 구동부(140)와의 인터페이스 사양에 맞도록 영상 신호들(RGB)의 데이터 포맷을 변환한다. 타이밍 컨트롤러(120)는 데이터 포맷이 변환된 영상 신호들(R'G'B)을 데이터 구동부(140)에 제공한다.
타이밍 컨트롤러(120)는 모드 신호(MODE)에 응답하여 2D 모드 또는 3D 모드로 데이터 구동부(140)를 제어한다. 모드 신호(MODE)가 2D 모드 신호일 경우, 타이밍 컨트롤러(120)는 외부로부터 제공된 2D 영상 신호들의 데이터 포맷을 변환하여 데이터 구동부(140)에 제공한다. 모드 신호(MODE)가 3D 모드 신호일 경우, 타이밍 컨트롤러(120)는 외부로부터 제공된 3D 영상 신호들의 데이터 포맷을 변환한다. 타이밍 컨트롤러(120)는 3D 영상 신호들을 좌안 영상 신호와 우안 영상 신호로 분리한다. 타이밍 컨트롤러(120)는 분리된 좌안 영상 신호와 우안 영상 신호를 1 수평 라인분씩 교대로 데이터 구동부(140)에 제공한다. 모드 신호(MODE)가 3D 모드 신호일 경우, 타이밍 컨트롤러(120)는 내부에 저장된 블랙 계조에 대응되는 블랙 데이터를 데이터 구동부(140)에 제공할 수 있다.
타이밍 컨트롤러(120)는 외부로부터 제공된 제어 신호(CS)에 응답하여 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성한다. 게이트 제어신호(GCS)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 제어 신호이다. 데이터 제어신호(DCS)는 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 제어신호이다. 도 1에 도시되지 않았으나, 데이터 제어신호(DCS)는 래치 신호, 수평 시작 신호, 극성 제어신호, 및 클럭 신호 등을 포함할 수 있다. 게이트 제어신호(GCS)는 수직 시작 신호, 게이트 클럭 신호, 및 출력 인에이블 신호 등을 포함할 수 있다. 타이밍 컨트롤러(120)는 게이트 제어신호(GCS)를 게이트 구동부(130)에 제공한다. 타이밍 컨트롤러(120)는 데이터 제어신호(DCS)를 데이터 구동부(140)에 제공한다.
게이트 구동부(130)는 게이트 제어신호(GCS)에 응답해서 게이트 신호들을 출력한다. 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 순차적으로 그리고 행 단위로 화소들(PX11~PXnm)에 인가된다. 따라서, 화소들(PX11~PXnm)은 행 단위로 구동될 수 있다. 게이트 신호들은 제1 게이트 신호 및 제2 게이트 신호를 포함할 수 있다. 제1 게이트 신호들은 제1 게이트 라인들을 통해 화소들(PX11~PXnm)에 인가되고, 제2 게이트 신호들은 제2 게이트 라인들을 통해 화소들(PX11~PXnm)에 인가된다. 게이트 구동부(130)는 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 표시 패널(110)의 좌측면 또는 우측면에 실장될 수 있다
데이터 구동부(140)는 데이터 제어신호(DCS)에 응답하여 영상 신호들(R'G'B')을 데이터 전압들로 변환하여 출력한다. 데이터 전압들은 대응하는 데이터 라인들(DL1~DLm)을 통해 화소들(PX11~PXnm)에 인가된다. 데이터 전압들은 제1 데이터 전압 및 제1 데이터 전압보다 작은 크기를 갖는 제2 데이터 전압을 포함할 수 있다. 데이터 구동부(140)는 칩 형태로 형성되어 표시 패널(110)의 상부 또는 하부에 인접하도록 배치되어 표시 패널(110)의 상부 또는 하부 영역에 연결될 수 있다.
각각의 화소(PX11~PXnm)는 대응하는 제1 게이트 라인을 통해 제공된 제1 게이트 신호에 응답하여 제1 데이터 전압을 제공받는다. 또한, 각각의 화소(PX11~PXnm)는 대응하는 제2 게이트 라인을 통해 제공된 제2 게이트 신호에 응답하여 제2 데이터 전압을 제공받는다.
화소들(PX11~PXnm)은 각각 제1 데이터 전압에 대응되는 제1 화소 전압이 충전되는 제1 서브 화소, 제2 데이터 전압에 대응되는 제2 화소 전압이 충전되는 제2 서브 화소, 및 제2 화소 전압보다 작은 크기를 갖는 제3 화소 전압이 충전되는 제3 서브 화소를 포함한다. 제1 내지 제3 서브 화소들은 서로 다른 전압 크기를 갖는 제1 내지 제3 화소 전압들로 충전되므로, 제1 내지 제3 서브 화소들은 서로 다른 계조를 표현할 수 있다.
도시하지 않았으나, 표시 패널(110)의 화소들(PX11~PXnm)은 전압 생성부(미도시됨)로부터 공통 전압을 제공받는다.
제1 편광 필름(10)은 표시 패널(110)의 후면에 배치된다. 제2 편광 필름(20)은 표시 패널(110)의 전면에 배치된다. 패턴 리타더(30)는 제2 편광 필름(20)의 상면에 배치된다.
패턴 리타더(30)는 유리기판, 투명 플라스틱 기판, 및 필름 중 어느 하나 위에 패터닝 될 수 있다. 패턴 리타더(30)가 형성된 기판은 제2 편광필름(20)에 부착된다. 패턴 리타더(30)는 광 흡수축이 서로 수직한 제1 및 제2 리타더를 포함하여 3D 영상을 편광 성분으로 분할한다. 제1 리타더는 패턴 리타더(30)의 홀수 번째 라인들에 형성되어 제2 편광필름(20)을 통해 입사되는 빛 중에서 제1 편광(원편광 또는 선편광) 성분을 투과시킨다. 제2 리타더는 패턴 리타더(30)의 짝수번째 라인에 형성되어 제2 편광필름(20)을 통해 입사되는 빛 중에서 제2 편광(원편광 또는 선편광) 성분을 투과시킨다. 예시적인 실시 예로서 제1 리타더는 좌원 편광을 투과하는 편광필터로 구현될 수 있고, 제2 리타더는 우원 편광을 투과하는 편광필터로 구현될 수 있다.
편광 안경(40)은 패턴 리타더(30)에서 출사되는 편광 성분들에 따라 광흡수축을 서로 다르게 구현할 수 있다. 예들 들어, 편광 안경(40)의 좌안은 패턴 리타더(30)의 제1 리타더로부터 입사되는 좌원 편광을 투과하고 다른 편광 성분의 빛을 차단할 수 있다. 편광 안경(40)의 우안은 패턴 리타더(30)의 제2 리타더로부터 입사되는 우원 편광을 투과하고 다른 편광 성분의 빛을 차단한다. 이러한 경우 편광 안경(40)의 좌안은 좌원 편광 필터를 포함하고, 편광 안경(40)의 우안은 우원 편광 필터를 포함할 수 있다.
도 1에 도시되지 않았으나, 표시 장치(100)는 표시 패널(110)로 광을 제공하는 백라이트 유닛을 포함할 수 있다. 백라이트 유닛은 제1 편광 필름의 후방에 배치될 수 있다. 백라이트 유닛은 광을 발생하는 광원을 포함하며, 광원은 형광 램프 또는 발광 다이오드로 구성될 수 있다.
도 3은 도 1에 도시된 화소의 레이아웃이다. 도 4는 도 3에 도시된 I-I'선의 단면도이다. 도 5는 도 3에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 3에는 하나의 화소(PXij)만을 도시하였으나, 도 1에 도시된 다른 화소들 역시 동일한 구성을 가질 것이다. 이하, 설명의 편의를 위해 하나의 화소(PXij)의 구성이 설명될 것이다. 도 4에는 도 3에 도시된 제1 트랜지스터의 단면 구성만이 도시되었으나, 제2 및 제3 트랜지스터들도 동일한 구성을 갖는다.
도 3, 도 4, 및 도 5를 참조하면, 표시 패널(110)은 화소들(PX11~PXnm)이 형성되는 제1 기판(111), 제1 기판(111)과 마주보는 제2 기판(115), 및 제1 기판(111)과 제2 기판(115) 사이에 개재된 액정 층(LC)을 포함한다. 제1 및 제2 기판들(111,115)은 투명 또는 불투명한 절연 기판으로, 실리콘 기판, 유리 기판, 및 플라스틱 기판 등일 수 있다.
화소(PXij)는 대응하는 제1 및 제2 게이트 라인들(GLi,GLi+1) 및 대응하는 데이터 라인(DLj)에 연결된다. 제1 및 제2 게이트 라인들(GLi,GLi+1)은 제1 기판(111) 상에 제1 방향(D1)으로 서로 평행하게 연장되어 형성된다. 제1 및 제2 게이트 라인들(GLi,GLi+1)을 덮도록 제1 기판(111) 상에 제1 절연막(112)이 형성된다. 제1 절연막(112)은 절연 물질로 구성될 수 있다. 예를 들어, 제1 절연막(112)은 실리콘 질화물, 실리콘 산화물을 포함할 수 있다. 데이터 라인(DLj)은 제1 절연막(112) 상에 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 형성된다. 제1 방향(D1)은 행 방향에 대응되고, 제2 방향(D2)은 열 방향에 대응될 수 있다.
화소(PXij)는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함한다. 제1 서브 화소는 제1 트랜지스터(T1), 제1 화소 전극(PE1), 및 제1 스토리지 전극부를 포함한다. 제2 서브 화소는 제2 트랜지스터(T2), 제2 화소 전극(PE2), 및 제2 스토리지 전극부를 포함한다. 제3 서브 화소는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제3 화소 전극(PE3), 및 제3 스토리지 전극부를 포함한다.
제1 내지 제3 스토리지 전극부는 스토리지 라인에 의해 형성된다. 스토리지 라인은 제1 스토리지 라인(SLk), 제2 스토리지 라인(SLk+1), 제3 스토리지 라인(SLk+2), 및 제1 내지 제3 스토리지 라인들(SLk~SLk+2)로부터 분기된 제1 내지 제6 분기 전극들(STE1~STE6)을 포함한다.
제1 트랜지스터(T1)는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 배치된다. 제2, 제3, 및 제4 트랜지스터들(T2,T3,T4)은 제2 화소 전극(PE2)과 제3 화소 전극(PE3) 사이에 배치된다.
제1 서브 화소의 제1 트랜지스터(T1)는 제1 기판(111) 상에 형성되고, 제1 게이트 라인(GLi) 및 데이터 라인(DLj)에 연결된다. 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 반도체 층(SM1)을 포함한다.
제1 게이트 전극(GE1)은 제1 게이트 라인(GLi)으로부터 분기되어 형성된다. 제1 절연막(112)은 제1 게이트 전극(GE1)을 덮도록 제1 기판(111) 상에 형성된다. 제1 게이트 전극(GE1)을 덮고 있는 제1 절연막(112) 상에 제1 반도체 층(SM1)이 형성된다. 도시하지 않았으나, 제1 반도체 층(SM1)은 액티브 층 및 오믹 콘택층을 포함할 수 있다.
제1 반도체 층(SM1) 및 제1 절연막(112) 상에 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 서로 이격되어 형성된다. 제1 소스 전극(SE1)은 데이터 라인(DLj)으로부터 분기되어 형성된다. 제1 반도체 층(SM1)은 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 사이에서 전도 채널(conductive channel)을 형성한다.
제1 소스 전극(SE1), 제1 드레인 전극(DE1), 데이터 라인(DLj), 전도 채널, 및 제1 절연막(112)을 덮도록 보호막(113)이 형성된다. 보호막(113)을 관통하여 제1 드레인 전극(DE1)의 일부가 노출되도록 제1 컨택홀(H1)이 형성된다. 보호막(113) 상에는 제1 화소 전극(PE1)이 형성된다. 제1 드레인 전극(DE1)은 연장되어 제1 컨택홀(H1)을 통해 제1 화소 전극(PE1)으로부터 분기된 제1 연결 전극(CNE1)에 전기적으로 연결된다.
제1 스토리지 전극부는 제1 방향(D1)으로 연장된 제1 스토리지 라인(SL1)과 제1 스토리지 라인(SL1)으로부터 분기되어 제2 방향(D2)으로 서로 이격되어 연장된 제1 분기 전극(STE1) 및 제2 분기 전극(STE2)을 포함한다. 도 4 및 도 5에 도시되지 않았으나, 제1 스토리지 라인(SL1), 제1 분기 전극(STE1) 및 제2 분기 전극(STE2)은 제1 및 제2 게이트 라인들(GLi,GLi+1)과 동일층에 형성된다.
제1 화소 전극(PE1)은 제1 스토리지 라인(SLk), 및 제1 및 제2 분기 전극들(STE1,STE2)과 부분적으로 오버랩되어 제1 스토리지 커패시터를 형성한다. 제1 스토리지 전극부는 스토리지 전압을 인가받는다.
제1 화소 전극(PE1)은 제1 줄기부(PE1a) 및 제1 줄기부(PE1a)로부터 방사형으로 돌출되어 연장된 복수의 제1 가지부들(PE1b)을 포함한다. 제1 줄기부(PE1a)는 다양한 형상으로 제공될 수 있다. 예시적인 실시 예로서 도 3에 도시된 바와 같이 제1 줄기부(PE1a)는 십자형상을 가질 수 있다. 이러한 경우, 제1 서브 화소는 제1 줄기부(PE1a)에 의해 4개의 도메인들로 구분될 수 있다.
제1 가지부들(PE1b)은 각 도메인에 대응되어, 각 도메인마다 서로 다른 방향으로 연장될 수 있다. 제1 가지부들(PE1b)은 제1 줄기부(PE1a)에 의해 구획된 각각의 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 서로 인접한 제1 가지부들(PE1b)은 마이크로미터 단위의 거리로 서로 이격되어 복수의 미세 슬릿들을 형성한다. 이러한 구성에 의해 액정층(LC)의 액정 분자들(미 도시됨)은 제1 기판(111)과 평행한 평면상의 특정의 방위각으로 정렬될 수 있다.
제1 화소 전극(PE1)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 제1 화소 전극(PE1)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 구성될 수 있다.
복수의 미세 슬릿들에 의해 제1 서브 화소의 액정층(LC)의 액정분자들은 도메인별로 서로 다른 방향으로 프리틸트된다. 예를 들어, 액정 분자가 기울어지는 방향은 도 3에 도시된 바와 같이 제1 줄기부(PE1a)로 향하는 4개의 방향이 될 수 있다. 따라서 액정 분자의 배향 방향이 서로 다른 네 개의 도메인이 액정층(LC)에 형성된다. 이와 같이 액정분자가 기울어지는 방향을 다양하게 하면 액정층(LC)을 포함하는 표시 장치(100)의 기준 시야각이 커진다.
제2 서브 화소의 제2 트랜지스터(T2)와 제3 서브 화소의 제3 트랜지스터(T3)는 제1 기판(111) 상에 형성된다. 이하, 도 3을 참조하여 제2 및 제3 트랜지스터들(T2,T3)의 평면 구성이 설명될 것이다. 제2 및 제3 트랜지스터들(T2,T3)의 단면 구성은 제1 트랜지스터(T1)의 단면 구성과 실질적으로 동일하므로 설명을 생략한다.
제2 서브 화소의 제2 트랜지스터(T2)는 제2 게이트 라인(GLi+1)으로부터 분기된 제2 게이트 전극(GE2), 데이터 라인(DLj)으로부터 분기된 제2 소스 전극(SE2), 제2 화소 전극(PE2)에 연결된 제2 드레인 전극(DE2), 및 제2 반도체 층(미 도시됨)을 포함한다. 제2 드레인 전극(DE2)은 연장되어 제2 컨택홀(H2)을 통해 제2 화소 전극(PE2)으로부터 분기된 제2 연결 전극(CNE2)에 전기적으로 연결된다.
제2 화소 전극(PE2)은 제1 화소 전극(PE1)과 실질적으로 동일한 구성을 갖는다. 따라서 제2 화소 전극(PE2)의 구성에 대한 설명은 생략한다.
제2 스토리지 전극부는 제1 방향(D1)으로 연장된 제2 스토리지 라인(SLk+1)과 제2 스토리지 라인(SLk+1)으로부터 분기되어 제2 방향(D2)으로 서로 이격되어 연장된 제3 분기 전극(STE3) 및 제4 분기 전극(STE4)을 포함한다. 도시되지 않았으나, 제2 스토리지 라인(SLk+1), 제3 분기 전극(STE3), 및 제4 분기 전극(STE4)은 제1 및 제2 게이트 라인들(GLi,GLi+1)과 동일층에 형성된다.
제2 화소 전극(PE2)은 제2 스토리지 라인(SLk+1), 및 제3 및 제4 분기 전극들(STE3,STE4)과 부분적으로 오버랩되어 제2 스토리지 커패시터를 형성한다. 제2 스토리지 전극부는 스토리지 전압을 인가받는다.
제3 서브 화소의 제3 트랜지스터(T3)는 제2 게이트 라인(GLi+1)으로부터 분기된 제3 게이트 전극(GE3), 데이터 라인(DLj)으로부터 분기된 제3 소스 전극(SE3), 제3 화소 전극(PE3)에 연결된 제3 드레인 전극(DE3), 및 제3 반도체 층(미 도시됨)을 포함한다. 제3 드레인 전극(DE3)은 연장되어 제3 컨택홀(H3)을 통해 제3 화소 전극(PE3)으로부터 분기된 제3 연결 전극(CNE3)에 전기적으로 연결된다. 또한, 제3 드레인 전극(DE3)은 연장되어 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)을 형성한다.
제3 화소 전극(PE3)은 제1 화소 전극(PE1)과 실질적으로 동일한 구성을 갖는다. 따라서 제3 화소 전극(PE3)의 구성에 대한 설명은 생략한다.
제3 스토리지 전극부는 제1 방향(D1)으로 연장된 제3 스토리지 라인(SLk+2)과 제3 스토리지 라인(SLk+2)으로부터 분기되어 제2 방향(D2)과 반대 방향으로 서로 이격되어 연장된 제5 분기 전극(STE5) 및 제6 분기 전극(STE6)을 포함한다. 도시되지 않았으나, 제3 스토리지 라인(SLk+2), 제5 분기 전극(STE5) 및 제6 분기 전극(STE6)은 제1 및 제2 게이트 라인들(GLi,GLi+1)과 동일층에 형성된다.
제3 화소 전극(PE3)은 제3 스토리지 라인(SLk+2), 및 제5 및 제6 분기 전극들(STE5,STE6)과 부분적으로 오버랩되어 제3 스토리지 커패시터를 형성한다. 제3 스토리지 전극부는 스토리지 전압을 인가받는다.
제3 서브 화소의 제4 트랜지스터(T4)는 제1 기판(111) 상에 형성된다. 제4 트랜지스터(T4)의 단면 구성은 제4 소스 전극(SE4)과 제4 분기 전극(STE4)의 연결 구성을 제외하면, 제1 트랜지스터(T1)와 실질적으로 동일하다. 따라서, 이하 제1 트랜지스터(T1)와 다른 구성만이 설명될 것이다.
제3 서브 화소의 제4 트랜지스터(T4)는 제2 게이트 라인(GLi+1)으로부터 분기된 제4 게이트 전극(GE4), 제4 분기 전극(STE4)과 전기적으로 연결된 제4 소스 전극(SE4), 제3 드레인 전극(DE3)으로부터 연장된 제4 드레인 전극(DE4), 및 제4 반도체 층(SM4)을 포함한다.
제4 분기 전극(STE4)을 덮는 제1 절연막(112)을 관통하여 제4 분기 전극(STE4)의 일부가 노출되도록 제4 컨택홀(H4)이 형성된다. 제4 소스 전극(SE4)과 제4 분기 전극(STE4)은 각각 연장되어 제4 컨택홀(H4)을 통해 서로 전기적으로 연결된다. 제4 드레인 전극(DE4)은 제3 컨택홀(H3)을 통해 제3 화소 전극(PE3)에 전기적으로 연결된다.
삭제
제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 제3 화소 전극(PE3)의 면적비는 서로 다르게 설정될 수 있다. 예시적인 실시 예로서 제1 화소 전극(PE1)의 면적은 제2 화소 전극(PE2)의 면적보다 작게 설정될 수 있다. 제2 화소 전극(PE2)의 면적은 제3 화소 전극(PE3)의 면적보다 작게 설정될 수 있다.
제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3)을 덥도록 제2 절연막(114)이 보호막(113) 상에 형성된다.
제2 기판(115) 상에는 공통 전극(CE)이 형성된다. 공통 전극(CE)은 제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3)과 마주하여 형성되고, 공통 전압을 인가받는다. 공통 전극(CE)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 공통 전극(CE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 구성될 수 있다.
도시하지 않았으나, 제2 기판(115) 상에 컬러 필터가 형성될 수 있다. 컬러 필터는 적색, 녹색, 및 청색 중 어느 하나의 색을 나타내는 색 화소를 포함할 수 있다.
도 6은 도 1에 도시된 화소의 다른 실시 예에 따른 레이아웃이다. 도 7은 도 6에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 6에 도시된 화소의 구성은 트랜지스터들의 배치 구성, 제3 화소 전극과 제3 및 제4 트랜지스터들의 연결구성, 및 제2 스토리지 전극부의 구성이 다른 것을 제외하면, 도 3에 도시된 화소의 구성과 실질적으로 동일하다. 따라서, 이하, 도 3에 도시된 화소의 구성과 다른 구성이 설명될 것이다.
도 6 및 도 7을 참조하면, 화소(PXij)는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함한다. 제1 서브 화소는 제1 트랜지스터(T1), 제1 화소 전극(PE1), 및 제1 스토리지 전극부를 포함한다. 제2 서브 화소는 제2 트랜지스터(T2), 제2 화소 전극(PE2), 및 제2 스토리지 전극부를 포함한다. 제3 서브 화소는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제3 화소 전극(PE3), 및 제3 스토리지 전극부를 포함한다.
제1, 제2, 제3, 및 제4 트랜지스터들(T1,T2,T3,T4)은 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 배치된다. 제1 트랜지스터(T1)의 구성은 도 3에 도시된 제1 트랜지스터(T1)의 구성과 실질적으로 동일하므로 설명을 생략한다.
제2 서브 화소의 제2 트랜지스터(T2)는 제2 게이트 라인(GLi+1)으로부터 분기된 제2 게이트 전극(GE2), 데이터 라인(DLj)으로부터 분기된 제2 소스 전극(SE2), 제2 화소 전극(PE2)에 연결된 제2 드레인 전극(DE2), 및 제2 반도체 층(미 도시됨)을 포함한다. 제2 드레인 전극(DE2)은 연장되어 제2 컨택홀(H2)을 통해 제2 화소 전극(PE2)으로부터 분기된 제2 연결 전극(CNE2)에 전기적으로 연결된다.
제2 스토리지 전극부는 제1 방향(D1)으로 연장된 제2 스토리지 라인(SLk+1)으로부터 분기되어 제2 방향(D2)과 반대 방향으로 서로 이격되어 연장된 제3 분기 전극(STE3) 및 제4 분기 전극(STE4)을 포함한다. 제2 화소 전극(PE2)은 제3 및 제4 분기 전극들(STE3,STE4)과 부분적으로 오버랩되어 제2 스토리지 커패시터를 형성한다.
제3 서브 화소의 제3 트랜지스터(T3)는 제2 게이트 라인(GLi+1)으로부터 분기된 제3 게이트 전극(GE3), 데이터 라인(DLj)으로부터 분기된 제3 소스 전극(SE3), 제3 화소 전극(PE3)에 연결된 제3 드레인 전극(DE3), 및 제3 반도체 층(미 도시됨)을 포함한다. 제3 드레인 전극(DE3)은 연장되어 제3 컨택홀(H3)을 통해 제3 화소 전극(PE3)에 전기적으로 연결된다. 예를 들어, 도 7에 도시된 바와 같이, 제3 화소 전극(PE3)의 줄기부(PE3a) 중 일부는 제3 드레인 전극(DE3)과 제3 컨택홀(H3)을 통해 전기적으로 연결된다. 제3 드레인 전극(DE3)은 연장되어 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)을 형성한다.
제3 스토리지 전극부는 제1 방향(D1)으로 연장된 제2 스토리지 라인(SLk+1)과 제2 스토리지 라인(SLk+1)으로부터 분기되어 제2 방향(D2)과 반대 방향으로 서로 이격되어 연장된 제3 분기 전극(STE3) 및 제4 분기 전극(STE4)을 포함한다. 제3 화소 전극(PE3)은 제2 스토리지 라인(SLk+1), 및 제3 및 제4 분기 전극들(STE3,STE4)과 부분적으로 오버랩되어 제3 스토리지 커패시터를 형성한다.
제3 서브 화소의 제4 트랜지스터(T4)는 제2 게이트 라인(GLi+1)으로부터 분기된 제4 게이트 전극(GE4), 제2 분기 전극(STE2)과 전기적으로 연결된 제4 소스 전극(SE4), 제3 드레인 전극(DE3)으로부터 연장된 제4 드레인 전극(DE4), 및 제4 반도체 층(미 도시됨)을 포함한다. 제4 소스 전극(SE4)과 제2 분기 전극(STE2)은 각각 연장되어 제4 컨택홀(H4)을 통해 서로 전기적으로 연결된다. 제4 드레인 전극(DE4)은 제3 컨택홀(H3)을 통해 제3 화소 전극(PE3)에 전기적으로 연결된다.
도 8은 도 1에 도시된 화소의 등가 회로도이다. 도 9는 도 8에 도시된 제3 및 제4 트랜지스터들의 저항 성분을 표시한 도면이다. 도 10은 도 8에 도시된 화소에 충전되는 화소 전압 레벨을 도시한 도면이다.
도 1에 도시된 화소들은 동일한 구성을 갖고 동일하게 동작한다. 따라서, 도 8에는 하나의 화소의 등가 회로도만을 도시하였다. 이하, 2D 모드에서의 표시 장치의 구성 및 동작이 예시적으로 설명된다. 3D 모드에서의 표시 장치의 동작은 이하 도 15 및 도 16을 참조하여 설명될 것이다.
도 8, 도 9, 및 도 10을 참조하면, 화소(PXij)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함한다.
제1 서브 화소(SPX1)는 제1 트랜지스터(T1), 제1 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함한다. 제1 트랜지스터(T1)는 대응하는 제1 게이트 라인(GLi)에 연결된 제1 게이트 전극(GE1), 대응하는 데이터 라인(DLj)에 연결된 제1 소스 전극(SE1), 및 제1 커패시터(Clc1)와 제1 스토리지 커패시터(Cst1)에 연결된 제1 드레인 전극(DE1)을 포함한다. 제1 커패시터(Clc1)는 액정층(LC)을 사이에 두고 제1 화소 전극(PE1)과 공통 전극(CE)에 의해 형성된다. 따라서, 제1 커패시터(Clc1)는 제1 액정 커패시터로 정의될 수 있다. 제1 스토리지 커패시터(Cst1)의 구성은 앞서 설명하였으므로 설명을 생략한다.
제2 서브 화소(SPX2)는 제2 트랜지스터(T2), 제2 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함한다. 제2 트랜지스터(T2)는 대응하는 제2 게이트 라인(GLi+1)에 연결된 제2 게이트 전극(GE2), 대응하는 데이터 라인(DLj)에 연결된 제2 소스 전극(SE2), 및 제2 커패시터(Clc2)와 제2 스토리지 커패시터(Cst2)에 연결된 제2 드레인 전극(DE2)을 포함한다. 제2 커패시터(Clc2)는 액정층(LC)을 사이에 두고 제2 화소 전극(PE2)과 공통 전극(CE)에 의해 형성된다. 따라서, 제2 커패시터(Clc2)는 제2 액정 커패시터로 정의될 수 있다. 제2 스토리지 커패시터(Cst2)의 구성은 앞서 설명하였으므로 설명을 생략한다.
제3 서브 화소(SPX3)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제3 커패시터(Clc3), 및 제3 스토리지 커패시터(Cst3)를 포함한다. 제3 트랜지스터(T3)는 대응하는 제2 게이트 라인(GLi+1)에 연결된 제3 게이트 전극(GE3), 대응하는 데이터 라인(DLj)에 연결된 제3 소스 전극(SE3), 및 제3 커패시터(Clc3)와 제3 스토리지 커패시터(Cst3)에 연결된 제3 드레인 전극(DE3)을 포함한다. 제3 커패시터(Clc3)는 액정층(LC)을 사이에 두고 제3 화소 전극(PE3)과 공통 전극(CE)에 의해 형성된다. 따라서, 제3 커패시터(Clc3)는 제3 액정 커패시터로 정의될 수 있다. 제3 스토리지 커패시터(Cst3)의 구성은 앞서 설명하였으므로 설명을 생략한다.
제4 트랜지스터(T4)는 대응하는 제2 게이트 라인(GLi+1)에 연결된 제4 게이트 전극(GE4), 스토리지 전압(Vcst)을 제공받는 제4 소스 전극(SE4), 및 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)과 공통으로 제3 화소 전극(PE3)에 연결된 제4 드레인 전극(DE4)을 포함한다. 앞서 설명한 바와 같이, 제4 소스 전극(SE4)은 제4 분기 전극(STE4) 또는 제2 분기 전극(STE2)에 전기적으로 연결되어 스토리지 전압(Vcst)을 제공받을 수 있다.
제1 게이트 라인(GLi)을 통해 제공된 제1 게이트 신호에 의해 제1 트랜지스터(T1)가 턴 온된다. 턴 온된 제1 트랜지스터(T1)를 통해 제1 데이터 전압(VD1)이 제1 서브 화소(SPX1)에 제공된다. 구체적으로 데이터 라인(DLj)을 통해 수신된 제1 데이터 전압(VD1)은 턴 온된 제1 트랜지스터(T1)를 통해 제1 서브 화소(SPX1)의 제1 화소 전극(PE1)에 제공된다.
제1 커패시터(Clc1)에는 제1 데이터 전압(VD1)에 대응되는 제1 화소 전압(△V1)이 충전된다. 구체적으로, 제1 화소 전극(PE1)에 제공되는 제1 데이터 전압(VD1)과 공통 전극(CE)에 제공되는 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압(△V1)이 제1 커패시터(Clc1)에 충전된다. 따라서, 제1 서브 화소(SPX1)에는 제1 화소 전압(△V1)이 충전된다.
제2 게이트 라인(GLi+1)을 통해 제공된 제2 게이트 신호에 의해 제2, 제3, 및 제4 트랜지스터들(T2,T3,T4)은 턴 온 된다. 턴 온된 제2 트랜지스터(T2)를 통해 제2 데이터 전압(VD2)이 제2 서브 화소(SPX2)에 제공된다. 구체적으로 데이터 라인(DLj)을 통해 수신된 제2 데이터 전압(VD2)은 턴 온된 제2 트랜지스터(T2)를 통해 제2 서브 화소(SPX2)의 제2 화소 전극(PE2)에 제공된다.
제2 커패시터(Clc2)에는 제2 데이터 전압(VD2)에 대응되는 제2 화소 전압(△V2)이 충전된다. 구체적으로, 제2 화소 전극(PE2)에 제공되는 제2 데이터 전압(VD2)과 공통 전극(CE)에 제공되는 공통 전압(Vcom)의 레벨 차이에 대응되는 제2 화소 전압(△V2)이 제2 커패시터(Clc2)에 충전된다. 따라서, 제2 서브 화소(SPX2)에는 제2 화소 전압(△V2)이 충전된다. 제2 데이터 전압(VD2)은 제1 데이터 전압(VD1)보다 작은 크기를 갖는다. 따라서, 제2 화소 전압(△V2)은 제1 화소 전압(△V1)보다 작다.
턴온 된 제3 트랜지스터(T3)를 통해 제2 데이터 전압(VD2)이 제3 서브 화소(SPX3)에 제공되고, 턴온 된 제4 트랜지스터(T4)를 통해 스토리지 전압(Vcst)이 제3 서브 화소(SPX3)에 제공된다.
제2 데이터 전압과 공통 전압(Vcom)의 전압 레벨의 차이의 절대값은 스토리지 전압(Vcst)과 공통 전압(Vcom)의 전압 레벨의 차이의 절대값보다 크게 설정될 수 있다. 즉, 스토리지 전압(Vcst)의 크기는 데이터 전압의 크기보다 작게 설정된다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 사이의 노드 전압(Vlow)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 턴 온시 저항 상태의 저항값에 의해 분압된 전압이다. 도 9에 도시된 바와 같이 제3 트랜지스터(T3)의 저항값은 제1 저항(R1)으로 정의되고 제4 트랜지스터(T4)의 저항값은 제2 저항(R2)으로 정의될 수 있다.
제3 트랜지스터(T3)와 제4 트랜지스터(T4)의 노드 전압(Vlow)은 다음과 같은 수학식 1로 결정될 수 있다.
Figure 112012084516753-pat00001
수학식 1을 참조하면, 제1 저항(R1)이 없을 경우 노드 전압(Vlow)은 스토리지 전압(Vcst)이 되고, 제2 저항(R2)이 없을 경우 노드 전압(Vlow)은 제2 데이터 전압(VD2)이 된다. 따라서, 제1 저항(R1)과 제2 저항(R2)에 의해 노드 전압(Vlow)은 제2 데이터 전압(VD2)보다 작고, 스토리지 전압(Vcst)보다 큰 값을 가질 수 있다.
예를 들어, 제1 저항(R1)과 제2 저항(R2)이 동일한 값을 가질 경우 노드 전압(Vlow)은 제2 데이터 전압(VD2)과 스토리지 전압(Vcst)의 중간값을 갖는다. 제1 저항(R1)이 제2 저항(R2)보다 클수록 노드 전압(Vlow)은 제2 데이터 전압(VD2)과 스토리지 전압(Vcst)의 중간값보다 크고 제2 데이터 전압(VD2)보다 작은 값을 가질 수 있다. 제1 저항(R1)이 제2 저항(R2)보다 작을수록 노드 전압(Vlow)은 제2 데이터 전압(VD2)과 스토리지 전압(Vcst)의 중간값보다 작고 스토리지 전압(Vcst)보다 큰 값을 가질 수 있다. 따라서, 제3 트랜지스터(T3)와 제4 트랜지스터(T4) 사이의 노드 전압(Vlow)은 제2 데이터 전압(VD2)보다 작은 크기를 갖는다. 예시적인 실시 예로서 제3 트랜지스터(T3)의 제1 저항(R1)은 제4 트랜지스터(T4)의 제2 저항(R2)보다 큰 값을 갖도록 설정될 수 있다.
제3 및 제4 트랜지스터들(T3,T4) 사이의 노드 전압(Vlow)이 제3 화소 전극(PE3)에 제공된다. 제3 화소 전극(PE3)에 제공되는 노드 전압(Vlow)과 공통 전극(CE)에 제공되는 공통 전압(Vcom)의 레벨차이에 대응되는 제3 화소 전압(△V3)이 제3 커패시터(Clc3)에 충전된다. 즉, 제2 화소 전압(△V2)보다 작은 값을 갖는 제3 화소 전압(△V3)이 제3 커패시터(Clc3)에 충전된다. 따라서, 제3 서브 화소(SPX3)에 제2 화소 전압(△V2)보다 작은 제3 화소 전압(△V3)이 충전된다.
제1, 제2, 및 제3 커패시터들(Clc1,Clc2,Clc3)에 충전되는 제1, 제2, 및 제3 화소 전압들(△V1,△V2,△V3)은 서로 다른 감마 곡선을 나타낸다. 따라서, 화소(PXij)에 충전되는 화소 전압의 감마 곡선은 제1, 제2, 및 제3 화소 전압들(△V1,△V2,△V3)의 감마 곡선들을 합성한 곡선이 된다. 제1, 제2, 및 제3 커패시터들(Clc1,Clc2,Clc3)에 충전되는 제1, 제2, 및 제3 화소 전압들(△V1,△V2,△V3)의 비율을 조절하여 측면에서 바라보는 영상이 정면에서 바라보는 영상에 최대한 가까워지도록 할 수 있다. 즉, 제1, 제2, 및 제3 화소 전압들(△V1,△V2,△V3)의 비율을 조절하여 측면 감마 곡선이 정면 감마 곡선에 최대한 가까워지도록 할 수 있다. 따라서 측면 시인성이 향상될 수 있다.
제1 데이터 전압(VD1) 및 제2 데이터 전압(VD2)이 조절됨으로써 제1 화소 전압(△V1) 및 제2 화소 전압(△V2)의 전압비율이 조절될 수 있다. 제1 및 제2 저항들(R1,R2)의 저항값들에 따라서 제3 화소 전압(△V3)의 크기가 달라질 수 있다. 따라서, 제2 화소 전압 및 제3 화소 전압(△V2,△V3)의 전압비가 요구되는 비율이 되도록 제3 및 제4 트랜지스터들(T3,T4)의 제1 및 제2 저항들(R1,R2)의 저항값들이 설정될 수 있다.
결과적으로, 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)이 서로 다른 제1, 제2, 및 제3 화소 전압들(△V1,△V2,△V3)을 갖도록 충전됨으로써, 본 발명의 실시 예에 따른 표시 장치(100)는 측면 시인성을 개선할 수 있다.
도 11은 본 발명의 실시 예에 따른 제1, 제2, 및 제3 화소 전극들의 면적비가 1:2:4이고, 제1, 제2, 및 제3 서브 화소들의 전압 비가 1:0.8:0.65일 경우 정면 및 측면 감마 곡선을 보여주는 도면이다.
도 11에 도시된 실선은 정면 감마 곡선을 보여주는 그래프이며, 점선은 측면 감마 곡선을 보여주는 그래프이다. 도 11에 도시된 1점 쇄선은 종래 기술의 표시 장치에서 화소를 2개의 서브 화소들로 분할했을 경우, 측면에서의 감마 곡선을 보여주는 그래프이다.
도 11을 참조하면, 화소를 2개의 서브 화소들로 분할하여 두 개의 서브 화소들에 서로 다른 데이터 전압들이 인가될 경우, 측면 감마 곡선이 완만하게 변하지 않고, 급격하게 변하는 범핑 구간(B)이 발생 될 수 있다.
두 개의 서브 화소들의 턴 온 시점은 다르게 설정된다. 상대적으로 높은 화소 전압으로 충전되는 서브 화소가 먼저 턴 온 된다. 범핑 현상은 두 개의 서브 화소들 중 상대적으로 낮은 화소 전압으로 충전되는 서브 화소가 일정 계조 이상에서 전체 화소 전압에 기여하기 시작할 때, 해당 액정분자가 급작스럽게 움직이기 때문에 발생 된다. 즉, 상대적으로 낮은 화소 전압으로 충전되는 서브 화소가 구동되는 시점에서, 해당 액정분자가 급작스럽게 움직일 수 있다. 범핑 구간(B)이 발생 될 경우, 표시 장치의 측면에서 색상이 급격히 변화하여 컬러 왜곡 현상이 발생 될 수 있다.
본 발명의 표시 장치(100)의 화소(PXij)는 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)을 포함하다. 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)에 서로 다른 제1, 제2, 및 제3 화소 전압들(△V1,△V2,△V3)이 충전된다. 즉, 본 발명의 표시 장치(100)의 화소(PXij)는 서로 다른 전압이 충전되는 3개의 서브 화소들(SPX1,SPX2,SPX3)로 분할된다. 따라서, 종래 기술에서 상대적으로 낮은 화소 전압으로 충전되는 서브 화소가 본 발명에서 두 개의 서브 화소들로 분할될 수 있다.
제2 및 제3 서브 화소들(SPX2,SPX3)이 구동되기 시작할 때, 해당 액정 분자가 급작스럽게 움직이더라도, 두 개의 서브 화소들(SPX2,SPX3)에 의해 범핑 구간(B)이 두 부분으로 분배될 수 있다. 따라서, 범핑 영향이 감소되어 측면 감마 곡선이 완만해 질 수 있다. 즉, 도 11에 도시된 바와 같이 점선으로 도시된 측면 감마 곡선이 완만하게 변하여 범핑 구간(B)이 발생되지 않을 수 있다. 측면 감마 곡선이 완만해 질 수 있으므로, 본 발명의 실시 예에 따른 표시 장치(100)는 컬러 왜곡을 개선할 수 있다.
도 12는 본 발명의 실시 예에 따른 제1, 제2, 및 제3 화소 전극들의 면적비가 1:2:5일 경우, 제1, 제2, 및 제3 서브 화소들의 전압비의 변화에 따른 정면 및 측면 감마 곡선을 보여주는 도면이다. 도 13은 본 발명의 실시 예에 따른 제1, 제2, 및 제3 화소 전극들의 면적비가 1:2:6일 경우, 제1, 제2, 및 제3 서브 화소들의 전압비의 변화에 따른 정면 및 측면 감마 곡선을 보여주는 도면이다.
도 12 및 도 13에 도시된 실선은 정면 감마 곡선을 보여주는 그래프이다. 도 12 및 도 13에 도시된 점선은 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)의 전압비가 1:0.9:0.65인 경우 측면 감마 곡선을 보여주는 그래프이다. 도 12 및 도 13에 도시된 일점 쇄선은 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)의 전압비가 1:0.9:0.70인 경우 측면 감마 곡선을 보여주는 그래프이다. 도 12 및 도 13에 도시된 이점 쇄선은 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)의 전압비가 1:0.9:0.75인 경우 측면 감마 곡선을 보여주는 그래프이다.
도 12 및 도 13을 참조하면, 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)의 전압비가 1:0.9:0.75인 경우보다, 1:0.9:0.70인 경우 중저계조에서 측면 감마 곡선이 정면 감마 곡선에 가까워진다. 또한, 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)의 전압비가 1:0.9:0.70인 경우보다, 1:0.9:0.65인 경우 중저계조에서 측면 감마 곡선이 정면 감마 곡선에 가까워진다. 따라서, 제3 서브 화소(SPX3)의 전압 비율이 낮아질수록 중저계조에서 측면 감마 곡선이 정면 감마 곡선에 가까워진다.
일반적으로 관찰자는 고계조보다 중저계조에서의 계조 변화를 보다 더 잘 시인한다. 즉, 관찰자는 고계조보다 중 저계조에서 감마 곡선의 변화에 보다 더 민감하게 반응할 수 있다. 따라서, 중저 계조에서 측면 감마 곡선이 정면 감마 곡선에 가까워질 경우, 측면 시인성 개선 효과가 클 수 있다.
면적비에 따라서 측면 감마 곡선이 변화될 수 있다. 제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3)의 면적비가 1:2:5 에서 1:2:6이 될 경우 12 계조와 32 계조 사이에서 측면 감마 곡선이 정면 감마 곡선에 보다 더 가까워질 수 있다. 따라서, 면적비와 전압비를 조절하여 측면 감마 곡선이 정면 감마 곡선에 가까워지도록 조절될 수 있다.
앞서 설명된 도 11 내지 도 13은 대표적인 몇 가지 실험예를 나타낸 것으로, 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)의 전압비는 1 : 0.75~0.9 : 0.65~0.75 로 설정되는 것이 바람직하다. 또한, 제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3)의 면적비는 1 : 1.5~2.5 : 4~6 으로 설정되는 것이 바람직하다.
결과적으로, 본 발명의 실시 예에 따른 표시 장치(100)는 측면 시인성을 향상시키고 컬러 왜곡을 개선할 수 있다.
도 14는 2D 모드로 동작하는 본 발명의 실시 예에 따른 표시 장치의 화소 상태를 도시한 도면이다.
도 14를 참조하면, 2D 모드에서 데이터 구동부(140)는 2D 영상 신호들에 대응되는 데이터 전압들(2D_DATA)을 화소들(PX11~PXnm)에 제공한다. 화소들(PX11~PXnm)은 레드 화소(PXr), 그린 화소(PXg) 및 블루 화소(PXb)를 포함할 수 있다. 레드, 그린, 및 블루 화소들(PXr,PXg,PXb)은 각각 앞서 설명한 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)을 포함한다.
표시 장치(100)가 2D 모드로 동작할 경우, 레드 화소(PXr)에는 영상 신호들(R'G'B') 중 레드 영상 신호에 대응되는 데이터 전압이 제공된다. 그린 화소(PXg)에는 영상 신호들(R'G'B') 중 그린 영상 신호에 대응되는 데이터 전압이 제공된다. 블루 화소(PXb)에는 영상 신호들(R'G'B') 중 블루 영상 신호에 대응되는 데이터 전압이 제공된다.
좀 더 구체적으로, 레드 화소(PXr)의 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)에는 레드 영상 신호에 대응되는 데이터 전압이 제공된다. 그린 화소(PXg)의 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)에는 그린 영상 신호에 대응되는 데이터 전압이 제공된다. 블루 화소(PXb)의 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)에는 블루 영상 신호에 대응되는 데이터 전압이 제공된다.
앞서 설명한 바와 같이, 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)의 제1, 제2, 및 제3 화소 전극들(PE1,PE2,PE3)의 면적은 서로 다르게 설정될 수 있다. 또한, 제1, 제2, 및 제3 서브 화소들(SPX1,SPX2,SPX3)에는 서로 다른 크기의 제1, 제2, 및 제3 화소 전압들이 충전될 수 있다.
이러한 구성 및 동작에 의해 본 발명의 실시 예에 따른 표시 장치(100)는 측면 시인성을 향상시키고 컬러 왜곡을 개선할 수 있다.
도 15는 3D 모드로 동작하는 본 발명의 실시 예에 따른 표시 장치의 화소 상태를 도시한 도면이다. 도 16은 3D 모드에서 표시 장치의 동작 상태를 개략적으로 보여주는 도면이다.
도 15 및 도 16을 참조하면, 3D 모드에서 데이터 구동부(140)는 타이밍 컨트롤러(120)로부터 제공된 3D 영상 신호들에 대응되는 데이터 전압들(3D_DATA) 및 블랙 데이터에 대응되는 데이터 전압들(BD)을 화소들(PX11~PXnm)에 제공한다. 3D 영상 신호들에 대응되는 데이터 전압들(3D_DATA)은 좌안 영상 신호에 대응되는 데이터 전압들(3D_L) 및 우안 영상 신호에 대응되는 데이터 전압들(3D_R)을 포함한다. 블랙 데이터에 대응되는 데이터 전압들(BD)은 블랙 계조를 표시하기 위한 데이터 전압들이다.
3D 모드에서 표시 패널(110)의 화소들(PX11~PXnm)의 제1 서브 화소들(SPX1)에는 블랙 데이터에 대응되는 데이터 전압들(BD)이 제공된다. 따라서, 화소들(PX11~PXnm)의 제1 서브 화소들(SPX1)은 블랙 계조를 표시한다. 그 결과, 블랙 계조는 행 방향으로 표시될 수 있다.
3D 모드에서 표시 패널(110)의 홀수 행들에 배열된 화소들의 제2 및 제3 서브 화소들(SPX2,SPX3)에는 3D 영상 신호들 중 좌안 영상 신호에 대응되는 데이터 전압들(3D_L)이 제공된다. 따라서, 표시 패널(110)의 홀수 행들에 배열된 화소들의 제2 및 제3 서브 화소들(SPX2,SPX3)에는 좌안 영상인 좌안용 RGB 이미지가 표시된다.
3D 모드에서 표시 패널(110)의 짝수 행들에 배열된 화소들의 제2 및 제3 서브 화소들(SPX2,SPX3)에는 3D 영상 신호들 중 우안 영상 신호에 대응되는 데이터 전압들(3D_R)이 제공된다. 따라서, 표시 패널(110)의 짝수 행들에 배열된 화소들의 제2 및 제3 서브 화소들(SPX2,SPX3)에는 우안 영상인 우안용 RGB 이미지가 표시된다.
좌안용 RGB 이미지와 우안용 RGB 이미지는 패턴 리타더(30)에 수평라인 단위로 형성된 제1 및 제2 리타더에 의해 편광 성분으로 분할된다. 제1 리타더를 투과한 좌안용 RGB 이미지는 편광 안경(40)의 좌안에 투과되고, 제2 리타더를 투과한 우안용 RGB 이미지는 편광 안경(40)의 우안에 투과됨으로써 3D 영상이 구현된다. 제1 서브 화소들(SPX1)에 표시된 블랙 계조는 수직으로 인접한 좌안용 RGB 이미지와 우안용 RGB 이미지의 표시 간격을 넓히는 역할을 한다. 따라서 표시 장치(100)는 3차원 영상을 구현할 수 있다.
결과적으로, 본 발명의 실시 예에 따른 표시 장치(100)는 측면 시인성을 향상시키고 컬러 왜곡을 개선할 수 있으며, 3차원 영상을 구현할 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 패널
120: 타이밍 컨트롤러 130: 게이트 구동부
140: 데이터 구동부 10,20: 제1 및 제2 편광 필름
30: 패턴 리타더 40: 편광 안경
111: 제1 기판 112: 제1 절연막
113: 보호막 114: 제2 절연막
115: 제2 기판

Claims (20)

  1. 제1 게이트 라인들, 제2 게이트 라인들, 및 데이터 라인들에 대응되게 연결된 복수의 화소들을 포함하는 표시 패널을 포함하고,
    상기 복수의 화소들 각각은,
    대응하는 제1 게이트 라인 및 대응하는 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제1 화소 전극을 포함하는 제1 서브 화소;
    대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터에 연결된 제2 화소 전극을 포함하는 제2 서브 화소; 및
    상기 대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제3 트랜지스터, 상기 대응하는 제2 게이트 라인에 연결되며 스토리지 전압을 제공받는 제4 트랜지스터, 및 상기 제3 및 제4 트랜지스터들에 공통으로 연결된 제3 화소 전극을 포함하는 제3 서브 화소를 포함하고,
    상기 제1 화소 전극의 면적은 상기 제2 화소 전극의 면적보다 작고, 상기 제2 화소 전극의 면적은 상기 제3 화소 전극의 면적보다 작은 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되고, 상기 제2, 제3, 및 제4 트랜지스터들은 상기 제2 화소 전극 및 상기 제3 화소 전극 사이에 배치되는 표시 장치.
  3. 제 2 항에 있어서,
    상기 대응하는 제1 및 제2 게이트 라인들과 평행하게 연장되는 제1 , 제2, 및 제3 스토리지 라인들;
    상기 제1 스토리지 라인과 교차하는 방향으로 분기되어 서로 이격되어 연장된 제1 및 제2 분기 전극들;
    상기 제2 스토리지 라인과 교차하는 방향으로 분기되어 서로 이격되어 연장된 제3 및 제4 분기 전극들; 및
    상기 제3 스토리지 라인과 교차하는 방향으로 분기되어 서로 이격되어 연장된 제5 및 제6 분기 전극들을 더 포함하고,
    상기 제4 트랜지스터는 상기 제4 분기 전극에 연결되어 상기 스토리지 전압을 제공받는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 화소 전극은 상기 제1 스토리지 라인, 및 상기 제1 및 제2 분기 전극들과 부분적으로 오버랩되고, 상기 제2 화소 전극은 상기 제2 스토리지 라인, 및 상기 제3 및 제4 분기 전극들과 부분적으로 오버랩되고, 상기 제3 화소 전극은 상기 제3 스토리지 라인, 및 상기 제5 및 제6 분기 전극들과 부분적으로 오버랩되는 표시 장치.
  5. 제 3 항에 있어서,
    공통 전압을 인가받으며, 상기 제1 화소 전극, 상기 제2 화소 전극, 및 상기 제3 화소 전극과 마주하도록 구비되는 공통 전극을 더 포함하고 ,
    상기 제1 서브 화소는 상기 제1 화소 전극과 상기 공통 전극에 의해 형성되는 제1 커패시터를 더 포함하고,
    상기 제2 서브 화소는 상기 제2 화소 전극과 상기 공통 전극에 의해 형성되는 제2 커패시터를 더 포함하고,
    상기 제3 서브 화소는 상기 제3 화소 전극과 상기 공통 전극에 의해 형성되는 제3 커패시터를 더 포함하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1 트랜지스터는 상기 대응하는 제1 게이트 라인을 통해 제공된 제1 게이트 신호에 응답하여 상기 대응하는 데이터 라인을 통해 제공된 제1 데이터 전압을 상기 제1 커패시터에 제공하고,
    상기 제2 트랜지스터는 상기 대응하는 제2 게이트 라인을 통해 제공된 제2 게이트 신호에 응답하여 상기 대응하는 데이터 라인을 통해 제공되고, 상기 제1 데이터 전압보다 작은 크기를 갖는 제2 데이터 전압을 상기 제2 커패시터에 제공하고,
    상기 제3 및 제4 트랜지스터들은 상기 대응하는 제2 게이트 라인을 통해 제공된 상기 제2 게이트 신호에 응답하여 상기 대응하는 데이터 라인을 통해 제공된 상기 제2 데이터 전압과 상기 제4 분기 전극을 통해 제공되는 상기 스토리지 전압을 상기 제3 커패시터에 제공하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제1 커패시터에는 상기 제1 데이터 전압에 대응되는 제1 화소 전압이 충전되고, 상기 제2 커패시터에는 상기 제2 데이터 전압에 대응되는 제2 화소 전압이 충전되고, 상기 제3 커패시터에는 상기 제2 데이터 전압보다 작고 상기 스토리지 전압보다 큰 전압에 대응되는 제3 화소 전압이 충전되는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제3 화소 전압에 대응되는 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이의 노드 전압은
    Vlow=Vcst(R2/(R1+R2))+VD2(R2/(R1+R2))
    (이때, Vlow는 상기 제3 트랜지스터 및 상기 제4 트랜지스터 사이의 노드 전압, Vcst는 상기 스토리지 전압, VD2는 상기 제2 데이터 전압, R1은 상기 제3 트랜지스터의 턴 온시 저항상태의 저항값, R2는 상기 제4 트랜지스터의 턴 온시 저항 상태의 저항값이다.)
    을 만족하는 전압 값을 갖는 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1, 제2, 및 제3 화소 전압들의 전압비는 1 : 0.75 내지 0.9 : 0.65 내지 0.75 이고, 상기 제1, 제2, 및 제3 화소 전극들의 면적비는 1 : 1.5 내지 2.5 : 4 내지 6 인 표시 장치.
  10. 제 3 항에 있어서,
    상기 제1 트랜지스터는,
    상기 대응하는 제1 게이트 라인으로부터 분기된 제1 게이트 전극;
    상기 대응하는 데이터 라인으로부터 분기된 제1 소스 전극; 및
    상기 제1 화소 전극으로부터 분기된 제1 연결 전극에 전기적으로 연결된 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는,
    상기 대응하는 제2 게이트 라인으로부터 분기된 제2 게이트 전극;
    상기 대응하는 데이터 라인으로부터 분기된 제2 소스 전극; 및
    상기 제2 화소 전극으로부터 분기된 제2 연결 전극에 전기적으로 연결된 제2 드레인 전극을 포함하고,
    상기 제3 트랜지스터는,
    상기 대응하는 제2 게이트 라인으로부터 분기된 제3 게이트 전극;
    상기 대응하는 데이터 라인으로부터 분기된 제3 소스 전극; 및
    상기 제3 화소 전극으로부터 분기된 제3 연결 전극에 전기적으로 연결된 제3 드레인 전극을 포함하고,
    상기 제4 트랜지스터는,
    상기 대응하는 제2 게이트 라인으로부터 분기된 제4 게이트 전극;
    상기 제4 분기 전극과 전기적으로 연결된 제4 소스 전극; 및
    상기 제3 드레인 전극으로부터 연장되고, 상기 제3 연결 전극에 전기적으로 연결된 제4 드레인 전극을 포함하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 제3 트랜지스터의 저항값은 상기 제4 트랜지스터의 저항값보다 큰 표시 장치.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 제1, 제2, 및 제3 화소 전극들 각각은,
    십자 형상으로 구성되어 대응하는 화소를 복수의 도메인들으로 구획하는 줄기부;
    상기 줄기부로부터 방사형으로 돌출되어 연장된 복수의 가지부들; 및
    상기 복수의 가지부들 사이에 형성되는 복수의 미세 슬릿들을 포함하고,
    상기 복수의 가지부들은 상기 줄기부에 의해 구획된 상기 각각의 도메인 내에서 서로 평행하게 연장되며 상기 각각의 도메인마다 서로 다른 방향으로 연장되는 표시 장치.
  14. 제 1 항에 있어서,
    상기 표시 패널은,
    상기 화소들이 정의되는 제1 기판;
    상기 제1 기판과 마주보며 공통 전극이 형성되는 제2 기판; 및
    상기 제1 및 제2 기판들 사이에 개재되는 액정층을 더 포함하는 표시 장치.
  15. 제1 게이트 라인들, 제2 게이트 라인들, 및 데이터 라인들에 대응되게 연결된 복수의 화소들을 포함하는 표시 패널을 포함하고,
    상기 복수의 화소들 각각은,
    대응하는 제1 게이트 라인 및 대응하는 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제1 화소 전극을 포함하는 제1 서브 화소;
    대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터에 연결된 제2 화소 전극을 포함하는 제2 서브 화소; 및
    상기 대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제3 트랜지스터, 상기 대응하는 제2 게이트 라인에 연결되며 스토리지 전압을 제공받는 제4 트랜지스터, 및 상기 제3 및 제4 트랜지스터들에 공통으로 연결된 제3 화소 전극을 포함하는 제3 서브 화소를 포함하고,
    상기 화소들은 좌안 영상 신호와 우안 영상 신호를 포함하는 3차원 영상 신호들에 대응되는 데이터 전압들 및 블랙 데이터에 대응되는 데이터 전압들을 제공받고,
    상기 화소들의 제1 서브 화소들은 상기 블랙 데이터에 대응되는 데이터 전압들을 제공받아 블랙 계조를 표시하고, 홀수 행의 화소들의 제2 서브 화소들 및 제3 서브 화소들은 상기 좌안 영상 신호에 대응되는 데이터 전압들을 제공받아 좌안 영상을 표시하고, 짝수 행의 화소들의 제2 서브 화소들 및 제3 서브 화소들은 상기 우안 영상 신호에 대응되는 데이터 전압들을 제공받아 우안 영상을 표시하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 표시 패널 상에 배치되는 패턴 리타더를 더 포함하고,
    상기 패턴 리타더는
    상기 홀수 행에 배치되어 상기 좌안 영상을 투과하는 제1 리타더; 및
    상기 짝수 행에 배치되어 상기 우안 영상을 투과하고 상기 제1 리타더와 광흡수축이 서로 수직한 제2 리타더를 포함하는 표시 장치.
  17. 제1 게이트 라인들, 제2 게이트 라인들, 및 데이터 라인들에 대응되게 연결된 복수의 화소들을 포함하는 표시 패널을 포함하고,
    상기 복수의 화소들 각각은,
    대응하는 제1 게이트 라인 및 대응하는 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제1 화소 전극을 포함하는 제1 서브 화소;
    대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터에 연결된 제2 화소 전극을 포함하는 제2 서브 화소;
    상기 대응하는 제2 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 제3 트랜지스터, 상기 대응하는 제2 게이트 라인에 연결되며 스토리지 전압을 제공받는 제4 트랜지스터, 및 상기 제3 및 제4 트랜지스터들에 공통으로 연결된 제3 화소 전극을 포함하는 제3 서브 화소;
    상기 대응하는 제1 및 제2 게이트 라인들과 평행하게 연장되는 제1 및 제2 스토리지 라인들;
    상기 제1 스토리지 라인과 교차하는 방향으로 분기되어 서로 이격되어 연장된 제1 및 제2 분기 전극들; 및
    상기 제2 스토리지 라인과 교차하는 방향으로 분기되어 서로 이격되어 연장된 제3 및 제4 분기 전극들을 포함하고,
    상기 제1, 제2, 제3, 및 제4 트랜지스터들은 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되고, 상기 제4 트랜지스터는 상기 제2 분기 전극에 연결되는 표시 장치.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 제1 화소 전극은 상기 제1 스토리지 라인, 및 상기 제1 및 제2 분기 전극들과 부분적으로 오버랩되고, 상기 제2 화소 전극은 상기 제3 및 제4 분기 전극들과 부분적으로 오버랩되고, 상기 제3 화소 전극은 상기 제2 스토리지 라인, 및 상기 제3 및 제4 분기 전극들과 부분적으로 오버랩되는 표시 장치.
  20. 제 17 항에 있어서,
    상기 제1 트랜지스터는,
    상기 대응하는 제1 게이트 라인으로부터 분기된 제1 게이트 전극;
    상기 대응하는 데이터 라인으로부터 분기된 제1 소스 전극; 및
    상기 제1 화소 전극으로부터 분기된 제1 연결 전극에 전기적으로 연결된 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는,
    상기 대응하는 제2 게이트 라인으로부터 분기된 제2 게이트 전극;
    상기 대응하는 데이터 라인으로부터 분기된 제2 소스 전극; 및
    상기 제2 화소 전극으로부터 분기된 제2 연결 전극에 전기적으로 연결된 제2 드레인 전극을 포함하고,
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