KR102431350B1 - 액정 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 개구율을 향상시키고, 유지 전압을 안정화할 수 있는 액정 표시 장치에 관한 것으로, 이격되어 위치한 제 1 기판 및 제 2 기판; 제 1 기판과 제 2 기판 사이에 위치한 액정층; 제 1 기판 상의 게이트 라인, 데이터 라인, 제 1 부화소 전극 및 제 2 부화소 전극; 게이트 라인, 데이터 라인 및 제 1 부화소 전극에 접속된 제 1 스위칭 소자; 및 게이트 라인, 제 1 부화소 전극 및 제 2 부화소 전극에 접속된 제 2 스위칭 소자를 포함한다.

Description

액정 표시 장치 및 이의 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 액정 표시 장치에 관한 것으로, 특히 개구율을 향상시키고, 유지 전압을 안정화할 수 있는 액정 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
시인성 개선을 위해 하나의 화소는 독립된 2개의 부화소 전극들을 포함할 수 있다. 이와 같은 경우, 각 부화소 전극으로 서로 다른 크기의 데이터 신호가 인가되어야 하는 바, 이를 위해 하나의 부화소 전극으로는 데이터 신호가 변조 없이 그대로 인가되고, 다른 하나의 부화소 전극으로는 그 데이터 신호가 분압되어 인가된다. 이를 위해, 화소는 전압 분압용 트랜지스터를 포함한다.
그러나, 전압 분압용 트랜지스터로 인해 다음과 같은 문제점들이 발생된다.
즉, 전압 분압용 트랜지스터는 화소 영역의 일부를 점유하는 바, 이로 인해 화소의 개구율이 감소된다. 게다가, 이 전압 분압용 트랜지스터가 턴-온될 때 데이터 라인과 유지 전극이 전기적으로 연결되기 때문에, 유지 전극의 유지 전압이 데이터 신호에 의해 변동될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 화소의 시인성 및 개구율을 증가시킴과 아울러 유지 전압의 변동을 최소화할 수 있는 액정 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치는, 이격되어 위치한 제 1 기판 및 제 2 기판; 제 1 기판과 제 2 기판 사이에 위치한 액정층; 제 1 기판 상의 게이트 라인, 데이터 라인, 제 1 부화소 전극 및 제 2 부화소 전극; 게이트 라인, 데이터 라인 및 제 1 부화소 전극에 접속된 제 1 스위칭 소자; 및 게이트 라인, 제 1 부화소 전극 및 제 2 부화소 전극에 접속된 제 2 스위칭 소자를 포함한다.
제 1 스위칭 소자는 제 2 스위칭 소자보다 더 작은 문턱 전압을 갖는다.
제 1 스위칭 소자는 제 2 스위칭 소자의 1/x배에 해당하는 문턱 전압을 가지며, x는 2이상의 유리수이다.
제 1 스위칭 소자의 반도체층은 제 2 스위칭 소자의 반도체층보다 더 높은 농도로 불순물을 포함한다.
제 1 스위칭 소자의 반도체층은 제 2 스위칭 소자의 반도체층보다 적어도 5배의 농도로 불순물 이온을 포함한다.
제 2 스위칭 소자에 주입된 불순물의 양은 0이다.
제 1 스위칭 소자는 제 2 스위칭 소자보다 더 작은 두께의 반도체층을 포함한다.
제 1 스위칭 소자의 반도체층은 제 2 스위칭 소자의 반도체층의 1/y배의 두께를 가지며, y는 3이상의 유리수이다.
액정 표시 장치는 제 2 스위칭 소자의 채널 영역에 대응되도록 제 2 스위칭 소자의 반도체층 상에 위치한 식각 저지막을 더 포함한다.
제 1 스위칭 소자는 제 2 스위칭 소자보다 더 큰 W/L 비(채널 영역의 폭 대 채널 영역의 길이 비)를 갖는다.
제 1 스위칭 소자의 W/L 비는 제 2 스위칭 소자의 W/L 비의 적어도 2배이다.
제 1 스위칭 소자의 반도체층과 중첩된 절연막은 제 2 스위칭 소자의 반도체층과 중첩된 절연막보다 더 작은 두께를 갖는다.
제 1 스위칭 소자의 반도체층과 중첩된 절연막의 두께는 제 2 스위칭 소자의 반도체층과 중첩된 절연막의 두께의 1/z배이며, z는 2이상의 유리수이다.
절연막은, 제 1 스위칭 소자의 반도체층 및 제 2 스위칭 소자의 반도체층과 중첩하는 제 1 절연막; 및 제 2 스위칭 소자의 반도체층과 제 1 절연막 사이에 위치한 제 2 절연막을 포함한다.
제 2 절연막은 제 1 스위칭 소자의 반도체층에 대응되게 위치한 홀을 갖는다.
제 1 스위칭 소자는 서브 게이트 전극을 포함한다.
서브 게이트 전극은 제 1 스위칭 소자의 반도체층보다 더 작은 일함수(work function)를 갖는다.
서브 게이트 전극에 외부로부터의 바이어스 전압이 인가되거나 인가되지 않는다.
제 1 스위칭 소자는, 게이트 라인에 접속된 게이트 전극; 데이터 라인 및 제 1 부화소 전극 중 어느 하나에 연결된 드레인 전극; 및 데이터 라인 및 제 1 부화소 전극 중 다른 하나에 연결된 소스 전극을 포함한다.
제 2 스위칭 소자는, 게이트 라인에 접속된 게이트 전극; 제 1 부화소 전극 및 제 2 부화소 전극 중 어느 하나에 연결된 드레인 전극; 및 제 1 부화소 전극 및 제 2 부화소 전극 중 다른 하나에 연결된 소스 전극을 포함한다.
제 1 스위칭 소자의 드레인 전극 및 소스 전극 중 어느 하나가 제 2 스위칭 소자의 드레인 전극 및 소스 전극 중 하나와 일체로 이루어진다.
제 1 스위칭 소자의 드레인 전극 및 소스 전극 중 어느 하나가 U자 형상을 갖는다.
제 1 스위칭 소자에 포함된 U자 형상의 드레인 전극 또는 소스 전극의 볼록한 부분이 상기 제 2 부화소 전극을 향하고 있다.
제 1 스위칭 소자의 드레인 전극 및 소스 전극 중 다른 하나가 I자 형상을 갖는다.
제 2 스위칭 소자의 드레인 전극 및 소스 전극 중 어느 하나가 U자 형상을 갖는다.
제 2 스위칭 소자에 포함된 U자 형상의 드레인 전극 또는 소스 전극의 볼록한 부분이 제 2 부화소 전극을 향하고 있다.
제 2 스위칭 소자의 드레인 전극 및 소스 전극 중 다른 하나가 I자 형상을 갖는다.
제 2 스위칭 소자의 드레인 전극 및 소스 전극은 I자 형상을 갖는다.
제 1 스위칭 소자와 제 1 부화소 전극 간의 연결부는 게이트 라인과 제 1 부화소 전극 사이에 위치한다.
제 2 스위칭 소자와 제 2 부화소 전극 간의 연결부는 게이트 라인과 제 2 부화소 전극 사이에 위치한다.
제 1 스위칭 소자와 제 1 부화소 전극 간의 연결부 및 제 2 스위칭 소자와 제 2 부화소 전극 간의 연결부는 게이트 라인과 제 1 부화소 전극 사이에 위치한다.
제 2 스위칭 소자는 게이트 라인에 접속된 게이트 전극; 제 1 부화소 전극 및 제 2 부화소 전극 중 하나에 접속된 드레인 전극; 제 1 부화소 전극 및 제 2 부화소 전극 중 다른 하나에 접속된 소스 전극; 및 소스 전극과 드레인 전극 사이에 위치한 적어도 하나의 플로팅 전극을 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치의 제조 방법은, 제 1 기판 상에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계; 제 1 게이트 전극 및 제 2 게이트 전극 상에 절연막을 형성하는 단계; 절연막 상에, 제 1 게이트 전극을 중첩하는 제 1 반도체층 및 제 2 게이트 전극을 중첩하는 제 2 반도체층을 형성하는 단계; 제 1 반도체층 상에 제 1 드레인 전극 및 제 1 소스 전극을 형성함으로써 제 1 스위칭 소자를 형성하고, 제 2 반도체층 상에 제 2 소스 전극 및 제 1 소스 전극에 연결된 제 2 드레인 전극을 형성함으로써 제 2 스위칭 소자를 형성하는 단계; 제 1 드레인 전극, 제 1 소스 전극, 제 2 드레인 전극, 제 2 소스 전극 상에 보호막을 형성하는 단계; 절연막 및 보호막에 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 제 1 콘택홀을 통해 상기 제 1 소스 전극에 연결되는 제 1 부화소 전극, 제 2 콘택홀을 통해 제 2 소스 전극에 연결되는 제 2 부화소 전극을 형성하는 단계; 및 제 1 기판과 제 2 기판 사이에 액정층을 형성하는 단계를 포함한다.
제 1 반도체층 및 제 2 반도체층에 불순물 이온을 주입하는 단계를 더 포함한다.
제 2 반도체층보다 제 1 반도체층에 더 높은 농도의 불순물 이온이 주입된다.
불순물 이온을 주입하는 단계는, 개구부 및 슬릿부를 포함하는 마스크를 제 1 반도체층 및 제 2 반도체층 상에 위치시키는 단계; 및 마스크의 개구부를 통해 제 1 반도체층으로 불순물 이온을 주입하고, 마스크의 슬릿부를 통해 상기 제 2 반도체층으로 불순물 이온을 주입하는 단계를 포함한다.
제 1 반도체층은 제 2 반도체층보다 더 작은 두께를 갖는다.
제 1 스위칭 소자의 채널 영역에 대응하게 위치한 제 1 반도체층의 두께는 제 2 스위칭 소자의 채널 영역에 대응하게 위치한 제 2 반도체층의 두께보다 더 작다.
제 2 스위칭 소자의 채널 영역에 대응하게 위치한 제 2 반도체층 상에 식각 저지막을 형성하는 단계를 더 포함한다.
제 1 반도체층 및 제 2 반도체층을 형성하는 단계는, 절연막 상에 반도체 물질 및 식각 방지용 물질을 형성하는 단계; 식각 방지용 물질을 패터닝하여 식각 저지막을 형성하는 단계; 반도체 물질을 패터닝하여 제 1 반도체층 및 상기 제 2 반도체층을 형성하는 단계; 제 1 및 제 2 반도체층 상에 제 1 드레인 전극, 제 1 소스 전극, 제 2 드레인 전극 및 제 2 소스 전극을 형성하는 단계; 및 제 1 드레인 전극, 제 1 소스 전극, 제 2 드레인 전극, 제 2 소스 전극 및 식각 저지막을 마스크로, 제 1 스위칭 소자의 채널 영역에 대응하게 위치한 제 1 반도체층의 일부를 제거하는 단계를 포함한다.
제 1 반도체층 및 제 2 반도체층을 형성하는 단계는, 절연막 상에 반도체 물질 및 소스 금속층을 형성하는 단계; 소스 금속층 상에 서로 다른 두께를 갖는 제 1, 제 2 및 제 3 포토레지스트 패턴을 형성하는 단계; 제 1 내지 제 3 포토레지스트 패턴을 마스크로 소스 금속층 및 반도체 물질을 패터닝하여 제 1 반도체층, 제 2 반도체층, 제 1 반도체층 상에 위치한 제 1 소스-드레인 패턴, 제 2 반도체층 상에 위치한 제 2 소스-드레인 패턴을 형성하는 단계; 가장 작은 두께의 제 1 포토레지스트 패턴을 제거하고, 제 2 포토레지스트 패턴 및 제 3 포토레지스트 패턴의 일부를 제거하여 제 1 잔류 패턴 및 제 2 잔류 패턴을 형성하는 단계; 제 1 잔류 패턴 및 제 2 잔류 패턴을 마스크로 제 1 소스-드레인 패턴을 패터닝하여 제 1 드레인 전극 및 제 1 소스 전극을 형성하는 단계; 제 1 잔류 패턴 및 제 2 잔류 패턴을 마스크로, 제 1 스위칭 소자의 채널 영역에 대응되게 위치한 제 1 반도체층의 일부를 제거하는 단계; 가장 작은 제 1 잔류 패턴을 제거하고, 제 2 잔류 패턴의 일부를 제거하여 제 3 잔류 패턴을 형성하는 단계; 제 3 잔류 패턴을 마스크로 제 2 소스-드레인 패턴을 패터닝하여 제 2 드레인 전극 및 제 2 소스 전극을 형성하는 단계; 및 제 3 잔류 패턴을 마스크로, 제 1 스위칭 소자의 채널 영역에 대응되게 위치한 제 1 반도체층의 일부 및 제 2 스위칭 소자의 채널 영역에 대응되게 위치한 제 2 반도체층의 일부를 제거하는 단계를 포함한다.
제 1 반도체층은 제 2 반도체층보다 더 큰 W/L 비를 갖는다.
제 1 스위칭 소자의 채널 영역에 대응되게 위치한 절연막은 제 2 스위칭 소자의 채널 영역에 대응되게 위치한 절연막보다 더 작은 두께를 갖는다.
절연막을 형성하는 단계는, 제 1 스위칭 소자의 채널 영역 및 제 2 스위칭 소자의 채널 영역에 대응하게 위치하도록, 제 1 및 제 2 게이트 전극 상에 제 1 절연막을 형성하는 단계; 제 2 스위칭 소자의 채널 영역에 대응하게 위치하도록, 제 1 절연막 상에 제 2 절연막을 형성하는 단계를 포함한다.
절연막을 형성하는 단계는, 제 1 스위칭 소자의 채널 영역 및 상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치하도록, 제 1 및 제 2 게이트 전극 상에 제 1 절연막을 형성하는 단계; 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 및 제 1 스위칭 소자의 채널 영역에 대응하게 위치하도록, 제 2 절연막에 홀을 형성하는 단계를 포함한다.
제 1 반도체층 상에 서브 게이트 전극을 형성하는 단계를 더 포함한다.
서브 게이트 전극은 제 1 스위칭 소자의 채널 영역에 대응되게 제 1 반도체층 상에 위치한다.
서브 게이트 전극은 제 1 반도체층보다 더 작은 일함수를 갖는다.
본 발명에 따른 액정 표시 장치는 다음과 같은 효과를 제공한다.
첫째, 데이터 전압은 직렬로 접속된 제 1 스위칭 소자 및 제 2 스위칭 소자에 의해 분압된다. 따라서, 제 1 부화소 전극과 제 2 부화소 전극이 서로 다른 화소 전압을 가질 수 있다. 따라서, 화소의 시인성이 향상될 수 있다.
둘째, 하나의 화소는 2개의 스위칭 소자들을 이용하여 서로 다른 2개의 부화소 전압들을 생성할 수 있다. 따라서, 화소의 개구율이 증가될 수 있다.
셋째, 데이터 라인과 유지 전극이 직접 연결되지 않는다. 따라서, 제 1 및 제 2 유지 전압의 변동이 최소화될 수 있다. 이에 따라, 수평 크로스토크의 발생이 최소화된다.
넷째, 누설 전류의 크기는 상대적으로 높은 문턱 전압을 갖는 제 2 스위칭 소자에 의해 좌우된다. 따라서, 제 1 및 제 2 스위칭 소자의 턴-오프시 누설 전류는 거의 발생되지 않는다. 이에 따라, 소위 “색빠짐 현상”이 최소화되어 화질이 향상될 수 있다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치에 구비된 하나의 화소에 대한 등가 회로를 나타낸 도면이다.
도 2는 도 1의 화소 회로에 대응되는 화소 구조를 포함하는 한 실시예에 따른 액정 표시 장치에 대한 평면도이다.
도 3은 도 2의 I-I'의 선을 따라 자른 단면도이다.
도 4는 도 2의 II-II'의 선을 따라 자른 단면도이다.
도 5는 도 2에서 제 1 부화소 전극만을 따로 나타낸 도면이다.
도 6a 내지 도 15b는 도 2 및 도 3의 액정 표시 장치에 대한 공정 단면도이다.
도 16a 내지 도 17b는 도 2 및 도 3의 액정 표시 장치에 대한 다른 공정 단면도이다.
도 18은 도 2의 I-I'의 선을 따라 자른 다른 단면도이다.
도 19는 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
도 20a 내지 도 25는 도 18 및 도 19의 액정 표시 장치에 대한 공정 단면도이다.
도 26은 도 2의 I-I'의 선을 따라 자른 다른 단면도이다.
도 27은 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
도 28a 내지 도 37b는 도 26 및 도 27의 액정 표시 장치에 대한 공정 단면도이다.
도 38은 도 2의 I-I'의 선을 따라 자른 다른 단면도이다.
도 39는 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
도 40a 내지 도 42b는 도 38 및 도 39의 액정 표시 장치에 대한 공정 단면도이다.
도 43은 도 2의 I-I'의 선을 따라 자른 다른 단면도이다.
도 44는 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
도 45a 내지 도 48b는 도 43 및 도 44의 액정 표시 장치에 대한 공정 단면도이다.
도 49는 도 2의 I-I'의 선을 따라 자른 다른 단면도이다.
도 50은 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
도 51은 도 1의 화소 회로에 대응되는 화소 구조를 포함하는 다른 실시예에 따른 액정 표시 장치에 대한 평면도이다.
도 52는 도 1의 화소 회로에 대응되는 화소 구조를 포함하는 또 다른 실시예에 따른 액정 표시 장치에 대한 평면도이다.
도 53은 도 1의 제 1 스위칭 소자 및 제 2 스위칭 소자의 전류 구동 능력의 차이를 설명하기 위한 도면이다.
도 54는 반도체층의 불순물 이온 농도에 따른 스위칭 소자의 게이트-소스 전압 및 드레인-소스 전류의 특성을 나타낸 도면이다.
도 55는 반도체층의 불순물 이온 농도에 따른 스위칭 소자의 문턱 전압의 특성을 나타낸 도면이다.
도 56은 채널 영역에서의 반도체층의 수직 거리에 따른 불순물 이온 농도를 나타낸 도면이다.
도 57은 반도체층의 불순물 이온 농도에 따른 노미널 스위칭 소자의 문턱 전압을 나타낸 도면이다.
도 58은 반도체층의 두께에 따른 스위칭 소자의 게이트-소스 전압 및 드레인-소스 전류의 특성을 나타낸 도면이다.
도 59a 및 도 59b는 본 발명에 따른 액정 표시 장치의 효과를 설명하기 위한 도면이다.
도 60a 및 도 60b는 본 발명에 따른 액정 표시 장치의 다른 효과를 설명하기 위한 도면이다.
도 61은 본 발명의 다른 실시예에 따른 액정 표시 장치에 구비된 하나의 화소에 대한 등가 회로를 나타낸 도면이다.
도 62는 도 61의 화소 회로에 대응되는 화소 구조를 포함하는 한 실시예에 따른 액정 표시 장치에 대한 평면도이다.
도 63은 도 62의 II-II'의 선을 따라 자른 단면도이다.
도 64는 도 2와 같은 구조를 갖는 2개의 인접 화소들을 나타낸 도면이다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 64를 참조로 본 발명에 따른 액정 표시 장치를 상세 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치에 구비된 하나의 화소에 대한 등가 회로를 나타낸 도면이다.
화소는, 도 1에 도시된 바와 같이, 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 1 액정용량 커패시터(Clc1), 제 2 액정용량 커패시터(Clc2), 제 1 보조용량 커패시터(Cst1) 및 제 2 보조용량 커패시터(Cst2)를 포함한다.
제 1 스위칭 소자(TFT1)는 게이트 라인(GL), 데이터 라인(DL) 및 제 1 부화소 전극(PE1)에 접속된다. 제 1 스위칭 소자(TFT1)는 게이트 라인(GL)으로부터의 게이트 신호에 따라 제어되며, 데이터 라인(DL)과 제 1 부화소 전극(PE1) 사이에 접속된다. 제 1 스위칭 소자(TFT1)는 게이트 신호의 게이트 고전압에 의해 턴-온되며, 턴-온시 데이터 라인(DL)으로부터의 데이터 전압을 제 1 부화소 전극(PE1)으로 인가한다. 한편, 제 1 스위칭 소자(TFT1)는 게이트 신호의 게이트 저전압에 의해 턴-오프된다. 여기서, 데이터 전압은 영상 데이터 전압이다.
제 1 액정용량 커패시터(Clc1)는 제 1 부화소 전극(PE1)과 공통 전극(330) 사이에 형성된다. 제 1 액정용량 커패시터(Clc1)는 제 1 부화소 전극(PE1)에 접속된 제 1 전극과, 공통 전극(330)에 접속된 제 2 전극과, 제 1 전극과 제 2 전극 사이에 위치한 액정층을 포함한다. 제 1 액정용량 커패시터(Clc1)의 제 1 전극은 제 1 부화소 전극(PE1)의 일부일 수 있고, 제 1 액정용량 커패시터(Clc1)의 제 2 전극은 공통 전극(330)의 일부일 수 있다.
공통 전극(330)으로 공통 전압(Vcom)이 인가된다.
제 1 보조용량 커패시터(Cst1)는 제 1 부화소 전극(PE1)과 제 1 유지 전극(751) 사이에 형성된다. 제 1 보조용량 커패시터(Cst1)는 제 1 부화소 전극(PE1)에 접속된 제 1 전극과, 제 1 유지 전극(751)에 접속된 제 2 전극과, 제 1 보조용량 커패시터(Cst1)의 제 1 전극과 제 1 보조용량 커패시터(Cst1)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 1 보조용량 커패시터(Cst1)의 제 1 전극은 제 1 부화소 전극(PE1)의 일부일 수 있고, 제 1 보조용량 커패시터(Cst1)의 제 2 전극은 제 1 유지 전극(751)의 일부일 수 있다.
제 1 유지 전극(751)으로 제 1 유지 전압(Vcst1)이 인가된다. 제 1 유지 전압(Vcst1)은 공통 전압(Vcom)과 동일할 수 있다.
제 2 스위칭 소자(TFT2)는 게이트 라인(GL), 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)에 접속된다. 제 2 스위칭 소자(TFT2)는 게이트 라인(GL)으로부터의 게이트 신호에 따라 제어되며, 제 1 부화소 전극(PE1)과 제 2 부화소 전극(PE2) 사이에 접속된다. 제 2 스위칭 소자(TFT2)는 게이트 신호의 게이트 고전압에 의해 턴-온되며, 턴-온시 제 1 부화소 전극(PE1)으로부터의 데이터 전압을 제 2 부화소 전극(PE2)으로 인가한다. 제 2 스위칭 소자(TFT2)는 게이트 신호의 게이트 저전압에 의해 턴-오프된다.
제 2 액정용량 커패시터(Clc2)는 제 2 부화소 전극(PE2)과 공통 전극(330) 사이에 형성된다. 제 2 액정용량 커패시터(Clc2)는 제 2 부화소 전극(PE2)에 접속된 제 1 전극과, 공통 전극(330)에 접속된 제 2 전극과, 제 2 액정용량 커패시터(Clc2)의 제 1 전극과 제 2 액정용량 커패시터(Clc2)의 제 2 전극 사이에 위치한 액정층을 포함한다. 제 2 액정용량 커패시터(Clc2)의 제 1 전극은 제 2 부화소 전극(PE2)의 일부일 수 있고, 제 2 액정용량 커패시터(Clc2)의 제 2 전극은 공통 전극(330)의 일부일 수 있다.
제 2 보조용량 커패시터(Cst2)는 제 2 부화소 전극(PE2)과 제 2 유지 전극(752) 사이에 형성된다. 제 2 보조용량 커패시터(Cst2)는 제 2 부화소 전극(PE2)에 접속된 제 1 전극과, 제 2 유지 전극(752)에 접속된 제 2 전극과, 제 2 보조용량 커패시터(Cst2)의 제 1 전극과 제 2 보조용량 커패시터(Cst2)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 2 보조용량 커패시터(Cst2)의 제 1 전극은 제 2 부화소 전극(PE2)의 일부일 수 있고, 제 2 보조용량 커패시터(Cst2)의 제 2 전극은 제 2 유지 전극(752)의 일부일 수 있다.
제 2 유지 전극(752)으로 제 2 유지 전압(Vcst2)이 인가된다. 제 2 유지 전압(Vcst2)은 공통 전압(Vcom)과 동일할 수 있다.
전술된 게이트 고전압은 제 1 스위칭 소자(TFT1)의 문턱 전압 및 제 2 스위칭 소자(TFT2)의 문턱 전압 중 더 큰 문턱 전압 이상으로 설정된 게이트 신호의 하이 논리 전압이고, 그리고 게이트 저전압은 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)의 오프 전압으로 설정된 게이트 신호의 로우 논리 전압이다.
이와 같이 구성된 화소의 동작을 설명하면 다음과 같다.
게이트 라인(GL)에 게이트 고전압이 인가되면 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)는 턴-온된다.
턴-온된 제 1 스위칭 소자(TFT1)를 통해 데이터 라인(DL)으로부터의 데이터 전압은 제 1 부화소 전극(PE1)에 공급된다. 이때, 제 1 스위칭 소자(TFT1)의 내부 저항에 의한 전압 강하로 인해, 제 1 부화소 전극(PE1)의 데이터 전압(이하, 제 1 부화소 전압)은 데이터 라인(DL)의 데이터 전압보다 작은 값을 갖는다.
턴-온된 제 2 스위칭 소자(TFT2)를 통해 제 1 부화소 전극(PE1)으로부터의 제 1 부화소 전압은 제 2 부화소 전극(PE2)에 공급된다. 이때, 제 2 스위칭 소자(TFT2)의 내부 저항에 의한 전압 강하로 인해, 제 2 부화소 전극(PE2)의 데이터 전압(이하, 제 2 부화소 전압)은 제 1 부화소 전압보다 작은 값을 갖는다.
턴-온된 제 1 스위칭 소자(TFT1) 및 턴-온된 제 2 스위칭 소자(TFT2)는 모두 선형 영역(linear region)에서 동작한다. 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)의 내부 저항에 따라 제 1 부화소 전압과 제 2 부화소 전압의 비(ratio)가 산출될 수 있다.
제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 높은 전류 구동 능력을 가질 수 있다. 이때, 제 1 스위칭 소자(TFT1)의 전류 구동 능력이 제 2 스위칭 소자(TFT2)의 전류 구동 능력보다 더 크면 클수록 제 1 부화소 전압은 데이터 전압(즉, 데이터 라인의 데이터 전압)의 크기에 점점 더 가까워지고, 제 1 부화소 전압과 제 2 부화소 전압 간의 차는 증가한다.
이와 같이 데이터 라인(DL)으로부터의 데이터 전압이 직렬로 접속된 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)에 의해 분압되므로, 제 1 부화소 전극(PE1)의 제 1 부화소 전압과 제 2 부화소 전극(PE2)의 제 2 부화소 전압은 서로 다른 값을 가질 수 있다. 따라서, 화소의 시인성이 향상될 수 있다.
또한, 서로 다른 2개의 부화소 전압들을 생성하는데 단 2개의 스위칭 소자들(TFT1, TFT2)이 사용되므로 화소의 개구율이 증가될 수 있다.
또한, 데이터 라인(DL)과 유지 전극(751, 752)이 직접 연결되지 않는 바, 이에 따라 제 1 및 제 2 유지 전압(Vcst1, Vcst2)의 변동이 최소화될 수 있다.
한편, 누설 전류의 크기는 상대적으로 높은 문턱 전압을 갖는 제 2 스위칭 소자(TFT2)에 의해 좌우되므로, 제 1 및 제 2 스위칭 소자(TFT1, TFT2)의 턴-오프시 누설 전류는 거의 발생되지 않는다. 따라서, 소위 “색빠짐 현상”이 최소화되어 화질이 향상될 수 있다.
위와 같은 화소 회로는 다음과 같은 화소 구조를 통해 구현될 수 있다. 이하, 도 1에 도시된 화소의 회로에 대응되는 화소 구조를 설명하면 다음과 같다.
도 2는 도 1의 화소 회로에 대응되는 화소 구조를 포함하는 한 실시예에 따른 액정 표시 장치에 대한 평면도이고, 도 3은 도 2의 I-I'의 선을 따라 자른 단면도이고, 그리고 도 4는 도 2의 II-II'의 선을 따라 자른 단면도이다.
액정 표시 장치는, 도 2 내지 도 4에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다. 여기서, 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a) 및 제 4 저항성 접촉층(322b)은 본 발명의 액정 표시 장치로부터 제거될 수도 있다.
제 1 스위칭 소자(TFT1)는, 도 2 및 도 3에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 1 반도체층(321), 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)을 포함한다.
제 2 스위칭 소자(TFT2)는, 도 2 및 도 4에 도시된 바와 같이, 제 2 게이트 전극(GE2), 제 2 반도체층(322), 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)을 포함한다.
도 2 및 도 3에 도시된 바와 같이, 게이트 라인(GL)은 제 1 기판(301) 상에 위치한다. 구체적으로, 게이트 라인(GL)은 제 1 기판(301)의 제 1 부화소 영역(P1)과 제 2 부화소 영역(P2) 사이에 위치한다.
게이트 라인(GL)은, 도 2 및 도 3에 도시된 바와 같이, 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)에 연결된다. 게이트 라인(GL), 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)은 모두 일체로 이루어질 수 있다. 한편, 도시되지 않았지만, 게이트 라인(GL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 라인(GL)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 이 게이트 라인(GL)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 라인(GL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
제 1 게이트 전극(GE1)은, 도 2에 도시된 바와 같이 게이트 라인(GL)으로부터 돌출된 형상을 가질 수 있다. 제 1 게이트 전극(GE1)은 게이트 라인(GL)의 일부일 수도 있다. 제 1 게이트 전극(GE1)은 게이트 라인(GL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 게이트 전극(GE1) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 게이트 전극(GE2)은, 도 2에 도시된 바와 같이 게이트 라인(GL)으로부터 돌출된 형상을 가질 수 있다. 제 2 게이트 전극(GE2)은 게이트 라인(GL)의 일부일 수도 있다. 제 2 게이트 전극(GE2)은 게이트 라인(GL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 게이트 전극(GE2) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 유지 전극(751)은, 도 2에 도시된 바와 같이, 제 1 부화소 전극(PE1)을 둘러싼다. 이때, 제 1 유지 전극(751)은 제 1 부화소 전극(PE1)의 가장자리를 중첩할 수 있다. 제 1 유지 전극(751)으로 제 1 유지 전압(Vcst1)이 인가된다. 제 1 유지 전압(Vcst1)은 공통 전압(Vcom)과 동일할 수 있다. 제 1 유지 전극(751)은 전술된 게이트 라인(GL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 유지 전극(751) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 유지 전극(751)은 유지 라인(750)에 연결된다. 유지 라인(750)은, 도 3에 도시된 바와 같이, 제 1 부화소 영역(P1)과 제 2 부화소 영역(P2) 사이에 위치한다. 유지 라인(750)은 게이트 라인(GL)에 평행하다. 유지 라인(750)으로 제 1 유지 전압(Vcst1)이 인가된다. 이때, 제 1 유지 전극(751)과 유지 라인(750)은 일체로 이루어질 수 있다. 유지 라인(750)은 전술된 게이트 라인(GL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 유지 라인(750) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 유지 전극(752)은, 도 2에 도시된 바와 같이, 제 2 부화소 전극(PE2)을 둘러싼다. 이때, 제 2 유지 전극(752)은 제 2 부화소 전극(PE2)의 가장자리를 중첩한다. 제 2 유지 전극(752)은 전술된 게이트 라인(GL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 유지 전극(752) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다. 제 2 유지 전극(752)으로 제 2 유지 전압(Vcst2)이 인가된다. 제 2 유지 전압(Vcst2)은 공통 전압(Vcom)과 동일할 수 있다. 한편, 제 2 유지 전극(752)과 제 1 유지 전극(751)은 일체로 이루어질 수 있다. 제 2 유지 전극(752)은 전술된 게이트 라인(GL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 유지 전극(752) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 절연막(311)은, 도 3 및 도 4에 도시된 바와 같이, 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 제 2 유지 전극(752) 및 유지 라인(750) 상에 위치한다. 이때, 게이트 절연막(311)은 그 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 제 2 유지 전극(752) 및 유지 라인(750)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
데이터 라인(DL)은, 도 3에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 도시되지 않았지만, 데이터 라인(DL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
데이터 라인(DL)은 게이트 라인(GL) 및 유지 라인(750)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 마찬가지로, 데이터 라인(DL)과 유지 라인(750)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분에 비하여 더 작은 선폭을 가질 수 있다. 이에 따라, 데이터 라인(DL)과 게이트 라인(GL) 간의 기생 커패시턴스와, 그리고 데이터 라인(DL)과 유지 라인(750) 간의 커패시턴스의 크기가 줄어들 수 있다.
데이터 라인(DL)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 데이터 라인(DL)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 데이터 라인(DL)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 1 반도체층(321)은, 도 3에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 1 반도체층(321)은, 도 2 및 도 3에 도시된 바와 같이, 제 1 게이트 전극(GE1)과 적어도 일부 중첩한다. 제 1 반도체층(321)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 1 및 제 2 저항성 접촉층(321a, 321b)은, 도 3에 도시된 바와 같이, 제 1 반도체층(321) 상에 위치한다. 제 1 저항성 접촉층(321a)과 제 2 저항성 접촉층(321b)은 제 1 스위칭 소자(TFT1)의 채널 영역(CA1)을 사이에 두고 마주하고 있다. 제 1 저항성 접촉층(321a) 및 제 2 저항성 접촉층(321b) 중 적어도 하나는 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 2 반도체층(322)은, 도 4에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 2 반도체층(322)은, 도 2 및 도 4에 도시된 바와 같이, 제 2 게이트 전극(GE2)과 적어도 일부 중첩한다. 제 2 반도체층(322)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 3 및 제 4 저항성 접촉층(322a, 322b)은, 도 4에 도시된 바와 같이, 제 2 반도체층(322) 상에 위치한다. 제 3 저항성 접촉층(322a)과 제 4 저항성 접촉층(322b)은 제 2 스위칭 소자(TFT2)의 채널 영역(CA2)을 사이에 두고 마주하고 있다. 제 3 저항성 접촉층(322a) 및 제 4 저항성 접촉층(322b) 중 적어도 하나는 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 3 저항성 접촉층(322a)과 전술된 제 2 저항성 접촉층(321b)은 서로 연결된다. 예를 들어, 제 3 저항성 접촉층(322a)과 전술된 제 2 저항성 접촉층(321b)은 일체로 이루어질 수 있다.
제 1 드레인 전극(DE1)은, 도 3에 도시된 바와 같이, 제 1 저항성 접촉층(321a) 상에 위치한다. 한편, 도 3에 도시되지 않았지만, 제 1 드레인 전극(DE1)은 게이트 절연막(311) 상에도 위치한다. 제 1 드레인 전극(DE1)은, 도 3에 도시된 바와 같이 데이터 라인(DL)으로부터 돌출된 형상을 가질 수 있다. 도시되지 않았지만, 제 1 드레인 전극(DE1)은 데이터 라인(DL)의 일부일 수도 있다. 제 1 드레인 전극(DE1)의 적어도 일부는 제 1 반도체층(321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 드레인 전극(DE1)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 3에는 U자 형상을 갖는 제 1 드레인 전극(DE1)이 도시되어 있는 바, 제 1 드레인 전극(DE1)의 볼록한 부분은 제 2 부화소 전극(PE2)을 향하고 있다. 제 1 드레인 전극(DE1)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 드레인 전극(DE1)과 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 소스 전극(SE1)은, 도 3에 도시된 바와 같이, 제 2 저항성 접촉층(321b) 및 게이트 절연막(311) 상에 위치한다. 제 1 소스 전극(SE1)의 적어도 일부는 제 1 반도체층(321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 소스 전극(SE1)은 제 1 부화소 전극(PE1)에 연결된다. 제 1 소스 전극(SE1)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 소스 전극(SE1)과 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 스위칭 소자(TFT1)의 채널 영역(CA1)은 제 1 드레인 전극(DE1)과 제 1 소스 전극(SE1) 사이의 제 1 반도체층(321) 부분에 위치한다. 채널 영역(CA1)에 해당하는 제 1 반도체층(321) 부분은 제 1 반도체층(321)의 다른 부분에 비하여 더 낮은 두께를 갖는다.
제 2 드레인 전극(DE2)은, 도 4에 도시된 바와 같이, 제 3 저항성 접촉층(322a) 및 게이트 절연막(311) 상에 위치한다. 제 2 드레인 전극(DE2)은 제 1 소스 전극(SE1)과 일체로 구성된다. 제 2 드레인 전극(DE2)의 적어도 일부는 제 2 반도체층(322) 및 제 2 게이트 전극(GE2)과 중첩한다. 제 2 드레인 전극(DE2)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 제 2 드레인 전극(DE2)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 드레인 전극(DE2)과 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 소스 전극(SE2)은, 도 4에 도시된 바와 같이, 제 4 저항성 접촉층(322b) 및 게이트 절연막(311) 상에 위치한다. 제 2 소스 전극(SE2)의 적어도 일부는 제 2 반도체층(322) 및 제 2 게이트 전극(GE2)과 중첩한다. 제 2 소스 전극(SE2)은 제 2 부화소 전극(PE2)에 연결된다. 제 2 소스 전극(SE2)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 소스 전극(SE2)과 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 스위칭 소자(TFT2)의 채널 영역(CA2)은 제 2 드레인 전극(DE2)과 제 2 소스 전극(SE2) 사이의 제 2 반도체층(322) 부분에 위치한다. 채널 영역(CA2)에 해당하는 제 2 반도체층(322) 부분은 제 2 반도체층(322)의 다른 부분에 비하여 더 낮은 두께를 갖는다.
제 1 스위칭 소자(TFT1)의 제 1 반도체층(321)은 제 2 스위칭 소자(TFT2)의 제 2 반도체층(322)보다 더 많은 양의 불순물 이온을 포함한다. 예를 들어, 제 1 스위칭 소자(TFT1)의 채널 영역(CA1; 이하, 제 1 채널 영역)에 대응되게 위치한 제 1 반도체층(321) 부분에 주입된 불순물 이온의 농도는, 제 2 스위칭 소자(TFT2)의 채널 영역(CA2; 이하, 제 2 채널 영역)에 대응되게 위치한 제 2 반도체층(322) 부분에 주입된 불순물 이온의 농도보다 더 높을 수 있다. 구체적인 예로서, 제 1 반도체층(321) 및 제 2 반도체층(322)은 각각 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 저농도로 도핑된 n- 수소화 비정질 규소와 같은 물질로 만들어질 수 있는 바, 이때 제 1 채널 영역(CA1)에 대응되는 제 1 반도체층(321)에 도핑된 불순물 이온의 양은 제 2 채널 영역(CA2)에 대응되는 제 2 반도체층(322)에 도핑된 불순물 이온의 양보다 더 많다. 여기서, 제 1 채널 영역(CA1)의 제 1 반도체층(321)에 포함된 불순물 이온은 제 2 채널 영역(CA2)의 제 2 반도체층(322)에 포함된 불순물 이온의 5배 이상일 수 있다. 이와 같은 불순물 이온 양의 차이에 의해 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 낮은 문턱 전압을 가질 수 있다. 따라서, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)에 비하여 더 높은 전류 구동 능력을 가질 수 있다.
한편, 불순물 이온은 제 1 채널 영역(CA1)에 대응되는 제 1 반도체층(321) 부분 및 제 2 채널 영역(CA2)에 대응되는 제 2 반도체층(322) 부분에만 선택적으로 주입될수도 있고, 이와 달리 제 1 채널 영역(CA1)을 포함한 제 1 반도체층(321) 전체 또는 제 2 채널 영역(CA2)을 포함한 제 2 반도체층(322) 전체에 주입될 수도 있다. 그러나, 어떠한 경우든, 제 1 반도체층(321)에 주입되는 불순물 이온의 농도와 제 2 반도체층(322)에 주입되는 불순물 이온의 농도는 다르다.
제 1 반도체층(321) 및 제 2 반도체층(322)의 각 불순물 이온 농도는 전술된 저항성 접촉층(제 1 내지 제 4 저항성 접촉층들 중 어느 하나)의 불순물 이온 농도보다 더 작다.
보호막(320)은, 도 3 및 도 4에 도시된 바와 같이, 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2), 제 1 소스 전극(SE1) 및 제 2 소스 전극(SE2) 상에 위치한다. 이때, 보호막(320)은 그 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2), 제 1 소스 전극(SE1) 및 제 2 소스 전극(SE2)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 보호막(320)은 이의 일부를 관통하는 제 1 및 제 2 하부 콘택홀들을 갖는다. 제 1 하부 콘택홀을 통해 제 1 소스 전극(SE1)이 외부로 노출되고, 제 2 하부 콘택홀을 통해 제 2 소스 전극(SE2)이 외부로 노출된다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(320)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(321, 322) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
컬러 필터(354)는, 도 3 및 도 4에 도시된 바와 같이, 보호막(320) 상에 위치한다. 컬러 필터(354)는 제 1 부화소 영역(P1) 및 제 2 부화소 영역(P2)에 배치되는 바, 이때 컬러 필터(354)의 가장자리는 게이트 라인(GL), 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2) 및 데이터 라인(DL) 상에 위치한다. 단, 컬러 필터(354)는 제 1 콘택홀(CH1) 및 제 2 콘택홀(CH2)에 위치하지 않는다. 한편, 컬러 필터(354)의 가장자리는 이에 인접한 다른 컬러 필터(354)의 가장자리와 중첩할 수 있다. 하나의 화소에 포함된 제 1 부화소 영역(P1)과 제 2 부화소 영역(P2)에 동일한 색상의 컬러 필터가 위치한다. 컬러 필터(354)는 감광성 유기 물질로 이루어질 수 있다.
캡핑층(391)은, 도 3 및 도 4에 도시된 바와 같이, 컬러 필터(354) 상에 위치한다. 캡핑층(391)은 컬러 필터(354)로부터 발생된 불순물이 액정층(333)으로 확산되는 것을 방지한다. 캡핑층(391)은 이를 관통하는 제 1 및 제 2 상부 콘택홀들을 갖는 바, 제 1 상부 콘택홀은 제 1 소스 전극(SE1)을 노출시키는 제 1 하부 콘택홀 위에 위치한다. 이 제 1 상부 콘택홀과 제 1 하부 콘택홀이 연결되어 제 1 콘택홀(CH1)을 이룬다. 제 2 상부 콘택홀은 제 2 소스 전극(SE2)을 노출시키는 제 2 하부 콘택홀 위에 위치한다. 이 제 2 상부 콘택홀과 제 2 하부 콘택홀이 연결되어 제 2 콘택홀(CH2)을 이룬다. 캡핑층(391)은 질화 실리콘 또는 산화 실리콘 등으로 이루어질 수 있다.
제 1 부화소 전극(PE1)은, 도 2에 도시된 바와 같이, 제 1 부화소 영역(P1)에 배치된다. 이때, 제 1 부화소 전극(PE1)은 캡핑층(391) 상에 위치한다. 제 1 부화소 전극(PE1)은 제 1 콘택홀(CH1)을 통해 제 1 소스 전극(SE1)에 연결된다.
제 1 부화소 전극(PE1)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.
여기서, 도 4를 참조하여, 제 1 부화소 전극(PE1)에 대하여 구체적으로 설명하면 다음과 같다.
도 5는 도 2에서 제 1 부화소 전극(PE1)만을 따로 나타낸 도면이다.
제 1 부화소 전극(PE1)은, 도 5에 도시된 바와 같이, 줄기 전극(613) 및 복수의 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 줄기 전극(613)과 가지 전극들(601a, 601b, 601c, 601d)은 일체로 구성될 수 있다.
줄기 전극(613)은 제 1 부화소 영역(P1)을 복수의 도메인(domain)들로 분할한다. 예를 들어, 줄기 전극(613)은 서로 교차하는 수평부(611) 및 수직부(612)를 포함한다. 수평부(611)는 제 1 부화소 영역(P1)을 2개의 도메인들로 분할하며, 그리고 수직부(612)는 그 분할된 2개의 도메인들 각각을 또 다른 2개의 더 작은 도메인들로 분할한다. 수평부(611) 및 수직부(612)로 구성된 줄기 전극(613)에 의해 화소 영역(P)은 4개의 도메인들(A, B, C, D)로 나뉜다.
가지 전극들은 줄기 전극(613)에서 서로 다른 방향으로 연장된 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 즉, 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)은 줄기 전극(613)에서 각 도메인(A, B, C, D) 내로 연장된다. 예를 들어, 제 1 가지 전극(601a)은 제 1 도메인(A)에 위치하고, 제 2 가지 전극(601b)은 제 2 도메인(B)에 위치하고, 제 3 가지 전극(601c)은 제 3 도메인(C)에 위치하고, 그리고 제 4 가지 전극(601d)은 제 4 도메인(D)에 위치한다.
수직부(612)에 대하여 제 1 가지 전극(601a)과 제 2 가지 전극(601b)은 서로 대칭적인 형태를 이루며, 수직부(612)에 대하여 제 3 가지 전극(601c)과 제 4 가지 전극(601d)은 서로 대칭적인 형태를 이룬다. 또한, 수평부(611)에 대하여 제 1 가지 전극(601a)과 제 4 가지 전극(601d)은 서로 대칭적인 형태를 이루며, 수평부(611)에 대하여 제 2 가지 전극(601b)과 제 3 가지 전극(601c)은 서로 대칭적인 형태를 이룬다.
제 1 도메인(A)에 제 1 가지 전극(601a)이 복수로 구비될 수 있는 바, 이때 복수의 제 1 가지 전극(601a)들은 서로 평행하게 배열된다. 여기서, 제 1 가지 전극(601a)들 중 일부 가지 전극들은, 제 1 도메인(A)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 1 가지 전극(601a)들 중 나머지 가지 전극들은 제 1 도메인(A)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 2 도메인(B)에 제 2 가지 전극(601b)이 복수로 구비될 수 있는 바, 이때 복수의 제 2 가지 전극(601b)들은 서로 평행하게 배열된다. 여기서, 제 2 가지 전극(601b)들 중 일부 가지 전극들은, 제 2 도메인(B)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 2 가지 전극(601b)들 중 나머지 가지 전극들은 제 2 도메인(B)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 3 도메인(C)에 제 3 가지 전극(601c)이 복수로 구비될 수 있는 바, 이때 복수의 제 3 가지 전극(601c)들은 서로 평행하게 배열된다. 여기서, 제 3 가지 전극(601c)들 중 일부 가지 전극들은, 제 3 도메인(C)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 3 가지 전극(601c)들 중 나머지 가지 전극들은 제 3 도메인(C)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 4 도메인(D)에 제 4 가지 전극(601d)이 복수로 구비될 수 있는 바, 이때 복수의 제 4 가지 전극(601d)들은 서로 평행하게 배열된다. 여기서, 제 4 가지 전극(601d)들 중 일부 가지 전극들은, 제 4 도메인(D)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 4 가지 전극(601d)들 중 나머지 가지 전극들은 제 4 도메인(D)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
한편, 전술된 줄기 전극(613)은 제 1 연결부(614a) 및 제 2 연결부(614b)를 더 포함할 수 있다. 제 1 연결부(614a)는 수평부(611)의 일측 끝단에 연결되며, 제 2 연결부(614b)는 수평부(611)의 타측 끝단에 연결된다. 제 1 연결부(614a) 및 제 2 연결부(614b)는 수직부(612)에 평행하게 배열될 수 있다. 제 1 연결부(614a) 및 제 2 연결부(614b)는 줄기 전극(613)과 일체로 구성될 수 있다.
제 1 도메인(A)에 위치한 적어도 2개의 제 1 가지 전극(601a)들의 단부들과 제 4 도메인(D)에 위치한 적어도 2개의 제 4 가지 전극(601d)들의 단부들은 제 2 연결부(614b)에 의해 서로 연결될 수 있다. 마찬가지로, 제 2 도메인(B)에 위치한 적어도 2개의 제 2 가지 전극(601b)들의 단부들과 제 3 도메인(C)에 위치한 적어도 2개의 제 3 가지 전극(601c)들의 단부들이 제 1 연결부(614a)에 의해 서로 연결될 수 있다.
또한, 도시되지 않았지만, 제 1 도메인(A)에 위치한 적어도 2개의 제 1 가지 전극(601a)들의 단부들과 제 2 도메인(B)에 위치한 적어도 2개의 제 2 가지 전극(601b)들의 단부들이 다른 연결부에 의해 서로 연결될 수 있다. 또한, 제 3 도메인(C)에 위치한 적어도 2개의 제 3 가지 전극(601c)들의 단부들과 제 4 도메인(D)에 위치한 적어도 2개의 제 4 가지 전극(601d)들의 단부들이 또 다른 연결부에 의해 서로 연결될 수 있다.
제 1 부화소 전극(PE1)과 제 1 유지 전극(751)은 중첩될 수 있다. 예를 들어, 제 1 부화소 전극(PE1)의 가장자리가 제 1 유지 전극(751) 상에 위치할 수 있다.
제 1 스위칭 소자(TFT1)와 제 1 부화소 전극(PE1) 간의 연결부는 게이트 라인(GL)과 제 1 부화소 전극(PE1) 사이에 위치할 수 있다. 다시 말하여, 제 1 콘택홀(CH1)은 게이트 라인(GL)과 제 1 부화소 전극(PE1) 사이에 위치할 수 있다.
제 2 부화소 전극(PE2)은, 도 4에 도시된 바와 같이, 제 2 부화소 영역(P2)에 배치된다. 이때, 제 2 부화소 전극(PE2)은 캡핑층(391) 상에 위치한다. 제 2 부화소 전극(PE2)은 제 2 콘택홀(CH2)을 통해 제 2 소스 전극(SE2)에 연결된다. 제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다. 즉, 제 2 부화소 전극(PE2)과 제 1 부화소 전극(PE1)은 동일한 공정으로 동시에 제조될 수 있다.
제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 실질적으로 동일한 구조를 갖는다. 예를 들어, 제 2 부화소 전극(PE2)은, 제 2 부화소 영역(P2)을 복수의 도메인들로 분할하는 줄기 전극과, 그리고 그 줄기 전극에서 각 도메인 내로 연장된 가지 전극을 포함한다. 또한, 제 2 부화소 전극(PE2)은 제 1 연결부 및 제 2 연결부를 더 포함할 수 있다. 제 2 부화소 전극(PE2)에 포함된 줄기 전극, 가지 전극, 제 1 연결부 및 제 2 연결부는 전술된 제 1 부화소 전극(PE1)에 포함된 그것들과 동일하므로, 이들에 대한 설명은 도 5 및 관련 내용을 참조한다.
제 2 부화소 전극(PE2)은 제 1 부화소 전극(PE1)과 동일하거나 또는 이 보다 더 큰 면적을 가질 수 있다. 제 2 부화소 전극(PE2)의 면적은, 예를 들어, 제 1 부화소 전극(PE1)의 면적의 1 내지 2배 일수 있다.
제 2 부화소 전극(PE2)과 제 2 유지 전극(752)은 중첩될 수 있다. 예를 들어, 제 2 부화소 전극(PE2)의 가장자리가 제 2 유지 전극(752) 상에 위치할 수 있다.
제 2 스위칭 소자(TFT2)와 제 2 부화소 전극(PE2) 간의 연결부는 게이트 라인(GL)과 제 2 부화소 전극(PE2) 사이에 위치할 수 있다. 다시 말하여, 제 2 콘택홀(CH2)은 게이트 라인(GL)과 제 2 부화소 전극(PE2) 사이에 위치할 수 있다.
차광층(376)은, 도 3 및 도 4에 도시된 바와 같이, 제 2 기판(302) 상에 위치한다. 차광층(376)은, 제 1 및 제 2 부화소 영역들(P1, P2)을 제외한 나머지 부분에 위치한다. 이와 달리, 차광층(376)은 제 1 기판(301) 상에 위치할 수도 있다.
오버 코트층(722)은 차광층(376) 상에 위치한다. 이때, 오버 코트층(722)은 차광층(376)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 오버 코트층(722)은, 그 오버 코트층(722)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 차광층(376)과 같은 제 2 기판(302)의 구성 요소들 간의 높낮이차를 최소화하는 역할을 한다. 오버 코트층(722)은 생략될 수 있다.
공통 전극(330)은 오버 코트층(722) 상에 위치한다. 이때, 공통 전극(330)은 오버 코트층(722)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 이와 달리, 공통 전극(330)은 제 1 부화소 영역(P1) 및 제 2 부화소 영역(P2)에 대응되게 오버 코트층(722) 상에 위치할 수도 있다. 공통 전극(330)으로 공통 전압이 인가된다.
한편, 도시되지 않았지만, 본 발명의 액정 표시 장치는 제 1 편광판 및 제 2 편광판을 더 포함할 수 있다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 액정 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
한편, 도시되지 않았지만, 본 발명의 액정 표시 장치는 차폐 전극을 더 포함할 수 있다. 차폐 전극은 데이터 라인(DL)을 중첩하도록 캡핑층(391) 상에 위치할 수 있다. 예를 들어, 차폐 전극은 데이터 라인과 동일한 형상으로 이 데이터 라인을 따라 위치할 수 있다. 차폐 전극은 제 1 부화소 전극(PE1)과 동일한 물질로 제조될 수 있다. 차폐 전극으로 공통 전압(Vcom)이 인가될 수 있다. 차폐 전극은 데이터 라인(DL)과 부화소 전극(제 1 및 제 2 부화소 전극) 간에 전계가 형성되는 것을 방지한다. 또한, 차폐 전극과 공통 전극(330) 간에 등전위가 형성되므로, 차폐 전극과 공통 전극(330) 사이에 위치한 액정층을 통과한 광은 제 2 편광판에 의해 차단된다. 따라서, 데이터 라인(DL)에 대응되는 부분에서의 빛샘이 방지된다.
제 1 기판(301) 및 제 2 기판(302)은 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
제 1 기판(301)과 제 2 기판(302) 사이에 위치한 액정층은 액정 분자들을 포함하는 바, 이 액정 분자들은 음의 유전율을 가지며 수직 배향된 액정 분자일 수 있다.
도 6a 내지 도 15b는 도 2 및 도 3의 액정 표시 장치에 대한 공정 단면도이다. 여기서, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a 및 도 15a는 도 2에 대한 공정 단면도이고, 그리고 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b 및 도 15b는 도 3에 대한 공정 단면도이다.
먼저, 도시되지 않았지만, 제 1 기판(301)의 전면(全面)에 게이트 금속층이 증착된다. 게이트 금속층은 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition: PVD) 방식으로 증착될 수 있다.
이후 포토리쏘그라피(photolithography) 공정 및 식각 공정에 의해 전술된 게이트 금속층이 패터닝됨으로써, 도 6a 및 도 6b에 도시된 바와 같이, 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2) 및 제 2 유지 전극(752)이 제 1 기판(301) 상에 형성된다.
게이트 금속층은 식각액을 이용한 습식 식각(wet-etch) 방식으로 제거될 수 있다.
게이트 금속층은 전술된 게이트 라인의 제조에 사용되는 물질로 이루어질 수 있다.
이이서, 도 7a 및 도 7b에 도시된 바와 같이, 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2) 및 제 2 유지 전극(752)을 포함한 제 1 기판(301)의 전면에 게이트 절연막(311)이 증착된다. 게이트 절연막(311)은 화학 기상 증착(chemical vapor deposition: CVD) 방식으로 증착될 수 있다.
게이트 절연막(311)은 전술된 게이트 절연막(311)의 제조에 사용되는 물질로 이루어질 수 있다.
다음으로, 도시되지 않았지만, 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 반도체 물질 및 불순물 반도체 물질이 차례로 증착된다. 반도체 물질 및 불순물 반도체 물질은 화학 기상 증착(chemical vapor depostion: CVD) 방식으로 증착될 수 있다.
반도체 물질은 전술된 제 1 반도체층(321) 또는 제 2 반도체층(322)의 제조에 사용되는 물질로 이루어질 수 있다.
불순물 반도체 물질은 전술된 제 1 내지 제 4 저항성 접촉층(321a, 321b, 322a, 322b)의 제조에 사용되는 물질로 이루어질 수 있다.
이후, 포토리쏘그라피 공정 및 식각 공정에 의해 반도체 물질 및 불순물 반도체 물질이 패터닝됨으로써, 도 8a 및 도 8b에 도시된 바와 같이, 제 1 게이트 전극(GE1)을 중첩하는 제 1 반도체층(321) 및 제 2 게이트 전극(GE2)을 중첩하는 제 2 반도체층(322)이 게이트 절연막(311) 상에 형성되고, 제 1 불순물 반도체 패턴(841)이 제 1 반도체층(321) 상에 형성되고, 그리고 제 2 불순물 반도체 패턴(842)이 제 2 반도체층(322) 상에 형성된다.
반도체 물질 및 불순물 반도체 물질은 식각 가스를 이용한 건식 식각(dry-etch) 방식으로 제거될 수 있다.
다음으로, 도 8a 및 도 8b에 도시된 바와 같이, 제 1 기판(301) 상에 도핑용 마스크(M_d)가 위치한다. 도핑용 마스크(M_d)는 불순물 이온이 투과되는 투과 영역(TA), 불순물 이온이 차단되는 차단 영역(BA) 및 불순물 이온이 부분적으로 투과되는 반투과 영역(HTA)을 포함할 수 있다. 도 8a에 도시된 바와 같이 투과 영역(TA)은 제 1 반도체층(321)에 대응되며, 도 8b에 도시된 바와 같이 반투과 영역(HTA)은 제 2 반도체층(322)에 대응된다.
이어서, 인(phosphorus) 또는 인화 수소(PH3)와 같은 저농도의 n형 불순물 이온이 도핑용 마스크(M_d)를 통해 제 1 반도체층(321) 및 제 2 반도체층(322)에 선택적으로 주입된다. 투과 영역(TA)으로 제공된 불순물 이온은 제 1 불순물 반도체 패턴(841)을 통과하여 제 1 반도체층(321)에 도달하며, 반투과 영역(HTA)으로 제공된 불순물 이온은 제 2 불순물 반도체 패턴(842)을 통과하여 제 2 반도체층(322)에 도달한다. 이때, 반투과 영역(HTA)보다 투과 영역(TA)으로 더 많은 양의 불순물 이온이 통과하므로, 반투과 영역(HTA)에 위치한 제 2 반도체층(322)보다 투과 영역(TA)에 위치한 제 1 반도체층(321)으로 더 많은 양의 불순물 이온이 주입된다. 따라서, 제 1 반도체층(321)은 제 2 반도체층(322)에 비하여 더 높은 농도의 불순물 이온을 포함한다.
이후, 도시되지 않았지만, 제 1 반도체층(321), 제 2 반도체층(322), 제 1 불순물 반도체 패턴(841), 제 2 불순물 반도체 패턴(842) 및 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 소스 금속층이 증착된다.
소스 금속층은 전술된 데이터 라인(DL)의 제조에 사용되는 물질로 이루어질 수 있다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 소스 금속층이 패터닝됨으로써, 도 9a 및 도 9b에 도시된 바와 같이, 게이트 라인(GL)과 교차하는 데이터 라인(DL)이 게이트 절연막(311) 상에 형성되고, 제 1 반도체층(321)의 양측을 중첩하는 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)이 제 1 불순물 반도체 패턴(841) 상에 형성되고, 그리고 제 2 반도체층(322)의 양측을 중첩하는 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)이 제 2 불순물 반도체 패턴(842) 상에 형성된다.
이어서, 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)이 마스크로 사용된 상태에서, 식각 공정에 의해 제 1 불순물 반도체 패턴(841) 및 제 2 불순물 반도체 패턴(842)이 패터닝됨으로써, 도 10a 및 도 10b에 도시된 바와 같이, 제 1 내지 제 4 저항성 접촉층(321a, 321b, 322a, 322b)이 형성된다. 제 1 저항성 접촉층(321a)은 제 1 드레인 전극(DE1)과 제 1 반도체층(321) 사이에 형성되며, 제 2 저항성 접촉층(321b)은 제 1 소스 전극(SE1)과 제 1 반도체층(321) 사이에 형성되며, 제 3 저항성 접촉층(322a)은 제 2 드레인 전극(DE2)과 제 2 반도체층(322) 사이에 형성되며, 제 4 저항성 접촉층(322b)은 제 2 소스 전극(SE2)과 제 2 반도체층(322) 사이에 형성된다.
한편, 전술된 제 1 불순물 반도체 패턴(841) 및 제 2 불순물 반도체 패턴(842)에 대한 식각 공정시, 제 1 불순물 반도체 패턴(841)의 하부에 위치한 제 1 반도체층(321)의 일부가 제거되며, 제 2 불순물 반도체 패턴(842)의 하부에 위치한 제 2 반도체층(322)의 일부가 제거된다.
다음으로, 도 11a 및 도 11b에 도시된 바와 같이, 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)을 포함한 제 1 기판(301)의 전면에 보호막(320)이 증착된다.
보호막(320)은 전술된 보호막(320)의 제조에 사용되는 물질로 이루어질 수 있다.
이어서, 도시되지 않았지만, 그 보호막(320)을 포함한 제 1 기판(301)의 전면에 감광성 유기 물질이 형성된다.
이후, 포토리쏘그라피 공정에 의해 감광성 유기 물질이 패터닝됨으로써, 도 12a 및 도 12b에 도시된 바와 같이, 컬러 필터(354)가 제 1 부화소 영역(P1) 및 제 2 부화소 영역(P2)에 형성된다.
다음으로, 도 13a 및 도 13b에 도시된 바와 같이, 컬러 필터(354)를 포함한 제 1 기판(301)의 전면에 캡핑층(391)이 증착된다.
캡핑층(391)은 전술된 캡핑층(391)의 제조에 사용되는 물질로 이루어질 수 있다.
이어서, 포토리쏘그라피 공정 및 식각 공정에 의해 캡핑층(391) 및 보호막(320)이 선택적으로 제거됨으로써, 도 14a 및 도 14b에 도시된 바와 같이, 제 1 소스 전극(SE1)을 노출시키는 제 1 콘택홀(CH1) 및 제 2 소스 전극(SE2)을 노출시키는 제 2 콘택홀(CH2)이 형성된다.
이후, 도시되지 않았지만, 캡핑층(391), 제 1 소스 전극(SE1) 및 제 2 소스 전극(SE2)을 포함한 제 1 기판(301)의 전면에 투명 금속층이 증착된다.
투명 금속층은 전술된 제 1 부화소 전극(PE1)의 제조에 사용되는 물질로 이루어질 수 있다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 투명 금속층이 패터닝됨으로써, 도 15a 및 도 15b에 도시된 바와 같이, 제 1 콘택홀(CH1)을 통해 제 1 소스 전극(SE1)에 연결되는 제 1 부화소 전극(PE1)이 제 1 부화소 영역(P1)에 형성되고, 제 2 콘택홀(CH2)을 통해 제 2 소스 전극(SE2)에 연결되는 제 2 부화소 전극(PE2)이 제 2 부화소 영역(P2)에 형성된다.
도 16a 내지 도 17b는 도 2 및 도 3의 액정 표시 장치에 대한 다른 공정 단면도이다. 여기서, 도 16a 내지 도 17a는 도 2에 대한 공정 단면도이고, 도 16b 내지 도 17b는 도 3에 대한 공정 단면도이다.
먼저, 전술된 도 6a 내지 도 7b에 도시된 바와 같이, 제 1 기판(301) 상에 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2), 제 2 유지 전극(752) 및 게이트 절연막(311)이 형성된다.
이어서, 도시되지 않았지만, 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 반도체 물질이 증착된다.
이후, 포토리쏘그라피 공정 및 식각 공정에 의해 반도체 물질이 패터닝됨으로써, 도 16a 및 도 16b에 도시된 바와 같이, 제 1 게이트 전극(GE1)을 중첩하는 제 1 반도체층(321) 및 제 2 게이트 전극(GE2)을 중첩하는 제 2 반도체층(322)이 게이트 절연막(311) 상에 형성된다.
다음으로, 도 16a 및 도 16b에 도시된 바와 같이, 제 1 기판(301) 상에 도핑용 마스크(M_d)가 위치한다. 도핑용 마스크(M_d)는 전술된 도 8a 및 도 8b에서의 도핑용 마스크(M_d)와 동일하므로, 이에 대한 설명은 도 8a 및 도 8b의 도핑용 마스크(M_d)를 참조한다.
도 16a에 도시된 바와 같이 투과 영역(TA)은 제 1 반도체층(321)에 대응되며, 도 16b에 도시된 바와 같이 반투과 영역(HTA)은 제 2 반도체층(322)에 대응된다.
이어서, 인(phosphorus) 또는 인화 수소(PH3)와 같은 저농도의 n형 불순물 이온이 도핑용 마스크(M_d)를 통해 제 1 반도체층(321) 및 제 2 반도체층(322)에 선택적으로 주입된다. 이때, 반투과 영역(HTA)보다 투과 영역(TA)으로 더 많은 양의 불순물 이온이 통과하므로, 반투과 영역(HTA)에 위치한 제 2 반도체층(322)보다 투과 영역(TA)에 위치한 제 1 반도체층(321)으로 더 많은 양의 불순물 이온이 주입된다. 따라서, 제 1 반도체층(321)은 제 2 반도체층(322)에 비하여 더 높은 농도의 불순물 이온을 포함한다.
한편, 도시되지 않았지만, 도핑용 마스크(M_d)의 투과 영역(TA)은 제 1 스위칭 소자(TFT1)의 채널 영역(CA1; 이하, 제 1 채널 영역)에 대응되는 크기를 가질 수 있으며, 반투과 영역(HTA)은 제 2 스위칭 소자(TFT2)의 채널 영역(CA2; 이하, 제 2 채널 영역)에 대응되는 크기를 가질 수 있다. 이와 같은 경우, 불순물 이온은 제 1 반도체층(321) 중 제 1 채널 영역(CA1)에 대응되는 부분과, 제 2 반도체층(322) 중 제 2 채널 영역(CA2)에 대응되는 부분에만 선택적으로 주입될 수 있다.
이후, 도시되지 않았지만, 제 1 반도체층(321), 제 2 반도체층(322) 및 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 불순물 반도체 물질이 증착된다.
이어서, 포토리쏘그라피 공정 및 식각 공정에 의해 불순물 반도체 물질이 패터닝됨으로써, 도 17a 및 도 17b에 도시된 바와 같이, 제 1 불순물 반도체 패턴(841)이 제 1 반도체층(321) 상에 형성되고, 제 2 불순물 반도체 패턴(842)이 제 2 반도체층(322) 상에 형성된다.
이와 같이 전술된 도 8a 및 도 8b의 공정은 도 16a 내지 도 17b의 공정으로 대체될 수 있다.
이후, 전술된 도 9a 내지 15b에 도시된 바와 같이, 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 보호막(320), 컬러 필터(354), 캡핑층(391), 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)이 형성된다.
한편, 도 8a, 도 8b, 도 16a 및 도 16b에 도시된 바와 같은 불순물 이온 주입 공정시, 제 2 반도체층(322)에는 불순물 이온이 주입되지 않을 수도 있다. 이를 위해, 도핑용 마스크(M_d)의 반투과 영역(HTA)은 차단 영역(BA)으로 대체될 수 있다. 이와 같은 경우, 제 1 반도체층(321)에만 불순물 이온이 주입되므로, 제 1 반도체층(321)은 제 2 반도체층(322)에 비하여 더 높은 농도의 불순물 이온을 포함한다.
도 18은 도 2의 I-I'의 선을 따라 자른 다른 단면도이고, 그리고 도 19는 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
액정 표시 장치는, 도 2, 도 18 및 도 19에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 식각 저지막(860), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다.
도 18 및 도 19의 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)은 전술된 도 2 및 도 3의 해당 구성 요소들과 동일하므로 이들에 대한 설명은 전술된 도 2 및 도 3에 관련된 설명을 참조한다.
도 18에 도시된 제 1 스위칭 소자(TFT1)의 제 1 반도체층(321)은 제 2 스위칭 소자(TFT2)의 제 2 반도체층(322) 보다 더 작은 두께를 갖는다. 구체적으로, 제 1 스위칭 소자(TFT1)의 채널 영역(CA1; 이하, 제 1 채널 영역)에 대응되는 제 1 반도체층(321) 부분의 두께(t1)는 제 2 스위칭 소자(TFT2)의 채널 영역(CA2; 이하, 제 2 채널 영역)에 대응되는 제 2 반도체층(322) 부분의 두께(t2)보다 더 작다. 예를 들어, 제 1 채널 영역(CA1)에 대응되는 제 1 반도체층(321)의 두께(t1)는 제 2 채널 영역(CA2)에 대응되는 제 2 반도체층(322)의 두께(t2)의 1/y배로 설정될 수 있다. 여기서, y는 3 또는 3보다 더 큰 유리수이다. 이와 같은 반도체층들(321, 322)의 두께 차이에 의해 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 낮은 문턱 전압을 가질 수 있다. 따라서, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)에 비하여 더 높은 전류 구동 능력을 가질 수 있다.
도 19의 식각 저지막(860)에 의해 제 2 반도체층(322)은 제 1 반도체층(321)과 다른 두께를 가질 수 있다.
식각 저지막(860)은, 도 19에 도시된 바와 같이, 제 2 반도체층(322) 상에 위치한다. 구체적으로, 식각 저지막(860)은 제 2 스위칭 소자(TFT2)의 채널 영역(CA2)에 대응되는 제 2 반도체층(322) 부분에 위치한다.
도 19의 제 3 저항성 접촉층(322a) 및 제 4 저항성 접촉층(322b)은 제 2 반도체층(322) 및 식각 저지막(860) 상에 위치한다.
도 20a 내지 도 25는 도 18 및 도 19의 액정 표시 장치에 대한 공정 단면도이다. 여기서, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25는 도 18에 대한 공정 단면도이고, 그리고 도 20b, 도 21b, 도 22b, 도 23b, 도 24b는 도 19에 대한 공정 단면도이다.
먼저, 도 6a 내지 도 7b에 도시된 바와 같이, 제 1 기판(301) 상에 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2), 제 2 유지 전극(752) 및 게이트 절연막(311)이 형성된다.
이어서, 도 20a 및 도 20b에 도시된 바와 같이, 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 반도체 물질(420) 및 식각 방지용 물질(430)이 차례로 증착된다.
식각 방지용 물질(430)은 질화 규소(SiNx) 또는 산화 규소(SiOx)로 이루어질 수 있다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 식각 방지용 물질(430)이 패터닝됨으로써, 도 21a 및 도 21b에 도시된 바와 같이, 식각 저지막(860)이 반도체 물질(420) 상에 형성된다.
이후, 도 22a 및 도 22b에 도시된 바와 같이, 식각 저지막(860) 및 반도체 물질(420)을 포함한 제 1 기판(301)의 전면에 불순물 반도체 물질(450)이 증착된다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 불순물 반도체 물질(450) 및 반도체 물질(420)이 패터닝됨으로써, 도 23a 및 도 23b에 도시된 바와 같이, 제 1 게이트 전극(GE1)을 중첩하는 제 1 반도체층(321) 및 제 2 게이트 전극(GE2)을 중첩하는 제 2 반도체층(322)이 게이트 절연막(311) 상에 형성되고, 제 1 불순물 반도체 패턴(841)이 제 1 반도체층(321) 상에 형성되고, 제 3 저항성 접촉층(322a) 및 제 4 저항성 접촉층(322b)이 제 2 반도체층(322) 상에 형성된다. 이때, 제 3 저항성 접촉층(322a) 및 제 4 저항성 접촉층(322b)의 가장자리는 식각 저지막(860)의 가장자리 위에 위치한다.
이후, 도시되지 않았지만, 제 1 반도체층(321), 제 2 반도체층(322), 제 1 불순물 반도체 패턴(841), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 식각 저지막(860) 및 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 소스 금속층이 증착된다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 소스 금속층이 패터닝됨으로써, 도 24a 및 도 24b에 도시된 바와 같이, 게이트 라인(GL)과 교차하는 데이터 라인(DL)이 게이트 절연막(311) 상에 형성되고, 제 1 반도체층(321)의 양측을 중첩하는 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)이 제 1 불순물 반도체 패턴(841) 상에 형성되고, 그리고 제 2 반도체층(322)을 중첩하는 제 2 드레인 전극(DE2)이 제 3 저항성 접촉층(322a) 상에 형성되고, 그리고 제 2 반도체층(322)을 중첩하는 제 2 소스 전극(SE2)이 제 4 저항성 접촉층(322b)상 형성된다.
이어서, 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2) 및 식각 저지막(860)이 마스크로 사용된 상태에서, 식각 공정에 의해 제 1 불순물 반도체 패턴(841)이 패터닝됨으로써, 도 25에 도시된 바와 같이, 제 1 및 제 2 저항성 접촉층(321a, 321b)이 형성된다. 제 1 저항성 접촉층(321a)은 제 1 드레인 전극(DE1)과 제 1 반도체층(321) 사이에 형성되며, 그리고 제 2 저항성 접촉층(321b)은 제 1 소스 전극(SE1)과 제 1 반도체층(321) 사이에 형성된다.
한편, 전술된 제 1 불순물 반도체 패턴(841)에 대한 식각 공정시, 제 1 불순물 반도체 패턴(841)의 하부에 위치한 제 1 반도체층(321)의 일부가 제거된다. 반면, 제 2 반도체층(322)은 식각 저지막(860)에 의해 식각으로부터 보호되므로, 전술된 식각 공정 중 제 2 반도체층(322)은 손상되지 않는다. 이에 따라, 제 1 스위칭 소자(TFT1)의 채널 영역(CA1)에 대응되는 제 1 반도체층(321)은 제 2 스위칭 소자(TFT2)의 채널 영역(CA2)에 대응되는 제 2 반도체층(322)보다 더 작은 두께를 갖는다.
이후, 전술된 도 11a 내지 15b에 도시된 바와 같이, 보호막(320), 컬러 필터(354), 캡핑층(391), 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)이 형성된다.
도 26은 도 2의 I-I'의 선을 따라 자른 다른 단면도이고, 그리고 도 27은 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
액정 표시 장치는, 도 2, 도 26 및 도 27에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 3 반도체층(323), 저항성 접촉층(840), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다.
도 26 및 도 27의 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)은 전술된 도 3 및 도 4의 해당 구성 요소들과 동일하므로 이들에 대한 설명은 전술된 도 3 및 도 4에 관련된 설명을 참조한다. 단, 도 26 및 도 27에서의 제 1 내지 제 3 반도체층(321, 322, 323)은 도 8a 및 도 8b와 관련된 불순물 이온을 포함할 수도 있고, 포함하지 않을 수도 있다.
도 26 및 도 27에 도시된 제 1 반도체층(321)과 제 2 반도체층(322)은 서로 연결된다. 예를 들어, 제 1 반도체층(321)과 제 2 반도체층(322)은 일체로 이루어질 수 있다.
도 26에 도시된 제 1 반도체층(321)과 제 3 반도체층(323)은 서로 연결된다. 이에 따라, 제 1 내지 제 3 반도체층들(321, 322, 323)은 서로 연결된다. 이때, 제 1 내지 제 3 반도체층들(321, 322, 323)은 일체로 이루어질 수 있다.
도 26에 도시된 제 3 반도체층(323)은 데이터 라인(DL)을 따라 위치한다. 제 3 반도체층(323)과 데이터 라인(DL)은 실질적으로 동일한 형상을 갖는다.
도 26의 저항성 접촉층(840)과 제 1 저항성 접촉층(321a)은 서로 연결된다. 예를 들어, 저항성 접촉층(840)과 제 1 저항성 접촉층(321a)은 일체로 이루어진다.
도 26의 저항성 접촉층(840)은 제 3 반도체층(323)과 데이터 라인(DL) 사이에 위치한다. 저항성 접촉층(840)과 데이터 라인(DL)은 실질적으로 동일한 형상을 갖는다.
도 26 및 도 27에 도시된 바와 같이, 제 1 스위칭 소자(TFT1)의 제 1 반도체층(321)은 제 2 스위칭 소자(TFT2)의 제 2 반도체층(322) 보다 더 작은 두께를 갖는다. 구체적으로, 제 1 스위칭 소자(TFT1)의 채널 영역(CA1)에 대응되는 제 1 반도체층(321) 부분의 두께(t3)는 제 2 스위칭 소자(TFT2)의 채널 영역(CA2)에 대응되는 제 2 반도체층(322) 부분의 두께(t4)보다 더 작다. 예를 들어, 제 1 채널 영역(CA1)에 대응되는 제 1 반도체층(321)의 두께(t3)는 제 2 채널 영역(CA2)에 대응되는 제 2 반도체층(322)의 두께(t4)의 1/y배로 설정될 수 있다. 여기서, y는 3 또는 3보다 더 큰 유리수이다. 이와 같은 반도체층들(321, 322)의 두께 차이에 의해 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 낮은 문턱 전압을 가질 수 있다. 따라서, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)에 비하여 더 높은 전류 구동 능력을 가질 수 있다.
도 28a 내지 도 37b는 도 26 및 도 27의 액정 표시 장치에 대한 공정 단면도이다. 여기서, 도 28a, 도 29a, 도 30a, 도 31, 도 32, 도 33a, 도 35a, 도 36a 및 도 37a는 도 26에 대한 공정 단면도이고, 그리고 도 28b, 도 29b, 도 30b, 도 33b, 도 34, 도 35b, 도 36b 및 도 37b는 도 27에 대한 공정 단면도이다.
먼저, 전술된 도 6a 내지 도 7b에 도시된 바와 같이, 제 1 기판(301) 상에 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2), 제 2 유지 전극(752) 및 게이트 절연막(311)이 형성된다.
이어서, 도 28a 및 도 28b에 도시된 바와 같이, 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 반도체 물질(420), 불순물 반도체 물질(450) 및 소스 금속층(480)이 차례로 증착된다.
이후, 반도체 물질(420), 불순물 반도체 물질(450) 및 소스 금속층(480)을 포함한 제 1 기판(301)의 전면에 포토레지스트(PR)가 도포된다.
다음으로, 패턴용 마스크(M_p)가 포토레지스트(PR) 상에 배치된다. 패턴용 마스크(M_p)는 광이 투과되는 투과 영역(TA), 광이 차단되는 차단 영역(BA), 그리고 광이 부분적으로 투과되는 제 1 및 제 2 반투과 영역(HTA1, HTA2)을 포함한다. 제 1 및 제 2 반투과 영역(HTA1, HTA2)은 다수의 슬릿 또는 반투명막을 포함할 수 있다. 이때, 제 1 반투과 영역(HTA1)의 투과도는 제 2 반투과 영역(HTA2)의 투과도보다 더 높다. 따라서, 제 2 반투과 영역(HTA2)보다 제 1 반투과 영역(HTA2)으로 더 많은 양의 광이 통과할 수 있다.
이어서, 자외선과 같은 광이 패턴용 마스크(M_p)를 통해 포토레지스트(PR)에 선택적으로 조사되어 포토레지스트(PR)가 노광된다. 노광된 포토레지스트(PR)가 현상되면, 도 29a 및 도 29b에 도시된 바와 같이, 서로 다른 두께를 갖는 제 1 포토레지스트 패턴(PP1), 제 2 포토레지스트 패턴(PP2) 및 제 3 포토레지스트 패턴(PP3)이 소스 금속층(480) 상에 형성된다.
제 1 포토레지스트 패턴(PP1)은 패턴용 마스크(M_p)의 제 1 반투과 영역(HTA1)에 대응하는 소스 금속층(480) 상에 위치하며, 제 2 포토레지스트 패턴(PP2)은 패턴용 마스크(M_p)의 제 2 반투과 영역(HTA2)에 대응하는 소스 금속층(480) 상에 위치하며, 제 3 포토레지스트 패턴(PP3)은 패턴용 마스크(M_p)의 차단 영역(BA)에 대응하는 소스 금속층(480) 상에 위치한다. 한편, 패턴용 마스크(M_p)의 투과 영역(TA)에 대응되는 부분의 포토레지스트는 제거된다.
제 2 포토레지스트 패턴(PP2)은 패턴(PP1)보다 더 두꺼운 두께를 가지며, 제 3 포토레지스트 패턴(PP3)은 제 2 포토레지스트 패턴(PP2)보다 더 두꺼운 두께를 갖는다. 즉, 제 1 포토레지스트 패턴(PP1)은 가장 작은 두께를 가지며, 제 3 포토레지스트 패턴(PP3)은 가장 큰 두께를 가지며, 그리고 제 2 포토레지스트 패턴(PP2)은 제 1 포토레지스트 패턴(PP1)의 두께보다 크고 제 3 포토레지스트 패턴(PP3)보다 작은 두께를 갖는다.
다음으로, 제 1 내지 제 3 포토레지스트 패턴들(PP1, PP2, PP3)이 마스크로 사용된 상태에서, 소스 금속층(480), 불순물 반도체 물질(450) 및 반도체 물질(420)이 차례로 식각된다. 그러면, 도 30a 및 도 30b에 도시된 바와 같이, 제 1 게이트 전극(GE1)을 중첩하는 제 1 반도체층(321), 제 2 게이트 전극(GE2)을 중첩하는 제 2 반도체층(322) 및 게이트 라인(GL)을 교차하는 제 3 반도체층(323)이 게이트 절연막(311) 상에 형성되고, 제 1 불순물 반도체 패턴(841)이 제 1 반도체층(321) 상에 형성되고, 제 2 불순물 반도체 패턴(842)이 제 2 반도체층(322) 상에 형성되고, 저항성 접촉층(840)이 제 3 반도체층(323) 상에 형성되고, 제 1 소스-드레인 패턴(561)이 제 1 불순물 반도체 패턴(841) 상에 형성되고, 제 2 소스-드레인 패턴(562)이 제 2 불순물 반도체 패턴(842) 상에 형성되고, 그리고 데이터 라인(DL)이 저항성 접촉층(840) 상에 형성된다.
다음으로, 도 31a에 도시된 바와 같이, 1차 애싱(ashing) 공정이 진행된다. 이 1차 애싱 공정시 제 1 내지 제 3 포토레지스트 패턴들(PP1, PP2, PP3)은 동일한 수준으로 깎인다. 이때, 1차 애싱 공정은 가장 작은 두께를 갖는 제 1 포토레지스트 패턴(PP1)이 제거될 때까지 수행된다. 즉, 제 1 포토레지스트 패턴(PP1)이 제거되면 1차 애싱 공정이 종료된다.
제 1 포토레지스트 패턴(PP1)이 제거됨에 따라 그 하부에 위치한 제 1 소스-드레인 패턴(561)이 노출된다. 한편, 이 1차 애싱 공정에 의해 제 2 포토레지스트 패턴(PP2)의 일부 및 제 3 포토레지스트 패턴(PP3)의 일부가 제거되는 바, 이에 따라 제 2 포토레지스트 패턴(PP2)의 두께 및 제 3 포토레지스트 패턴(PP3)의 두께가 감소한다. 이하, 애싱된 제 2 포토레지스트 패턴(PP2)을 제 1 잔류 패턴(PP2')으로 정의하고, 애싱된 제 3 포토레지스트 패턴(PP3)을 제 2 잔류 패턴(PP3')으로 정의한다. 제 2 잔류 패턴(PP3')은 제 1 잔류 패턴(PP2')보다 더 두꺼운 두께를 갖는다.
이어서, 제 1 잔류 패턴(PP2') 및 제 2 잔류 패턴(PP3')이 마스크로 사용된 상태에서, 식각 공정에 의해 제 1 소스-드레인 패턴(561)이 패터닝됨으로써, 도 32에 도시된 바와 같이, 제 1 반도체층(321)의 양측을 중첩하는 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)이 제 1 불순물 반도체 패턴(841) 상에 형성된다.
다음으로, 제 1 잔류 패턴(PP2') 및 제 2 잔류 패턴(PP3')이 마스크로 사용된 상태에서, 식각 공정에 의해 제 1 불순물 반도체 패턴(841)이 패터닝됨으로써, 도 33에 도시된 바와 같이, 제 1 및 제 2 저항성 접촉층(321a, 321b)이 형성된다. 제 1 저항성 접촉층(321a)은 제 1 드레인 전극(DE1)과 제 1 반도체층(321) 사이에 형성되며, 그리고 제 2 저항성 접촉층(321b)은 제 1 소스 전극(SE1)과 제 1 반도체층(321) 사이에 형성된다.
한편, 전술된 제 1 불순물 반도체 패턴(841)에 대한 식각 공정시, 제 1 불순물 반도체 패턴(841)의 하부에 위치한 제 1 반도체층(321)의 일부가 제거된다. 예를 들어, 제 1 반도체층(321) 중 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 부분이 제거된다.
이후, 도 34a 및 도 34b에 도시된 바와 같이, 2차 애싱(ashing) 공정이 진행된다. 이 2차 애싱 공정시 제 1 및 제 2 잔류 패턴들(PP2', PP3')은 동일한 수준으로 깎인다. 이때, 2차 애싱 공정은 가장 작은 두께를 갖는 제 1 잔류 패턴(PP2')이 제거될 때까지 수행된다. 즉, 제 1 잔류 패턴(PP2')이 제거되면 2차 애싱 공정이 종료된다.
제 1 잔류 패턴(PP2')이 제거됨에 따라 그 하부에 위치한 제 2 소스-드레인 패턴(562)이 노출된다. 한편, 이 2차 애싱 공정에 의해 제 2 잔류 패턴(PP3')의 일부가 제거되는 바, 이에 따라 제 2 잔류 패턴(PP3')의 두께가 감소한다. 이하, 애싱된 제 2 잔류 패턴(PP3')을 제 3 잔류 패턴(PP3'')으로 정의한다.
이어서, 제 3 잔류 패턴(PP3'')이 마스크로 사용된 상태에서, 식각 공정에 의해 제 2 소스-드레인 패턴(562)이 패터닝됨으로써, 도 35에 도시된 바와 같이, 제 2 반도체층(322)의 양측을 중첩하는 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)이 제 2 불순물 반도체 패턴(842) 상에 형성된다.
다음으로, 제 3 잔류 패턴(PP3'')이 마스크로 사용된 상태에서, 식각 공정에 의해 제 2 불순물 반도체 패턴(842)이 패터닝됨으로써, 도 36b에 도시된 바와 같이, 제 3 및 제 4 저항성 접촉층(322a, 322b)이 형성된다. 제 3 저항성 접촉층(322a)은 제 2 드레인 전극(DE2)과 제 2 반도체층(322) 사이에 형성되며, 그리고 제 4 저항성 접촉층(322b)은 제 2 소스 전극(SE2)과 제 2 반도체층(322) 사이에 형성된다.
한편, 전술된 제 2 불순물 반도체 패턴(842)에 대한 식각 공정시, 제 2 불순물 반도체 패턴(842)의 하부에 위치한 제 2 반도체층(322)의 일부가 제거된다. 예를 들어, 제 2 반도체층(322) 중 제 2 스위칭 소자(TFT2)의 채널 영역에 대응되는 부분이 제거된다. 또한, 이 제 2 불순물 반도체 패턴(842)에 대한 식각 공정시, 도 36a에 도시된 바와 같이, 제 1 반도체층(321)의 일부가 더 제거된다. 예를 들어, 제 1 반도체층(321) 중 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 부분이 더 제거된다. 이에 따라, 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 제 1 반도체층(321) 부분의 두께(t3)가 제 2 스위칭 소자(TFT2)의 채널 영역에 대응되는 제 2 반도체층(322) 부분의 두께(t4)보다 더 작아진다.
이후, 도 37a 및 도 37b에 도시된 바와 같이, 제 3 잔류 패턴(PP3'')이 제거된다. 제 3 잔류 패턴(PP3'')은 스트립(strip) 용액에 의해 제거될 수 있다. 스트립 용액은 에틸렌 카보네이트를 포함할 수 있다.
다음으로, 전술된 도 11a 내지 15b에 도시된 바와 같이, 보호막(320), 컬러 필터(354), 캡핑층(391), 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)이 형성된다.
도 38은 도 2의 I-I'의 선을 따라 자른 다른 단면도이고, 그리고 도 39는 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
액정 표시 장치는, 도 2, 도 38 및 도 39에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 게이트 절연막(340), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다.
도 38 및 도 39의 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)은 전술된 도 3 및 도 4의 해당 구성 요소들과 동일하므로 이들에 대한 설명은 전술된 도 3 및 도 4에 관련된 설명을 참조한다. 단, 도 38 및 도 39에서의 제 1 및 제 2 반도체층(321, 322)은 도 8a 및 도 8b와 관련된 불순물 이온을 포함할 수도 있고, 포함하지 않을 수도 있다.
제 1 스위칭 소자(TFT1)의 제 1 반도체층(321)과 중첩된 게이트 절연막(340)은 제 2 스위칭 소자(TFT2)의 제 2 반도체층(322)과 중첩된 게이트 절연막(340)보다 더 작은 두께를 갖는다(t5<t6). 구체적으로, 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 게이트 절연막 부분의 두께(t5)는 제 2 스위칭 소자(TFT2)의 채널 영역에 대응되는 게이트 절연막 부분의 두께(t6)보다 더 작다.
게이트 절연막(340)은 제 1 절연막(341) 및 제 2 절연막(342)을 포함할 수 있다.
전술된 t5는 제 1 게이트 전극(GE1)과 이에 중첩된 제 1 반도체층(321) 사이에 위치한 제 1 절연막(341)의 두께로 정의될 수 있으며, 전술된 t6은 제 2 게이트 전극(GE2)과 이에 중첩된 제 2 반도체층(322) 사이에 위치한 2개의 절연막들(341, 342)의 전체 두께로 정의될 수 있다. 예를 들어, t5는 t6의 1/z이다. 여기서, z는 2 또는 2보다 큰 유리수이다.
제 1 절연막(341)은, 도 38 및 도 39에 도시된 바와 같이, 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 제 2 유지 전극(752) 및 유지 라인(750) 상에 위치한다. 이때, 제 1 절연막(341)은 그 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 제 2 유지 전극(752) 및 유지 라인(750)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 제 1 절연막(341)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 제 1 절연막(341)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
제 2 절연막(342)은 제 1 절연막(341) 상에 위치한다. 제 2 절연막(342)은 개구부(900)를 갖는 바, 이 개구부(900)는 제 1 스위칭 소자(TFT1)의 채널 영역에 대응한다. 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 제 1 반도체층(321)은 개구부(900)를 통해 제 1 절연막(341)과 접촉한다. 이때, 제 1 반도체층(321) 전체가 개구부(900) 내에 위치할 수도 있고, 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 제 1 반도체층(321) 부분만 개구부(900) 내에 위치할 수도 있다.
제 2 절연막(342)은 제 1 절연막(341)과 다른 식각비를 갖는 물질로 이루어진다. 제 2 절연막(342)은 전술된 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다.
제 2 스위칭 소자(TFT2)의 채널 영역에 대응되는 제 2 반도체층(322)은 제 2 절연막(342) 상에 위치한다.
이와 같은 게이트 절연막(340)의 두께 차이에 의해 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 낮은 문턱 전압을 가질 수 있다. 따라서, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)에 비하여 더 높은 전류 구동 능력을 가질 수 있다.
한편, 제 1 절연막(341)과 제 2 절연막(342)은 다른 두께를 가질 수 있다. 예를 들어, 제 1 절연막(341)은 제 2 절연막(342)보다 더 작은 두께를 가질 수 있다. 이와 달리, 제 2 절연막(342)은 제 1 절연막(341)보다 더 작은 두께를 가질 수 있다.
도 40a 내지 도 42b는 도 38 및 도 39의 액정 표시 장치에 대한 공정 단면도이다. 여기서, 도 40a, 도 41a 및 도 42a는 도 38에 대한 공정 단면도이고, 그리고 도 40b, 도 41b 및 도 42b는 도 39에 대한 공정 단면도이다.
먼저, 전술된 도 6a 및 도 6b에 도시된 바와 같이, 제 1 기판(301) 상에 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2) 및 제 2 유지 전극(752)이 형성된다.
이어서, 40a 및 도 40b에 도시된 바와 같이, 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2) 및 제 2 유지 전극(752)을 포함한 제 1 기판(301)의 전면에 제 1 절연막(341) 및 제 2 절연막(342)이 차례로 증착된다.
다음으로, 도시되지 않았지만, 제 1 및 제 2 절연막(341, 342)을 포함한 제 1 기판(301)의 전면에 포토레지스트가 도포된다.
이후, 이 포토레지스트가 노광 및 현상되어, 도 41a 및 도 41b에 도시된 바와 같은 포토레지스트 패턴(PP)이 제 2 절연막(342) 상에 형성된다.
이어서, 포토레지스트 패턴(PP)이 마스크로 사용된 상태에서, 식각 공정에 의해 제 2 절연막(342)의 일부가 제거됨으로써 개구부(900)가 형성된다.
다음으로, 도시되지 않았지만, 포토레지스트 패턴(PP)이 제거된다.
이후, 도시되지 않았지만, 게이트 절연막(340)을 포함한 제 1 기판(301)의 전면에 반도체 물질 및 불순물 반도체 물질이 차례로 증착된다.
이어서, 포토리쏘그라피 공정 및 식각 공정에 의해 반도체 물질 및 불순물 반도체 물질이 패터닝됨으로써, 도 42a 및 도 42b에 도시된 바와 같이, 제 1 게이트 전극(GE1)을 중첩하는 제 1 반도체층(321)이 제 1 절연막(341) 상에 형성되고, 제 2 게이트 전극(GE2)을 중첩하는 제 2 반도체층(322)이 제 2 절연막(342) 상에 형성되고, 제 1 불순물 반도체 패턴(841)이 제 1 반도체층(321) 상에 형성되고, 그리고 제 2 불순물 반도체 패턴(842)이 제 2 반도체층(322) 상에 형성된다.
다음으로, 전술된 도 9a 내지 도 15b에 도시된 바와 같이, 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 보호막(320), 컬러 필터(354), 캡핑층(391), 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)이 형성된다.
도 43은 도 2의 I-I'의 선을 따라 자른 다른 단면도이고, 그리고 도 44는 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
액정 표시 장치는, 도 2, 도 43 및 도 44에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 제 1 게이트 절연막(311), 제 2 게이트 절연막(312), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다.
도 43 및 도 44의 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)은 전술된 도 3 및 도 4의 해당 구성 요소들과 동일하므로 이들에 대한 설명은 전술된 도 3 및 도 4에 관련된 설명을 참조한다. 단, 도 43 및 도 44에서의 제 1 및 제 2 반도체층(321, 322)은 도 8a 및 도 8b와 관련된 불순물 이온을 포함할 수도 있고, 포함하지 않을 수도 있다.
제 2 게이트 절연막(312)은, 도 44에 도시된 바와 같이, 제 1 게이트 절연막(311)과 제 2 반도체층(321) 사이에 위치한다. 구체적으로, 제 2 게이트 절연막(312)은 제 1 게이트 절연막(311)과 제 2 스위칭 소자(TFT2)의 채널 영역에 대응되는 제 2 반도체층(321) 부분 사이에 위치한다. 제 2 게이트 절연막(312)은 제 1 게이트 절연막(311)과 다른 식각비를 갖는 물질로 이루어진다.
제 1 스위칭 소자(TFT1)의 제 1 반도체층(321)과 중첩된 제 1 게이트 절연막(311)은 제 2 스위칭 소자(TFT2)의 제 2 반도체층(322)과 중첩된 절연막(제 1 게이트 절연막(311) 및 제 2 게이트 절연막(312))보다 더 작은 두께를 갖는다(t7<t8). 구체적으로, 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 제 1 게이트 절연막(311) 부분의 두께(t7)는 제 2 스위칭 소자(TFT2)의 채널 영역에 대응되는 절연막(제 1 게이트 절연막(311) 및 제 2 게이트 절연막(312)) 부분의 두께(t8)보다 더 작다. 예를 들어, t7은 t8의 1/z이다. 여기서, z는 2 또는 2보다 큰 유리수이다.
전술된 t7은 제 1 게이트 전극(GE1)과 이에 중첩된 제 1 반도체층(321) 사이에 위치한 제 1 게이트 절연막(311)의 두께로 정의될 수 있으며, 전술된 t8은 제 2 게이트 전극(GE2)과 이에 중첩된 제 2 반도체층(322) 사이에 위치한 2개의 절연막들(311, 312)의 전체 두께로 정의될 수 있다.
제 2 스위칭 소자(TFT2)의 채널 영역에 대응되는 제 2 반도체층(322)은 제 2 게이트 절연막(312) 상에 위치한다.
이와 같은 절연막의 두께 차이에 의해 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 낮은 문턱 전압을 가질 수 있다. 따라서, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)에 비하여 더 높은 전류 구동 능력을 가질 수 있다.
한편, 제 1 게이트 절연막(311)과 제 2 게이트 절연막(312)은 다른 두께를 가질 수 있다. 예를 들어, 제 1 게이트 절연막(311)은 제 2 게이트 절연막(312)보다 더 작은 두께를 가질 수 있다. 이와 달리, 제 2 게이트 절연막(312)은 제 1 게이트 절연막(311)보다 더 작은 두께를 가질 수 있다.
제 1 게이트 절연막(311) 및 제 2 게이트 절연막(312)은 전술된 도 3의 게이트 절연막(311)과 동일한 물질로 이루어질 수 있다.
도 45a 내지 도 48b는 도 43 및 도 44의 액정 표시 장치에 대한 공정 단면도이다. 여기서, 도 45a, 도 47a 및 도 48a는 도 43에 대한 공정 단면도이고, 그리고 도 45b, 도 46, 도 47b 및 도 48b는 도 44에 대한 공정 단면도이다.
먼저, 전술된 도 6a 및 도 6b에 도시된 바와 같이, 제 1 기판(301) 상에 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2) 및 제 2 유지 전극(752)이 형성된다.
이어서, 45a 및 도 45b에 도시된 바와 같이, 게이트 라인(GL), 제 1 게이트 전극(GE1), 유지 라인(750), 제 1 유지 전극(751), 제 2 게이트 전극(GE2) 및 제 2 유지 전극(752)을 포함한 제 1 기판(301)의 전면(全面)에 제 1 게이트 절연막(311) 및 절연 물질(899)이 차례로 증착된다.
다음으로, 도시되지 않았지만, 게이트 절연막(311) 및 절연 물질(899)을 포함한 제 1 기판(301)의 전면(全面)에 포토레지스트가 도포된다.
이후, 이 포토레지스트가 노광 및 현상되어, 도 46에 도시된 바와 같은 포토레지스트 패턴(PP)이 절연 물질(899) 상에 형성된다.
이어서, 포토레지스트 패턴(PP)이 마스크로 사용된 상태에서, 식각 공정에 의해 절연 물질(899)이 패터닝됨으로써, 도 47a 및 도 47b에 도시된 바와 같이, 제 2 게이트 절연막(312)이 제 2 게이트 전극(GE2) 상에 형성된다.
다음으로, 도시되지 않았지만, 포토레지스트 패턴(PP)이 제거된다.
이후, 도시되지 않았지만, 제 1 게이트 절연막(311) 및 제 2 게이트 절연막(312)을 포함한 제 1 기판(301)의 전면(全面)에 반도체 물질 및 불순물 반도체 물질이 차례로 증착된다.
이어서, 포토리쏘그라피 공정 및 식각 공정에 의해 반도체 물질 및 불순물 반도체 물질이 패터닝됨으로써, 도 48a 및 도 48b에 도시된 바와 같이, 제 1 게이트 전극(GE1)을 중첩하는 제 1 반도체층(321)이 제 1 게이트 절연막(311) 상에 형성되고, 제 2 게이트 전극(GE2)을 중첩하는 제 2 반도체층(322)이 제 2 게이트 절연막(312) 상에 형성되고, 제 1 불순물 반도체 패턴(841)이 제 1 반도체층(321) 상에 형성되고, 그리고 제 2 불순물 반도체 패턴(842)이 제 2 반도체층(322) 상에 형성된다.
다음으로, 전술된 도 9a 내지 도 15b에 도시된 바와 같이, 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 보호막(320), 컬러 필터(354), 캡핑층(391), 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)이 형성된다.
도 49는 도 2의 I-I'의 선을 따라 자른 다른 단면도이고, 그리고 도 50은 도 2의 II-II'의 선을 따라 자른 다른 단면도이다.
액정 표시 장치는, 도 2, 도 49 및 도 50에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 서브 게이트 전극(sGE), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다.
도 49 및 도 50의 제 1 기판(301), 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 유지 라인(750), 제 2 유지 전극(752), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 데이터 라인(DL), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)은 전술된 도 3 및 도 4의 해당 구성 요소들과 동일하므로 이들에 대한 설명은 전술된 도 3 및 도 4에 관련된 설명을 참조한다. 단, 도 49 및 도 50에서의 제 1 및 제 2 반도체층(321, 322)은 도 8a 및 도 8b와 관련된 불순물 이온을 포함할 수도 있고, 포함하지 않을 수도 있다.
제 1 스위칭 소자(TFT1)는 제 1 반도체층(321), 제 1 게이트 전극(GE1), 서브 게이트 전극(sGE), 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)을 포함한다.
서브 게이트 전극(sGE)은 제 1 반도체층(321) 상에 위치한다. 구체적으로, 서브 게이트 전극(sGE)은 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 제 1 반도체층(321) 부분 상에 위치한다.
서브 게이트 전극(sGE)은 제 1 스위칭 소자(TFT1)의 제 1 반도체층(321)보다 더 작은 일함수(work function)를 갖는다. 이때, 서브 게이트 전극(sGE)은 제 2 스위칭 소자(TFT2)의 제 2 반도체층(322)보다 더 큰 일함수를 가질 수 있다.
서브 게이트 전극(sGE)의 일함수가 작을수록 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 제 1 반도체층(321) 부분에 축적층(accumulation layer)이 형성되기 더욱 쉬워진다. 축적층은 제 1 스위칭 소자(TFT1)의 문턱 전압을 감소시킨다. 반면, 서브 게이트 전극(sGE)의 일함수가 클수록 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 제 1 반도체층(321) 부분에 공핍층(depletion layer)이 형성되기 더욱 쉬워진다. 공핍층은 제 1 스위칭 소자(TFT1)의 문턱 전압을 증가시킨다.
도 49에 도시된 제 1 반도체층(321)은 비정질 IGZO(amorphous IGZO(Indium Gallium Zinc Oxide))를 포함할 수 있다. 이와 달리 도 49의 제 1 반도체층(321)은 비정질 IGZO 및 질화된 비정질 IGZO(amorphous nitrogenated IGZO; a-IGZO:N)을 포함할 수 있다. 이와 같은 경우, 질화된 비정질 IGZO는 비정질 IGZO 상에 위치할 수 있다. 이때, 비정질 IGZO는 질화된 비정질 IGZO 중 제 1 스위칭 소자(TFT1)의 채널 영역에 위치할 수 있다.
서브 게이트 전극(sGE)에 외부로부터의 바이어스 전압이 인가될 수도 있고, 인가되지 않을 수도 있다. 다시 말하여, 서브 게이트 전극(sGE)은 바이어스 전압을 제공하는 외부 전원에 연결될 수도 있고, 이와 달리 플로팅 상태일 수도 있다.
한편, 제 2 스위칭 소자(TFT2)는 서브 게이트 전극(sGE)을 포함하지 않는다.
제 1 반도체층(321)보다 더 작은 일함수를 갖는 서브 게이트 전극(sGE)을 포함하는 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 낮은 문턱 전압을 가질 수 있다. 따라서, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)에 비하여 더 높은 전류 구동 능력을 가질 수 있다.
서브 게이트 전극(sGE)은 제 1 내지 제 4 저항성 접촉층(321a, 321b, 322a, 322b) 이후에 형성될 수 있다. 예를 들어, 서브 게이트 전극(sGE)은, 전술된 도 10a 및 10b에 해당하는 공정과 도 11a 및 도 11b에 해당하는 공정 사이에 제조될 수 있다. 구체적으로, 먼저 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)을 포함한 제 1 기판(301)의 전면(全面)에 게이트 금속층이 형성된다. 이후, 포토리쏘그라피 공정 및 식각 공정을 통해 게이트 금속층이 패터닝됨으로써, 서브 게이트 전극(sGE)이 제 1 스위칭 소자(TFT1)의 채널 영역에 대응되는 제 1 반도체층(321) 상에 형성된다.
게이트 금속층은 전술된 게이트 라인(GL)에 사용되는 물질로 이루어질 수 있다.
한편, 도면에 도시되지 않았지만, 본 발명에 다른 실시예에 따른 액정 표시 장치는 서로 다른 W/L 비를 갖는 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)를 포함할 수 있다. 예를 들어, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 큰 W/L 비를 가질 수 있다. 더욱 구체적인 예로서, 제 1 스위칭 소자(TFT1)의 W/L 비는 제 2 스위칭 소자(TFT2)의 W/L 비의 적어도 2배이다. 이와 같은 W/L 비의 차이에 의해 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 낮은 문턱 전압을 가질 수 있다. 따라서, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)에 비하여 더 높은 전류 구동 능력을 가질 수 있다.
한편, 전술된 W/L 비는 해당 스위칭 소자의 채널 영역의 폭(W) 대 채널 영역의 길이(L) 의 비(W/L)를 의미한다. 예를 들어, 제 1 스위칭 소자(TFT1)의 W/L 비는 제 1 스위칭 소자(TFT1)에 포함된 채널 영역의 폭 대 채널 영역의 길이 비를 의미하며, 제 2 스위칭 소자(TFT2)의 W/L 비는 제 2 스위칭 소자(TFT2)에 포함된 채널 영역의 폭 대 채널 영역의 길이 비를 의미한다.
도 51은 도 1의 화소 회로에 대응되는 화소 구조를 포함하는 다른 실시예에 따른 액정 표시 장치에 대한 평면도이다.
도 51에 도시된 바와 같이, 제 2 소스 전극(SE2)은 U자 형상을 가질 수 있다. 이때, 제 2 소스 전극(SE2)의 볼록한 부분은 제 2 부화소 전극(PE2)을 향하고 있다.
도 51에 도시된 나머지 구성 요소들에 대한 설명은 전술된 도 3 및 도 4의 구성 요소들, 또는 도 18 및 도 19의 구성 요소들, 또는 도 26 및 도 27의 구성 요소들, 또는 도 38 및 도 39의 구성 요소들, 또는 도 43 및 도 44의 구성 요소들, 또는 도 49 및 도 50의 구성 요소들에 대한 설명을 참조한다.
도 52는 도 1의 화소 회로에 대응되는 화소 구조를 포함하는 또 다른 실시예에 따른 액정 표시 장치에 대한 평면도이다.
도 52에 도시된 바와 같이, 제 1 스위칭 소자(TFT1)와 제 1 부화소 전극(PE1) 간의 연결부는 게이트 라인(GL)과 제 1 부화소 전극(PE1) 사이에 위치한다. 다시 말하여, 제 1 콘택홀(CH1)은 게이트 라인(GL)과 제 1 부화소 전극(PE1) 사이에 위치한다. 그리고, 제 2 스위칭 소자(TFT2)와 제 2 부화소 전극(PE2) 간의 연결부는 게이트 라인(GL)과 제 1 부화소 전극(PE1) 사이에 위치한다. 다시 말하여, 제 2 콘택홀(CH2)은 게이트 라인(GL)과 제 1 부화소 전극(PE1) 사이에 위치한다.
한편, 제 2 콘택홀(CH2)은 제 1 유지 전극(751)과 중첩하거나 중첩하지 않을 수 있다.
도 52에 도시된 나머지 구성 요소들에 대한 설명은 전술된 도 3 및 도 4의 구성 요소들, 또는 도 18 및 도 19의 구성 요소들, 또는 도 26 및 도 27의 구성 요소들, 또는 도 38 및 도 39의 구성 요소들, 또는 도 43 및 도 44의 구성 요소들, 또는 도 49 및 도 50의 구성 요소들에 대한 설명을 참조한다.
한편, 제 1 스위칭 소자(TFT1)는 제 1 게이트 전극(GE1), 데이터 라인(DL)에 접속된 제 1 전극 및 제 1 부화소 전극(PE1)에 접속된 제 2 전극을 포함하는 바, 데이터 라인(DL)에 인가된 전압에 따라 제 1 스위칭 소자(TFT1)의 제 1 전극이 소스 전극으로 기능하거나 또는 제 1 스위칭 소자(TFT1)의 제 2 전극이 소스 전극으로 기능할 수 있다. 예를 들어, 데이터 라인(DL)에 인가된 전압이 공통 전압(Vcom) 보다 더 큰 정극성의 전압일 때, 제 1 스위칭 소자(TFT1)의 제 1 전극에 인가된 전압이 제 1 스위칭 소자(TFT1)의 제 2 전극에 인가된 전압보다 더 크므로, 이와 같은 경우에는 제 1 스위칭 소자(TFT1)의 제 1 전극이 드레인 전극이고, 제 1 스위칭 소자(TFT1)의 제 2 전극이 소스 전극이다. 반면, 데이터 라인(DL)에 인가된 전압이 공통 전압(Vcom) 보다 더 큰 부극성의 전압일 때, 제 1 스위칭 소자(TFT1)의 제 1 전극에 인가된 전압이 제 1 스위칭 소자(TFT1)의 제 2 전극에 인가된 전압보다 더 작으므로, 이와 같은 경우에는 제 1 스위칭 소자(TFT1)의 제 1 전극이 소스 전극이고, 제 1 스위칭 소자(TFT1)의 제 2 전극이 드레인 전극이다.
마찬가지로, 제 2 스위칭 소자(TFT2)는 제 2 게이트 전극(GE2), 제 1 부화소 전극에 접속된 제 1 전극 및 제 2 부화소 전극에 접속된 제 2 전극을 포함하는 바, 제 1 부화소 전극에 인가된 전압에 따라 제 2 스위칭 소자(TFT2)의 제 1 전극이 소스 전극으로 기능하거나 또는 제 2 스위칭 소자(TFT2)의 제 2 전극이 소스 전극으로 기능할 수 있다. 이에 대한 설명은 앞서 설명된 제 1 스위칭 소자(TFT1)에 대한 설명을 참조한다.
한편, 도시되지 않았지만, 전술된 모든 실시예에서, 게이트 절연막(311)과 데이터 라인(DL) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 1 드레인 전극(DE1)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 1 소스 전극(SE1)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 2 드레인 전극(DE2)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 2 소스 전극(SE2)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치할 수 있다. 이때, 전술된 제 1 내지 제 4 반도체층(321 내지 324) 및 각 반도체층은 일체로 이루어질 수 있으며, 전술된 제 1 내지 제 8 저항성 접촉층(321a 내지 324b) 및 각 저항성 접촉층은 일체로 이루어질 수 있다.
도 53은 도 1의 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)의 전류 구동 능력의 차이를 설명하기 위한 도면이다.
도 53 내지 도 60b, 그리고 수학식1 내지 수학식11은 데이터 라인(DL)에 부극성의 데이터 전압이 인가된 경우의 예에 해당한다. 즉, 제 1 스위칭 소자(TFT1)의 제 1 전극(데이터 라인(DL)에 연결된 전극)은 드레인 전극이고, 제 1 스위칭 소자(TFT1)의 제 2 전극(제 1 부화소 전극(PE1)에 연결된 전극)은 소스 전극이다. 마찬가지로, 제 2 스위칭 소자(TFT2)의 제 1 전극(제 1 부화소 전극(PE1)에 연결된 전극)은 드레인 전극이며, 제 2 스위칭 소자(TFT2)의 제 2 전극(제 2 부화소 전극(PE2)에 연결된 전극)은 소스 전극이다.
도 53의 X축은 해당 스위칭 소자의 드레인-소스 전압(VDS)을, Y축은 해당 스위칭 소자의 드레인-소스 전류(IDS)를 의미한다. 실선으로 표시된 제 1 특성 곡선(①)은 제 1 스위칭 소자(TFT1)의 드레인-소스 전압(VDS)에 따른 이의 드레인-소스 전류(IDS)를 나타내며, 점선으로 표시된 제 2 특성 곡선(②)은 제 2 스위칭 소자(TFT2)의 드레인-소스 전압(VDS)에 따른 이의 드레인-소스 전류(IDS)를 나타낸다.
도 53에 도시된 바와 같이, 동일한 드레인-소스 전압(VDS)에 대하여 제 1 스위칭 소자(TFT1)의 드레인-소스 전류가 제 2 스위칭 소자(TFT2)의 드레인-소스 전류(IDS)보다 더 높음을 알 수 있다. 다시 말하여, 제 1 스위칭 소자(TFT1)의 전류 구동 능력이 제 2 스위칭 소자(TFT2)의 전류 구동 능력보다 높다. 그러므로, 제 1 스위칭 소자(TFT1)의 드레인-소스 전압(Vdata-VHigh)이 제 2 스위칭 소자(TFT2)의 드레인-소스 전압(VHigh-VLow)보다 더 작음에도 불구하고, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)와 동일한 크기의 드레인-소스 전류(IDS)를 발생시킬 수 있다. 여기서, 제 1 스위칭 소자(TFT1)의 드레인-소스 전압(Vdata-VHigh)은 제 1 스위칭 소자(TFT1)의 드레인 전극과 소스 전극 간의 전압차를 의미하는 것으로, 이는 데이터 전압(Vdata)과 제 1 부화소 전압(VHigh) 간의 차로 정의될 수 있다. 그리고, 제 2 스위칭 소자(TFT2)의 드레인-소스 전압(VHigh-VLow)은 제 2 스위칭 소자(TFT2)의 드레인 전극과 소스 전극 간의 전압차를 의미하는 것으로, 이는 제 1 부화소 전압(VHigh)과 제 2 부화소 전압(VLow) 간의 차로 정의될 수 있다.
제 1 스위칭 소자(TFT1)가 선형 영역에서 동작할 때, 이 제 1 스위칭 소자(TFT1)의 드레인-소스 전류(IDS(High))는 아래의 수학식1로 정의될 수 있다.
[수학식1]
Figure 112015119374511-pat00001
위의 수학식1에서, βHigh는 제 1 스위칭 소자(TFT1)의 베타 상수를, Vgate는 제 1 스위칭 소자(TFT1)의 게이트 전극에 인가된 게이트 고전압을, Vt(High)는 제 1 스위칭 소자(TFT1)의 문턱 전압을, ηHigh는 0보다 크거나 같고 1보다 작거나 같은 유리수를, Vdata는 데이터 라인의 데이터 전압을, 그리고 Vpixel(High)는 제 1 부화소 전압을 의미한다.
제 2 스위칭 소자(TFT2)가 선형 영역에서 동작할 때, 이 제 2 스위칭 소자(TFT2)의 드레인-소스 전류(IDS(Low))는 아래의 수학식2로 정의될 수 있다.
[수학식2]
Figure 112015119374511-pat00002
위의 수학식2에서, βLow는 제 2 스위칭 소자(TFT2)의 베타 상수를, Vt(Low)는 제 2 스위칭 소자(TFT2)의 문턱 전압을, ηLow는 0보다 크거나 같고 1보다 작거나 같은 유리수를, 그리고 Vpixel(Low)는 제 2 부화소 전압을 의미한다. 여기서, ηHigh 및 ηLow는 동일한 값을 가질 수도 있고 다른 값을 가질 수도 있다.
한편, 위의 수학식1 및 2에서 ηHigh 및 ηLow가 피팅 파라미터(fitting parameter)일 때, βHigh 및 βLow는 각각 아래와 같은 수학식3 및 4로 정의될 수 있다.
[수학식3]
Figure 112015119374511-pat00003
위의 수학식3에서, μeff(High)는 제 1 스위칭 소자(TFT1)에서의 캐리어의 유효 이동도(effective mobility)를, CGate(High)는 제 1 스위칭 소자(TFT1)의 반도체층에 중첩된 게이트 절연막의 커패시턴스를, WHigh는 제 1 스위칭 소자(TFT1)의 채널 영역의 폭을, 그리고 LHigh는 제 1 스위칭 소자(TFT1)의 채널 영역의 길이를 의미한다.
[수학식4]
Figure 112015119374511-pat00004
위의 수학식4에서, μeff(Low)는 제 2 스위칭 소자(TFT2)에서의 캐리어의 유효 이동도(effective mobility)를, CGate(Low)는 제 2 스위칭 소자(TFT2)의 반도체층에 중첩된 게이트 절연막의 커패시턴스를, WLow는 제 2 스위칭 소자(TFT2)의 채널 영역의 폭을, 그리고 LLow는 제 2 스위칭 소자(TFT2)의 채널 영역의 길이를 의미한다.
한편, 제 2 스위칭 소자(TFT2)가 포화 영역(saturation region)에서 동작하는 경우, 제 2 스위칭 소자(TFT2)의 드레인-소스 전류는 아래의 수학식5로 정의될 수 있다.
[수학식5]
Figure 112015119374511-pat00005
여기서, 제 1 스위칭 소자(TFT1)의 드레인-소스 전류와 제 2 스위칭 소자(TFT2)의 드레인-소스 전류가 같은 것으로 가정하고, 그리고 제 1 스위칭 소자(TFT1)의 킥백 전압 및 물리적/수학적 가정을 고려하면, 제 1 부화소 전압은 아래의 수학식6으로 정의될 수 있다.
[수학식6]
Figure 112015119374511-pat00006
위의 수학식6에서 VKB(High)는 제 1 스위칭 소자(TFT1)의 킥백 전압을 의미하는 바, 이는 아래의 수학식7로 정의될 수 있다.
[수학식7]
Figure 112015119374511-pat00007
위의 수학식7에서, Cgs(High)는 제 1 스위칭 소자(TFT1)의 게이트 전극과 소스 전극 사이에 형성된 기생 커패시터의 커패시턴스를, Cgd(Low)는 제 2 스위칭 소자(TFT2)의 게이트 전극과 드레인 전극 사이에 형성된 기생 커패시터의 커패시턴스를, Clc(High)는 제 1 액정용량 커패시터의 커패시턴스를, Cst는 제 1 보조용량 커패시터의 커패시턴스를, 그리고 ΔVgs는 게이트 고전압과 게이트 저전압 간의 차 전압을 의미한다.
도 54는 반도체층의 불순물 이온 농도에 따른 스위칭 소자의 게이트-소스 전압 및 드레인-소스 전류의 특성을 나타낸 도면이다.
도 54의 X축은 스위칭 소자의 게이트-소스 전압(VGS)을 나타내고, Y축은 스위칭 소자의 드레인-소스 전류(IDS)를 나타낸다.
도 54에 도시된 바와 같이, 반도체층의 불순물 이온 농도가 높을수록 상대적으로 더 낮은 게이트-소스 전압(VGS)으로도 높은 드레인-소스 전류(IDS)가 발생된다. 예를 들어, 도 54에 도시된 바와 같이, 가장 높은 불순물 이온 농도의 반도체층을 갖는 제 1 스위칭 소자(TFT1)의 특성 곡선(③)에 따르면, 약 1.15[V]의 게이트-소스 전압(VGS)에 의해 약 -5.5[A]의 드레인-소스 전류(IDS)가 발생한다. 반면, 가장 낮은 불순물 이온 농도의 반도체층을 갖는 제 2 스위칭 소자(TFT2)의 특성 곡선(④)에 따르면, 약 6.75[V]의 게이트-소스 전압(VGS)에 의해 약 -5.5[A]의 드레인-소스 전류(IDS)가 발생한다.
여기서, 특성 곡선(③)에 대응되는 반도체층은 전술된 도 3의 제 1 반도체층(321)일 수 있으며, 특성 곡선(④)에 대응되는 반도체층은 전술된 도 4의 제 2 반도체층(322)일 수 있다.
도 55는 반도체층의 불순물 이온 농도에 따른 스위칭 소자의 문턱 전압의 특성을 나타낸 도면이다.
도 55의 X축은 반도체층의 불순물 이온 농도를 나타내고, Y축은 스위칭 소자의 문턱 전압(Vt)을 나타낸다.
도 55에서 알 수 있듯이, 반도체층의 불순물 이온 농도가 증가하여 특정 값(예를들어, 1.0E+16)에 이르면 스위칭 소자의 문턱 전압(Vt)이 급격하게 감소한다. 따라서, 제 1 스위칭 소자(TFT1)에 포함된 제 1 반도체층(321)의 불순물 이온 농도는 제 1 구간(S1)에서 설정될 수 있으며, 제 2 스위칭 소자(TFT2)에 포함된 제 2 반도체층(322)의 불순물 이온 농도는 제 2 구간(S2)에서 설정될 수 있다.
한편, 도 54 및 도 55에서의 반도체층은 수소를 함유한 비정질 실리콘(a-Si:H)을 포함한다.
도 56은 채널 영역에서의 반도체층의 수직 거리에 따른 불순물 이온 농도를 나타낸 도면이다.
도 56의 X축은 채널 영역에 대응되는 반도체층과 게이트 절연막의 계면에서 이 반도체층의 특정 지점까지의 수직 거리(x; vertical distance)를 나타내며, Y축은 그 수직 거리에 따른 반도체층의 불순물 이온 농도(N(x))(또는 전자 농도(electron density))를 나타낸다. 여기서, 수직 거리는 전술된 계면에서 반도체층의 상부 표면을 향하는 법선 벡터로 표현될 수 있다.
도 56에서 알 수 있듯이, 계면으로부터 특정 거리(th)만큼 멀어지면 그 거리에 위치한 반도체층의 불순물 이온 농도는 급격하게 감소한다.
한편, 도 56에서의 td는 공핍 영역(depletion region)의 폭에 해당한다. 그리고, 도 56에서의 n은 진성 반도체(intrinsic semiconductor)의 불순물 이온 농도에 해당하며, n-는 그 진성 반도체의 불순물 이온 농도보다 더 높은 불순물 이온 농도에 해당한다.
전술된 도 3의 제 1 반도체층(321) 및 제 2 반도체층(322)은, 도 56에 도시된 바와 같은 과도적인 불순물 이온 농도를 갖는다.
이러한 과도적인 불순물 이온 농도의 반도체층을 갖는 스위칭 소자에서의 계면 전압(반도체층과 게이트 절연막 간의 계면 전압; Ψs)은 다음과 같은 수학식8로 정의될 수 있다.
[수학식8]
Figure 112015119374511-pat00008
위의 수학식8에서, εAL는 반도체층의 유전율을, q는 전하(electronic charge)량을, n 및 n-는 반도체층의 불순물 이온 농도(도핑 농도)를, 그리고 x는 수직 거리(vertical distance)를 의미한다.
위와 같이 계면 전압이 정의될 때, 스위칭 소자의 문턱 전압(Vt)은 아래의 수학식9로 정의될 수 있다.
[수학식9]
Figure 112015119374511-pat00009
위의 수학식9에서, VFB는 플랫 밴드 전압(flat band voltage)을, Cox는 게이트 절연막의 커패시턴스를 의미한다.
한편, 위의 수학식8 및 9에서의 td는 아래의 수학식10으로 정의될 수 있다.
[수학식10]
Figure 112015119374511-pat00010
이때, 노미널(nominal) 스위칭 소자의 문턱 전압은 아래와 같은 수학식11로 정의될 수 있다. 여기서, 노미널 스위칭 소자는, 도 56의 과도적인 불순물 이온 농도가 아닌, 수직 거리에 관계없이 일정한 불순물 이온 농도를 갖는 반도체층을 포함하는 이상적인 스위칭 소자를 의미한다. 예를 들어, 이 노미널 스위칭 소자의 반도체층은 이의 수직 거리에 관계없이 n-의 수준의 일정한 불순물 이온 농도를 가질 수 있다.
[수학식11]
Figure 112015119374511-pat00011
도 57은 반도체층의 불순물 이온 농도에 따른 노미널 스위칭 소자의 문턱 전압을 나타낸 도면으로서, 도 57의 특성 곡선은 전술된 수학식11에 근거한 것이다.
도 57의 X축은 반도체층의 불순물 이온 농도를 나타내고, Y축은 노미널 스위칭 소자의 문턱 전압(Vt)을 나타낸다.
도 58은 반도체층의 두께에 따른 스위칭 소자의 게이트-소스 전압 및 드레인-소스 전류의 특성을 나타낸 도면이다.
도 58의 X축은 스위칭 소자의 게이트-소스 전압(VGS)을 나타내고, Y축은 스위칭 소자의 드레인-소스 전류(IDS)를 나타내며, 박스안의 수치는 반도체층의 두께를 나타낸다.
도 59a 및 도 59b는 본 발명에 따른 액정 표시 장치의 효과를 설명하기 위한 도면이다.
도 59a에 도시된 바와 같이, 게이트 신호(GS)가 게이트 고전압으로 유지될 때 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)가 턴-온되며, 이때 데이터 라인(DL)으로부터 화소로 제공되는 제 1 데이터 전압(Vdata1; 64계조의 데이터 전압)에 의해 제 1 부화소 전압(Vpx1) 및 제 2 부화소 전압(Vpx2)이 발생된다.
제 1 기준 전압(Vref1)은 전술된 제 1 데이터 전압(Vdata1)에 의해 제 1 부화소 전극(PE1)으로 인가되어야 할 전압을 나타내며, 제 2 기준 전압(Vref2)은 전술된 제 1 데이터 전압(Vdata1)에 의해 제 2 부화소 전극(PE2)으로 인가되어야 할 전압을 나타낸다.
도 59a에서 알 수 있듯이, 제 1 부화소 전압(Vpx1)은 제 1 기준 전압(Vref1)과 거의 동일하며, 제 2 부화소 전압(Vpx2)은 제 2 기준 전압(Vref2)과 거의 동일하다. 이와 같이, 본 발명에 따른 액정 표시 장치의 제 1 및 제 2 스위칭 소자들(TFT1, TFT2)은 고 계조의 데이터 전압을 정상적으로 분압하여 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)으로 공급할 수 있다.
도 59b에 도시된 바와 같이, 게이트 신호(GS)가 게이트 고전압으로 유지될 때 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)가 턴-온되며, 이때 데이터 라인(DL)으로부터 화소로 제공되는 제 2 데이터 전압(Vdata2; 8계조의 데이터 전압)에 의해 제 1 부화소 전압(Vpx11) 및 제 2 부화소 전압(Vpx22)이 발생된다.
제 1 기준 전압(Vref11)은 전술된 제 2 데이터 전압(Vdata2)에 의해 제 1 부화소 전극(PE1)으로 인가되어야 할 전압을 나타내며, 제 2 기준 전압(Vref22)은 전술된 제 2 데이터 전압(Vdata2)에 의해 제 2 부화소 전극(PE2)으로 인가되어야 할 전압을 나타낸다.
도 59b에서 알 수 있듯이, 제 1 부화소 전압(Vpx11)은 제 1 기준 전압(Vref11)과 거의 동일하며, 제 2 부화소 전압(Vpx22)은 제 2 기준 전압(Vref22)과 거의 동일하다. 이와 같이, 본 발명에 따른 액정 표시 장치의 제 1 및 제 2 스위칭 소자들(TFT1, TFT2)은 저 계조의 데이터 전압을 정상적으로 분압하여 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)으로 공급할 수 있다.
도 60a 및 도 60b는 본 발명에 따른 액정 표시 장치의 다른 효과를 설명하기 위한 도면이다.
도 60a에 도시된 바와 같이, 액정 표시 장치의 표시 화면(925)에 중간 계조의 영상(911)과 최대 계조의 영상(912)이 함께 표시 될 수 있다. 중간 계조의 영상(911)은 중간 밝기의 영상을 의미하며, 최대 계조의 영상(912)은 최대 밝기, 예를 들어 화이트 계조의 영상을 의미한다.
도 60b에서의 V1은 본 발명에 따른 액정 표시 장치에서의 유지 전압(제 1 유지 전압 또는 제 2 유지 전압)을 의미하며, V2는 종래의 액정 표시 장치에서의 유지 전압을 나타낸다.
종래의 액정 표시 장치에서의 유지 전극은 데이터 라인(DL)과 직접 연결된다. 이 때문에, 화소로 공급되는 데이터 전압의 극성에 따라 유지 전압이 크게 변동된다. 예를 들어, 도 60b에 도시된 바와 같이, 유지 전압에서 약 200[mV]의 정도의 전압 강하(IR drop)가 발생된다. 따라서, 도 60a와 같은 중간 계조의 영상(911)와 최대 계조의 영상(912)이 함께 표시될 때, 최대 계조의 영상(912)이 표시되는 영역의 바로 옆에 위치한“ⓐ”영역의 화소들은 중간 계조가 아닌 화이트 계조에 근접한 영상을 표시한다. 즉, “ⓐ”영역의 화소들은 잘못된 영상을 표시한다. 이에 따라, “ⓐ”영역에 표시되는 영상의 밝기와 “ⓑ”영역에 표시되는 영상의 밝기가 달라져 수평 크로스토크(horizontal crosstalk)가 발생된다.
반면, 본 발명에 따르면, 제 1 스위칭 소자(TFT1) 및 제 2 스위칭 소자(TFT2)가 턴-온 상태일 때도 데이터 라인(DL)과 유지 전극(제 1 유지 전극 및 제 2 유지 전극)이 직접 연결되지 않는다. 즉, 데이터 라인(DL)과 제 1 유지 전극(751) 사이에 제 1 보조용량 커패시터(Cst1)가 위치하며, 데이터 라인(DL)과 제 2 유지 전극(752) 사이에 제 2 보조용량 커패시터(Cst2)가 위치한다. 이에 따라, 화소로 공급되는 데이터 전압의 극성이 변화하더라도 유지 전압(제 1 유지 전압 및 제 2 유지 전압)의 변동이 최소화될 수 있다. 따라서, 본 발명의 액정 표시 장치는 전술된 수평 크로스토크(horizontal crosstalk)가 발생을 억제할 수 있다.
도 61은 본 발명의 다른 실시예에 따른 액정 표시 장치에 구비된 하나의 화소에 대한 등가 회로를 나타낸 도면이다.
화소는, 도 61에 도시된 바와 같이, 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT22), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 1 액정용량 커패시터(Clc1), 제 2 액정용량 커패시터(Clc2), 제 1 보조용량 커패시터(Cst1) 및 제 2 보조용량 커패시터(Cst2)를 포함한다.
도 61의 제 1 스위칭 소자(TFT1), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 1 액정용량 커패시터(Clc1), 제 2 액정용량 커패시터(Clc2), 제 1 보조용량 커패시터(Cst1) 및 제 2 보조용량 커패시터(Cst2)는 도 1의 그것들과 동일하므로 전술된 도 61의 구성 요소들에 대한 설명은 도 1 및 관련 기재를 참조한다.
도 61의 제 2 스위칭 소자(TFT22)는 게이트 라인(GL), 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)에 접속된다. 제 2 스위칭 소자(TFT2)는 게이트 라인(GL)으로부터의 게이트 신호에 따라 제어되며, 제 1 부화소 전극(PE1)과 제 2 부화소 전극(PE2) 사이에 접속된다. 제 2 스위칭 소자(TFT22)는 게이트 신호의 게이트 고전압에 의해 턴-온되며, 턴-온시 제 1 부화소 전극(PE1)으로부터의 데이터 전압을 제 2 부화소 전극(PE2)으로 인가한다. 제 2 스위칭 소자(TFT22)는 게이트 신호의 게이트 저전압에 의해 턴-오프된다.
도 61의 제 2 스위칭 소자(TFT22)는 적어도 하나의 플로팅(floating) 전극을 포함하는 스위칭 소자이다. 이로 인해, 제 2 스위칭 소자(TFT22)는 제 1 스위칭 소자(TFT1)보다 더 낮은 전류 구동 능력을 가질 수 있다. 다른 조건이 모두 갖을 때, 플로팅 전극(FE)을 포함하는 제 2 스위칭 소자(TFT22)의 전류 구동 능력은 제 1 스위칭 소자(TFT1)의 전류 구동 능력보다 낮다.
도 61과 같은 화소 회로는 다음과 같은 화소 구조를 통해 구현될 수 있다. 이하, 도 62에 도시된 화소의 회로에 대응되는 화소 구조를 설명하면 다음과 같다.
도 62는 도 61의 화소 회로에 대응되는 화소 구조를 포함하는 한 실시예에 따른 액정 표시 장치에 대한 평면도이고, 도 63은 도 62의 II-II'의 선을 따라 자른 단면도이다.
한편, 도 62의 I-I'의 선을 따라 자른 단면도는 전술된 도 3과 동일하다.
제 2 스위칭 소자(TFT22)는, 도 62 및 도 63에 도시된 바와 같이, 제 2 게이트 전극(GE2), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 플로팅 전극(FE) 및 제 2 반도체층(322)을 포함한다.
제 2 스위칭 소자(TFT22)의 제 2 게이트 전극(GE2)은 게이트 라인(GL)에 접속되며, 제 2 스위칭 소자(TFT22)의 제 2 드레인 전극(DE2)은 제 1 부화소 전극(PE1)에 접속되며, 제 2 스위칭 소자(TFT22)의 제 2 소스 전극(SE2)은 제 2 부화소 전극(PE2)에 접속된다.
제 2 스위칭 소자(TFT22)의 플로팅 전극(FE)은, 도 62에 도시된 바와 같이, 제 2 스위칭 소자(TFT22)의 제 2 드레인 전극(DE2)과 제 2 스위칭 소자(TFT22)의 제 2 소스 전극(SE2) 사이에 위치한다. 구체적으로, 플로팅 전극(FE)은 제 2 드레인 전극(DE2)과 제 2 소스 전극(SE2) 사이의 제 2 반도체층(322) 상에 위치한다.
플로팅 전극(FE)은, 도 63에 도시된 바와 같이, 제 5 저항성 접촉층(322c) 상에 위치한다. 플로팅 전극(FE)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 플로팅 전극(FE)과 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다. 한편, 제 5 저항성 접촉층(322c)은 전술된 제 3 저항성 접촉층(322a)과 동일한 물질 및 구조를 가질 수 있다. 이와 같이 제 2 스위칭 소자(TFT2)는 플로팅 전극(FE)을 포함하는 바, 이로 인해 제 2 스위칭 소자(TFT2)의 채널 길이(L)는 제 1 스위칭 소자(TFT1)의 채널 길이(L)보다 더 길다. 그러므로, 2개의 스위칭 소자들의 채널 폭(W)이 동일하다면, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)보다 더 큰 W/L 비를 가질 수 있다. 따라서, 제 1 스위칭 소자(TFT1)는 제 2 스위칭 소자(TFT2)에 비하여 더 큰 전류 구동 능력을 가질 수 있다.
한편, 도 62의 제 2 드레인 전극(DE2)과 제 2 소스 전극(SE2) 사이에, 서로 분리된 복수의 플로팅 전극들이 위치할 수도 있다. 이때, 복수의 플로팅 전극들은 제 2 드레인 전극(DE2)과 제 2 소스 전극(SE2) 사이에 일렬로 배열될 수 있다. 예를 들어, 2개의 플로팅 전극들이 그것들(DE2, SE2) 사이에 일렬로 배치된 경우, 하나의 플로팅 전극(이하, 제 1 플로팅 전극)은 제 2 드레인 전극(DE2)에 보다 근접하여 위치하고, 다른 플로팅 전극(이하, 제 2 플로팅 전극)은 제 2 소스 전극(SE2)에 보다 근접하여 위치한다. 즉, 도 62에서의 플로팅 전극(FE)이 제 1 플로팅 전극이라면, 제 2 플로팅 전극은 제 1 플로팅 전극(FE)과 제 2 소스 전극(SE2) 사이에 위치한다.
복수의 플로팅 전극들은 서로 다른 면적을 가질 수 있다. 이때, 복수의 플로팅 전극들은 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2) 중 어느 하나에 더 근접할수록 더 큰 크기를 가질 수 있다. 예를 들어, 제 2 드레인 전극(DE2)에 더 근접하여 위치한 제 1 플로팅 전극이 제 2 플로팅 전극보다 더 큰 면적을 가질 수 있다.
도 64는 도 2와 같은 구조를 갖는 2개의 인접 화소들을 나타낸 도면이다. 도 64에는 제 1 화소의 일부 및 제 2 화소의 일부가 도시되어 있다. 한편, 제 1 화소 및 제 2 화소는 각각 전술된 도 2의 화소와 동일한 구조를 갖는다.
도 64에 도시된 바와 같이, 제 1 화소(PX1)에 위치한 제 1 유지 전극(751)은 제 2 화소(PX2)의 제 2 유지 전극(752)과 연결될 수 있다. 예를 들어, 인접한 2개의 게이트 라인들(GL, GL') 사이에 인접하여 위치한 제 1 화소(PX1)의 제 1 유지 전극(751)과 제 2 화소(PX2)의 제 2 유지 전극(752)은 서로 연결될 수 있다. 이때, 제 1 화소(PX1)의 제 1 유지 전극(751)과 제 2 화소(PX2)의 제 2 유지 전극(752)은 일체로 이루어질 수 있다.
한편, 도시되지 않았지만, 전술된 도 51, 도 52 및 도 62와 같은 구조의 화소를 포함하는 액정 표시 장치에서도 제 1 화소의 제 1 유지 전극(751)과 제 2 화소의 제 2 유지 전극(752)은 도 64에 도시된 바와 같은 형태로 구성될수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
TFT1: 제 1 스위칭 소자 TFT2: 제 2 스위칭 소자
PE1: 제 1 부화소 전극 PE2: 제 2 부화소 전극
Clc1: 제 1 액정용량 커패시터 Clc2: 제 2 액정용량 커패시터
Cst1: 제 1 보조용량 커패시터 Cst2: 제 2 보조용량 커패시터
330: 공통 전극 Vcom: 공통 전압
751: 제 1 유지 전극 752: 제 2 유지 전극
GL: 게이트 라인 DL: 데이터 라인

Claims (49)

  1. 이격되어 위치한 제 1 기판 및 제 2 기판;
    상기 제 1 기판과 제 2 기판 사이에 위치한 액정층;
    상기 제 1 기판 상의 게이트 라인, 데이터 라인, 제 1 부화소 전극 및 제 2 부화소 전극;
    상기 게이트 라인, 상기 데이터 라인 및 상기 제 1 부화소 전극에 접속된 제 1 스위칭 소자; 및
    상기 게이트 라인, 상기 제 1 부화소 전극 및 상기 제 2 부화소 전극에 접속된 제 2 스위칭 소자를 포함하고,
    상기 제 2 스위칭 소자는
    상기 게이트 라인에 접속된 게이트 전극;
    상기 제 1 부화소 전극 및 상기 제 2 부화소 전극 중 하나에 접속된 드레인 전극;
    상기 제 1 부화소 전극 및 상기 제 2 부화소 전극 중 다른 하나에 접속된 소스 전극; 및
    상기 소스 전극과 상기 드레인 전극 사이에 위치한 적어도 하나의 플로팅 전극을 포함하는 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 소자는 상기 제 2 스위칭 소자보다 더 작은 문턱 전압을 갖는 액정 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 1 스위칭 소자는 상기 제 2 스위칭 소자의 1/x배에 해당하는 문턱 전압을 가지며, 상기 x는 2이상의 유리수인 액정 표시 장치.
  4. 제 2 항에 있어서,
    상기 제 1 스위칭 소자의 반도체층은 상기 제 2 스위칭 소자의 반도체층보다 더 높은 농도로 불순물 이온을 포함하는 액정 표시 장치.
  5. 제 4 항에 있어서,
    상기 제 1 스위칭 소자의 반도체층은 상기 제 2 스위칭 소자의 반도체층보다 적어도 5배의 농도로 불순물 이온을 포함하는 액정 표시 장치.
  6. 제 4 항에 있어서,
    상기 제 2 스위칭 소자에 주입된 불순물 이온의 양은 0인 액정 표시 장치.
  7. 제 2 항에 있어서,
    상기 제 1 스위칭 소자는 상기 제 2 스위칭 소자보다 더 작은 두께의 반도체층을 포함하는 액정 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 1 스위칭 소자의 채널 영역에 대응하게 위치한 반도체층의 두께는 상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치한 반도체층의 두께보다 더 작은 액정 표시 장치.
  9. 제 8 항에 있어서,
    상기 제 1 스위칭 소자의 반도체층은 상기 제 2 스위칭 소자의 반도체층의 1/y배의 두께를 가지며, 상기 y는 3이상의 유리수인 액정 표시 장치.
  10. 제 8 항에 있어서,
    상기 제 2 스위칭 소자의 채널 영역에 대응되도록 상기 제 2 스위칭 소자의 반도체층 상에 위치한 식각 저지막을 더 포함하는 액정 표시 장치.
  11. 제 2 항에 있어서,
    상기 제 1 스위칭 소자는 상기 제 2 스위칭 소자보다 더 큰 W/L 비를 갖는 액정 표시 장치.
  12. 제 11 항에 있어서,
    상기 제 1 스위칭 소자의 W/L 비는 상기 제 2 스위칭 소자의 W/L 비의 적어도 2배인 액정 표시 장치.
  13. 제 2 항에 있어서,
    상기 제 1 스위칭 소자의 채널 영역에 대응하게 위치한 절연막은 상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치한 절연막보다 더 작은 두께를 갖는 액정 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 1 스위칭 소자의 채널 영역에 대응하게 위치한 절연막의 두께는 상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치한 절연막의 두께의 1/z배이며, 상기 z는 2이상의 유리수인 액정 표시 장치.
  15. 제 14 항에 있어서,
    상기 절연막은,
    상기 제 1 스위칭 소자의 채널 영역 및 상기 제 2 스위칭 소자의 채널과 중첩하는 제 1 절연막; 및
    상기 제 2 스위칭 소자의 채널 영역과 상기 제 1 절연막 사이에 위치한 제 2 절연막을 포함하는 액정 표시 장치.
  16. 제 15 항에 있어서,
    상기 제 2 절연막은 상기 제 1 스위칭 소자의 채널 영역에 대응되게 위치한 홀을 갖는 액정 표시 장치.
  17. 제 2 항에 있어서,
    상기 제 1 스위칭 소자는 서브 게이트 전극을 포함하는 액정 표시 장치.
  18. 제 17 항에 있어서,
    상기 서브 게이트 전극은 상기 제 1 스위칭 소자의 반도체층보다 더 작은 일함수(work function)를 갖는 액정 표시 장치.
  19. 제 17 항에 있어서,
    상기 서브 게이트 전극에 외부로부터의 바이어스 전압이 인가되거나 인가되지 않는 액정 표시 장치.
  20. 제 1 항에 있어서,
    상기 제 1 스위칭 소자는,
    상기 게이트 라인에 접속된 게이트 전극;
    상기 데이터 라인 및 상기 제 1 부화소 전극 중 어느 하나에 연결된 드레인 전극; 및
    상기 데이터 라인 및 상기 제 1 부화소 전극 중 다른 하나에 연결된 소스 전극을 포함하는 액정 표시 장치.
  21. 삭제
  22. 제 1 항에 있어서,
    상기 제 1 스위칭 소자의 드레인 전극 및 소스 전극 중 어느 하나가 상기 제 2 스위칭 소자의 드레인 전극 및 소스 전극 중 하나와 일체로 이루어진 액정 표시 장치.
  23. 제 1 항에 있어서,
    상기 제 1 스위칭 소자의 드레인 전극 및 소스 전극 중 어느 하나가 U자 형상을 갖는 액정 표시 장치.
  24. 제 23 항에 있어서,
    상기 제 1 스위칭 소자에 포함된 U자 형상의 드레인 전극 또는 소스 전극의 볼록한 부분이 상기 제 2 부화소 전극을 향하고 있는 액정 표시 장치.
  25. 제 23 항에 있어서,
    상기 제 1 스위칭 소자의 드레인 전극 및 소스 전극 중 다른 하나가 I자 형상을 갖는 액정 표시 장치.
  26. 제 1 항에 있어서,
    상기 제 2 스위칭 소자의 드레인 전극 및 소스 전극 중 어느 하나가 U자 형상을 갖는 액정 표시 장치.
  27. 제 26 항에 있어서,
    상기 제 2 스위칭 소자에 포함된 U자 형상의 드레인 전극 또는 소스 전극의 볼록한 부분이 상기 제 2 부화소 전극을 향하고 있는 액정 표시 장치.
  28. 제 26 항에 있어서,
    상기 제 2 스위칭 소자의 드레인 전극 및 소스 전극 중 다른 하나가 I자 형상을 갖는 액정 표시 장치.
  29. 제 1 항에 있어서,
    상기 제 2 스위칭 소자의 드레인 전극 및 소스 전극은 I자 형상을 갖는 액정 표시 장치.
  30. 제 1 항에 있어서,
    상기 제 1 스위칭 소자와 상기 제 1 부화소 전극 간의 연결부는 상기 게이트 라인과 상기 제 1 부화소 전극 사이에 위치한 액정 표시 장치.
  31. 제 30 항에 있어서,
    상기 제 2 스위칭 소자와 상기 제 2 부화소 전극 간의 연결부는 상기 게이트 라인과 상기 제 2 부화소 전극 사이에 위치한 액정 표시 장치.
  32. 제 1 항에 있어서,
    상기 제 1 스위칭 소자와 상기 제 1 부화소 전극 간의 연결부 및 상기 제 2 스위칭 소자와 상기 제 2 부화소 전극 간의 연결부는 상기 게이트 라인과 상기 제 1 부화소 전극 사이에 위치한 액정 표시 장치.
  33. 삭제
  34. 제 1 기판 상에 제 1 게이트 전극, 제 2 게이트 전극 및 게이트 라인을 형성하는 단계;
    상기 제 1 게이트 전극 및 제 2 게이트 전극 상에 절연막을 형성하는 단계;
    상기 절연막 상에, 상기 제 1 게이트 전극을 중첩하는 제 1 반도체층 및 상기 제 2 게이트 전극을 중첩하는 제 2 반도체층을 형성하는 단계;
    상기 제 1 반도체층 상에 제 1 드레인 전극 및 제 1 소스 전극을 형성함으로써 제 1 스위칭 소자를 형성하고, 상기 제 2 반도체층 상에 제 2 소스 전극 및 상기 제 1 소스 전극에 연결된 제 2 드레인 전극을 형성함으로써 제 2 스위칭 소자를 형성하는 단계;
    상기 제 1 드레인 전극, 상기 제 1 소스 전극, 상기 제 2 드레인 전극, 상기 제 2 소스 전극 상에 보호막을 형성하는 단계;
    상기 보호막에 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀을 통해 상기 제 1 소스 전극에 연결되는 제 1 부화소 전극, 상기 제 2 콘택홀을 통해 상기 제 2 소스 전극에 연결되는 제 2 부화소 전극을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판 사이에 액정층을 형성하는 단계를 포함하고,
    상기 제 2 스위칭 소자는
    상기 게이트 라인에 접속된 상기 제 2 게이트 전극;
    상기 제 1 부화소 전극 및 상기 제 2 부화소 전극 중 하나에 접속된 드레인 전극;
    상기 제 1 부화소 전극 및 상기 제 2 부화소 전극 중 다른 하나에 접속된 소스 전극; 및
    상기 소스 전극과 상기 드레인 전극 사이에 위치한 적어도 하나의 플로팅 전극을 포함하는 액정 표시 장치의 제조 방법.
  35. 제 34 항에 있어서,
    상기 제 1 반도체층 및 제 2 반도체층에 불순물 이온을 주입하는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
  36. 제 35 항에 있어서,
    상기 제 2 반도체층보다 제 1 반도체층에 더 높은 농도의 불순물 이온이 주입되는 액정 표시 장치의 제조 방법.
  37. 제 36 항에 있어서,
    상기 불순물 이온을 주입하는 단계는,
    개구부 및 슬릿부를 포함하는 마스크를 상기 제 1 반도체층 및 제 2 반도체층 상에 위치시키는 단계; 및
    상기 마스크의 개구부를 통해 상기 제 1 반도체층으로 불순물 이온을 주입하고, 상기 마스크의 슬릿부를 통해 상기 제 2 반도체층으로 불순물 이온을 주입하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  38. 제 34 항에 있어서,
    상기 제 1 반도체층은 상기 제 2 반도체층보다 더 작은 두께를 갖는 액정 표시 장치의 제조 방법.
  39. 제 38 항에 있어서,
    상기 제 1 스위칭 소자의 채널 영역에 대응하게 위치한 제 1 반도체층의 두께는 상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치한 제 2 반도체층의 두께보다 더 작은 액정 표시 장치의 제조 방법.
  40. 제 39 항에 있어서,
    상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치한 제 2 반도체층 상에 식각 저지막을 형성하는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
  41. 제 40 항에 있어서,
    상기 제 1 반도체층 및 제 2 반도체층을 형성하는 단계는,
    상기 절연막 상에 반도체 물질 및 식각 방지용 물질을 형성하는 단계;
    상기 식각 방지용 물질을 패터닝하여 상기 식각 저지막을 형성하는 단계;
    상기 반도체 물질을 패터닝하여 상기 제 1 반도체층 및 상기 제 2 반도체층을 형성하는 단계;
    상기 제 1 및 제 2 반도체층 상에 제 1 드레인 전극, 상기 제 1 소스 전극, 상기 제 2 드레인 전극 및 상기 제 2 소스 전극을 형성하는 단계; 및
    상기 제 1 드레인 전극, 상기 제 1 소스 전극, 상기 제 2 드레인 전극, 상기 제 2 소스 전극 및 상기 식각 저지막을 마스크로, 상기 제 1 스위칭 소자의 채널 영역에 대응하게 위치한 제 1 반도체층의 일부를 제거하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  42. 제 39 항에 있어서,
    상기 제 1 반도체층 및 제 2 반도체층을 형성하는 단계는,
    상기 절연막 상에 반도체 물질 및 소스 금속층을 형성하는 단계;
    상기 소스 금속층 상에 서로 다른 두께를 갖는 제 1, 제 2 및 제 3 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 내지 제 3 포토레지스트 패턴을 마스크로 상기 소스 금속층 및 반도체 물질을 패터닝하여 상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 1 반도체층 상에 위치한 제 1 소스-드레인 패턴, 상기 제 2 반도체층 상에 위치한 제 2 소스-드레인 패턴을 형성하는 단계;
    가장 작은 두께의 제 1 포토레지스트 패턴을 제거하고, 제 2 포토레지스트 패턴 및 제 3 포토레지스트 패턴의 일부를 제거하여 제 1 잔류 패턴 및 제 2 잔류 패턴을 형성하는 단계;
    상기 제 1 잔류 패턴 및 제 2 잔류 패턴을 마스크로 상기 제 1 소스-드레인 패턴을 패터닝하여 상기 제 1 드레인 전극 및 제 1 소스 전극을 형성하는 단계;
    상기 제 1 잔류 패턴 및 제 2 잔류 패턴을 마스크로, 상기 제 1 스위칭 소자의 채널 영역에 대응되게 위치한 제 1 반도체층의 일부를 제거하는 단계;
    가장 작은 제 1 잔류 패턴을 제거하고, 상기 제 2 잔류 패턴의 일부를 제거하여 제 3 잔류 패턴을 형성하는 단계;
    상기 제 3 잔류 패턴을 마스크로 상기 제 2 소스-드레인 패턴을 패터닝하여 상기 제 2 드레인 전극 및 상기 제 2 소스 전극을 형성하는 단계; 및
    상기 제 3 잔류 패턴을 마스크로, 상기 제 1 스위칭 소자의 채널 영역에 대응되게 위치한 제 1 반도체층의 일부 및 상기 제 2 스위칭 소자의 채널 영역에 대응되게 위치한 제 2 반도체층의 일부를 제거하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  43. 제 34 항에 있어서,
    상기 제 1 반도체층은 상기 제 2 반도체층보다 더 큰 W/L 비를 갖는 액정 표시 장치의 제조 방법.
  44. 제 34 항에 있어서,
    상기 제 1 스위칭 소자의 채널 영역에 대응되게 위치한 절연막은 상기 제 2 스위칭 소자의 채널 영역에 대응되게 위치한 절연막보다 더 작은 두께를 갖는 액정 표시 장치의 제조 방법.
  45. 제 44 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 제 1 스위칭 소자의 채널 영역 및 상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치하도록, 상기 제 1 및 제 2 게이트 전극 상에 제 1 절연막을 형성하는 단계;
    상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치하도록, 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  46. 제 44 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 제 1 스위칭 소자의 채널 영역 및 상기 제 2 스위칭 소자의 채널 영역에 대응하게 위치하도록, 상기 제 1 및 제 2 게이트 전극 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 및
    상기 제 1 스위칭 소자의 채널 영역에 대응하게 위치하도록, 상기 제 2 절연막에 홀을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  47. 제 34 항에 있어서,
    상기 제 1 반도체층 상에 서브 게이트 전극을 형성하는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
  48. 제 47 항에 있어서,
    상기 서브 게이트 전극은 상기 제 1 스위칭 소자의 채널 영역에 대응되게 상기 제 1 반도체층 상에 위치한 액정 표시 장치의 제조 방법.
  49. 제 47 항에 있어서,
    상기 서브 게이트 전극은 상기 제 1 반도체층보다 더 작은 일함수를 갖는 액정 표시 장치의 제조 방법.





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